KR102566954B1 - 자기 메모리 소자 및 그 제조 방법 - Google Patents

자기 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

자기 메모리 소자 및 그 제조 방법이 제공된다. 자기 메모리 소자는 자유 패턴, 기준 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기 터널 접합 패턴을 포함한다. 상기 자유 패턴은 제1 서브 자유 패턴, 제2 서브 자유 패턴, 및 제3 서브 자유 패턴을 포함한다. 상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 상기 제3 서브 자유 패턴 사이에 배치되고, 상기 제2 서브 자유 패턴은 상기 제1 서브 자유 패턴과 상기 제3 서브 자유 패턴 사이에 배치된다. 상기 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하고, 상기 제3 서브 자유 패턴은 니켈-철-보론(NiFeB)을 포함한다.

Description

자기 메모리 소자 및 그 제조 방법{Magnetic memory device and method for manufacturing the same}
본 발명은 자기 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 자기 터널 접합 패턴을 포함하는 자기 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 소자(Magnetic memory device)가 연구되고 있다. 자기 메모리 소자는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 소자는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 장치다. 자기 터널 접합은 두 자성층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기 터널 접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기 터널 접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기 터널 접합의 저항은 작을 수 있다. 자기 메모리 소자는 이러한 자기 터널 접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 해결하고자 하는 과제는 열적 안정성은 유지하면서 스위칭 전류는 낮아진 자기 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열적 안정성은 유지되면서 스위칭 전류는 낮아진 자기 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 소자는 자유 패턴, 기준 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기 터널 접합 패턴을 포함할 수 있다. 상기 자유 패턴은 제1 서브 자유 패턴, 제2 서브 자유 패턴, 및 제3 서브 자유 패턴을 포함할 수 있다. 상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 상기 제3 서브 자유 패턴 사이에 배치될 수 있고, 상기 제2 서브 자유 패턴은 상기 제1 서브 자유 패턴과 상기 제3 서브 자유 패턴 사이에 배치될 수 있다. 상기 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함할 수 있고, 상기 제3 서브 자유 패턴은 니켈-철-보론(NiFeB)을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 소자는 자유 패턴, 기준 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기 터널 접합 패턴을 포함할 수 있다. 상기 자유 패턴은 제1 서브 자유 패턴 및 제2 서브 자유 패턴을 포함할 수 있다. 상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 상기 제2 서브 자유 패턴 사이에 배치될 수 있다. 상기 제1 서브 자유 패턴은 코발트-철-보론(CoFeB)을 포함할 수 있다. 상기 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하되, 상기 제2 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40at%일 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법은 기판 상에 자유 막, 기준 막, 및 이들 사이의 터널 배리어 막을 형성하는 것을 포함할 수 있다. 상기 자유 막을 형성하는 것은 제1 서브 자유 막, 제2 서브 자유 막, 및 제3 서브 자유 막을 형성하는 것을 포함할 수 있다. 상기 제1 서브 자유 막은 상기 터널 배리어 막과 상기 제3 서브 자유 막 사이에 형성될 수 있고, 상기 제2 서브 자유 막은 상기 제1 서브 자유 막과 상기 제2 서브 자유 막 사이에 형성될 수 있다. 상기 제2 서브 자유 막은 니켈-코발트-철-보론(NiCoFeB)을 포함할 수 있다. 상기 제3 서브 자유 막은 니켈-철-보론(NiFeB)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제2 서브 자유 패턴의 니켈 함유량 및 제3 서브 자유 패턴의 니켈 함유량을 적정 범위로 조절함으로써, 자기 터널 접합 패턴의 열적 안정성은 유지되면서, 스위칭 전류는 낮아질 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴들을 설명하기 위한 도면들이다.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 자기 메모리 소자를 나타내는 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 실험예들 및 비교예들에 따른 자기 터널 접합 패턴의 열적 안정성 및 스위칭 전류를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 블록도이다.
도 1을 참조하면, 자기 메모리 소자는 메모리 셀 어레이(10), 행 디코더(20), 열 선택 회로(30), 읽기 및 쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들 및 복수의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(10)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(20)는 상기 워드 라인들을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 행 디코더(20)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 상기 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(30)는 상기 비트 라인들을 통해 메모리 셀 어레이(10)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 상기 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(30)에서 선택된 상기 비트 라인은 읽기 및 쓰기 회로(40)에 연결될 수 있다.
읽기 및 쓰기 회로(40)는 제어 로직(50)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기 및 쓰기 회로(40)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 상기 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(50)은 외부에서 제공된 명령(command) 신호에 따라, 상기 자기 메모리 소자를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(50)에서 출력된 상기 제어 신호들은 읽기 및 쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다. 도 3은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 제1 도전 라인들, 복수 개의 제2 도전 라인들, 및 복수 개의 단위 메모리 셀들(MC)을 포함할 수 있다. 상기 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 상기 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 워드 라인들(WL)은 제1 방향으로 연장될 수 있고, 비트 라인들(BL)은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL)의 교차점들에 각각 연결될 수 있다. 이에 따라, 워드 라인들(WL)에 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기 및 쓰기 회로(40)에 연결될 수 있다.
도 3을 참조하면, 단위 메모리 셀들(MC)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 그에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
메모리 소자(ME)는 자기저항(magnetoresistance) 특성을 보이도록 구성되는 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 실시예들에 따르면, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달을 이용하여 그것의 전기적 저항이 변화될 수 있는 구조를 갖도록 형성될 수 있다.
선택 소자(SE)는 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들어, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계 효과 트랜지스터, 및 피모스 전계 효과 트랜지스터 중에서 하나일 수 있다. 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계 효과 트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(SE)에 연결될 수 있다.
구체적으로, 메모리 소자(ME)는 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 터널 배리어 패턴(TBP)은 자기 터널 접합 패턴(MTJP)으로 정의될 수 있다. 제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 메모리 소자(ME)는, 제1 자성 구조체(MS1)와 선택 소자(SE) 사이에 개재되는 하부 전극 패턴(BEP), 및 제2 자성 구조체(MS2)와 비트 라인(BL) 사이에 개재되는 상부 전극 패턴(TEP)을 더 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴들을 설명하기 위한 도면들이다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 자기 터널 접합 패턴(MTJP1 또는 MTJP2)이 제공될 수 있다. 자기 터널 접합 패턴(MTJP1 또는 MTJP2)은 기판(100) 상에 차례로 적층된 제1 자성 구조체(MS1), 터널 배리어 패턴(TBP), 및 제2 자성 구조체(MS2)를 포함할 수 있다. 제1 자성 구조체(MS1)는 기판(100)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있고, 제2 자성 구조체(MS2)은 터널 배리어 패턴(TBP)을 사이에 두고 제1 자성 구조체(MS1)로부터 이격될 수 있다.
통상적인 사용 환경에서, 제1 자성 구조체(MS1)에 포함된 자성 패턴 및 제2 자성 구조체(MS2)에 포함된 자성 패턴 중에서 어느 하나의 자화 방향은 그것을 통과하는 프로그램 전류(혹은, 그것에 가해지는 프로그램 자계)에 상관없이 고정될 수 있다. 이하에서, 이러한 고정된 자화 특성을 갖는 자성 패턴은 기준 패턴(RP, reference pattern)으로 정의된다. 제1 자성 구조체(MS1)에 포함된 자성 패턴 및 제2 자성 구조체(MS2)에 포함된 자성 패턴 중에서 다른 하나의 자화 방향은 그것을 통과하는 쓰기 전류(혹은, 그것에 가해지는 프로그램 자계)에 의해 스위치될 수 있다. 이하에서, 이러한 가변적인 자화 특성을 갖는 자성 패턴은 자유 패턴(FP, free pattern)으로 정의된다. 자기 터널 접합 패턴(MTJP1 또는 MTJP2)은 터널 배리어 패턴(TBP)에 의해 분리된 적어도 하나의 자유 패턴(FP) 및 적어도 하나의 기준 패턴(RP)을 포함할 수 있다.
자기 터널 접합 패턴(MTJP1 또는 MTJP2)의 전기적 저항은 자유 패턴(FP) 및 기준 패턴(RP)의 자화 방향들에 의존적일 수 있다. 일 예로, 자기 터널 접합 패턴(MTJP1 또는 MTJP2)의 전기적 저항은 자유 패턴(FP) 및 기준 패턴(RP)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기 터널 접합 패턴(MTJP1 또는 MTJP2)의 전기적 저항은 자유 패턴(FP)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 소자에서의 데이터 저장 원리로서 이용될 수 있다.
제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 기판(100)의 상면에 실질적으로 수직한 자화 방향을 갖는 적어도 하나의 자성 패턴을 포함할 수 있다. 이 경우, 자기 터널 접합 패턴(MTJP1 또는 MTJP2)은 그것을 구성하는 자유 패턴(FP)과 기판(100) 사이의 상대적 배치 및/또는 자유 패턴(FP)과 기준 패턴(RP)의 형성 순서에 따라 아래의 두 가지 유형으로 구분될 수 있다.
일 예로, 도 4a에 도시된 것처럼, 자기 터널 접합 패턴(MTJP1)은 제1 자성 구조체(MS1) 및 제2 자성 구조체(MS2)가 각각 기준 패턴(RP) 및 자유 패턴(FP)을 포함하도록 구성되는 제1 유형의 자기 터널 접합 패턴(MTJP1)일 수 있다. 다른 예로, 도 4b에 도시된 것처럼, 자기 터널 접합 패턴(MTJP2)은 제1 자성 구조체(MS1) 및 제2 자성 구조체(MS2)가 각각 자유 패턴(FP) 및 기준 패턴(RP)을 포함하도록 구성되는 제2 유형의 자기 터널 접합 패턴(MTJP2)일 수 있다.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 자기 메모리 소자를 나타내는 단면도들이다. 구체적으로, 도 5a 및 도 5b는 각각 도 4a를 참조하여 설명한 제1 유형의 자기 터널 접합 패턴(MTJP1)을 포함하는 자기 메모리 소자를 나타내는 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(100)이 제공될 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 선택 소자(미도시)가 기판(100) 상에 제공될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 상기 선택 소자를 덮을 수 있다. 예를 들어, 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막(110) 내에 하부 콘택 플러그(120)이 제공될 수 있다. 하부 콘택 플러그(120)는 상기 선택 소자의 일 단자에 전기적으로 연결될 수 있다. 하부 콘택 플러그(120)는 도전 물질을 포함할 수 있다. 예를 들어, 하부 콘택 플러그(120)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에, 하부 전극 패턴(BEP), 기준 패턴(RP), 터널 배리어 패턴(TBP), 자유 패턴(FP), 캡핑 패턴(130), 및 상부 전극 패턴(TEP)가 차례로 제공될 수 있다. 기준 패턴(RP), 터널 배리어 패턴(TBP), 자유 패턴(FP), 및 캡핑 패턴(130)은 자기 터널 접합 패턴(MTJP1)을 구성할 수 있다. 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP1), 및 상부 전극 패턴(TEP)은 서로 정렬된 측벽들을 가질 수 있다. 도시 되지는 않았으나, 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP1), 및 상부 전극 패턴(TEP)의 측벽들은 경사진 프로파일을 가질 수 있다.
하부 전극 패턴(BEP)은 하부 콘택 플러그(120)를 통해 상기 선택 소자의 상기 일 단자에 전기적으로 연결될 수 있다. 하부 전극 패턴(BEP)은 도전성 금속 질화물 및 금속 중에서 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따르면, 하부 전극 패턴(BEP)은 그 바로 위에 제공되는 패턴을 형성하기 위한 시드(seed) 역할을 수행할 수 있다. 일 예로, 하부 전극 패턴(BEP) 바로 위에 제공되는 패턴이 L10 결정 구조를 갖는 경우, 하부 전극 패턴(BEP)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 크롬 질화물, 또는 바나듐 질화물)을 포함할 수 있다. 다른 예로, 하부 전극 패턴(BEP) 바로 위에 제공되는 패턴이 조밀 육방 결정 구조를 갖는 경우, 하부 전극 패턴(BEP)은 조밀 육방 결정 구조를 갖는 도전 물질(예를 들어, 루테늄)로 형성될 수 있다. 하지만, 상술한 물질들은 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 예시되는 것일 뿐이며, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
기준 패턴(RP)은 하부 전극 패턴(BEP) 상에 배치될 수 있다. 기준 패턴(RP)은 기판(100)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다.
기준 패턴(RP)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM 합금(Rare Earth-Transition Metal Alloy) 중에서 적어도 하나를 포함할 수 있다. 일 예로, 기준 패턴(RP)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나를 포함할 수 있다. 다른 예로, 기준 패턴(RP)은 조밀육방격자를 갖는 10 at% 내지 45 at %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 또 다른 예로, 기준 패턴(RP)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
몇몇 실시예들에서, 기준 패턴(RP)은 계면 수직 자기 이방성을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다. 일 예로, 기준 패턴(RP)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 기준 패턴(RP)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C), 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 기준 패턴(RP)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 기준 패턴(RP)의 포화 자화량을 낮추기 위해, 기준 패턴(RP)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
터널 배리어 패턴(TBP)은 기준 패턴(RP) 상에 배치될 수 있다. 터널 배리어 패턴(TBP)은, 예를 들어, 산화 마그네슘, 산화 티타늄, 산화 알루미늄, 산화 마그네슘 아연, 및 산화 마그네슘 보론 중에서 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 터널 배리어 패턴(TBP)은 염화나트륨(NaCl) 결정 구조를 갖는 산화 마그네슘을 포함할 수 있다.
자유 패턴(FP)은 터널 배리어 패턴(TBP) 상에 배치될 수 있다. 몇몇 실시예들에 따르면, 도 5a에 도시된 바와 같이, 자유 패턴(FP)은 제1 서브 자유 패턴(SFP1), 제2 서브 자유 패턴(SFP2), 및 제3 서브 자유 패턴(SFP3)을 포함할 수 있다.
도 5a를 참조하면, 제1 서브 자유 패턴(SFP1)은 터널 배리어 패턴(TBP)과 제3 서브 자유 패턴(SFP3) 사이에 배치될 수 있고, 제2 서브 자유 패턴(SFP2)은 제1 서브 자유 패턴(SFP1)과 제2 서브 자유 패턴(SFP2) 사이에 배치될 수 있다. 제1 서브 자유 패턴(SFP1)은 터널 배리어 패턴(TBP)과 접하는 일면 및 제2 서브 자유 패턴(SFP2)와 접하는 타면을 가질 수 있다. 또한, 제2 서브 자유 패턴(SFP2)은 제1 서브 자유 패턴(SFP1)과 접하는 일면 및 제3 서브 자유 패턴(SFP3)과 접하는 타면을 가질 수 있다.
제1 서브 자유 패턴(SFP1)의 두께는 제2 서브 자유 패턴(SFP2)의 두께 및 제3 서브 자유 패턴(SFP3)의 두께보다 클 수 있다. 몇몇 실시예들에서, 제1 서브 자유 패턴(SFP1)의 두께는 약 5Å 내지 약 15Å, 제2 서브 자유 패턴(SFP2)의 두께는 약 2Å 내지 약 10Å, 그리고 제3 서브 자유 패턴(SFP3)의 두께는 약 2Å 내지 약 10Å일 수 있다.
제1 서브 자유 패턴(SFP1)은 코발트-철-보론(CoFeB)을 포함할 수 있다. 제2 서브 자유 패턴(SFP2)은 니켈-코발트-철-보론(NiCoFeB)을 포함할 수 있다. 제2 서브 자유 패턴(SFP2)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다. 제3 서브 자유 패턴(SFP3)은 니켈-철-보론(NiFeB)을 포함할 수 있다. 제3 서브 자유 패턴(SFP3)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다.
제1 서브 자유 패턴(SFP1)의 니켈 함유량은 제2 서브 자유 패턴(SFP2)의 니켈 함유량 및 제3 서브 자유 패턴(SFP3)의 니켈 함유량보다 작을 수 있다. 예를 들어, 제1 서브 자유 패턴(SFP1)은 니켈을 포함하지 않거나, 혹은 제2 서브 자유 패턴(SFP2) 및/또는 제3 서브 자유 패턴(SFP3)으로부터 확산된 니켈 원자들을 포함할 수 있다.
제3 서브 자유 패턴(SFP3)의 코발트 함유량은 제1 서브 자유 패턴(SFP1)의 코발트 함유량 및 제2 서브 자유 패턴(SFP2)의 코발트 함유량보다 작을 수 있다. 예를 들어, 제3 서브 자유 패턴(SFP3)은 코발트를 포함하지 않거나, 혹은 제1 서브 자유 패턴(SFP1) 및/또는 제2 서브 자유 패턴(SFP2)으로부터 확산된 코발트 원자들을 포함할 수 있다.
제1 서브 자유 패턴(SFP1)과 터널 배리어 패턴(TBP)의 계면에서, 제1 서브 자유 패턴(SFP1)에 포함된 철 원자와 터널 배리어 패턴(TBP)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다. 유사하게, 제3 서브 자유 패턴(SFP3)과 캡핑 패턴(130)의 계면에서, 제3 서브 자유 패턴(SFP3)에 포함된 철 원자와 캡핑 패턴(130)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다. 이에 따라, 자유 패턴(FP)은 기판(100)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다.
다른 실시예들에 따르면, 도 5b에 도시된 바와 같이, 자유 패턴(FP)은 제1 서브 자유 패턴(SFP1) 및 제2 서브 자유 패턴(SFP2)을 포함할 수 있다. 이러한 실시예들에서, 자유 패턴(FP)은 제3 서브 자유 패턴(SFP3)이 생략된 것을 제외하고, 도 5a를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이러한 실시예들의 경우, 제2 서브 자유 패턴(SFP2)과 캡핑 패턴(130)의 계면에서, 제2 서브 자유 패턴(SFP2)에 포함된 철 원자와 캡핑 패턴(130)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다.
캡핑 패턴(130)은 금속 산화물을 포함할 수 있다. 예를 들어, 캡핑 패턴(130)은 탄탈륨 산화물(tantalum oxide), 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 및 아연 산화물(zinc oxide) 중 적어도 하나를 포함할 수 있다.
캡핑 패턴(130)이 자유 패턴(FP)을 사이에 두고 터널 배리어 패턴(TBP)으로부터 이격하여 배치될 수 있으며, 자유 패턴(FP)과 접할 수 있다. 도 5a에 도시된 실시예와 같이, 자유 패턴(FP)이 제3 서브 자유 패턴(SFP3)을 포함하는 경우, 캡핑 패턴(130)은 제3 서브 자유 패턴(SFP3)과 접할 수 있다. 도 5b에 도시된 실시예와 같이, 자유 패턴(FP)이 제3 서브 자유 패턴(SFP3)을 포함하지 않는 경우, 캡핑 패턴(130)은 제2 서브 자유 패턴(SFP2)과 접할 수 있다.
상부 전극 패턴(TEP)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 전극 패턴(TEP)은 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 루테늄, 및/또는 탄탈륨), 및 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
제2 층간 절연막(112)이 기판(100)의 전면 상에 제공되어, 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP1), 및 상부 전극 패턴(TEP)을 덮을 수 있다. 제2 층간 절연막(112)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제2 층간 절연막(112) 내에 상부 콘택 플러그(122)가 제공될 수 있다. 상부 콘택 플러그(122)는 상부 전극 패턴(TEP)에 전기적으로 연결될 수 있다. 제2 층간 절연막(112) 상에 연결 배선(140)이 제공될 수 있다. 연결 배선(140)은 상부 콘택 플러그(122)에 전기적으로 연결될 수 있다. 연결 배선(140)은 비트 라인일 수 있다.
상부 콘택 플러그(122) 및 연결 배선(140)은 각각 도전 물질을 포함할 수 있다. 예를 들어, 콘택 플러그(122) 및 연결 배선(140)은 각각 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 자유 패턴(FP)은 코발트-철-보론(CoFeB)을 포함하는 제1 서브 자유 패턴(SFP1) 및 니켈-코발트-철-보론(NiCoFeB)을 포함하는 제2 서브 자유 패턴(SFP2)을 포함할 수 있다. 제2 서브 자유 패턴(SFP2)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다. 나아가, 본 발명의 실시예들에 따르면, 자유 패턴(FP)은 니켈-철-보론(NiFeB)을 포함하는 제3 서브 자유 패턴(SFP3)을 더 포함할 수 있다. 제3 서브 자유 패턴(SFP3)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 열적 안정성은 유지되면서, 스위칭 전류는 낮아진 자기 터널 접합 패턴이 제공될 수 있다. 이에 대하여는 도 9를 참조하여 후술한다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 단면도들이다. 도 5a 및 도 5b를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일하거나 유사한 참조 번호가 제공될 수 있다. 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 6a를 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 기판(100) 상에 형성되어 있는 선택 소자(미도시)를 덮도록 형성될 수 있다.
제1 층간 절연막(110)을 관통하는 하부 콘택 플러그(120)가 형성될 수 있다. 하부 콘택 플러그(120)는 상기 선택 소자의 일 단자에 전기적으로 연결될 수 있다.
제1 층간 절연막(110) 상에 하부 전극 막(BEL)이 형성될 수 있다. 하부 전극 막(BEL)은 도 5a 및 도 5b를 참조하여 설명한 하부 전극 패턴(BEP)과 실질적으로 동일한 물질을 포함할 수 있다. 하부 전극 막(BEL)은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 또는 원자층 증착(atomic layer deposition; ALD) 공정을 이용하여 형성될 수 있다. 예를 들어, 하부 전극 막(BEL)은 물리 기상 증착 공정의 일종인 스퍼터링(sputtering) 증착 공정을 이용하여 형성될 수 있다.
하부 전극 막(BEL) 상에 자기 터널 접합 막(MTJL1)이 형성될 수 있다. 자기 터널 접합 막(MTJL1)을 형성하는 것은 기준 막(RL), 자유 막(FL), 및 이들 사이의 터널 배리어 막(TBL)을 형성하는 것을 포함할 수 있다. 자기 터널 접합 막(MTJL1)을 형성하는 것은 자유 막(FL)과 접하는 캡핑 막(130a)을 형성하는 것을 더 포함할 수 있다.
구체적으로, 하부 전극 막(BEL) 상에 기준 막(RL)이 형성될 수 있다. 기준 막(RL)은 도 5a 및 도 5b를 참조하여 설명한 기준 패턴(RP)과 실질적으로 동일한 물질을 포함할 수 있다. 기준 막(RL) 상에 터널 배리어 막(TBL)이 형성될 수 있다. 터널 배리어 막(TBL)은 도 5a 및 도 5b를 참조하여 설명한 터널 배리어 패턴(TBP)과 실질적으로 동일한 물질을 포함할 수 있다. 기준 패턴(RP) 및 터널 배리어 막(TBL)은 각각 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 예를 들어, 기준 패턴(RP) 및 터널 배리어 막(TBL)은 각각 스퍼터링 증착 공정을 이용하여 형성될 수 있다.
터널 배리어 막(TBL) 상에 자유 막(FL)이 형성될 수 있다. 자유 막(FL)을 형성하는 것은 제1 서브 자유 막(SFL1), 제2 서브 자유 막(SFL2), 및 제3 서브 자유 막(SFL3)을 형성하는 것을 포함할 수 있다. 제1 서브 자유 막(SFL1)은 터널 배리어 막(TBL)과 제3 서브 자유 막(SFL3) 사이에 형성될 수 있고, 제2 서브 자유 막(SFL2)은 제1 서브 자유 막(SFL1)과 제3 서브 자유 막(SFL3) 사이에 형성될 수 있다. 예를 들어, 제1 서브 자유 막(SFL1)은 터널 배리어 막(TBL) 바로 위에 형성될 수 있고, 제2 서브 자유 막(SFL2)은 제1 서브 자유 막(SFL1) 바로 위에 형성될 수 있고, 그리고 제3 서브 자유 막(SFL3)은 제2 서브 자유 막(SFL2) 바로 위에 형성될 수 있다. 형성된 직후의 제1 내지 제3 서브 자유 막들(SFL1, SFL2, 및 SFL3)은 비정질 상태일 수 있다.
제1 서브 자유 막(SFL1)의 두께는 제2 서브 자유 막(SFL2)의 두께 및 제3 서브 자유 막(SFL3)의 두께보다 클 수 있다. 몇몇 실시예들에서, 제1 서브 자유 막(SFL1)의 두께는 약 5Å 내지 약 15Å, 제2 서브 자유 막(SFL2)의 두께는 약 2Å 내지 약 10Å, 그리고 제3 서브 자유 막(SFL3)의 두께는 약 2Å 내지 약 10Å일 수 있다.
제1 서브 자유 막(SFL1)은 코발트-철-보론(CoFeB)을 포함할 수 있다. 예를 들어, 제1 서브 자유 막(SFL1)은 코발트-철-보론(CoFeB)를 포함하는 타겟을 이용한 스퍼터링 증착 공정을 이용하여 형성될 수 있다. 제1 서브 자유 막(SFL1)을 형성하기 위한 타겟은 실질적으로 니켈을 포함하지 않을 수 있다. 일 예로, 제1 서브 자유 막(SFL1)을 형성하기 위한 타겟은 Coa1Feb1Bc1을 포함할 수 있다. 이때, a1은 0.2 내지 0.6일 수 있고, b1은 0.2 내지 0.6일 수 있고, c1은 0.1 내지 0.3일 수 있다. (단, a1 + b1 + c1 = 1)
제2 서브 자유 막(SFL2)은 니켈-코발트-철-보론(NiCoFeB)을 포함할 수 있다. 예를 들어, 제2 서브 자유 막(SFL2)은 니켈-코발트-철-보론(NiCoFeB)을 포함하는 타겟을 이용한 스퍼터링 증착 공정을 이용하여 형성될 수 있다. 제2 서브 자유 막(SFL2)을 형성하기 위한 타겟은 약 10 at% 내지 약 40 at%의 니켈을 포함할 수 있다. 일 예로, 제2 서브 자유 막(SFL2)을 형성하기 위한 타겟은 Nix1(Coa2Feb2Bc2)1 -x1을 포함할 수 있다. 이때, x1은 0.1 내지 0.4일 수 있고, a2는 0.2 내지 0.6일 수 있고, b2는 0.2 내지 0.6일 수 있고, c2는 0.1 내지 0.3일 수 있다. (단, a2 + b2 + c2 = 1) 몇몇 실시예들에 따르면, c2는 c1보다 작을 수 있다.
제3 서브 자유 막(SFL3)은 니켈-철-보론(NiFeB)을 포함할 수 있다. 예를 들어, 제3 서브 자유 막(SFL3)은 니켈-철-보론(NiFeB)을 포함하는 타겟을 이용한 스퍼터링 증착 공정을 이용하여 형성될 수 있다. 제3 서브 자유 막(SFL3)을 형성하기 위한 타겟은 약 10 at% 내지 약 40 at%의 니켈을 포함할 수 있다. 나아가, 제3 서브 자유 막(SFL3)을 형성하기 위한 타겟은 실질적으로 코발트를 포함하지 않을 수 있다. 일 예로, 제3 서브 자유 막(SFL3)을 형성하기 위한 타겟은 Nix2(Feb3Bc3)1 -x2을 포함할 수 있다. 이때, x2는 0.1 내지 0.4일 수 있고, b3는 0.7 내지 0.9일 수 있고, c3는 0.1 내지 0.3일 수 있다. (단, b3 + c3 = 1) 몇몇 실시예들에 따르면, c3은 c2보다 작을 수 있다.
몇몇 실시예들에 따르면, 도 6a에 도시된 바와 달리, 제3 서브 자유 막(SFL3)을 형성하는 공정은 생략될 수 있다. 이러한 실시예들은 도 5b에 도시된 자기 메모리 소자를 형성하기 위한 제조 공정에 해당할 수 있다.
자유 막(FL) 상에 캡핑 막(130a)이 형성될 수 있다. 캡핑 막(130a)은 도 5a 및 도 5b를 참조하여 설명한 캡핑 패턴(130)과 실질적으로 동일한 물질을 포함할 수 있다. 캡핑 막(130a)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 예를 들어, 캡핑 막(130a)은 스퍼터링 증착 공정을 이용하여 형성될 수 있다.
캡핑 막(130a)이 형성된 후, 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의하여, 자유 막(FL)에 포함된 보론(B)이 주변의 다른 막들로 확산될 수 있다. 예를 들어, 상기 열처리 공정에 의하여, 자유 막(FL)에 포함된 보론(B)이 터널 배리어 막(TBL) 및/또는 캡핑 막(130a)으로 확산될 수 있다. 이에 따라, 자유 막(FL)은 적어도 부분적으로 결정화될 수 있다.
상기 열처리 공정에 의하여, 제1 서브 자유 막(SFL1)과 터널 배리어 막(TBL)의 계면에서, 제1 서브 자유 막(SFL1)에 포함된 철 원자와 터널 배리어 막(TBL)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다. 유사하게, 상기 열처리 공정에 의하여, 제3 서브 자유 막(SFL3)과 캡핑 막(130a)의 계면에서, 제3 서브 자유 막(SFL3)에 포함된 철 원자와 캡핑 막(130a)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다.
자기 터널 접합 막(MTJL1) 상에 상부 전극 막(TEL)이 형성될 수 있다. 상부 전극 막(TEL)은 도 5a 및 도 5b를 참조하여 설명한 상부 전극 패턴(TEP)와 실질적으로 동일한 물질을 포함할 수 있다. 상부 전극 막(TEL)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 예를 들어, 상부 전극 막(TEL)은 스퍼터링 증착 공정을 이용하여 형성될 수 있다.
도 6b를 참조하면, 상부 전극 막(TEL), 자기 터널 접합 막(MTJL1), 및 하부 전극 막(BEL)을 연속적으로 패터닝하여, 차례로 적층된 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP1), 및 상부 전극 패턴(TEP)이 형성될 수 있다. 상기 막들(TEL, MTJL1, 및 BEL)을 패터닝하는 것은, 예를 들어, 이온 빔 식각 공정을 이용하여 수행될 수 있다. 자기 터널 접합 패턴(MTJP1)은 기준 막(RL), 터널 배리어 막(TBL), 자유 막(FL), 및 캡핑 막(130a)이 패터닝되어 형성된 기준 패턴(RP), 터널 배리어 패턴(TBP), 자유 패턴(FP), 및 캡핑 패턴(130)을 포함할 수 있다. 자유 패턴(FP)은 제1 내지 제3 서브 자유 막들(SFL1, SFL2, 및 SFL3)이 패터닝되어 형성된 제1 내지 제3 서브 자유 패턴들(SFP1, SFP2, 및 SFP3)을 포함할 수 있다.
도 5a를 다시 참조하면, 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP1), 및 상부 전극 패턴(TEP)을 덮는 제2 층간 절연막(112)이 형성될 수 있다. 제2 층간 절연막(112)을 관통하여 상부 전극 패턴(TEP)에 전기적으로 연결되는 상부 콘택 플러그(122)이 형성될 수 있다. 제2 층간 절연막(112) 상에 상부 콘택 플러그(122)와 전기적으로 연결되는 연결 배선(140)이 형성될 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다. 구체적으로, 도 7a 및 도 7b는 각각 도 4b를 참조하여 설명한 제2 유형의 자기 터널 접합 패턴(MTJP2)을 포함하는 자기 메모리 소자를 나타내는 단면도들이다. 도 5a 및 도 5b를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일하거나 유사한 참조 번호가 제공될 수 있다. 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 7a 및 도 7b를 참조하면, 기판(200), 제1 층간 절연막(210), 하부 콘택 플러그(220), 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP2), 상부 전극 패턴(TEP), 제2 층간 절연막(212), 상부 콘택 플러그(222), 및 연결 배선(240)이 제공될 수 있다. 기판(200), 제1 층간 절연막(210), 하부 콘택 플러그(220), 하부 전극 패턴(BEP), 상부 전극 패턴(TEP), 제2 층간 절연막(212), 상부 콘택 플러그(222), 및 연결 배선(240)은 도 5a 및 도 5b를 참조하여 설명한 기판(100), 제1 층간 절연막(110), 하부 콘택 플러그(120), 하부 전극 패턴(BEP), 상부 전극 패턴(TEP), 제2 층간 절연막(112), 상부 콘택 플러그(122), 및 연결 배선(140)과 실질적으로 동일할 수 있다.
자기 터널 접합 패턴(MTJP2)은 하부 전극 패턴(BEP)과 상부 전극 패턴(TEP) 사이에 배치될 수 있다. 자기 터널 접합 패턴(MTJP2)은 금속 산화 패턴(230), 자유 패턴(FP), 터널 배리어 패턴(TBP), 및 기준 패턴(RP)을 포함할 수 있다. 자유 패턴(FP) 및 기준 패턴(RP)은 터널 배리어 패턴(TBP)을 사이에 두고 서로 이격될 수 있다. 도 5a 및 도 5b와 달리, 하부 전극 패턴(BEP) 상에 자유 패턴(FP), 터널 배리어 패턴(TBP), 및 기준 패턴(RP)이 차례로 배치될 수 있다.
자유 패턴(FP)과 하부 전극 패턴(BEP) 사이에 금속 산화 패턴(230)이 배치될 수 있다. 금속 산화 패턴(230)은 금속 산화물을 포함할 수 있다. 예를 들어, 금속 산화 패턴(230)은 도 5a 및 도 5b를 참조하여 설명한 캡핑 패턴(130)과 실질적으로 동일한 물질을 포함할 수 있다. 몇몇 실시예들에 따르면, 금속 산화 패턴(230)은 생략될 수 있다.
몇몇 실시예들에 따르면, 도 7a에 도시된 바와 같이, 자유 패턴(FP)은 제1 서브 자유 패턴(SFP1), 제2 서브 자유 패턴(SFP2), 및 제3 서브 자유 패턴(SFP3)을 포함할 수 있다. 다른 실시예들에 따르면, 도 7b에 도시된 바와 같이, 제3 서브 자유 패턴(SFP3)은 생략될 수 있으며, 자유 패턴(FP)은 제1 서브 자유 패턴(SFP1) 및 제2 서브 자유 패턴(SFP2)를 포함할 수 있다. 제1 내지 제3 서브 자유 패턴들(SFP1, SFP2, 및 SFP3)은 도 5a 및 도 5b를 참조하여 설명한 제1 내지 제3 서브 자유 패턴들(SFP1, SFP2, 및 SFP3)과 각각 실질적으로 동일할 수 있다.
구체적으로, 제1 서브 자유 패턴(SFP1)은 터널 배리어 패턴(TBP)과 제3 서브 자유 패턴(SFP3) 사이에 배치될 수 있고, 제2 서브 자유 패턴(SFP2)은 제1 서브 자유 패턴(SFP1)과 제2 서브 자유 패턴(SFP2) 사이에 배치될 수 있다. 제1 서브 자유 패턴(SFP1)은 터널 배리어 패턴(TBP)과 접하는 일면 및 제2 서브 자유 패턴(SFP2)와 접하는 타면을 가질 수 있다. 또한, 제2 서브 자유 패턴(SFP2)은 제1 서브 자유 패턴(SFP1)과 접하는 일면 및 제3 서브 자유 패턴(SFP3)과 접하는 타면을 가질 수 있다.
제1 서브 자유 패턴(SFP1)의 두께는 제2 서브 자유 패턴(SFP2)의 두께 및 제3 서브 자유 패턴(SFP3)의 두께보다 클 수 있다. 몇몇 실시예들에서, 제1 서브 자유 패턴(SFP1)의 두께는 약 5Å 내지 약 15Å, 제2 서브 자유 패턴(SFP2)의 두께는 약 2Å 내지 약 10Å, 그리고 제3 서브 자유 패턴(SFP3)의 두께는 약 2Å 내지 약 10Å일 수 있다.
제1 서브 자유 패턴(SFP1)은 코발트-철-보론(CoFeB)을 포함할 수 있다. 제2 서브 자유 패턴(SFP2)은 니켈-코발트-철-보론(NiCoFeB)을 포함할 수 있다. 제2 서브 자유 패턴(SFP2)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다. 제3 서브 자유 패턴(SFP3)은 니켈-철-보론(NiFeB)을 포함할 수 있다. 제3 서브 자유 패턴(SFP3)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다.
제1 서브 자유 패턴(SFP1)의 니켈 함유량은 제2 서브 자유 패턴(SFP2)의 니켈 함유량 및 제3 서브 자유 패턴(SFP3)의 니켈 함유량보다 작을 수 있다. 예를 들어, 제1 서브 자유 패턴(SFP1)은 니켈을 포함하지 않거나, 혹은 제2 서브 자유 패턴(SFP2) 및/또는 제3 서브 자유 패턴(SFP3)으로부터 확산된 니켈을 포함할 수 있다.
제3 서브 자유 패턴(SFP3)의 코발트 함유량은 제1 서브 자유 패턴(SFP1)의 코발트 함유량 및 제2 서브 자유 패턴(SFP2)의 코발트 함유량보다 작을 수 있다. 예를 들어, 제3 서브 자유 패턴(SFP3)은 코발트를 포함하지 않거나, 혹은 제1 서브 자유 패턴(SFP1) 및/또는 제2 서브 자유 패턴(SFP2)으로부터 확산된 코발트를 포함할 수 있다.
자유 패턴(FP) 상에 터널 배리어 패턴(TBP) 및 기준 패턴(RP)이 차례로 배치될 수 있다. 터널 배리어 패턴(TBP) 및 기준 패턴(RP)은 도 5a 및 도 5b를 참조하여 설명한 터널 배리어 패턴(TBP) 및 기준 패턴(RP)과 각각 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 자유 패턴(FP)은 코발트-철-보론(CoFeB)을 포함하는 제1 서브 자유 패턴(SFP1) 및 니켈-코발트-철-보론(NiCoFeB)을 포함하는 제2 서브 자유 패턴(SFP2)을 포함할 수 있다. 제2 서브 자유 패턴(SFP2)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다. 나아가, 본 발명의 실시예들에 따르면, 자유 패턴(FP)은 니켈-철-보론(NiFeB)을 포함하는 제3 서브 자유 패턴(SFP3)을 더 포함할 수 있다. 제3 서브 자유 패턴(SFP3)의 니켈 함유량은 약 10 at% 내지 약 40 at%일 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 열적 안정성은 유지되면서, 스위칭 전류는 낮아진 자기 터널 접합 패턴이 제공될 수 있다. 이에 대하여는 도 9를 참조하여 후술한다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 단면도들이다. 도 7a 및 도 7b를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일하거나 유사한 참조 번호가 제공될 수 있다. 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 8a를 참조하면, 기판(200) 상에 제1 층간 절연막(210)이 형성될 수 있다. 이어서, 제1 층간 절연막(210)을 관통하는 하부 콘택 플러그(220)가 형성될 수 있으며, 제1 층간 절연막(210) 상에 하부 전극 막(BEL)이 형성될 수 있다. 제1 층간 절연막(210), 하부 콘택 플러그(220), 및 하부 전극 막(BEL)을 형성하는 공정은 도 6a 및 도 6b를 참조하여 설명한 제1 층간 절연막(110), 하부 콘택 플러그(120), 및 하부 전극 막(BEL)을 형성하는 공정과 실질적으로 동일할 수 있다.
하부 전극 막(BEL) 상에 금속 산화 막(230a)이 형성될 수 있다. 금속 산화 막(230a)은 금속 산화물을 포함할 수 있다. 금속 산화 막(230a)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 예를 들어, 금속 산화 막(230a)은 스퍼터링 증착 공정을 이용하여 형성될 수 있다. 몇몇 실시예들에 따르면, 금속 산화 막(230a)을 형성하는 공정은 생략될 수 있다.
하부 전극 막(BEL) 상에 자기 터널 접합 막(MTJL2)이 형성될 수 있다. 자기 터널 접합 막(MTJL2)을 형성하는 것은 기준 막(RL), 자유 막(FL), 및 이들 사이의 터널 배리어 막(TBL)을 형성하는 것을 포함할 수 있다.
구체적으로, 금속 산화 막(230a) 상에 (혹은, 하부 전극 막(BEL) 상에) 자유 막(FL)이 형성될 수 있다. 자유 막(FL)을 형성하는 것은 제1 서브 자유 막(SFL1), 제2 서브 자유 막(SFL2), 및 제3 서브 자유 막(SFL3)을 형성하는 것을 포함할 수 있다. 제1 서브 자유 막(SFL1)은 터널 배리어 막(TBL)과 제3 서브 자유 막(SFL3) 사이에 형성될 수 있고, 제2 서브 자유 막(SFL2)은 제1 서브 자유 막(SFL1)과 제3 서브 자유 막(SFL3) 사이에 형성될 수 있다. 예를 들어, 제3 서브 자유 막(SFL3)은 금속 산화 막(230a) (혹은, 하부 전극 막(BEL) 바로 위에 형성될 수 있고, 제2 서브 자유 막(SFL2)은 제3 서브 자유 막(SFL3) 바로 위에 형성될 수 있고, 그리고 제1 서브 자유 막(SFL1)은 제2 서브 자유 막(SFL2) 바로 위에 형성될 수 있다. 형성된 직후의 제1 내지 제3 서브 자유 막들(SFL1, SFL2, 및 SFL3)은 비정질 상태일 수 있다.
공정 순서를 제외하고, 제1 내지 제3 서브 자유 막들(SFL1, SFL2, 및 SFL3)의 각각을 형성하는 공정은 도 6a 및 도 6b를 참조하여 설명한 제1 내지 제3 서브 자유 막들(SFL1, SFL2, 및 SFL3)의 각각을 형성하는 공정과 실질적으로 동일할 수 있다.
몇몇 실시예들에 따르면, 도 8a에 도시된 바와 달리, 제3 서브 자유 막(SFL3)을 형성하는 공정은 생략될 수 있다. 이러한 실시예들은 도 7b에 도시된 자기 메모리 소자를 형성하기 위한 제조 공정에 해당할 수 있다.
자유 막(FL) 상에 터널 배리어 막(TBL)이 형성될 수 있다. 이어서, 터널 배리어 막(TBL) 상에 기준 막(RL)이 형성될 수 있다. 공정 순서를 제외하고, 터널 배리어 막(TBL) 및 기준 막(RL)의 각각을 형성하는 공정은 각각 도 6a 및 도 6b를 참조하여 설명한 터널 배리어 막(TBL) 및 기준 막(RL)의 각각을 형성하는 공정과 실질적으로 동일할 수 있다.
기준 막(RL)이 형성된 후, 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의하여, 자유 막(FL)에 포함된 보론(B)이 주변의 다른 막들로 확산될 수 있다. 예를 들어, 상기 열처리 공정에 의하여, 자유 막(FL)에 포함된 보론(B)이 터널 배리어 막(TBL) 및/또는 금속 산화 막(230a)으로 확산될 수 있다. 이에 따라, 자유 막(FL)은 적어도 부분적으로 결정화될 수 있다.
상기 열처리 공정에 의하여, 제1 서브 자유 막(SFL1)과 터널 배리어 막(TBL)의 계면에서, 제1 서브 자유 막(SFL1)에 포함된 철 원자와 터널 배리어 막(TBL)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다. 유사하게, 상기 열처리 공정에 의하여, 제3 서브 자유 막(SFL3)과 금속 산화 막(230a)의 계면에서, 제3 서브 자유 막(SFL3)에 포함된 철 원자와 금속 산화 막(230a)에 포함된 산소 원자가 결합하여 계면 수직 자기 이방성이 유도될 수 있다.
자기 터널 접합 막(MTJL2) 상에 상부 전극 막(TEL)이 형성될 수 있다. 상부 전극 막(TEL)을 형성하는 공정은 도 6a 및 도 6b를 참조하여 설명한 상부 전극 막(TEL)을 형성하는 공정과 실질적으로 동일할 수 있다.
도 8b를 참조하면, 상부 전극 막(TEL), 자기 터널 접합 막(MTJL2), 및 하부 전극 막(BEL)을 연속적으로 패터닝하여, 차례로 적층된 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP2), 및 상부 전극 패턴(TEP)이 형성될 수 있다. 상기 막들(TEL, MTJL2, 및 BEL)을 패터닝하는 것은, 예를 들어, 이온 빔 식각 공정을 이용하여 수행될 수 있다. 자기 터널 접합 패턴(MTJP2)은 금속 산화 막(230a), 자유 막(FL), 터널 배리어 막(TBL), 및 기준 막(RL)이 패터닝되어 형성된 금속 산화 패턴(230), 자유 패턴(FP), 터널 배리어 패턴(TBP), 및 기준 패턴(RP)을 포함할 수 있다. 자유 패턴(FP)은 제1 내지 제3 서브 자유 막들(SFL1, SFL2, 및 SFL3)이 패터닝되어 형성된 제1 내지 제3 서브 자유 패턴들(SFP1, SFP2, 및 SFP3)을 포함할 수 있다.
도 7a를 다시 참조하면, 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJP2), 및 상부 전극 패턴(TEP)을 덮는 제2 층간 절연막(212)이 형성될 수 있다. 제2 층간 절연막(212)을 관통하여 상부 전극 패턴(TEP)에 전기적으로 연결되는 상부 콘택 플러그(222)이 형성될 수 있다. 제2 층간 절연막(212) 상에 상부 콘택 플러그(222)와 전기적으로 연결되는 연결 배선(240)이 형성될 수 있다.
도 9는 본 발명의 실험예들 및 비교예들에 따른 자기 터널 접합 패턴의 열적 안정성 및 스위칭 전류를 나타내는 그래프이다. 이하, 도 9를 참조하여, 구체적인 실험예들 및 비교예들을 통해 본 발명의 구성 및 효과를 보다 상세히 설명한다. 하지만, 이들 실험예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
도 9를 참조하면, 실험예들 및 비교예들에 따라 형성된 자기 터널 접합 패턴의 열적 안정성(Δ)과 스위칭 전류(Ic)를 측정하였다. 실험예들 및 비교예들은 아래와 같은 방법으로 제조되었다. 각 실험예들 및 비교예들에서, 자기 터널 접합 패턴은 차례로 적층된 기준 패턴, 터널 배리어 패턴, 및 자유 패턴을 갖도록 형성되었다. 각 실험예들 및 비교예들에서, 자유 패턴을 제외한 구성들은 실질적으로 동일한 방법으로 형성되었다.
<실험예 1>
실험예 1에서, 자유 패턴은 도 5a를 참조하여 설명한 자유 패턴(FP)과 실질적으로 동일한 구조를 갖도록 형성되었다.
구체적으로, 실험예 1에서, 자유 패턴은 차례로 적층된 제1 서브 자유 패턴, 제2 서브 자유 패턴, 및 제3 서브 자유 패턴을 갖도록 형성되었다. 제1 서브 자유 패턴은 코발트-철-보론(CoFeB)을 포함하고, 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하고, 그리고 제3 서브 자유 패턴은 니켈-철-보론(NiFeB)을 포함하도록 형성되었다. 제2 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40 at%이었고, 제3 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40 at%이었다.
<실험예 2>
실험예 2에서, 자유 패턴은 도 5b를 참조하여 설명한 자유 패턴(FP)과 실질적으로 동일한 구조를 갖도록 형성되었다.
구체적으로, 실험예 2에서, 자유 패턴은 차례로 적층된 제1 서브 자유 패턴, 및 제2 서브 자유 패턴을 갖도록 형성되었다. 제1 서브 자유 패턴은 코발트-철-보론(CoFeB)을 포함하고, 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하도록 형성되었다. 제2 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40 at%이었다.
<비교예 1>
비교예 1에서, 자유 패턴은 일반적인 코발트-철-보론(CoFeB) 단일 층으로 형성되었다.
<비교예 2>
비교예 2에서, 자유 패턴은 차례로 적층된 제1 서브 자유 패턴, 및 제2 서브 자유 패턴을 갖도록 형성되었다. 제1 서브 자유 패턴은 코발트-철-보론(CoFeB)을 포함하고, 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하도록 형성되었다. 제2 서브 자유 패턴의 니켈 함유량은 40 at% 보다 높았다.
<실험예 1, 2와 비교예 1의 비교>
자유 패턴이 본 발명의 실험예들(즉, 실험예 1, 2)에 따라 형성된 경우, 일반적인 코발트-철-보론(CoFeB) 단일 층으로 형성된 경우보다 낮은 스위칭 전류를 나타냄을 확인할 수 있다. 이는 코발트(Co)나 철(Fe)을 대신하여 상대적으로 포화 자화가 작은 니켈(Ni)이 첨가됨으로써, 자유 패턴의 포화 자화가 감소되었기 때문인 것으로 판단된다.
나아가, 자유 패턴이 본 발명의 실험예들에 따라 형성된 경우, 일반적인 코발트-철-보론(CoFeB) 단일 층으로 형성된 경우와 유사하거나 혹은 일반적인 코발트-철-보론(CoFeB) 단일 층으로 형성된 경우보다 나은 열적 안정성을 나타냄을 확인할 수 있다.
<실험예 1, 2와 비교예 2의 비교>
본 발명의 실험예들(즉, 실험예 1 및 실험예 2)과 비교예 2를 비교하면, 제2 서브 자유 패턴의 니켈 함유량이 40 at%를 초과함에 따라, 스위칭 전류는 더욱 낮아졌으나, 열적 안정성도 함께 낮아진 것을 확인할 수 있다. 이는, 니켈(Ni)이 과도하게 첨가됨으로써, 자유 패턴의 보자력이 감소되었기 때문인 것으로 판단된다.
결과적으로, 본 발명의 실시예들에 따르면, 제2 서브 자유 패턴의 니켈 함유량 및 제3 서브 자유 패턴의 니켈 함유량을 적정 범위로 조절함으로써, 자기 터널 접합 패턴의 열적 안정성은 유지되면서, 스위칭 전류는 낮아질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 자유 패턴, 기준 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기 터널 접합 패턴을 포함하되,
    상기 자유 패턴은 제1 서브 자유 패턴, 제2 서브 자유 패턴, 및 제3 서브 자유 패턴을 포함하되,
    상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 상기 제3 서브 자유 패턴 사이에 배치되고,
    상기 제2 서브 자유 패턴은 상기 제1 서브 자유 패턴과 상기 제3 서브 자유 패턴 사이에 배치되며,
    상기 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하고,
    상기 제3 서브 자유 패턴은 니켈-철-보론(NiFeB)을 포함하고,
    상기 제2 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40at%이고,
    상기 제1 서브 자유 패턴의 니켈 함유량은 상기 제2 서브 자유 패턴의 니켈 함유량 및 상기 제3 서브 자유 패턴의 니켈 함유량보다 작은 자기 메모리 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제3 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40at%인 자기 메모리 소자.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 서브 자유 패턴은 코발트-철-보론(CoFeB)을 포함하는 자기 메모리 소자.
  6. 제1 항에 있어서,
    상기 제3 서브 자유 패턴의 코발트 함유량은 상기 제2 서브 자유 패턴의 코발트 함유량보다 작은 자기 메모리 소자.
  7. 제1 항에 있어서,
    상기 제2 서브 자유 패턴은 상기 제1 서브 자유 패턴과 접하는 일면 및 상기 제3 서브 자유 패턴과 접하는 타면을 갖는 자기 메모리 소자.
  8. 제7 항에 있어서,
    상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 접하는 자기 메모리 소자.
  9. 제1 항에 있어서,
    상기 제1 서브 자유 패턴의 두께는 상기 제2 서브 자유 패턴의 두께 및 상기 제3 서브 자유 패턴의 두께보다 큰 자기 메모리 소자.
  10. 제1 항에 있어서,
    상기 자유 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 이격하는 캡핑 패턴을 더 포함하되,
    상기 캡핑 패턴은 금속 산화물을 포함하는 자기 메모리 소자.
  11. 제1 항에 있어서,
    상기 자기 터널 접합 패턴은 기판 상에 배치되고,
    상기 자유 패턴의 자화 및 상기 기준 패턴의 자화는 상기 기판의 상면에 수직한 자기 메모리 소자.
  12. 자유 패턴, 기준 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기 터널 접합 패턴을 포함하되,
    상기 자유 패턴은 제1 서브 자유 패턴 및 제2 서브 자유 패턴을 포함하되,
    상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 상기 제2 서브 자유 패턴 사이에 배치되고,
    상기 제1 서브 자유 패턴은 코발트-철-보론(CoFeB)을 포함하고,
    상기 제2 서브 자유 패턴은 니켈-코발트-철-보론(NiCoFeB)을 포함하되,
    상기 제2 서브 자유 패턴의 니켈 함유량은 10 at% 내지 40at%이고,
    상기 제1 서브 자유 패턴의 니켈 함유량은 상기 제2 서브 자유 패턴의 니켈 함유량보다 작은 자기 메모리 소자.
  13. 삭제
  14. 제12 항에 있어서,
    상기 제1 서브 자유 패턴은 상기 터널 배리어 패턴과 접하는 일면 및 상기 제2 서브 자유 패턴과 접하는 타면을 갖는 자기 메모리 소자.
  15. 제12 항에 있어서,
    상기 제1 서브 자유 패턴의 두께는 상기 제2 서브 자유 패턴의 두께보다 큰 자기 메모리 소자.
  16. 제12 항에 있어서,
    상기 자유 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 이격하는 캡핑 패턴을 더 포함하되,
    상기 캡핑 패턴은 금속 산화물을 포함하는 자기 메모리 소자.
  17. 기판 상에 자유 막, 기준 막, 및 이들 사이의 터널 배리어 막을 형성하는 것을 포함하고,
    상기 자유 막을 형성하는 것은 제1 서브 자유 막, 제2 서브 자유 막, 및 제3 서브 자유 막을 형성하는 것을 포함하되,
    상기 제1 서브 자유 막은 상기 터널 배리어 막과 상기 제3 서브 자유 막 사이에 형성되고,
    상기 제2 서브 자유 막은 상기 제1 서브 자유 막과 상기 제2 서브 자유 막 사이에 형성되고,
    상기 제2 서브 자유 막은 니켈-코발트-철-보론(NiCoFeB)을 포함하고,
    상기 제3 서브 자유 막은 니켈-철-보론(NiFeB)을 포함하고,
    상기 제2 서브 자유 막을 형성하는 것은 10 at% 내지 40 at%의 니켈 함유량을 갖는 니켈-코발트-철-보론(NiCoFeB) 타겟을 이용한 스퍼터링 공정을 이용하여 수행되고,
    상기 제1 서브 자유 막의 니켈 함유량은 상기 제2 서브 자유 막의 니켈 함유량 및 상기 제3 서브 자유 막의 니켈 함유량보다 작은 자기 메모리 소자의 제조 방법.
  18. 삭제
  19. 제17 항에 있어서,
    상기 제3 서브 자유 막을 형성하는 것은 10 at% 내지 40 at%의 니켈 함유량을 갖는 니켈-철-보론(NiFeB) 타겟을 이용한 스퍼터링 공정을 이용하여 수행되는 자기 메모리 소자의 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 서브 자유 막을 형성하는 것은 코발트-철-보론(CoFeB) 타겟을 이용한 스퍼터링 공정을 이용하여 수행되는 자기 메모리 소자의 제조 방법.
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