KR102257045B1 - 트랜지스터 및 반도체 장치 - Google Patents

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타카유키 이노우에
스즈노스케 히라이시
에루무 키쿠치
히로미치 고도
슈헤이 요시토미
코키 이노우에
아키하루 미야나가
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 광 열화를 가능한 한 억제하고, 전기 특성이 안정된 트랜지스터 및 상기 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 목적으로 한다.
산화물 반도체층과, 산화물 반도체층의 일부분이 중첩되는 소스 전극층 및 드레인 전극층과, 산화물 반도체층 및 소스 전극층 및 드레인 전극층과 중첩되는 게이트 절연층과, 산화물 반도체층의 일부분과 게이트 절연층을 사이에 두고 중첩되는 게이트 전극을 갖고, 채널 형성 영역이 되는 산화물 반도체층에 빛을 조사하여 빛의 조사를 차단한 후의 광 응답 특성에서 캐리어의 완화 시간이 적어도 τ1과 τ2의 2가지 모드를 나타내고, τ1<τ2이고, τ2이 300초 이하인 트랜지스터 및 상기 트랜지스터를 포함하는 반도체 장치를 제작한다.

Description

트랜지스터 및 반도체 장치{TRANSISTOR AND SEMICONDUCTOR DEVICE}
본 발명은 트랜지스터 및 상기 트랜지스터를 적어도 일부분에 사용하여 구성되는 반도체 장치에 관한 것이다.
또한, 본 명세서의 반도체 장치란, 반도체 특성을 이용함으로써 기능될 수 있는 장치 전반을 가리키고, 액정 표시 장치나 발광 장치 등의 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
종래, 액정 텔레비전으로 대표되는 표시 장치에는 실리콘 반도체를 사용한 트랜지스터가 사용되어 왔지만, 실리콘 반도체를 대신하는 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 액티브 매트릭스형 표시 장치에서의 트랜지스터의 활성층으로서 In, Ga 및 Zn을 포함하는 비정질 산화물을 사용하고, 상기 비정질 산화물의 전자 캐리어 농도를 1018/cm3 미만으로 한 것이 개시되어 있다(특허 문헌 1 참조).
그러나, 산화물 반도체를 사용한 트랜지스터는 몇 가지 문제가 지적되어 있다. 그 중 하나는 특성의 안정성이고, 가시광 또는 자외광이 조사됨으로써 전기 특성이 변화하는 것이 지적을 받고 있다(비특허문헌 1 참조).
일본국 특개2006-165528호 공보
Dong Hee Lee, Ken-ichi Kawamura, Kenji Nomura, Hiroshi Yanagi, Toshio Kamiya, Masahiro Hirano, Hideo Hosono "Steady-state photoconductivity of amorphous In-Ga-Zn-O", Thin Solid Films, Vol.518, pp.3000-3003(2010).
금속 산화물로 이루어진 산화물 반도체는 밴드 갭이 3eV 정도이고, 원래 가시광에 대하여 투광성을 갖는다. 그러나, 강한 빛이 조사되었을 때, 막이 열화(광 열화라고 부름)하는 성질을 갖는 것이 알려져 있다.
상술한 바와 같은 산화물 반도체를 사용한 트랜지스터가 빛으로 인하여 특성이 변화하여 버리는 것을 개선하기 위한 방법은 전혀 제안되지 않았기 때문에 신재료로서 기대를 받으면서도 실용화가 늦어지고 있는 원인이 되어 있다.
또한, 백 라이트를 사용하는 액정 표시 장치에서는 백 라이트의 빛이 산화물 반도체를 사용한 트랜지스터에 조사되는 경우가 있다. 이 경우에는, 트랜지스터가 오프 상태라도 광 여기로 인하여 누설 전류가 생겨 표시 품위의 저하나 광 열화를 일으킬 우려가 있다.
본 발명의 일 형태는 광 열화를 가능한 한 억제하고, 전기 특성이 안정된 트랜지스터 및 상기 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 목적으로 한다.
산화물 반도체층에 빛이 조사됨으로써 생기는 광 전류의 메커니즘에 대하여 이하에 설명한다.
반도체 중의 캐리어는 수학식 1 및 수학식 2에 나타내는 연속 방정식으로 나타낼 수 있다.
[수학식 1]
Figure 112019057209827-pat00001
[수학식 2]
Figure 112019057209827-pat00002
또한, 상기 2개의 수학식에서 t는 시간, x는 위치, q는 전하를 나타낸다. 여기서, n, p는 전자 및 정공의 캐리어 농도, Jn, Jp는 전자와 정공의 전류 값, Gn, Gp는 전자와 정공의 생성(Generation) 확률, Rn, Rp는 재결합(Recombination) 확률을 나타낸다. 정공 캐리어 농도를 열 평형 상태의 정공 캐리어 농도 P0과 열 평형 상태로부터 어긋났을 때 증감하는 캐리어 농도 △p로 나누면 정공의 캐리어 농도는 수학식 3으로 나타낼 수 있다.
[수학식 3]
Figure 112019057209827-pat00003
밴드 갭 이상의 에너지를 갖는 빛을 반도체에 조사하면, 그 흡수 과정에서 가전자 대역의 전자가 전도 대역으로 천이하여 정공이 생성된다. 그 생성 확률을 G0p로 하면, 재결합 확률은 이하의 수학식 4로 나타낼 수 있다. 여기서, τp은 생성된 정공의 완화 시간(relaxation time)을 나타낸다.
[수학식 4]
Figure 112019057209827-pat00004
빛을 디바이스 내에 균일하게 조사하는 경우에는, 소스 방향 또는 드레인 방향의 확산광을 무시할 수 있다고 가정하면, 연속 방정식은 이하의 수학식 5로 나타낼 수 있다.
[수학식 5]
Figure 112019057209827-pat00005
초기의 광 전류를 0로 가정하여 수학식 5를 풀면 캐리어 농도는 이하의 수학식 6으로 나타낼 수 있다.
[수학식 6]
Figure 112019057209827-pat00006
또한, 빛을 오프한 시간을 t0로 하면, 캐리어 농도는 이하의 수학식 7로 나타낼 수 있다.
[수학식 7]
Figure 112019057209827-pat00007
광 전류는 과잉 캐리어 농도에 비례하기 때문에 전류식은 이하의 수학식 8로 나타낼 수 있다.
[수학식 8]
Figure 112019057209827-pat00008
(Ⅰ 0은 상수(constant)이고, 물성 및 구조에 의존함)
완화 시간 τ는 캐리어 재결합의 모델에 의존한다. 이 재결합의 과정은 기본적으로 직접 재결합과 간접 재결합(SRH형 재결합)의 2가지이다.
또한, 트랩 중에는 정공을 포획하는 것은 용이하지만, 전자를 포획하기 어렵고 재결합이 일어나기 어려운 트랩이 존재한다. 이 트랩을 "safe" 트랩이라고 부르기로 한다.
도 3(A)에 "safe" 트랩의 모식도를 도시하고, 도 3(B)에 트랩한 후의 열로 인한 천이를 나타내는 모식도를 도시한다.
그 에너지 위치에서 가전자 대역까지의 거리가 진성 페르미 준위에서 가전자 대역까지의 거리보다 짧고, 전자가 포획되기 어려운 "safe" 트랩에 포획된 일부분의 정공은 열로 인하여 가전자 대역으로 천이함으로써 전기 전도에 기여할 수 있다. "safe" 트랩이 존재하는 반도체의 광 응답 특성(전류의 광 응답 특성)에서의 완화 시간은 적어도 2가지 모드(τ1, τ2)를 갖는다.
본 명세서에서 개시하는 본 발명의 일 형태는 산화물 반도체층과, 산화물 반도체층의 일부분이 중첩되는 소스 전극층 및 드레인 전극층과, 산화물 반도체층 및 소스 전극층 및 드레인 전극층과 중첩되는 게이트 절연층과, 산화물 반도체층의 일부분과 게이트 절연층을 사이에 두고 중첩되는 게이트 전극을 갖고, 채널 형성 영역이 되는 산화물 반도체층에 빛을 조사하고, 빛의 조사를 차단한 후의 광 응답 특성에서 캐리어의 완화 시간이 적어도 τ1과 τ2의 2가지 모드를 갖고, τ1<τ2이고, τ2이 300초 이하인 것을 특징으로 하는 트랜지스터이다.
또한, 본 명세서에서 개시하는 본 발명의 다른 일 형태는 채널 형성 영역이 되는 산화물 반도체층에 빛을 조사하고, 빛의 조사를 차단한 후의 광 응답 특성에서 캐리어의 완화 시간이 적어도 τ1과 τ2의 2가지 모드를 갖고, τ1<τ2이고, τ2이 300초 이하인 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치이다.
광 응답 특성에서 완화 시간이 2가지 모드(τ1<τ2)를 갖는 것은 캐리어가 "safe" 트랩에 포획되기 끝날 때까지의 평균 시간 τ1이 충분히 큰 경우, 광 전류의 시간 변화의 결과에서 급속히 하강하는 부분과 천천히 하강하는 부분이 있는 것으로 확인할 수 있다.
"safe" 트랩을 고려하면 τ1 이후의 전류식은 이하의 수학식 9로 나타낼 수 있다. 또한, τ2는 캐리어가 "safe" 트랩에 머무는 평균 시간을 나타낸다.
[수학식 9]
Figure 112019057209827-pat00009
A: 물성이나 온도에 의존한 상수
De, Dh: 전자의 확산 계수 및 정공의 확산 계수
τp: 열 평형시의 정공의 완화 시간
본 발명의 일 형태에 의하여 광 조사로 인한 열화가 매우 적고, 전기 특성이 안정된 트랜지스터, 및 상기 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
도 1은 산화물 반도체의 광 응답 특성을 도시한 그래프.
도 2는 도 1에 도시한 0sec 내지 100sec의 영역을 확대한 그래프.
도 3(A) 및 도 3(B)는 "safe" 트랩의 모식도.
도 4(A) 및 도 4(B)는 트랜지스터의 구조를 설명하기 위한 단면도.
도 5(A) 내지 도 5(D)는 트랜지스터의 제작 공정을 설명하기 위한 단면도.
도 6은 τ1의 개산(槪算) 방법을 도시한 도면.
도 7(A) 및 도 7(B)는 소자를 설명하기 위한 단면도 및 상면도.
도 8은 광 응답 특성을 측정하기 위한 측정계의 개념도.
도 9는 백색 LED의 파장 스펙트럼을 도시한 도면.
도 10은 광학 필터 투과 후의 파장 스펙트럼.
도 11은 트랜지스터의 광 응답 특성을 도시한 그래프.
도 12는 도 11에 도시한 0sec 내지 300sec의 영역을 확대한 그래프.
도 13은 광 마이너스 BT처리를 실시한 트랜지스터의 임계 값 전압의 변동을 도시한 도면.
도 14는 In-Ga-Zn-O 반도체의 밴드 모델을 설명하기 위한 도면.
도 15(A) 및 도 15(B)는 전자 기기를 도시한 도면 및 전자 기기를 설명하기 위한 블록도.
도 16(A) 내지 도 16(F)는 전자 기기를 도시한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는 산화물 반도체를 사용한 소자의 광 응답 특성에 대하여 설명한다.
우선, 산화물 반도체의 단일의 막을 평가하기 위하여 도 7(A) 및 도 7(B)에 도시한 바와 같은 소자를 제작하였다. 도 7(A)는 소자의 단면도이고, 유리 기판(101) 위에 산화물 반도체막(102), 제 1 전극(103), 및 제 2 전극(104)을 제공한다. 또한, 산화물 반도체막(102) 상부에 절연층(105)이 형성됨으로써, 산화물 반도체막(102)이 오랜 시간 동안 외기에 노출되는 것에 기인하여 전기적인 특성이 변동하는 것을 억제한다. 도 7(B)는 소자의 상면 형상이고, 4.8mm×6mm의 영역에 제 1 전극(103) 및 제 2 전극(104)이 있고, 양자 사이에 같은 폭의 간격을 갖는다. 상기 간격의 폭은 0.2mm이고, 길이는 32.7mm이고, 상기 간격의 영역에 형성되는 산화물 반도체막(102)의 막 두께는 25nm이다. 또한, 다른 영역의 산화물 반도체막(102)의 막 두께는 50nm이다.
상기 소자의 제작 방법은 다음과 같다.
우선, 유리 기판(126.6mm×126.6mm) 위에 산화물 반도체막(102)으로서 막 두께 50nm의 In-Ga-Zn-O막을 형성한다. In-Ga-Zn-O막은 스퍼터링법에 의하여 조성 비율이 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 산화물 타깃을 사용하여 형성한다. 또한, 성막 조건은 성막 온도를 실온으로 하고, 아르곤 유량을 10sccm, 산소 유량을 5sccm로 하고, 압력을 0.4Pa로 하고, 전력을 500W로 한다.
다음에, 질소 분위기하에서 450℃로 1시간의 가열 처리를 행한다. 이 가열 처리는 질소, 헬륨, 네온, 또는 아르곤 등의 불활성 가스에 물이나 수소 등이 함유되지 않는 분위기하에서 행한다. 여기서, 분위기 가스의 노점은 -40℃ 이하, 바람직하게는 -60℃ 이하인 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 헬륨, 네온, 또는 아르곤 등의 불활성 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
가열 처리 후에 스퍼터링법에 의하여 막 두께 50nm의 질화티타늄막, 막 두께 50nm의 티타늄막, 막 두께 200nm의 알루미늄막, 막 두께 50nm의 티타늄막의 순서로 적층하여 도전막의 적층을 형성한다.
포토리소그래피 공정에 의하여 도전막의 적층 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 제 1 전극(103) 및 제 2 전극(104)을 형성한 후, O2 애싱(ashing)하여 레지스트 마스크를 제거한다. 이 에칭 공정에 의하여 상기 도전막이 소실한 영역의 산화물 반도체막(102)도 에칭되지만, 상기 영역의 막 두께가 25nm가 되도록 에칭 시간을 조정한다.
다음에, 산화실리콘 타깃을 사용하는 스퍼터링법에 의하여 산화물 반도체막(102), 제 1 전극(103), 및 제 2 전극(104) 위에 막 두께 300nm의 산화실리콘막을 형성한다.
다음에, 포토리소그래피 공정에 의하여 산화실리콘막 위에 레지스트마스크를 형성하고, 선택적으로 에칭하여 절연층(105)을 형성한다. 그 후, 질소 분위기하에서 250℃로 1시간의 가열 처리를 행함으로써 소자를 완성시킨다.
다음에, 소자의 광 응답 특성을 측정한 결과를 설명한다. 또한, 소자를 3개 준비하고, 각각 25℃, 85℃, 150℃로 가열하면서 광 조사하여 광 조사 전후의 전류 값의 거동을 조사하였다.
산화물 반도체막(102)에 측정하는 빛의 광원에 백색 LED(Moritex Corporation 제작, MDBL-CW100)를 사용하였다. 이 백색 LED의 스펙트럼을 도 9에 도시한다. 이 백색광을 17000cd/cm2로 600초 조사한 후, 오프한 시간을 0으로 하여 전류 값을 측정하였다. 도 1에 광 응답 특성을 나타낸 그래프를 도시한다. 또한, 도 1에서 가로 축은 시간을 나타내고, 세로 축은 전류 값을 나타낸다. 또한, 도 2는 도 1의 0sec 내지 100sec의 영역을 확대하고 전류 값을 규격화하고 세로 축을 로그 스케일(log scale)로 한 그래프이다.
여기서, 광 응답 특성은 광 전류가 급속히 감소될 때까지의 시간(τ1)과 그 후 완만하게 감소되는 시간(τ2)을 갖는 것을 알 수 있다. τ1은 도 6에 도시한 바와 같이 급격한 감소를 나타내는 광 전류의 기울기와 τ2를 나타내는 광 전류의 기울기의 교점을 사용하여 개산된다. 또한, τ2는 수학식 9에 나타낸 전류식으로 개산된다.
또한, τ1은 시각 0[sec]과 시각 1[sec] 사이의 기울기를 사용하여 산출된다. 이것은 측정 정밀도를 올리기 위하여 전류 측정시의 시간 분해능을 1[sec]로 하기 때문이다. 따라서, 오프 상태로 한 직후의 시각 0[sec] 부근의 급준(急峻)성을 정확히 측정하지 못하여 실제의 τ1의 값보다 길게 개산될 가능성이 있다. 표 1에 각 온도에서 추출된 τ1과 τ2를 기재한다.
25℃ 85℃ 150℃
τ1[sec] 2.3 1.6 1.5
τ2[sec] 350 480 340
측정시의 시간 분해능을 고려하면, τ1과 τ2는 각 온도에서 거의 같은 것으로 간주 할 수 있다. 상기 결과는 τ1과 τ2가 트랩 밀도에 의존하는 사실로부터도 얻을 수 있다. 한편, 도 2에 의거하면, 광 조사 종료 직후의 전류 값(시각 0[sec])에 대한 광 조사가 끝나고 나서 시간이 충분히 경과한 후의 전류 값(예를 들어, 시각 60[sec])의 비율은 온도가 높을수록 커진다. 이것은, 온도가 높을수록 트랩으로부터 다시 열 여기될 확률이 올라가기 때문이다. 이와 같이, 광 응답 특성이 시간 축에 대하여 2단계의 기울기를 갖는 것은 전도 대역이나 가전자 대역 근방에 "safe" 트랩이 존재하기 때문이다.
다음에, 상기 소자와 같은 산화물 반도체층을 사용한 트랜지스터의 광 응답 특성에 대하여 설명한다.
광 응답 특성의 비교에 사용한 트랜지스터의 구조는 도 4(A)에 도시한 보텀 게이트형과 도 4(B)에 도시한 톱 게이트형의 2가지가 있고, 후술하지만, 그 중에서 산화물 반도체층의 가열 처리를 행하지 않는 보텀 게이트형도 준비하였다. 따라서, 광 응답 특성은 총 3개의 트랜지스터로 비교하였다.
도 4(A)에 도시한 트랜지스터(310)는 보텀 게이트 구조의 트랜지스터 중 하나다. 트랜지스터(310)는 절연 표면을 갖는 기판(400) 위에 게이트 전극층(301), 게이트 절연층(302), 산화물 반도체층(303), 소스 전극층(305a) 및 드레인 전극층(305b)을 갖는다. 또한, 트랜지스터(310)를 덮고 산화물 반도체층(303)과 접촉되는 절연층(307)이 제공된다. 본 실시형태에서는 게이트 전극층(301)에 100nm의 텅스텐을 사용하고, 게이트 절연층(302)에 고밀도 플라즈마 CVD법으로 형성한 100nm의 산화질화실리콘을 사용하고, 산화물 반도체층(303)에 25nm의 In-Ga-Zn-O막을 사용하고, 소스 전극층(305a) 및 드레인 전극층(305b)에 100nm의 티타늄, 200nm의 알루미늄, 100nm의 티타늄으로 이루어지는 적층을 사용하고, 절연층(307)에 300nm의 산화실리콘을 사용한다.
도 4(B)에 도시한 트랜지스터(440)는 톱 게이트 구조의 트랜지스터 중 하나이다. 트랜지스터(440)는 절연 표면을 갖는 기판(400) 위에 절연층(437), 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b), 게이트 절연층(402), 게이트 전극층(401)을 갖는다. 또한, 트랜지스터(440)를 덮는 절연층(407)이 제공된다. 본 실시형태에서는 절연층(437)에 300nm의 산화실리콘을 사용하고, 산화물 반도체층(403)에 30nm의 In-Ga-Zn-O막을 사용하고, 소스 전극층(405a) 및 드레인 전극층(405b)에 100nm의 텅스텐을 사용하고, 게이트 절연층(402)에 플라즈마 CVD법으로 형성한 100nm의 산화질화실리콘을 사용하고, 게이트 전극층(401)에 30nm의 질화탄탈과 370nm의 텅스텐의 적층을 사용하고, 절연층(407)에 300nm의 산화실리콘을 사용한다.
또한, 도시하지 않았지만, 트랜지스터(310) 및 트랜지스터(440)는 절연층(307) 및 절연층(407) 위에 보호 절연층이 형성되어도 좋다.
또한, 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도 좋고, 채널 형성 영역이 2개 형성되는 더블 게이트 구조, 또는 채널 형성 영역이 3개 형성되는 트리플 게이트 구조 등의 멀티 게이트 구조라도 좋다. 또한, 채널 영역 상하에 게이트 절연층을 사이에 두고 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이라도 좋다.
또한, 본 실시형태에서 트랜지스터의 크기는 구조를 막론하고 채널 길이를 3㎛로 하고, 채널 폭을 50㎛로 한다.
다음에, 도 5(A) 내지 도 5(D)를 사용하여 트랜지스터(440)의 제작 방법의 일례를 설명한다. 또한, 트랜지스터(310)도 같은 재료나 방법을 사용하여 형성할 수 있다.
우선, 절연 표면을 갖는 기판(400) 위에 하지막이 되는 절연층(437)을 형성한다. 절연층(437)은 기판(400)으로부터 불순물 원소가 확산되는 것을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 산화질화실리콘막, 또는 GaxAl2-xO3+y(0≤x≤2, y>0, x는 0 이상 2 이하, y는 0보다 큰 값)로 나타내어지는 산화알루미늄, 산화갈륨, 산화갈륨알루미늄 중에서 선택된 막으로 형성할 수 있다. 또한, 상기 하지막은 단층에 한정되지 않고 복수의 상기 막의 적층이라도 좋다.
여기서, 기판(400)에는 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것을 사용할 수 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 사용할 수도 있다.
또한, 기판(400)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판을 사용하는 경우에는, 가요성 기판 위에 산화물 반도체층을 포함하는 트랜지스터를 직접 제작하는 방법과, 다른 기판에 산화물 반도체층을 포함하는 트랜지스터를 제작하고 그 후 가요성 기판에 전치하는 방법이 있고, 어느 쪽을 사용하여도 좋다. 또한, 가요성 기판에 전치하는 방법을 사용하는 경우에는, 트랜지스터를 제작하는 기판 위에 박리층을 제공하여도 좋다.
다음에, 절연층(437) 위에 막 두께 2nm 이상 200nm 이하, 바람직하게는, 5nm 이상 30nm 이하의 산화물 반도체막을 형성한다.
상기 산화물 반도체막에 사용하는 산화물 반도체로서는, 적어도 In, Ga, Sn, Zn, Al, Mg, Hf, 및 란타노이드 중에서 선택된 1종류 이상의 원소를 함유한다. 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Hf-Zn-O계 산화물 반도체, In-La-Zn-O계 산화물 반도체, In-Ce-Zn-O계 산화물 반도체, In-Pr-Zn-O계 산화물 반도체, In-Nd-Zn-O계 산화물 반도체, In-Pm-Zn-O계 산화물 반도체, In-Sm-Zn-O계 산화물 반도체, In-Eu-Zn-O계 산화물 반도체, In-Gd-Zn-O계 산화물 반도체, In-Tb-Zn-O계 산화물 반도체, In-Dy-Zn-O계 산화물 반도체, In-Ho-Zn-O계 산화물 반도체, In-Er-Zn-O계 산화물 반도체, In-Tm-Zn-O계 산화물 반도체, In-Yb-Zn-O계 산화물 반도체, In-Lu-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체에 SiO2가 함유되어도 좋다. 여기서, In-Ga-Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 뜻이고, 그 조성 비율은 특별히 불문한다. 또한, In, Ga, 및 Zn 외의 원소가 포함되어도 좋다.
또한, 산화물 반도체막에 화학식 InMO3(ZnO)m(m>0)로 표기되는 막을 사용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 구체적으로는, M은 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등으로 한다.
특히, 인듐을 함유한 산화물 반도체, 인듐 및 갈륨을 함유한 산화물 반도체 등을 사용하면 전기 특성이 양호한 트랜지스터를 형성할 수 있다. 본 실시형태에서는 산화물 반도체막으로서 In-Ga-Zn-O막을 스퍼터링법에 의하여 형성한다.
상기 스퍼터링법에 사용하는 타깃으로서는, 예를 들어, 그 조성 비율이 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 산화물 타깃을 사용한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 산화물 타깃을 사용하여도 좋다.
또한, 산화물 반도체로서 In-Zn-O계 재료를 사용하는 경우에는, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Zn=50:1 내지 1:2(mol수 비율로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol수 비율로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=1.5:1 내지 15:1(mol수 비율로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수 비율이 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 이하이다. 충전율이 높은 타깃을 사용함으로써, 형성된 산화물 반도체막은 치밀한 막이 될 수 있다.
또한, 스퍼터링 가스로서는 희 가스(대표적으로는 아르곤), 산소, 또는 희 가스와 산소의 혼합 가스를 사용할 수 있다. 또한, 상기 스퍼터링 가스에는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체막은 기판을 가열하면서 성막하는 것이 바람직하다. 감압 상태로 유지된 성막실 내에 기판을 유지하고 기판 온도 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 성막함으로써, 산화물 반도체막에 함유되는 불순물 농도를 저감할 수 있다.
또한, 성막실 내의 잔류 수분을 제거하기 위하여 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 구비한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어, 수소 원자, 물 등 수소 원자를 포함하는 화합물, 및 탄소 원자를 포함하는 화합물 등이 배기되기 때문에 상기 성막실에서 형성한 산화물 반도체막에 함유되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타깃 사이의 거리 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건을 들 수 있다. 또한, 펄스 직류 전원을 사용하면, 성막시에 발생하는 분말 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 할 수 있다.
다음에, 산화물 반도체막을 제 1 포토리소그래피 공정 및 에칭 공정에 의하여 섬 형상의 산화물 반도체층(403)으로 가공한다(도 5(A) 참조).
또한, 포토리소그래피 공정에 사용하는 레지스트 마스크는 잉크젯법에 의하여 형성하여도 좋다. 잉크젯법은 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
여기서, 산화물 반도체막의 에칭은 드라이 에칭과 웨트 에칭 중 어느 쪽을 사용하여도 좋다. 또한, 양쪽을 사용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는 인산, 초산, 및 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제작)을 사용하여도 좋다.
다음에, 가열 처리에 의하여 산화물 반도체층(403)의 탈수화 또는 탈수소화를 행한다. 본 명세서에서 탈수화 또는 탈수소화란 물이나 수소 분자를 탈리시키는 것만을 나타내는 것이 아니라 수소 원자나 수산기 등을 탈리하는 것도 포함한다.
이 가열 처리에 의하여 과잉의 수소(물이나 수산기를 포함함)를 제거하여, 산화물 반도체층의 구조를 가지런하게 하고, 에너지 갭 중의 불순물 준위 밀도를 저감시킬 수 있다. 가열 처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 500℃ 이하, 더 바람직하게는 390℃ 이상 460℃ 이하로 한다. 또한, 가열 처리 시간은 상기 바람직한 온도 범위 내라면 1시간 정도 행하면 좋다. 또한, 상기 가열 처리는 불활성 가스(질소 또는 헬륨, 네온, 아르곤 등) 분위기하에서 500℃ 이상 750℃ 이하(또는 유리 기판의 병형점 이하의 온도)로 1분간 이상 10분간 이하 정도, 바람직하게는, 650℃로 3분간 이상 6분간 이하 정도의 RTA(Rapid Thermal Annealing) 처리에 의하여 행하여도 좋다. 이들 가열 처리 방법은 실시자가 적절히 결정하면 좋다. 또한, 이 산화물 반도체층(403)의 탈수화 또는 탈수소화를 행하기 위한 가열 처리는 이 타이밍에 한정되지 않고, 포토리소그래피 공정이나 성막 공정의 전후에 복수 횟수 행하여도 좋다. 또한, 그 때는 산소를 포함하는 분위기에서 가열 처리를 행하여도 좋다.
또한, 산화물 반도체의 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 이 경우에는 가열 처리 후에 포토리소그래피 공정을 행한다. 또한, 가열 처리는 산화물 반도체를 성막한 후라면, 섬 형상의 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후에 행하여도 좋다.
다음에, 절연층(437) 및 산화물 반도체층(403) 위에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 예를 들어, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 한쪽 면 또는 양쪽 면에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 이들의 질화막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막 등)을 적층시킨 구성으로 하여도 좋다.
또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 인듐-주석 산화물(In2O3-SnO2, ITO라고 약기함), 인듐-아연 산화물(In2O3-ZnO), 또는 이들 금속 산화물 재료에 산화실리콘을 함유시킨 것을 사용할 수 있다.
다음에, 제 2 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후 레지스트 마스크를 제거한다(도 5(B) 참조).
또한, 도전막을 에칭할 때, 산화물 반도체층(403)이 가능한 한 에칭되지 않도록 하는 것이 바람직하다. 그러나, 도전막만을 에칭하는 조건은 얻기 어렵고, 도전막을 에칭할 때 산화물 반도체층(403)의 일부분이 에칭되어 홈부(오목부)를 갖는 형상이 될 수도 있다.
본 실시형태에서는 도전막으로서 티타늄막을 사용하고, 산화물 반도체층(403)에 In-Ga-Zn-O계 산화물 반도체를 사용하기 때문에, 에칭액으로서 암모니아과수(암모니아, 물, 과산화 수소수의 혼합액)를 사용하여 선택적으로 도전막을 에칭한다.
다음에, 소스 전극층(405a), 드레인 전극층(405b), 및 산화물 반도체층(403) 위에 게이트 절연층(402)을 형성한다(도 5(C) 참조). 게이트 절연층(402)은 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 산화갈륨, 또는 이들의 혼합 재료를 플라즈마 CVD법, 또는 스퍼터링법 등으로 형성할 수 있다. 또한, 게이트 절연층(402)은 단층에 한정되지 않고, 복수의 상기 재료의 적층이라도 좋다.
또한, 게이트 절연층(402)에는 산화물 반도체층과 같은 종류의 성분을 함유한 절연 재료를 사용하는 것이 바람직하다. 이와 같은 재료는 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다. 여기서, "산화물 반도체층과 같은 종류의 성분"이란 산화물 반도체층의 구성 원소 중에서 선택되는 하나 또는 복수의 원소를 의미한다. 예를 들어, 산화물 반도체층이 In-Ga-Zn-O계 산화물 반도체 재료로 구성되는 경우에는, 같은 종류의 성분을 함유한 절연 재료로서는 산화갈륨 등이 있다.
또한, 게이트 절연층(402)의 형성에는 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있는 마이크로파(예를 들어, 주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD를 사용하는 것이 바람직하다. 산화물 반도체층과 고품질 게이트 절연층이 밀접함으로써 계면 준위 밀도를 저감할 수 있다.
또한, 성막 후의 가열 처리에 의하여 게이트 절연층의 막질이나 산화물 반도체층과의 계면 특성이 개질(改質)되는 절연층이라도 좋다. 하여간, 게이트 절연층(402)은 막질이 양호한 것은 물론이고, 산화물 반도체층과의 계면 준위 밀도를 저감하고 양호한 계면을 형성할 수 있는 것이 바람직하다.
다음에, 도전막을 형성한 후, 제 3 포토리소그래피 공정 및 에칭 공정에 의해 게이트 전극층(401)을 형성한다(도 5(D) 참조).
게이트 전극층(401)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 스퍼터링법 등으로 형성할 수 있다. 또한, 게이트 전극층(401)은 단층에 한정되지 않고 복수의 상기 재료의 적층을 적층이라도 좋다.
다음에, 절연층(407)으로서 절연막을 형성한다. 상기 절연막에는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 또는 GaxAl2-xO3+y(0≤x≤2, y>0, x는 0 이상 2 이하, y는 0보다 큰 값)로 나타내어지는 산화갈륨, 산화갈륨알루미늄 등의 무기 절연막을 사용할 수 있다.
또한, 도시하지 않았지만, 절연층(407) 위에 신뢰성을 향상시키기 위한 보호 절연층을 형성하여도 좋다. 보호 절연층에는 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다.
또한, 절연층(407) 또는 보호 절연층 위에 트랜지스터에 기인하는 표면 요철을 저감하기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드, 아크릴, 벤조시클로부텐 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시켜 평탄화 절연막을 형성하여도 좋다.
상술한 공정을 거쳐 트랜지스터(440)가 형성된다.
다음에, 제작한 트랜지스터의 광 응답 특성을 측정하기 위한 측정계를 설명한다.
도 8에 측정계의 개념도를 도시한다. 챔버(508) 내에 설치된 트랜지스터(505)에는 크세논 램프(501)를 광원으로 한 빛이 광학 필터(502), 광 파이버(optical fiber)(503), 로드 렌즈(rod lens)(504), 광 도입창(light introducing window)(509)을 통과하여 조사된다. 여기서, 조사광(510)은 광학 필터(502)에 의하여 중심 파장 400nm(반치값 10nm)의 광으로 분광된다(도 10 참조). 전류계(506)로서는 반도체 파라미터애널라이저(Agilent Technologies, Inc. 제작, 4155C)를 사용하여 트랜지스터(505)로부터 출력되는 광 전류의 경시 변화를 측정하고 퍼스널 컴퓨터(507)에 출력시킨다.
또한, 광전류의 측정시에는 트랜지스터의 드레인 전압을 0.1V, 게이트 전압을 0V로 하고, 반도체 파라미터애널라이저의 샘플링 간격을 1초, 샘플링 횟수를 3601회(1시간), 적분 시간을 "medium"(1초)로 설정한다.
상술한 바와 같이, 측정한 트랜지스터는 3종류이고, 그 중에서 보텀 게이트형 중 하나(이후, 보텀 게이트 1이라고 부름)는 상술한 트랜지스터의 제작 공정에서 산화물 반도체층의 탈수화 또는 탈수소화를 위한 가열 처리를 행하지 않았다. 또한, 보텀 게이트형 중 다른 하나(이후, 보텀 게이트 2라고 부름)와, 톱 게이트형(이후, 톱 게이트라고 부름)은 상기 가열 처리로서 650℃의 RTA 처리와 드라이 에어 중에서 450℃의 가열 공정을 행하였다.
도 11은 상술한 3종류의 트랜지스터에 중심 파장 400nm의 빛을 조사 강도 3.5mW/cm2로 600초 동안 조사하였을 때의 전류-시간(I-t) 특성을 도시한 그래프다. 또한, 도 12에 광 조사한 후의 전류 강하 영역을 확대한 그래프를 도시한다. 또한, 채널 형성 영역에 빛이 조사되도록 보텀 게이트형에서는 트랜지스터의 형성면 측으로부터 빛을 조사하고, 톱 게이트형에서는 기판 측으로부터 빛을 조사한다.
광 조사를 종료하기 직전의 광 전류의 최대 값(Imax)은 보텀 게이트 1이 가장 높고, 다음에 보텀 게이트 2, 톱 게이트의 순서로 높다. 보텀 게이트 1과 보텀 게이트 2의 차이는 탈수화 또는 탈수소화를 위한 가열 처리의 유무이므로, 고순도화된 산화물 반도체층을 포함하는 트랜지스터는 광 전류를 생성하는 준위가 적은 것이 시사된다. 또한, 톱 게이트에서는 Imax가 작을 뿐만 아니라 광 응답 속도가 빠르고, 광 조사 종료 후 약 300초 이내로 전류 값이 수렴된 것을 알 수 있다. 각 트랜지스터의 τ1과 τ2를 표 2에 정리한다.
Imax [A] τ1 [sec] τ2[sec]
보텀 게이트 1 3.20E-10 6.1 3821
보텀 게이트 2 9.00E-11 3.8 1253
톱 게이트 5.00E-12 2.1 -
또한, 상기 트랜지스터에 백색 LED를 사용하여 조도 36000 lx로 광 조사하면서 실온으로 게이트에 가해지는 스트레스가 -2MV/cm가 되도록 계속하여 전압을 인가하였을 때의 임계 값 전압의 변동을 도 13에 도시한다. 또한, 상기 전압의 인가 중에는 소스 및 드레인 단자는 GND 전위로 한다. 여기서, 임계 값 전압의 변동이 적은 순서는 표 2의 광 전류 값이 적은 순서, 또는 광 응답 속도가 빠른 순서와 일치되고, 톱 게이트가 양호하다. 따라서, 산화물 반도체층을 사용한 트랜지스터에서 톱 게이트형이 신뢰성의 관점에서 적합한 구성이라고 말할 수 있다.산화실리콘으로 대표되는 산화물에 강한 자외선을 조사하면 전자-정공의 쌍이 발생하고, 또한 전계가 인가되는 경우에는, 전자와 정공으로 분리되어, 자유 캐리어가 되는 것이 광 C-t 측정 등에 의하여 알려져 있다. 산화실리콘에서는 빛이 조사됨으로써 발생한 정공이 매우 완만하게 이동하고, 산화막 중에 존재하는 정공 트랩에 포획됨으로써, 안정된 전하가 된다고 한다. In-Ga-Zn-O막은 3.1eV로 비교적 넓은 밴드 갭을 갖고, 구조상 전자의 이동도와 비교하여 정공의 이동도가 매우 낮다. 상술한 광 응답 특성에서는 파장이 400nm이라도 In-Ga-Zn-O막은 빛이 조사됨으로써 캐리어가 증가되는 것이 확인되고, 완화 시간이 느린 것부터 빠른 것까지 관측된 점에서 산화실리콘에서의 물리와 매우 비슷한 결과가 나왔다.
이 광 응답 특성에 대하여 In-Ga-Zn-O 반도체의 밴드 모델을 도 14에 도시한 바와 같이 가정하여 고찰한다. 광 전류에 τ1, τ2의 2단계의 캐리어의 완화 시간이 나타난 것은 전도 대역 부근의 얕은 전자 트랩 준위와 가전자 대역 측의 깊은 정공 트랩 준위의 2개의 트랩 준위로 인한 것이다. 얕은 전자 트랩 준위는 빠른 응답 τ1에 대응시키고, 깊은 정공 트랩 준위는 느린 응답 τ2에 대응시킨다. 얕은 전자 트랩 준위만 존재하면 몇 초 정도로 매우 빠르게 응답하는 것이 예측되고, 결과적으로 트랜지스터의 임계 값 전압을 변동시키지 않는다. 한편, 깊은 준위인 정공 트랩 준위가 존재하면, 포획된 정공은 가전자 대역으로 되돌아가기 어렵고, 응답이 매우 느리다. 이 트랩된 전하가 막 중에 고정 전하로서 남겨짐으로써 트랜지스터의 임계 값 전압의 변동이 일어난다. 따라서, 산화물 반도체는 τ1<τ2이고 τ2이 짧은 것이 바람직하다.
본 발명의 일 형태에서의 산화물 반도체층을 사용한 트랜지스터는 그 구조 또는 제작 공정에 의하여 에너지 갭 내에서의 가전자 대역 측의 깊은 정공 트랩 준위가 적게 되는 것이 시사되므로, 광 열화를 가능한 한 억제하고, 전기 특성이 안정된 트랜지스터로 할 수 있다. 따라서, 상기 트랜지스터를 사용한 표시 장치 등의 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 사용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 트랜지스터 및 상기 트랜지스터를 포함하는 반도체 장치를 구비하는 전자 기기의 예에 대하여 설명한다.
도 15(A)는 전자 서적(E-book라고도 함)이며, 케이스(9630), 표시부(9631), 조작키(9632), 태양 전지(9633), 충방전 제어 회로(9634)를 구비할 수 있다. 도 15(A)에 도시한 전자 서적은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시간 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 구비할 수 있다. 또한, 도 15(A)에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(이하, 컨버터라고 약기함)(9636)를 갖는 구성을 도시한다. 다른 실시형태에 기재한 반도체 장치를 표시부(9631)에 사용함으로써, 신뢰성이 높은 전자 서적으로 할 수 있다.
도 15(A)에 도시한 구성에서는 표시부(9631)를 반투과형 또는 반사형 액정 표시 장치로 함으로써, 비교적 밝은 환경하에서도 인식성 높게 사용할 수 있다. 또한, 이런 환경하에서는 태양 전지(9633)에 의한 발전 및 배터리(9635)로의 충전을 효율 좋게 행할 수 있다. 또한, 태양 전지(9633)는 도시된 영역에 한정되지 않고, 케이스(9630)의 나머지 스페이스(표면이나 이면)에 적절히 제공할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 이점 등이 있다.
또한, 도 15(A)에 도시한 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 15(B)의 블록도를 사용하여 설명한다. 도 15(B)에는 태양 전지(9633), 배터리(9635), 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대해서 도시한다. 여기서, 충방전 제어 회로(9634)에 대응하는 개소는 배터리(9635), 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)이다.
우선, 외광을 사용하여 태양 전지(9633)가 발전하는 경우의 동작예에 대하여 설명한다. 태양 전지로 발전된 전력은 배터리(9635)를 충전하기 위하여 적합한 전압이 되도록 컨버터(9636)에 의하여 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하고, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시를 행하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
다음에, 외광이 부족하여 태양 전지(9633)로 발전되지 않는 경우의 동작예에 대하여 설명한다. 배터리(9635)에 축전된 전력은 스위치(SW3)를 온 상태로 함으로써 컨버터(9637)에 의하여 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 배터리(9635)로부터의 전력이 사용된다.
또한, 충전 수단의 일례로서 태양 전지를 사용하는 예를 기재하였지만, 다른 수단, 또는 태양 전지와 다른 수단을 조합하여 배터리(9635)를 충전하는 구성이라도 좋다.
도 16(A)는 노트북 퍼스널 컴퓨터이며, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등으로 구성된다. 다른 실시형태에 기재한 반도체 장치를 표시부(3003)에 사용함으로써, 신뢰성이 높은 노트형 퍼스널 컴퓨터로 할 수 있다.
도 16(B)는 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 제공된다. 또한, 조작용 부속품으로서 스타일러스(stylus)(3022)가 있다. 다른 실시형태에 기재한 반도체 장치를 표시부(3023)에 사용함으로써, 신뢰성이 더 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 16(C)는 전자 서적의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스가 축(軸)부(2711)를 통하여 일체가 된다. 케이스(2701) 및 케이스(2703)는 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있고, 종이 서적을 보는 바와 같은 형태로 조작할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽 표시부(도 16(C)에서는 표시부(2705))에 글을 표시하고, 왼쪽 표시부(도 16(C)에서는 표시부(2707))에 화상을 표시할 수 있다. 다른 실시형태에 기재한 반도체 장치를 표시부(2705), 표시부(2707)에 사용함으로써, 신뢰성이 높은 전자 서적(2700)으로 할 수 있다.
또한, 도 16(C)에 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 전원 스위치(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)를 사용하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 16(D)는 휴대형 정보 단말이며, 케이스(2800) 및 케이스(2801)의 2개의 케이스로 구성된다. 케이스(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라(2807), 외부 접속 단자(2808) 등을 구비한다. 또한, 케이스(2800)에는 휴대형 정보 단말을 충전하는 태양 전지(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나는 케이스(2801) 내부에 내장된다. 다른 실시형태에 기재한 반도체 장치를 표시 패널(2802)에 사용함으로써, 신뢰성이 높은 휴대형 정보 단말로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고, 표시되는 복수의 조작키(2805)를 도 16(D)에 점선으로 도시한다. 또한, 태양 전지(2810)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(2802)은 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일 면 위에 카메라(2807)를 구비하기 때문에 영상 전화할 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 음성의 녹음 및 재생 등의 기능에도 사용된다. 또한, 케이스(2800)와 케이스(2801)는 슬라이드하여 도 16(D)에 도시한 바와 같이 펼쳐진 상태로부터 겹쳐진 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 충전 케이블이나 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과 데이터 통신할 수 있다. 또한, 외부 메모리 슬롯(2811)에 대용량 기록 매체를 삽입함으로써, 더 많은 양의 데이터의 취급에 대응할 수도 있다.
또한, 상기 기능에 더하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 16(E)는 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 및 배터리(3056) 등으로 구성된다. 다른 실시형태에 기재한 반도체 장치를 표시부(A)(3057), 표시부(B)(3055)에 사용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 16(F)는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(9605)로 케이스(9601)를 지지한 구성을 도시한다. 다른 실시형태에 기재한 반도체 장치를 표시부(9603)에 사용함으로써, 신뢰성이 높은 텔레비전 장치(9600)로 할 수 있다.
텔레비전 장치(9600)는 케이스(9601)가 구비한 조작 스위치나 별체의 리모트 컨트롤러로 조작할 수 있다. 또한, 리모트 컨트롤러에 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 제공하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 할 수도 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
101: 유리 기판 102: 산화물 반도체막
103, 104 : 전극 105, 307 : 절연층
301, 302 : 게이트 전극층 302: 게이트 절연층
303: 산화물 반도체층 305a: 소스 전극층
305b 드레인 전극층 310: 트랜지스터
400: 기판 401: 게이트 전극층
402: 게이트 절연층 403: 산화물 반도체층
405a: 소스 전극층 405b 드레인 전극층
407: 절연층 410: 트랜지스터
437: 절연층 440: 트랜지스터
437: 절연층 440: 트랜지스터
501: 크세논 램프 502: 광학 필터
503: 광 파이버 504: 로드 렌즈
505: 트랜지스터 506: 전류계
509: 챔버 509: 광 도입창
510: 조사광 2700: 전자 서적
2701: 케이스 2703: 케이스
2705: 표시부 2707: 표시부
2711: 축부 2721: 전원 스위치
2723: 조작 키 2725: 스피커
2800: 케이스 2801: 케이스
2802: 표시 패널 2803: 스피커
2804: 마이크로 폰 2805: 조작 키
2806: 포인팅 디바이스 2807: 카메라
2808: 외부 접속 단자 2810: 태양 전지
2811: 외부 메모리 슬롯 3001: 본체
3002: 케이스 3003: 표시부
3004: 키보드 3021: 본체
3022: 스타일러스 3023: 표시부
3024: 조작 버튼 3025: 외부 인터페이스
3051: 본체 3053: 접안부
3054: 조작 스위치 3055: 표시부(B)
3056: 배터리 3057: 표시부(A)
9600: 텔레비전 장치 9601: 케이스
9603: 표시부 9605: 스탠드
9630: 케이스 9631: 표시부
9632: 조작 키 9633: 태양 전지
9634: 충방전 제어 회로 9635: 배터리
9636, 9637 : 컨버터

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 트랜지스터를 포함하는 반도체 장치를 제조하는 방법으로서:
    기판 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 위에 채널 형성 영역을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층을 탈수화 또는 탈수소화하기 위해 가열 처리를 행하는 단계;
    상기 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 상기 산화물 반도체층 위에 형성하는 단계;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 위에 제 2 절연층을 형성하는 단계를 포함하고,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 게이트 전극은 상기 채널 형성 영역과 중첩되고,
    상기 채널 형성 영역은, 중심 파장이 400nm이고 조사 강도가 3.5mW/cm2인 광으로 600초 동안 조사되는 경우에, 상기 트랜지스터의 광 전류의 값은 상기 광이 오프된 후 300초 이내로 수렴되는, 반도체 장치를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 광의 광원은 백색 LED인, 반도체 장치를 제조하는 방법.
  9. 제 7 항에 있어서,
    상기 게이트 절연층은 상기 산화물 반도체층의 구성 원소들 중에서 선택되는 하나 이상의 원소들을 포함하는, 반도체 장치를 제조하는 방법.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 산화물 반도체층은 전도 대역에 가까운 제 1 트랩 준위와 가전자 대역에 가까운 제 2 트랩 준위를 갖는, 반도체 장치를 제조하는 방법.
  12. 삭제
  13. 제 7 항에 있어서,
    상기 가열 처리는 350℃ 이상 500℃ 이하인 온도에서 행하여지는, 반도체 장치를 제조하는 방법.
  14. 제 7 항에 있어서,
    상기 제 1 절연층의 두께는 상기 게이트 절연층의 두께보다 큰, 반도체 장치를 제조하는 방법.
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