KR102238636B1 - 표시장치 - Google Patents

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Abstract

본 발명은 표시패널; 및 상기 표시패널의 비표시영역 상에 형성된 트랜지스터들을 포함하는 스캔구동부를 포함하되, 상기 스캔구동부는 적어도 하나의 트랜지스터에 포함된 보상 게이트전극을 통해 보상전압이 공급되는 것을 특징으로 하는 표시장치를 제공한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
스캔신호를 출력하는 스캔구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 내장형으로 구분된다. 그런데, 종래의 내장형 스캔구동부는 회로를 구성하는 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로 신뢰성을 확보하기 어려운바 이를 개선해야 할 필요가 있다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로부터 신뢰성을 확보할 수 있는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널; 및 상기 표시패널의 비표시영역 상에 형성된 트랜지스터들을 포함하는 스캔구동부를 포함하되, 상기 스캔구동부는 적어도 하나의 트랜지스터에 포함된 보상 게이트전극을 통해 보상전압이 공급되는 것을 특징으로 하는 표시장치를 제공한다.
상기 적어도 하나의 트랜지스터는 반도체층을 기준으로 상하로 구분된 게이트전극과 상기 보상 게이트전극을 포함할 수 있다.
상기 적어도 하나의 트랜지스터는 채널을 활성화하기 위해 신호 또는 전압이 공급되는 게이트전극과, 문턱전압을 회복하기 위해 상기 보상전압이 공급되는 상기 보상 게이트전극을 포함할 수 있다.
상기 게이트전극과 상기 보상 게이트전극에는 서로 상이한 레벨의 신호 또는 전압이 공급될 수 있다.
상기 보상 게이트전극은 장시간 동안 턴온 구동을 하는 트랜지스터에 포함될 수 있다.
상기 보상 게이트전극은 QB 노드의 전위에 대응하여 동작하는 트랜지스터에 포함될 수 있다.
상기 보상 게이트전극은 상기 보상전압이 전달되는 보상라인에 연결될 수 있다.
상기 보상 게이트전극은 상기 스캔구동부에 저전위전원을 전달하는 제2저전위전원라인보다 더 낮은 전위를 전달하는 제1저전위전원라인에 연결될 수 있다.
상기 보상전압은 상기 보상 게이트전극을 갖는 트랜지스터에 가해지는 온도, 바이어스 전압 및 스트레스 시간 중 적어도 하나에 대응하여 가변할 수 있다.
상기 보상전압은 네거티브 전압일 수 있다.
본 발명은 내장형 스캔구동부는 회로 구성시 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로부터 신뢰성을 확보할 수 있는 표시장치를 제공하는 효과가 있다.
도 1은 유기전계발광표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 도 1에 도시된 표시패널의 평면을 개략적으로 나타낸 도면.
도 4는 서브 픽셀의 회로 구성을 나타낸 제1예시도.
도 5는 서브 픽셀의 회로 구성을 나타낸 제2예시도.
도 6은 본 발명의 제1실시예에 따른 스캔구동부의 일부를 나타낸 블록도.
도 7은 본 발명의 제1실시예에 따른 시프트 레지스터부와 인버터부의 회로 구성을 나타낸 제1예시도.
도 8은 본 발명의 제1실시예에 따른 시프트 레지스터부와 인버터부의 회로 구성을 나타낸 제2예시도.
도 9 및 도 10은 트랜지스터의 문턱전압 이동 특성을 설명하기 위한 도면.
도 11은 본 발명의 제1실시예에 따른 보상장치의 구성도.
도 12는 본 발명의 제2실시예에 따른 스캔구동부의 일부를 나타낸 블록도.
도 13은 본 발명의 제2실시예에 따른 시프트 레지스터부의 회로 구성을 나타낸 예시도.
도 14는 본 발명의 제2실시예에 따른 시프트 레지스터부의 보상전압을 나타낸 예시도.
도 15 및 도 16은 본 발명의 제2실시예에 대한 실험 결과를 설명하기 위한 도면.
도 17 내지 도 22는 본 발명의 제3실시예에 따른 스캔구동부의 제조 공정 중 일부 단면을 나타낸 흐름도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이며, 도 3은 도 1에 도시된 표시패널의 평면을 개략적으로 나타낸 도면이다.
도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상공급부(110), 타이밍제어부(120), 스캔구동부(130), 데이터구동부(140) 및 표시패널(150)이 포함된다.
영상공급부(110)는 데이터신호를 영상처리하고 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클럭신호 등과 함께 출력한다. 영상공급부(110)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 및 데이터신호 등을 타이밍제어부(120)에 공급한다.
타이밍제어부(120)는 영상공급부(110)로부터 데이터신호 등을 공급받고, 스캔구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 데이터신호(DATA)를 데이터구동부(140)에 공급한다.
스캔구동부(130)는 타이밍제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔구동부(130)에는 레벨 시프터와 시프트 레지스터가 포함된다. 스캔구동부(130)는 스캔라인들(GL1 ~ GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 스캔신호를 공급한다. 스캔구동부(130)는 표시패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
데이터구동부(140)은 타이밍제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압에 대응하여 아날로그신호를 디지털신호로 변환하여 출력한다. 데이터구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터구동부(140)는 집적회로(Integrated Circuit; IC) 형태로 형성된다.
표시패널(150)은 스캔구동부(130)로부터 공급된 스캔신호와 데이터구동부(140)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(150)에는 영상을 표시하기 위해 자체적으로 빛을 발광하거나 외부의 빛을 제어하는 서브 픽셀들(SP)이 포함된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스캔라인(GL1)과 데이터라인(DL1)에 연결(또는 교차부에 형성된)된 스위칭 박막 트랜지스터(SW)와 스위칭 박막 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀들(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널로 구성되거나 유기발광소자를 포함하는 유기발광표시패널로 구성된다.
표시패널(150)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다. 표시패널(150)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.
도 3에 도시된 바와 같이, 표시패널(150)에는 표시영역(AA), 스캔구동부(130a, 130b), 데이터구동부(140) 및 신호패드들(160)이 형성된다. 도 1을 참조하여 설명한 영상공급부(110) 및 타이밍제어부(120)는 외부기판에 형성되므로 이는 미도시한 상태이다.
표시영역(AA)에는 서브 픽셀들(SP)이 포함된다. 그리고 표시영역(AA)을 제외한 외부 영역에는 비표시영역(NAx, NAy1, NAy2)이 되는 베젤(Bezel) 영역이 정의된다. 제1 및 제2비표시영역(NAy1, NAy2)은 측면 베젤 영역으로 정의되고, 제3비표시영역(NAx)은 하부 베젤 영역(이는 보는 방향에 따라 상부 베젤 영역으로 정의되기도 하나 본 발명에서는 하부 베젤 영역으로 함)으로 정의된다.
스캔구동부(130a, 130b)는 표시패널(150)의 측면 베젤 영역에 형성된다. 스캔구동부(130a, 130b)는 도면과 같이 표시영역(AA)의 좌측 및 우측이 되는 제1 및 제2비표시영역(NAy1, NAy2)에 형성될 수 있다. 이때, 스캔구동부(130a, 130b)는 표시패널(150)의 해상도나 크기에 따라 제1 및 제2비표시영역(NAy1, NAy2)에 형성되거나 이들 중 하나의 비표시영역(NAy1 또는 NAy2)에만 형성될 수 있다.
신호패드들(160)은 표시패널(150)의 최 외곽에 형성된다. 신호패드들(160)은 다수의 패드들로 구성되며, 이는 표시패널(150)의 해상도나 크기에 따라 제3비표시영역(NAx)에 위치하는 최 외곽의 한 부분에 형성되거나 제1 및 제2비표시영역(NAy1, NAy2)에 위치하는 최 외곽의 한 부분에 형성될 수 있다.
통상 타이밍제어부(120)는 물론 전원공급부 등은 외부기판(예컨대, 인쇄회로기판) 상에 집적회로 형태로 실장된다. 따라서, 신호패드들(160)은 타이밍제어부(120) 등이 형성된 외부기판과 연결되는 부분이 되며, 외부기판으로부터 출력되는 각종 신호나 전원을 표시패널(150)에 전달 및 공급하는 역할을 하게 된다.
데이터구동부(140)는 표시패널(150)에 형성된 신호패드들(160)과 표시영역(AA) 사이에 위치하는 제3비표시영역(NAx)에 형성될 수 있다. 이 경우, 데이터구동부(140)는 집적회로 형태로 구성되어 표시패널(150)에 형성된 범프패드들 상에 실장된다. 그러나, 표시패널(150)의 해상도나 크기가 큰 경우, 데이터구동부(140)는 제3비표시영역(NAx)에 형성되지 아니하고 외부기판 상에 실장된다.
이하, 표시패널(150)이 유기발광표시패널로 구성된 것을 일례로 제1실시예에 대해 설명한다.
<제1실시예>
도 4는 서브 픽셀의 회로 구성을 나타낸 제1예시도이고, 도 5는 서브 픽셀의 회로 구성을 나타낸 제2예시도이며, 도 6은 본 발명의 제1실시예에 따른 스캔구동부의 일부를 나타낸 블록도이고, 도 7은 본 발명의 제1실시예에 따른 시프트 레지스터부와 인버터부의 회로 구성을 나타낸 제1예시도이며, 도 8은 본 발명의 제1실시예에 따른 시프트 레지스터부와 인버터부의 회로 구성을 나타낸 제2예시도이다.
도 4에 도시된 바와 같이, 제1예시에 따른 서브 픽셀에는 기본 회로인 제1스위칭 트랜지스터(SW1), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 유기 발광다이오드(OLED)가 포함된다. 그리고 제1예시에 따른 서브 픽셀에는 내부보상 방식의 보상회로인 제2 내지 제5스위칭 트랜지스터(SW2 ~ SW5)가 더 포함된다.
내부보상회로에 포함된 제2 내지 제5스위칭 트랜지스터(SW2 ~ SW5)의 구성, 접속관계 및 역할을 간략히 설명하면 다음과 같다.
제2스위칭 트랜지스터(SW2)는 제1B스캔라인(EM1)에 게이트전극이 연결되고 참조전압라인(VREF)에 제1전극이 연결되고 제1스위칭 트랜지스터(SW1)와 스토리지 커패시터(Cst)의 사이에 제2전극이 연결된다. 제2스위칭 트랜지스터(SW2)는 제1B스캔신호에 대응하여 제1스위칭 트랜지스터(SW1)와 스토리지 커패시터(Cst)가 연결된 노드에 참조전압을 공급하는 역할을 한다.
제3스위칭 트랜지스터(SW3)는 제1A스캔라인(SCAN1)에 게이트전극이 연결되고 스토리지 커패시터(Cst)와 구동 트랜지스터(DT)의 게이트전극 사이에 제1전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제2전극이 연결된다. 제3스위칭 트랜지스터(SW3)는 제1A스캔신호에 대응하여 구동 트랜지스터(DT)의 문턱전압 센싱을 돕기 위해 구동 트랜지스터(DT)를 다이오드 커넥션으로 형성하는 역할을 한다.
제4스위칭 트랜지스터(SW4)는 제1B스캔라인(EM1)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제4스위칭 트랜지스터(SW4)는 1B스캔신호에 대응하여 유기 발광다이오드(OLED)의 발광을 제어하는 역할을 한다.
제5스위칭 트랜지스터(SW5)는 제1A스캔라인(SCAN1)에 게이트전극이 연결되고 참조전압라인(VREF)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제5스위칭 트랜지스터(SW5)는 제1A스캔신호에 대응하여 유기 발광다이오드(OLED)의 애노드전극의 노드에 초기화전압을 공급하는 역할을 한다.
도 5에 도시된 바와 같이, 제2예시에 따른 서브 픽셀에는 기본 회로인 제1스위칭 트랜지스터(SW1), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 유기 발광다이오드(OLED)가 포함된다. 그리고 제2예시에 따른 서브 픽셀 또한 내부보상 방식의 보상회로인 제2 내지 제4스위칭 트랜지스터(SW2 ~ SW4)가 더 포함된다.
내부보상회로에 포함된 제2 내지 제4스위칭 트랜지스터(SW2 ~ SW4)의 구성, 접속관계 및 역할을 간략히 설명하면 다음과 같다.
제2스위칭 트랜지스터(SW2)는 제1B스캔라인(EM1)에 게이트전극이 연결되고 참조전압라인(VREF)에 제1전극이 연결되고 제1스위칭 트랜지스터(SW1)와 스토리지 커패시터(Cst)의 사이에 제2전극이 연결된다. 제2트랜지스터(SW2)는 제1B스캔신호에 대응하여 제1스위칭 트랜지스터(SW1)와 스토리지 커패시터(Cst)가 연결된 노드에 참조전압을 공급하는 역할을 한다.
제3스위칭 트랜지스터(SW3)는 제1A스캔라인(SCAN1)에 게이트전극이 연결되고 스토리지 커패시터(Cst)와 구동 트랜지스터(DT)의 게이트전극 사이에 제1전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제2전극이 연결된다. 제3스위칭 트랜지스터(SW3)는 제1A스캔신호에 대응하여 구동 트랜지스터(DT)의 문턱전압 센싱을 돕기 위해 구동 트랜지스터(DT)를 다이오드 커넥션으로 형성하는 역할을 한다.
제4스위칭 트랜지스터(SW4)는 제1B스캔라인(EM1)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제4스위칭 트랜지스터(SW4)는 제1B스캔신호에 대응하여 유기 발광다이오드(OLED)의 발광을 제어하는 역할을 한다.
한편, 위의 설명에서는 서브 픽셀의 기본회로 및 보상회로가 모두 P타입인 것을 일례로 설명하였다. 그러나 서브 픽셀의 기본회로 및 보상회로는 N타입으로도 설계될 수 있고 이들에 인가되는 신호의 파형은 N타입에 맞게 변경될 수 있다. 아울러, 위의 설명에서는 트랜지스터의 게이트전극을 제외한 소오스 및 드레인전극에 대한 명칭을 제1 및 제2전극으로 정의하였다. 그 이유는 트랜지스터의 게이트전극을 제외한 소오스 및 드레인전극에 대한 명칭은 접속 방향 및 전류(또는 전압)의 공급 방향 등에 따라 달라질 수 있는바 한정적인 해석을 방지하기 위함이다.
도 6에 도시된 바와 같이, 본 발명의 제1실시예에 따른 스캔구동부(130a)는 다수의 스테이지들(STG1 ~ STG2)로 구성된다. 다수의 스테이지들(STG1 ~ STG2)은 전단과 후단이 종속적으로 접속된 구조를 갖는 시프트 레지스터부들(SR1, SR2)과 인버터부들(INV1, INV2)로 구성된다.
제1스테이지(STG1)에는 제1시프트 레지스터부(SR1)와 제1인버터부(INV1)가 포함된다. 제1시프트 레지스터부(SR1)는 제1A스캔라인(SCAN1)을 통해 제1A스캔신호를 출력하고, 제1인버터부(INV1)는 제1B스캔라인(EM1)을 통해 제1B스캔신호를 출력한다.
제2스테이지(STG2)에는 제2시프트 레지스터부(SR2)와 제2인버터부(INV2)가 포함된다. 제2시프트 레지스터부(SR2)는 제2A스캔라인(SCAN2)을 통해 제2A스캔신호를 출력하고, 제2인버터부(INV2)는 제2B스캔라인(EM2)을 통해 제2B스캔신호를 출력한다.
도 6의 스캔구동부(130a)는 시프트 레지스터부들(SR1, SR2)과 인버터부들(INV1, INV2)이 게이트인패널 방식으로 형성된다. 이 경우, 시프트 레지스터부들(SR1, SR2)과 인버터부들(INV1, INV2)은 박막 공정에 의해 형성된 박막 트랜지스터 등으로 이루어진다.
도 6의 스캔구동부(130a)는 회로를 구성하는 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로 신뢰성을 확보하기 어렵다.
설명을 덧붙이면, 스캔구동부(130a)에 포함된 일부 박막 트랜지스터의 게이트소오스 간의 전압(Vgs)은 0V 수준으로 인가되며 문턱전압(Vth)이 크지 않을 경우 오프 상태(Off State)가 유지되어야 한다. 그러나, 박막 트랜지스터가 온 상태(On State) 혹은 온과 유사한 상태(Near On State)가 되어 누설 전류(Leakage Current) 혹은 온 커런트(On Current)가 발생하여 구동 불량을 야기하게 된다.
특히, 스캔구동부(130a)의 Q 노드(Q) 혹은 QB 노드(QB) 전압은 일정하게 유지 되어야 하나 박막 트랜지스터의 게이트소오스 간의 전압(Vgs)이 포지티브 또는 네거티브 이동(Postive/Negative Shift)함에 따라 신뢰성 불량을 야기하는 치명적인 인자가 된다.
이를 개선하기 위해서 일반적으로 공정 중에 문턱전압 마진(Vth Margin) 확보를 위해 공정 마진을 확보해야 한다. 그러나 공정 마진의 경우 확보가 가능하나 다량의 실험이 필요할 뿐만 아니라 스캔구동부(130a)와 서브 픽셀 회로의 공정 마진을 동시에 확보해야 하기 때문에 트레이드 오프(Trade Off)가 발생하므로 용이하지 않다.
이러한 문제를 극복하기 위해서 본 발명의 제1실시예에서는 스캔구동부(130a)의 보상라인(Vcontrol)을 통해 별도의 전압을 인가하고 박막 트랜지스터(이하 트랜지스터로 약기)의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다. 이하, 두 가지의 예를 기반으로 본 발명의 제1실시예를 구체화한다.
-제1예시-
도 7에 도시된 바와 같이, 제1예시에 따른 스캔구동부에는 제1시프트 레지스터부(SR1)와 제1인버터부(INV1)가 포함된다. 제1시프트 레지스터부(SR1)는 제1A스캔라인(SCAN1)을 통해 제1A스캔신호를 출력하고, 제1인버터부(INV1)는 제1B스캔라인(EM1)을 통해 제1B스캔신호를 출력한다.
제1시프트 레지스터부(SR1)에는 제T1 내지 제T8트랜지스터(T1 ~ T8)와 제1커패시터(Cst1)가 포함된다. 제T1 내지 제T8트랜지스터(T1 ~ T8)와 제1커패시터(Cst1)는 Q 노드(Q)와 QB 노드(QB)를 제어함은 물론 Q 노드(Q)와 QB 노드(QB)의 충/방전 상태에 대응하여 스캔하이 또는 스캔로우에 해당하는 제1A스캔신호를 출력한다. 이하, 제1시프트 레지스터부(SR1)에 포함된 회로의 접속 관계 및 기능을 설명하면 다음과 같다.
제T1트랜지스터(T1)는 스타트신호라인(Vst)에 게이트전극이 연결되고 고전위전원라인(GVDD)에 제1전극이 연결되고 제T2트랜지스터(T2)의 제1전극에 제2전극이 연결된다. 제T1트랜지스터(T1)는 스타트신호에 대응하여 고전위전원을 제T2트랜지스터(T2)에 전달하는 역할을 한다.
제T2트랜지스터(T2)는 제5클록신호라인(CLK5)에 게이트전극이 연결되고 제T1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T2트랜지스터(T2)는 제5클록신호에 대응하여 제T1트랜지스터(T1)를 통해 공급된 고전위전원으로 Q 노드(Q)를 충전하는 역할을 한다.
제T3트랜지스터(T3)는 QB 노드(QB)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 제Tbva트랜지스터(Tbva)의 제1전극에 제2전극이 연결된다. 제T3트랜지스터(T3)는 QB 노드(QB)의 전위에 대응하여 저전위전원을 제Tbva트랜지스터(Tbva)에 전달하는 역할을 한다.
제Tbva트랜지스터(Tbva)는 고전위전원라인(GVDD)에 제1전극이 연결되고 제T3트랜지스터(T3)의 제2전극에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제Tbva트랜지스터(Tbva)는 고전위전원에 대응하여 제T3트랜지스터(T3)를 통해 공급된 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제Tbvb트랜지스터(Tbvb)는 고전위전원라인(GVDD)에 제1전극이 연결되고 Q 노드(Q)에 제1전극이 연결되고 제T8트랜지스터(T8)의 게이트전극에 제2전극이 연결된다. 제Tbvb트랜지스터(Tbvb)는 고전위전원에 대응하여 Q 노드(Q)의 전위로 제T8트랜지스터(T8)를 제어하는 역할을 한다.
제T4트랜지스터(T4)는 제3클록신호라인(CLK3)에 게이트전극이 연결되고 고전위전원라인(GVDD)에 제1전극이 연결되고 QB 노드(QB)에 제2전극이 연결된다. 제T4트랜지스터(T4)는 제3클록신호에 대응하여 고전위전원으로 QB 노드(QB)를 충전하는 역할을 한다.
제T5트랜지스터(T5)는 스타트신호라인(Vst)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 QB 노드(QB)에 제2전극이 연결된다. 제T5트랜지스터(T5)는 스타트신호에 대응하여 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제T8트랜지스터(T8)는 제Tbvb트랜지스터(Tbvb)의 제2전극에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 QB 노드(QB)에 제2전극이 연결된다. 제T8트랜지스터(T8)는 제Tbvb트랜지스터(Tbvb)의 온/오프 동작과 Q 노드(Q)의 전위에 대응하여 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제T6트랜지스터(T6)는 Q 노드(Q)에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 제2전극이 연결된다. 제T6트랜지스터(T6)는 Q 노드(Q)의 전위에 대응하여 제1클록신호를 스캔하이에 해당하는 제1A스캔신호로 출력하는 역할을 한다. 제T6트랜지스터(T6)는 통상 풀업 트랜지스터로 불린다.
제1커패시터(Cst1)는 Q 노드(Q)에 일단이 연결되고 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 타단이 연결된다. 제1커패시터(Cst1)는 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다.
제T7트랜지스터(T7)는 QB 노드(QB)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 제2전극이 연결된다. 제T7트랜지스터(T7)는 QB 노드(QB)의 전위에 대응하여 저전위전원을 스캔로우에 해당하는 제1A스캔신호로 출력한다. 제T7트랜지스터(T7)는 통상 풀다운 트랜지스터로 불린다.
앞서 설명된 제1시프트 레지스터부(SR1)는 Q 노드(Q)가 충전 상태(QB 노드는 방전 상태)가 되면 스캔하이를 제1A스캔신호로 출력하고 QB 노드(QB)가 충전 상태(Q 노드는 방전 상태)가 되면 스캔로우를 제1A스캔신호로 출력한다.
한편, 제1시프트 레지스터부(SR1) 내에 존재하는 트랜지스터들(T1 ~ T8) 중 제T3, 제T5 및 제T8트랜지스터(T3, T5, T8) 등은 스캔로우를 유지하기 위해 장시간 턴온 구동을 해야 하는바, 앞서 설명된 바와 같은 문제로 누설 전류 혹은 온 커런트 발생에 의한 구동 불량을 야기할 확률이 높다.
때문에, 본 발명의 제1실시예에서는 제T3, 제T5 및 제T8트랜지스터(T3, T5, T8)의 게이트전극을 인위적으로 제어할 수 있는 보상라인(Vcontrol)을 통해 별도의 전압을 인가하고 박막 트랜지스터의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다.
보상라인(Vcontrol)에 공통으로 연결된 제T3, 제T5 및 제T8트랜지스터(T3, T5, T8)는 반도체층을 기준으로 상하로 구분된 두 개의 게이트전극(더블 게이트전극 구조)을 갖는다. 그리고 두 개의 게이트전극 중 하나는 제어라인에 연결된 게이트전극을 보상 게이트전극으로 사용한다. 그러나, 이는 하나의 예시일 뿐, 보상라인(Vcontrol)이 추가되는 트랜지스터는 이에 한정되지 않는다.
제1인버터부(INV1)에는 제T9 내지 제T19트랜지스터(T9 ~ T19)와 제2커패시터(Cst2)가 포함된다. 제T9 내지 제T19트랜지스터(T9 ~ T19)와 제2커패시터(Cst2)는 EMQ 노드(EMQ)와 EMQB 노드(EMQB)를 제어함은 물론 EMQ 노드(EMQ)와 EMQB 노드(EMQB)의 충/방전 상태에 대응하여 스캔하이 또는 스캔로우에 해당하는 제1B스캔신호를 출력한다. 제1인버터부(INV1)는 제1시프트 레지스터부(SR1)의 출력단(SCAN1)을 통해 출력된 스캔신호를 반전하여 출력한다. 이하, 제1인터버부(INV1)에 포함된 회로의 접속 관계 및 기능을 설명하면 다음과 같다.
제T9트랜지스터(T9)는 제E1클록신호라인(ECLK1)에 게이트전극이 연결되고 제E1고전위전원라인(EVDD)에 제1전극이 연결되고 EMQ 노드(EMQ)에 제2전극이 연결된다. 제T9트랜지스터(T9)는 제E1클록신호에 대응하여 제E1고전위전원으로 EMQ 노드(EMQ)를 충전하는 역할을 한다.
제T10트랜지스터(T10)는 EMQB 노드(EMQB)에 게이트전극이 연결되고 제E2저전위전원라인(EVSS)에 제1전극이 연결되고 EMQ 노드(EMQ)에 제2전극이 연결된다. 제T10트랜지스터(T10)는 EMQB 노드(EMQB)의 전위에 대응하여 제E2저전위전원으로 EMQ 노드(EMQ)를 방전하는 역할을 한다.
제T11트랜지스터(T11)는 제E3클록신호라인(ECLK3)에 게이트전극이 연결되고 스타트신호라인(Vst)에 제1전극이 연결되고 EMQB 노드(EMQB)에 제2전극이 연결된다. 제T11트랜지스터(T11)는 제E3클록신호에 대응하여 스타트신호로 EMQB 노드(EMQB)를 충전 또는 방전하는 역할을 한다.
제T16트랜지스터(T16)는 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 게이트전극이 연결되고 제E리셋신호라인(ERST)에 제1전극이 연결되고 EMQB 노드(EMQB)에 제2전극이 연결된다. 제T16트랜지스터(T16)는 제1시프트 레지스터부(SR1)의 출력단(SCAN1)의 신호에 대응하여 제E리셋신호로 EMQB 노드(EMQB)를 리셋하는 역할을 한다.
제T17트랜지스터(T17)는 제E5클록신호라인(ECLK5)에 게이트전극이 연결되고 제E2저전위전원라인(EVSS)에 제1전극이 연결되고 EMQB 노드(EMQB)에 제2전극이 연결된다. 제T17트랜지스터(T17)는 제E5클록신호에 대응하여 제E2저전위전원으로 EMQB 노드(EMQB)를 방전하는 역할을 한다.
제T18트랜지스터(T18)는 제1인버터부(INV1)의 출력단(EM1)에 게이트전극이 연결되고 제E1고전위전원라인(EVDD)에 제1전극이 연결되고 제T13트랜지스터(T13)의 제1전극과 제T14트랜지스터(T14)의 제2전극 노드에 제2전극이 연결된다. 제T18트랜지스터(T18)는 제1인버터부(INV1)의 출력단(EM1)의 신호에 대응하여 제E1고전위전원을 제T13트랜지스터(T13)의 제1전극과 제T14트랜지스터(T14)의 제2전극 노드에 전달하는 역할을 한다.
제T12트랜지스터(T12)는 EMQ 노드(EMQ)에 게이트전극이 연결되고 제E1고전위전원라인(EVDD)에 제1전극이 연결되고 제1인버터부(INV1)의 출력단(EM1)에 제2전극이 연결된다. 제T12트랜지스터(T12)는 EMQ 노드(EMQ)의 전위에 대응하여 제E1고전위전원을 스캔하이에 해당하는 제1B스캔신호로 출력하는 역할을 한다. 제T12트랜지스터(T12)는 통상 풀업 트랜지스터로 불린다.
제2커패시터(Cst2)는 EMQ 노드(EMQ)에 일단이 연결되고 제1인버터부(INV1)의 출력단(EM1)에 타단이 연결된다. 제2커패시터(Cst2)는 제1인버터부(INV1)의 출력단(EM1)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다.
제T13트랜지스터(T13)는 EMQB 노드(EMQB)에 게이트전극이 연결되고 제T14트랜지스터(T14)의 제2전극에 제1전극이 연결되고 제1인버터부(INV1)의 출력단(EM1)에 제2전극이 연결된다. 제T13트랜지스터(T13)는 EMQB 노드(EMQB)의 전위에 대응하여 제E2저전위전원을 스캔로우에 해당하는 제1B스캔신호로 출력하는 역할을 한다. 제T13트랜지스터(T13)는 통상 풀다운 트랜지스터로 불린다.
제T14트랜지스터(T14)는 EMQB 노드(EMQB)에 게이트전극이 연결되고 제E2저전위전원라인(EVSS)에 제1전극이 연결되고 제T13트랜지스터(T13)의 제1전극에 제2전극이 연결된다. 제T14트랜지스터(T14)는 EMQB 노드(EMQB)의 전위에 대응하여 제E2저전위전원을 제T13트랜지스터(T13)의 제1전극에 전달하는 역할을 한다. 한편, 제T14트랜지스터(T14)가 턴오프된 경우 제T13트랜지스터(T13)는 제E1고전위전원을 전달받을 수도 있다. 제T14트랜지스터(T14)는 통상 풀다운 트랜지스터로 불린다.
앞서 설명된 제1인버터부(INV1)는 EMQ 노드(EMQ)가 충전 상태(EMQB 노드는 방전 상태)가 되면 스캔하이를 제1B스캔신호로 출력하고 EMQB 노드(EMQB)가 충전 상태(EMQ 노드는 방전 상태)가 되면 스캔로우를 제1B스캔신호로 출력한다.
한편, 제1인버터부(INV1) 내에 존재하는 트랜지스터들(T9 ~ T19) 중 제T10 및 제T14트랜지스터(T10, T14) 등은 스캔로우를 유지하기 위해 장시간 턴온 구동을 해야 하는바, 앞서 설명된 바와 같은 문제로 누설 전류 혹은 온 커런트 발생에 의한 구동 불량을 야기할 확률이 높다.
때문에, 본 발명의 제1실시예에서는 제T10 및 제T14트랜지스터(T10, T14)의 게이트전극을 인위적으로 제어할 수 있는 보상라인(Vcontrol)을 통해 별도의 전압을 인가하고 박막 트랜지스터의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다.
보상라인(Vcontrol)에 공통으로 연결된 제T10 및 제T14트랜지스터(T10, T14)는 반도체층을 기준으로 상하로 구분된 두 개의 게이트전극(더블 게이트전극 구조)을 갖는다. 그리고 두 개의 게이트전극 중 하나는 제어라인에 연결된 게이트전극을 보상 게이트전극으로 사용한다. 그러나, 이는 하나의 예시일 뿐, 보상라인(Vcontrol)이 추가되는 트랜지스터는 이에 한정되지 않는다.
-제2예시-
도 8에 도시된 바와 같이, 제2예시에 따른 스캔구동부에는 제1시프트 레지스터부(SR1)와 제1인버터부(INV1)가 포함된다. 제1시프트 레지스터부(SR1)는 제1A스캔라인(SCAN1)을 통해 제1A스캔신호를 출력하고, 제1인버터부(INV1)는 제1B스캔라인(EM1)을 통해 제1B스캔신호를 출력한다.
제1시프트 레지스터부(SR1)에는 제T1 내지 제T8트랜지스터(T1 ~ T8)와 제1커패시터(Cst1)가 포함된다. 제T1 내지 제T8트랜지스터(T1 ~ T8)와 제1커패시터(Cst1)는 Q 노드(Q)와 QB 노드(QB)를 제어함은 물론 Q 노드(Q)와 QB 노드(QB)의 충/방전 상태에 대응하여 스캔하이 또는 스캔로우에 해당하는 제1A스캔신호를 출력한다. 이하, 제1시프트 레지스터부(SR1)에 포함된 회로의 접속 관계 및 기능을 설명하면 다음과 같다.
제T1트랜지스터(T1)는 스타트신호라인(Vst)에 게이트전극이 연결되고 고전위전원라인(GVDD)에 제1전극이 연결되고 제2a트랜지스터(T2)의 제1전극에 제2전극이 연결된다. 제T1트랜지스터(T1)는 스타트신호에 대응하여 고전위전원을 제T2a트랜지스터(T2a)에 전달하는 역할을 한다.
제T2a트랜지스터(T2a)는 제4클록신호라인(CLK4)에 게이트전극이 연결되고 제T1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 제T2b트랜지스터(T2b)의 제1전극에 제2전극이 연결된다. 제T2a트랜지스터(T2a)는 제4클록신호에 대응하여 고전위전원을 제T2b트랜지스터(T2b)에 전달하는 역할을 한다.
제T2b트랜지스터(T2b)는 고전위전원라인(GVDD)에 게이트전극이 연결되고 제T2a트랜지스터(T2a)의 제2전극에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T2b트랜지스터(T2b)는 고전위전원에 대응하여 제T2a트랜지스터(T2a)를 통해 공급된 고전위전원으로 Q 노드(Q)를 충전하는 역할을 한다.
제T3트랜지스터(T3)는 QB 노드(QB)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 제Tbva트랜지스터(Tbva)의 제1전극에 제2전극이 연결된다. 제T3트랜지스터(T3)는 QB 노드(QB)의 전위에 대응하여 저전위전원을 제Tbva트랜지스터(Tbva)에 전달하는 역할을 한다.
제Tbva트랜지스터(Tbva)는 고전위전원라인(GVDD)에 제1전극이 연결되고 제T3트랜지스터(T3)의 제2전극에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제Tbva트랜지스터(Tbva)는 고전위전원에 대응하여 제T3트랜지스터(T3)를 통해 공급된 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제Tbvb트랜지스터(Tbvb)는 고전위전원라인(GVDD)에 제1전극이 연결되고 Q 노드(Q)에 제1전극이 연결되고 제T8트랜지스터(T8)의 게이트전극에 제2전극이 연결된다. 제Tbvb트랜지스터(Tbvb)는 고전위전원에 대응하여 Q 노드(Q)의 전위로 제T8트랜지스터(T8)를 턴온 또는 턴오프 제어하는 역할을 한다.
제T4트랜지스터(T4)는 제3클록신호라인(CLK3)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 QB 노드(QB)에 제2전극이 연결된다. 제T4트랜지스터(T4)는 제3클록신호에 대응하여 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제T5트랜지스터(T5)는 스타트신호라인(Vst)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 QB 노드(QB)에 제2전극이 연결된다. 제T5트랜지스터(T5)는 스타트신호에 대응하여 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제T8트랜지스터(T8)는 제Tbvb트랜지스터(Tbvb)의 제2전극에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 QB 노드(QB)에 제2전극이 연결된다. 제T8트랜지스터(T8)는 제Tbvb트랜지스터(Tbvb)의 온/오프 동작과 Q 노드(Q)의 전위에 대응하여 저전위전원으로 QB 노드(QB)를 방전하는 역할을 한다.
제T6트랜지스터(T6)는 Q 노드(Q)에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 제2전극이 연결된다. 제T6트랜지스터(T6)는 Q 노드(Q)의 전위에 대응하여 제1클록신호를 스캔하이에 해당하는 제1A스캔신호로 출력하는 역할을 한다. 제T6트랜지스터(T6)는 통상 풀업 트랜지스터로 불린다.
제1커패시터(Cst1)는 Q 노드(Q)에 일단이 연결되고 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 타단이 연결된다. 제1커패시터(Cst1)는 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다.
제T7트랜지스터(T7)는 QB 노드(QB)에 게이트전극이 연결되고 저전위전원라인(GVSS)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 출력단(SCAN1)에 제2전극이 연결된다. 제T7트랜지스터(T7)는 QB 노드(QB)의 전위에 대응하여 저전위전원을 스캔로우에 해당하는 제1A스캔신호로 출력한다. 제T7트랜지스터(T7)는 통상 풀다운 트랜지스터로 불린다.
한편, 제1시프트 레지스터부(SR1) 내에 존재하는 트랜지스터들(T1 ~ T8) 중 제T3 및 제T8트랜지스터(T3, T8) 등은 스캔로우를 유지하기 위해 장시간 턴온 구동을 해야 하는바, 앞서 설명된 바와 같은 문제로 누설 전류 혹은 온 커런트 발생에 의한 구동 불량을 야기할 확률이 높다.
때문에, 본 발명의 제1실시예에서는 제T3 및 제T8트랜지스터(T3, T8)의 게이트전극을 인위적으로 제어할 수 있는 보상라인(Vcontrol)을 통해 별도의 전압을 인가하고 박막 트랜지스터의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다.
보상라인(Vcontrol)에 공통으로 연결된 제T3 및 제T8트랜지스터(T3, T8)는 반도체층을 기준으로 상하로 구분된 두 개의 게이트전극(더블 게이트전극 구조)을 갖는다. 그리고 두 개의 게이트전극 중 하나는 제어라인에 연결된 게이트전극을 보상 게이트전극으로 사용한다. 그러나, 이는 하나의 예시일 뿐, 보상라인(Vcontrol)이 추가되는 트랜지스터는 이에 한정되지 않는다.
제1인버터부(INV1)에는 제T9 내지 제T14트랜지스터(T9 ~ T14)와 제2커패시터(Cst2)가 포함된다. 제T9 내지 제T14트랜지스터(T9 ~ T14)와 제2커패시터(Cst2)는 EMQ 노드(EMQ)와 EMQB 노드(EMQB)를 제어함은 물론 EMQ 노드(EMQ)와 EMQB 노드(EMQB)의 충/방전 상태에 대응하여 스캔하이 또는 스캔로우에 해당하는 제1B스캔신호를 출력한다. 제1인버터부(INV1)는 제1시프트 레지스터부(SR1)의 출력단(SCAN1)을 통해 출력된 스캔신호를 반전하여 출력한다. 이하, 제1인터버부(INV1)에 포함된 회로의 접속 관계 및 기능을 설명하면 다음과 같다.
제T9트랜지스터(T9)는 제E1클록신호라인(ECLK1)에 게이트전극이 연결되고 제E1고전위전원라인(EVDD)에 제1전극이 연결되고 EMQ 노드(EMQ)에 제2전극이 연결된다. 제T9트랜지스터(T9)는 제E1클록신호에 대응하여 제E1고전위전원으로 EMQ 노드(EMQ)를 충전하는 역할을 한다.
제T10트랜지스터(T10)는 EMQB 노드(EMQB)에 게이트전극이 연결되고 제E2저전위전원라인(EVSS)에 제1전극이 연결되고 EMQ 노드(EMQ)에 제2전극이 연결된다. 제T10트랜지스터(T10)는 EMQB 노드(EMQB)의 전위에 대응하여 제E2저전위전원으로 EMQ 노드(EMQ)를 방전하는 역할을 한다.
제T11트랜지스터(T11)는 제1인버터부(INV1)의 출력단(EM1)에 게이트전극이 연결되고 제E1고전위전원라인(EVDD)에 제1전극이 연결되고 제T13트랜지스터(T13)의 제1전극과 제T14트랜지스터(T14)의 제2전극 노드에 제2전극이 연결된다. 제T11트랜지스터(T11)는 제1인버터부(INV1)의 출력단(EM1)의 신호에 대응하여 제E1고전위전원을 제T13트랜지스터(T13)의 제1전극과 제T14트랜지스터(T14)의 제2전극 노드에 전달하는 역할을 한다.
제T12트랜지스터(T12)는 EMQ 노드(EMQ)에 게이트전극이 연결되고 제E1고전위전원라인(EVDD)에 제1전극이 연결되고 제1인버터부(INV1)의 출력단(EM1)에 제2전극이 연결된다. 제T12트랜지스터(T12)는 EMQ 노드(EMQ)의 전위에 대응하여 제E1고전위전원을 스캔하이에 해당하는 제1B스캔신호로 출력하는 역할을 한다. 제T12트랜지스터(T12)는 통상 풀업 트랜지스터로 불린다.
제2커패시터(Cst2)는 EMQ 노드(EMQ)에 일단이 연결되고 제1인버터부(INV1)의 출력단(EM1)에 타단이 연결된다. 제2커패시터(Cst2)는 제1인버터부(INV1)의 출력단(EM1)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다.
제T13트랜지스터(T13)는 EMQB 노드(EMQB)에 게이트전극이 연결되고 제T14트랜지스터(T14)의 제2전극에 제1전극이 연결되고 제1인버터부(INV1)의 출력단(EM1)에 제2전극이 연결된다. 제T13트랜지스터(T13)는 EMQB 노드(EMQB)의 전위에 대응하여 제E2저전위전원을 스캔로우에 해당하는 제1B스캔신호로 출력하는 역할을 한다. 제T13트랜지스터(T13)는 통상 풀다운 트랜지스터로 불린다.
제T14트랜지스터(T14)는 EMQB 노드(EMQB)에 게이트전극이 연결되고 제E2저전위전원라인(EVSS)에 제1전극이 연결되고 제T13트랜지스터(T13)의 제1전극에 제2전극이 연결된다. 제T14트랜지스터(T14)는 EMQB 노드(EMQB)의 전위에 대응하여 제E2저전위전원을 제T13트랜지스터(T13)의 제1전극에 전달하는 역할을 한다. 한편, 제T14트랜지스터(T14)가 턴오프된 경우 제T13트랜지스터(T13)는 제E1고전위전원을 전달받을 수도 있다. 제T14트랜지스터(T14)는 통상 풀다운 트랜지스터로 불린다.
한편, 제1인버터부(INV1) 내에 존재하는 트랜지스터들(T9 ~ T14) 중 제T10 및 제T14트랜지스터(T10, T14) 등은 스캔로우를 유지하기 위해 장시간 턴온 구동을 해야 하는바, 앞서 설명된 바와 같은 문제로 누설 전류 혹은 온 커런트 발생에 의한 구동 불량을 야기할 확률이 높다.
때문에, 본 발명의 제1실시예에서는 제T10 및 제T14트랜지스터(T10, T14)의 게이트전극을 인위적으로 제어할 수 있는 보상라인(Vcontrol)을 통해 별도의 전압을 인가하고 박막 트랜지스터의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다.
보상라인(Vcontrol)에 공통으로 연결된 제T10 및 제T14트랜지스터(T10, T14)는 반도체층을 기준으로 상하로 구분된 두 개의 게이트전극(더블 게이트전극 구조)을 갖는다. 그리고 두 개의 게이트전극 중 하나는 제어라인에 연결된 게이트전극을 보상 게이트전극으로 사용한다.
그러나, 이는 하나의 예시일 뿐, 보상라인(Vcontrol)이 추가되는 트랜지스터는 이에 한정되지 않는다.
도 9 및 도 10은 트랜지스터의 문턱전압 이동 특성을 설명하기 위한 도면이고, 도 11은 본 발명의 제1실시예에 따른 보상장치의 구성도이다.
스캔구동부에 포함된 트랜지스터의 문턱전압은 온도와 지수적인 관계에 있어 온도가 높을수록 그리고 구동시간이 장기화될수록 문턱전압이 많이 이동한다. 즉, 트랜지스터의 신뢰성과 관계되는 주요 인자는 구동 시간과 온도의 변화이다.
때문에, 본 발명의 제1실시예에서는 구동 시간(도 9 참조)이나 온도(도 10 참조)에 의해 트랜지스터의 문턱전압 등이 포지티브 또는 네거티브 이동(Postive/Negative Shift)함에 따른 신뢰성 불량을 개선 또는 방지하기 위해 보상라인(Vcontrol)을 통해 별도의 전압(이하 보상전압)을 인가한다.
본 발명의 제1실시예는 위의 사항을 참조하여 더욱 균일하고 정확한 체계로 스캔구동부를 보상하기 위해 온도 센서(170), 구동시간 감지센서(180) 및 보상전압출력부(190)를 더 구비할 수 있다.
온도 센서(170)는 스캔구동부가 처한 환경을 고온, 상온 및 저온으로 구분하고 이에 따른 감지 결과를 보상전압출력부(190)에 전달한다. 일례로, 스캔구동부가 처한 환경이 고온이면 Vb < VSS의 조건으로 출력을 조절할 수 있는 신호를 보상전압출력부(190)에 전달한다. 다른 예로, 스캔구동부가 처한 환경이 상온이면 Vb = VSS의 조건으로 출력을 조절할 수 있는 신호를 보상전압출력부(190)에 전달한다. 또 다른 예로, 스캔구동부가 처한 환경이 저온이면 Vb > VSS의 조건으로 출력을 조절할 수 있는 신호를 보상전압출력부(190)에 전달한다.
구동시간 감지센서(180)는 스캔구동부의 구동시간은 장기와 단기로 구분하고 이에 따른 감지 결과를 보상전압출력부(190)에 전달한다. 일례로, 스캔구동부의 구동시간이 장기이면 Vb < VSS의 조건으로 출력을 조절할 수 있는 신호를 보상전압출력부(190)에 전달한다. 다른 예로, 스캔구동부의 구동시간이 단기이면 Vb = VSS의 조건으로 출력을 조절할 수 있는 신호를 보상전압출력부(190)에 전달한다.
보상전압출력부(190)는 온도 센서(170) 및 구동시간 감지센서(180)로부터 전달된 신호에 대응하여 최적의 보상전압(Vb)을 출력하도록 전압을 구성한다. 이때, 보상전압출력부(190)는 온도 센서(170) 및 구동시간 감지센서(180)로부터 전달된 신호를 모두 반영하여 보상전압(Vb)을 출력하거나 둘 중 하나로부터 전달된 신호를 반영하여 보상전압(Vb)을 출력할 수 있다.
이로 인하여, 보상전압(Vb)을 공급받는 트랜지스터는 게이트 소오스 간의 전압이 0V 혹은 0V에 가까운 전압으로 유지될 수 있다. 이때, 보상전압출력부(190)는 보상전압(Vb)을 실시간 출력하거나 영상을 비표시하는 블랭크 기간 동안만 출력할 수 있다.
한편, 온도 센서(170), 구동시간 감지센서(180) 및 보상전압출력부(190)를 포함하는 보상장치는 각기 별도의 집적회로로 구현되거나 영상공급부, 타이밍제어부, 스캔구동부에 포함된 레벨 시프터 또는 데이터구동부 중 하나에 통합될 수 있다.
앞서 설명된 바와 같은 구성을 통해 제1실시예는 프레임(Frame) 유지 구간에서 스캔로우를 유지하도록 장시간 턴온 구동하는 취약 트랜지스터의 보상 게이트전극에 별도의 보상전압을 인가하여 구동 불량을 개선 또는 방지할 수 있다.
한편, 보상장치는 외부 환경에 따른 온도 정보나 구동시간 등을 피드백(Feedback) 받고 이를 기반으로 보상전압을 가변한다. 이때, 온도 정보는 구동 불량을 미연에 방지하기 위해 참고할 수 있는 데이터가 되고, 구동시간 정보는 게이트구동부 및 데이터구동부의 구동조건(전압, 전류)을 변경하기 위해 참고할 수 있는 데이터가 된다. 그러므로, 보상장치는 보상 게이트전극의 트랜지스터에 가해지는 온도, 바이어스 전압 및 스트레스 시간(구동시간) 중 적어도 하나에 대응하여 보상전압을 가변할 수 있다.
이상 본 발명의 제1실시예는 트랜지스터에 보상 게이트전극을 형성하고 보상 게이트전극에 별도의 보상전압을 인가할 수 있는 보상라인을 형성하여 스캔구동부의 온도, 환경 및 구동시간 등에 의한 구동 불량을 개선 또는 방지할 수 있는 효과가 있다.
이하, 표시패널(150)이 액정표시패널로 구성된 것을 일례로 제2실시예에 대해 설명한다.
<제2실시예>
도 12는 본 발명의 제2실시예에 따른 스캔구동부의 일부를 나타낸 블록도이고, 도 13은 본 발명의 제2실시예에 따른 시프트 레지스터부의 회로 구성을 나타낸 예시도이다.
도 12에 도시된 바와 같이, 본 발명의 제2실시예에 따른 스캔구동부(130a)는 다수의 스테이지들(STG1 ~ STG3)로 구성된다. 다수의 스테이지들(STG1 ~ STG3)은 전단과 후단이 종속적으로 접속된 구조를 갖는 시프트 레지스터부들(SR1, SR2, SR3)로 구성된다.
제1스테이지(STG1)에는 제1시프트 레지스터부(SR1)가 포함된다. 제1시프트 레지스터부(SR1)는 제1스캔라인(GOUT1)을 통해 제1스캔신호를 출력한다. 제1스테이지(STG1)는 제1캐리신호라인(CARRY_OUT1)을 통해 다음 단에 위치하는 제2스테이지(STG2)를 제어하는 제1캐리신호를 출력한다.
제2스테이지(STG2)에는 제2시프트 레지스터부(SR2)가 포함된다. 제2시프트 레지스터부(SR2)는 제2스캔라인(GOUT2)을 통해 제2스캔신호를 출력한다. 제2스테이지(STG2)는 제2캐리신호라인(CARRY_OUT2)을 통해 다음 단에 위치하는 제3스테이지(STG3)를 제어하는 제2캐리신호를 출력한다.
제3스테이지(STG3)에는 제3시프트 레지스터부(SR3)가 포함된다. 제3시프트 레지스터부(SR3)는 제3스캔라인(GOUT3)을 통해 제3스캔신호를 출력한다. 제3스테이지(STG3)는 제3캐리신호라인(CARRY_OUT3)을 통해 다음 단에 위치하는 제4스테이지(미도시)를 제어하는 제3캐리신호를 출력한다.
도 12의 스캔구동부(130a)는 시프트 레지스터부들(SR1 ~ SR3)이 게이트인패널 방식으로 형성된다. 이 경우, 시프트 레지스터부들(SR1 ~ SR3)은 박막 공정에 의해 형성된 박막 트랜지스터 등으로 이루어진다.
도 12의 스캔구동부(130a)는 회로를 구성하는 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로 신뢰성을 확보하기 어렵다.
설명을 덧붙이면, 스캔구동부(130a)에 포함된 일부 박막 트랜지스터의 게이트소오스 간의 전압(Vgs)은 0V 수준으로 인가되며 문턱전압(Vth)이 크지 않을 경우 오프 상태(Off State)가 유지되어야 한다. 그러나, 박막 트랜지스터가 온 상태(On State) 혹은 온과 유사한 상태(Near On State)가 되어 누설 전류(Leakage Current) 혹은 온 커런트(On Current)가 발생하여 구동 불량을 야기하게 된다.
특히, 스캔구동부(130a)의 Q 노드(Q) 혹은 QB 노드(QB) 전압은 일정하게 유지 되어야 하나 박막 트랜지스터의 게이트소오스 간의 전압(Vgs)이 포지티브 또는 네거티브 이동(Postive/Negative Shift)함에 따라 신뢰성 불량을 야기하는 치명적인 인자가 된다.
이를 개선하기 위해서 일반적으로 공정 중에 문턱전압 마진(Vth Margin) 확보를 위해 공정 마진을 확보해야 한다. 그러나 공정 마진의 경우 확보가 가능하나 다량의 실험이 필요할 뿐만 아니라 스캔구동부(130a)와 서브 픽셀 회로의 공정 마진을 동시에 확보해야 하기 때문에 트레이드 오프(Trade Off)가 발생하므로 용이하지 않다.
이러한 문제를 극복하기 위해서 본 발명의 제2실시예에서는 스캔구동부(130a)의 저전위전원라인을 통해 별도의 전압을 인가하고 박막 트랜지스터(이하 트랜지스터로 약기)의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다. 이하, 한 가지의 예를 기반으로 본 발명의 제2실시예를 구체화한다.
도 13에 도시된 바와 같이, 스캔구동부에는 제1시프트 레지스터부(SR1)가 포함된다. 제1시프트 레지스터부(SR1)는 제1스캔라인(GOUT1)을 통해 제1스캔신호와 제1캐리신호를 출력한다.
제1시프트 레지스터부(SR1)에는 제1 내지 제7b트랜지스터(T1 ~ T7b)가 포함된다. 제1 내지 제7b트랜지스터(T1 ~ T7b)는 Q 노드(Q), 제QB1 노드(QB1) 및 제QB2 노드(QB2)를 제어함은 물론 Q 노드(Q), 제QB1 노드(QB1) 및 제QB2 노드(QB2)의 충/방전 상태에 대응하여 스캔하이 또는 스캔로우에 해당하는 제1스캔신호와 제1캐리신호를 출력한다.
제QB1 노드(QB1)와 제QB2 노드(QB2)는 적어도 한 프레임마다 교번 구동(교류 구동)한다. 즉, 제QB1 노드(QB1)가 충전 상태(구동 상태)일 때 제QB2 노드(QB2)는 방전 상태(비 구동 상태)가 되고, 제QB1 노드(QB1)가 방전 상태일 때 제QB2 노드(QB2)는 충전 상태가 된다. 이하, 제1시프트 레지스터부(SR1)에 포함된 회로의 접속 관계 및 기능을 설명하면 다음과 같다.
제T1트랜지스터(T1)는 스타트신호라인(Vst)에 게이트전극이 연결되고 제F고전위전원라인(VDD_F)에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T1트랜지스터(T1)는 스타트신호에 대응하여 제F고전위전원으로 Q 노드(Q)를 충전하는 역할을 한다. Q 노드(Q)가 제F고전위전원으로 충전될 경우, 제1시프트 레지스터부(SR1)는 순방향으로 스캔동작을 하며 제1스캔신호와 제1캐리신호를 출력한다.
제T3N트랜지스터(T3N)는 다음신호라인(VNEXT; 다음 또는 그 다음단의 시프트 레지스터부의 출력단을 말함)에 게이트전극이 연결되고 제R고전위전원라인(VDD_R)에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T3N트랜지스터(T3N)는 다음신호에 대응하여 제R고전위전원으로 Q 노드(Q)를 충전하는 역할을 한다. Q 노드(Q)가 제R고전위전원으로 충전될 경우, 제1시프트 레지스터부(SR1)는 역방향으로 스캔동작을 하며 제1스캔신호와 제1캐리신호를 출력한다. 한편, 제F고전위전원과 제R고전위전원을 통해 공급되는 전원은 교류 형태로 스윙한다.
제T3R트랜지스터(T3R)는 리셋신호라인(VRST)에 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T3R트랜지스터(T3R)는 리셋신호에 대응하여 저전위전원으로 Q 노드(Q)를 방전하는 역할을 한다.
제T3a트랜지스터(T3a)는 제QB1 노드(QB1)에 게이트전극이 연결되고 제1저전위전원라인(VSS1)에 보상 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T3a트랜지스터(T3a)는 제QB1 노드(QB1)의 전위에 대응하여 Q 노드(Q)를 저전위전원으로 방전하는 역할을 한다. 제T3a트랜지스터(T3a)는 설정된 시간(또는 구간) 동안 제2저전위전원라인(VSS2)에 연결된 보상 게이트전극을 통해 보상전압을 공급받는다.
제T3b트랜지스터(T3b)는 제QB2 노드(QB2)에 게이트전극이 연결되고 제1저전위전원라인(VSS1)에 보상 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제T3b트랜지스터(T3b)는 제QB2 노드(QB1)의 전위에 대응하여 Q 노드(Q)를 제2저전위전원으로 방전하는 역할을 한다. 제T3b트랜지스터(T3b)는 설정된 시간(또는 구간) 동안 제2저전위전원라인(VSS2)에 연결된 보상 게이트전극을 통해 보상전압을 공급받는다.
제T4Aa트랜지스터(T4Aa)는 제ODD전원라인(VDD_ODD)에 게이트전극 및 제1전극이 연결되고 제QB1 노드(QB1)에 제2전극이 연결된다. 제T4Aa트랜지스터(T4Aa)는 제ODD전원에 대응하여 제ODD전원으로 제QB1 노드(QB1)를 충전하는 역할을 한다.
제T4Ab트랜지스터(T4Ab)는 제EVEN전원라인(VDD_EVEN)에 게이트전극 및 제1전극이 연결되고 제QB2 노드(QB2)에 제2전극이 연결된다. 제T4Ab트랜지스터(T4Ab)는 제EVEN전원에 대응하여 제EVEN전원으로 제QB2 노드(QB2)를 충전하는 역할을 한다.
제T5a트랜지스터(T5a)는 다음신호라인(VNEXT)에 게이트전극이 연결되고 제F고전위전원라인(VDD_F)에 제1전극이 연결되고 제QB1 노드(QB1)에 제2전극이 연결된다. 제T5a트랜지스터(T5a)는 다음신호에 대응하여 제F고전위전원으로 제QB1 노드(QB1)를 충전하는 역할을 한다.
제T5b트랜지스터(T5b)는 다음신호라인(VNEXT)에 게이트전극이 연결되고 제F고전위전원라인(VDD_F)에 제1전극이 연결되고 제QB2 노드(QB2)에 제2전극이 연결된다. 제T5b트랜지스터(T5b)는 다음신호에 대응하여 제F고전위전원으로 제QB2 노드(QB2)를 충전하는 역할을 한다.
제T5c트랜지스터(T5c)는 스타트신호라인(Vst)에 게이트전극이 연결되고 제R고전위전원라인(VDD_R)에 제1전극이 연결되고 제QB1 노드(QB1)에 제2전극이 연결된다. 제T5c트랜지스터(T5c)는 스타트신호에 대응하여 제R고전위전원으로 제QB1 노드(QB1)를 충전하는 역할을 한다.
제T5Q트랜지스터(T5Q)는 스타트신호라인(Vst)에 게이트전극이 연결되고 제R고전위전원라인(VDD_R)에 제1전극이 연결되고 제QB1 노드(QB1)에 제2전극이 연결된다. 제T5Q트랜지스터(T5Q)는 스타트신호에 대응하여 제R고전위전원으로 제QB1 노드(QB1)를 충전하는 역할을 한다.
제T5I트랜지스터(T5I)는 스타트신호라인(Vst)에 게이트전극이 연결되고 제R고전위전원라인(VDD_R)에 제1전극이 연결되고 제QB2 노드(QB2)에 제2전극이 연결된다. 제T5I트랜지스터(T5I)는 스타트신호에 대응하여 제R고전위전원으로 제QB2 노드(QB2)를 충전하는 역할을 한다.
제T5QIa트랜지스터(T5QIa)는 제ODD전원라인(VDD_ODD)에 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 제QB2 노드(QB2)에 제2전극이 연결된다. 제T5QIa트랜지스터(T5QIa)는 제ODD전원에 대응하여 제2저전위전원으로 제QB2 노드(QB2)를 방전하는 역할을 한다.
제T5QIb트랜지스터(T5QIb)는 Q 노드(Q)에 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 제QB2 노드(QB2)에 제2전극이 연결된다. 제T5QIb트랜지스터(T5QIb)는 Q 노드(Q)의 전위에 대응하여 제2저전위전원으로 제QB2 노드(QB2)를 방전하는 역할을 한다.
제T5QIc트랜지스터(T5QIc)는 제EVEN전원라인(VDD_EVEN)에 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 제QB1 노드(QB1)에 제2전극이 연결된다. 제T5QIc트랜지스터(T5QIc)는 제EVEN전원에 대응하여 제2저전위전원으로 제QB1 노드(QB1)를 방전하는 역할을 한다.
제T6C트랜지스터(T6C)는 Q 노드(Q)에 게이트전극이 연결되고 클록신호라인(CLK)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 캐리신호 출력단(CARYY_OUT1)에 제2전극이 연결된다. 제T6C트랜지스터(T6C)는 Q 노드(Q)의 전위에 대응하여 클록신호를 제1캐리신호로 출력하는 역할을 한다.
제T6트랜지스터(T6)는 Q 노드(Q)에 게이트전극이 연결되고 클록신호라인(CLK)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 스캔신호 출력단(GOUT1)에 제2전극이 연결된다. 제T6트랜지스터(T6)는 Q 노드(Q)의 전위에 대응하여 클록신호를 제1스캔신호로 출력하는 역할을 한다. 제T6트랜지스터(T6)는 통상 풀업 트랜지스터로 불린다.
제T7Ca트랜지스터(T7Ca)는 제QB1 노드(QB1)에 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 캐리신호 출력단(CARYY_OUT1)에 제2전극이 연결된다. 제T7Ca트랜지스터(T7Ca)는 제QB1 노드(QB1)의 전위에 대응하여 제2저전위전원을 제1캐리신호로 출력하는 역할을 한다.
제T7Cb트랜지스터(T7Cb)는 제QB2 노드(QB2)에 게이트전극이 연결되고 제2저전위전원라인(VSS2)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 캐리신호 출력단(CARYY_OUT1)에 제2전극이 연결된다. 제T7Cb트랜지스터(T7Cb)는 제QB2 노드(QB2)의 전위에 대응하여 제2저전위전원을 제1캐리신호로 출력하는 역할을 한다.
제T7a트랜지스터(T7a)는 제QB1 노드(QB1)에 게이트전극이 연결되고 제1저전위전원라인(VSS1)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 스캔신호 출력단(GOUT1)에 제2전극이 연결된다. 제T7a트랜지스터(T7a)는 제QB1 노드(QB1)의 전위에 대응하여 제1저전위전원을 제1스캔신호로 출력하는 역할을 한다. 제T7a트랜지스터(T7a)는 통상 풀다운 트랜지스터로 불린다.
제T7b트랜지스터(T7b)는 제QB2 노드(QB2)에 게이트전극이 연결되고 제1저전위전원라인(VSS1)에 제1전극이 연결되고 제1시프트 레지스터부(SR1)의 스캔신호 출력단(GOUT1)에 제2전극이 연결된다. 제T7b트랜지스터(T7b)는 제QB2 노드(QB2)의 전위에 대응하여 제1저전위전원을 제1스캔신호로 출력하는 역할을 한다. 제T7b트랜지스터(T7b)는 통상 풀다운 트랜지스터로 불린다.
앞서 설명된 제1시프트 레지스터부(SR1)는 Q 노드(Q)가 충전 상태(QB1 및 QB2 노드는 방전 상태)가 되면 스캔하이를 제1스캔신호로 출력하고 QB1 또는 QB2 노드(QB1 또는 QB2)가 충전 상태(Q 노드는 방전 상태)가 되면 스캔로우를 제1스캔신호로 출력한다. 이때, 제QB1 노드(QB1)와 제QB2 노드(QB2)는 적어도 한 프레임마다 교번 구동(교류 구동)한다.
한편, 제1시프트 레지스터부(SR1) 내에 존재하는 트랜지스터들(T1 ~ T7b) 중 제T3a, 제T3b, 제T7a 및 제T7b트랜지스터(T3a, T3b, T7a, T7b) 등은 스캔로우를 유지하기 위해 장시간 턴온 구동을 해야 하는바, 앞서 설명된 바와 같은 문제로 누설 전류 혹은 온 커런트 발생에 의한 구동 불량을 야기할 확률이 높다.
때문에, 본 발명의 제2실시예에서는 제T3a, 제T3b, 제T7a 및 제T7b트랜지스터(T3a, T3b, T7a, T7b)의 게이트전극을 인위적으로 제어할 수 있는 제1저전위전원라인(VSS1)을 통해 별도의 전압을 인가하고 박막 트랜지스터의 문턱전압(Vth)을 인위적으로 제어하여 구동 마진을 개선한다.
제1저전위전원라인(VSS1)에 연결된 제T3a, 제T3b, 제T7a 및 제T7b트랜지스터(T3a, T3b, T7a, T7b)는 반도체층을 기준으로 상하로 구분된 두 개의 게이트전극(더블 게이트전극 구조)을 갖는다. 그리고 두 개의 게이트전극 중 하나는 제1저전위전원라인(VSS1)에 연결된 게이트전극을 보상 게이트전극으로 사용한다. 그러나, 이는 하나의 예시일 뿐, 제1저전위전원라인(VSS1)에 보상 게이트전극이 연결되는 트랜지스터는 이에 한정되지 않는다.
보상 게이트전극에 포지티브 전압을 인가하면 (+) 방향으로 트랜지스터의 문턱전압이 이동하고, 네거티브 전압을 인가하면 (-) 방향으로 문턱전압이 이동한다. 또한, 보상 게이트전극에 공급되는 바이어스 전압 극성을 교번하여 공급하면 △Vth를 상쇄시킬 수 있다.
본 발명의 제2실시예에 따른 풀다운 트랜지스터(T7a, T7b)의 경우, 반도체층의 하부에 위치하는 바탐 게이트(Bottom Gate)는 제QB1 또는 제QB2 노드(QB1 또는 QB2)에 연결되어 종래와 같이 구동한다.
그러나, 풀다운 트랜지스터(T7a, T7b)의 반도체층의 상부에 위치하는 탑 게이트(Top Gate)는 제2저전위전원(VSS2의 전압 -5V 참조)보다 더 낮은 제1저전위전원(VSS1의 전압 -15V 참조)으로 네거티브 바이어스(Negative Bias)가 된다. 다만, 제2저전위전원(VSS2)의 전압이 -5V인 것과 제1저전위전원(VSS1)의 전압이 -15V인 것은 일례일 뿐 이에 한정되지 않고 서로 상이한 레벨의 전압 또는 신호면 가능하다.
이하, 본 발명의 제2실시예에 대한 실험 결과를 참조하며 설명을 계속한다.
도 14는 본 발명의 제2실시예에 따른 시프트 레지스터부의 보상전압을 나타낸 예시도이고, 도 15 및 도 16은 본 발명의 제2실시예에 대한 실험 결과를 설명하기 위한 도면이다.
도 14 및 도 15에 도시된 바와 같이, 풀다운 트랜지스터의 바탐 게이트(Bottom Gate)에는 -5V에서 25V에 해당하는 전압이 스윙하며 인가된다. 이와 달리, 풀다운 트랜지스터의 탑 게이트(Top Gate)에는 -15V에 해당하는 보상전압이 항시 일정하게 인가된다.
이로 인하여, 풀다운 트랜지스터의 바탐 게이트(Bottom Gate) 측에 걸리는 전압 Vgs는 제1구간(①)에서 33V가 되고 제2구간(②)에서 0V가 된다. 그러나, 풀다운 트랜지스터의 탑 게이트(Top Gate) 측에 걸리는 전압 Vg's는 구간에 상관없이 -10V를 유지하게 된다.
본 발명의 제2실시예에 대한 실험 결과 트랜스퍼 커브(Transfer Curve) 측정 시 풀다운 트랜지스터의 탑 게이트(Top Gate) 사용(또는 적용)에 따른 온 커런트(On Current)의 변동이 없다. 즉, 제2실시예와 같이 풀다운 트랜지스터의 탑 게이트(Top Gate)에 항시 네거티브 보상전압을 인가하더라도 회로의 동작에 제약이 발견되지 않았다. 제2실시예와 같이 네거티브 보상전압을 인가한 경우, 문턱전압의 이동 특성을 회복할 수 있다는 것을 확인할 수 있었다.
도 16에 도시된 바와 같이, 제1구간(①)에서는 QB노드에 포지티브 바이어스(Positive Bias)를 인가하고, 소자의 BTS(Bias Temperature Stress)를 측정한 결과 Vgs = 30V인가 시 문턱전압 이동 특성(Vth Shift)이 5.41V로 나타났다.
제2구간(②)에서는 QB노드에 네거티브 바이어스(Negative Bias)를 인가하고, 풀다운 트랜지스터의 탑 게이트에 제1저전위전압을 인가하고, 소자의 BTS(Bias Temperature Stress)를 측정한 결과 다음과 같았다.
(1) Vg’s = -30V인가 시 문턱전압 이동 특성(Vth Shift) - 2.41V
(2) Vg’s = -15V인가 시 문턱전압 이동 특성(Vth Shift) -1.34V
따라서, 본 발명의 제2실시예와 같은 조건으로 보상전압을 공급하면 Vg’s = -10V에서 -1.1V로 문턱전압이 이동할 것이라고 예상된다.
그러므로, 제1실시예와 같이 별도의 제어라인을 통해서 보상전압을 공급하거나 제2실시예와 같이 저전위전원라인을 통해서 보상전압을 공급하는 방법 모두 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로부터 신뢰성을 확보할 수 있을 것이다.
앞서 설명된 바와 같은 구성을 통해 제2실시예는 프레임(Frame) 유지 구간에서 스캔로우를 유지하도록 장시간 턴온 구동하는 취약 트랜지스터의 보상 게이트전극에 별도의 보상전압을 인가하여 구동 불량을 개선 또는 방지할 수 있다.
한편, 제2실시예 또한 도 11에 설명된 보상장치를 이용하여 회로를 구현할 수 있다. 보상장치는 외부 환경에 따른 온도 정보나 구동시간 등을 피드백(Feedback) 받고 이를 기반으로 보상전압을 가변한다. 이때, 온도 정보는 구동 불량을 미연에 방지하기 위해 참고할 수 있는 데이터가 되고, 구동시간 정보는 게이트구동부 및 데이터구동부의 구동조건(전압, 전류)을 변경하기 위해 참고할 수 있는 데이터가 된다.
이상 본 발명의 제2실시예는 트랜지스터에 보상 게이트전극을 형성하고 보상 게이트전극을 저전위전원라인에 연결하여 스캔구동부의 온도, 환경 및 구동시간 등에 의한 구동 불량을 개선 또는 방지할 수 있는 효과가 있다.
이하에서는 보상전압 인가용으로 사용되는 더블 게이트 전극 구조를 형성하기 위한 제조방법에 대해 설명한다. 더블 게이트 전극 구조를 갖는 트랜지스터의 구조는 유기발광표시패널 및 액정표시패널에 동일하게 적용 가능하다. 그러므로, 이하에서는 설명의 편의를 위해 액정표시패널을 일례로 더블 게이트 전극 구조를 형성하기 위한 방법을 설명한다.
<제3실시예>
도 17 내지 도 22는 본 발명의 제3실시예에 따른 스캔구동부의 제조 공정 중 일부 단면을 나타낸 흐름도이다.
도 17에 도시된 바와 같이, 기판(150a) 상에 채널부, 투과부, G패드부, D패드부 및 더블 게이트 TFT에 대한 영역을 정의한다. 채널부는 일반적인 트랜지스터가 형성되는 영역이다. 투과부는 액정표시패널의 광이 투과되어 출사되는 영역이다. G패드부는 스캔라인에 연결된 게이트패드가 형성되는 영역이다. D패드부는 데이터라인에 연결된 데이터패드가 형성되는 영역이다. 더블 게이트 TFT는 더블 게이트전극 구조를 갖는 트랜지스터가 형성되는 영역이다.
기판(150a) 상에 정의된 채널부, G패드부 및 더블 게이트 TFT에 제1게이트전극(151a), 제2게이트전극(151b), 제3게이트전극(151c)을 형성한다. 제1 내지 제3게이트전극(151a ~ 151c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.
도 18에 도시된 바와 같이, 기판(150a) 상에 형성된 제1 내지 제3게이트전극(151a ~ 151c)을 덮도록 제1절연막(152)을 형성한다. 제1절연막(152)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx) 등으로 형성될 수 있다.
기판(150a) 상에 정의된 채널부와 더블 게이트 TFT에 위치하도록 제1절연막(152) 상에 제1반도체층(153a)과 제2반도체층(153b)을 형성한다. 제1반도체층(153a)과 제2반도체층(153b)은 실리콘계열(Si), 산화물계열(Oxide), 탄소나노튜브(CNT)를 포함하는 그레핀계열(Grephene), 나이트라이드계열(Nitride), 유기 반도체계열 중 하나로 형성될 수 있다.
도 19에 도시된 바와 같이, 기판(150a) 상에 정의된 투과부에 위치하도록 제1절연막(152) 상에 픽셀전극(154)을 형성한다. 픽셀전극(154)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)나 그라핀(graphene) 등과 같은 투명산화물금속으로 형성될 수 있다.
도 20에 도시된 바와 같이, 기판(150a) 상에 정의된 채널부에 위치하도록 제1반도체층(153a) 상에 제1드레인전극(155a)과 제1소오스전극(155b)을 형성한다. 이때, 제1소오스전극(155b)은 하부에 위치하는 픽셀전극(154)을 덮게 되므로 두 전극은 직접 접촉하는 구조가 된다. 그리고 기판(150a) 상에 정의된 D패드부에 위치하도록 제1절연막(152) 상에 데이터전극(155c)을 형성한다. 그리고 기판(150a) 상에 정의된 더블 게이트 TFT에 위치하도록 제2반도체층(153b) 상에 제2드레인전극(155d)과 제2소오스전극(155e)을 형성한다.
제1드레인전극(155a), 제1소오스전극(155b), 데이터전극(155c), 제2드레인전극(155d) 및 제2소오스전극(155e)은 동일한 데이터금속에 의해 형성된 이후 패턴되어 분리된다. 데이터금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.
도 21에 도시된 바와 같이, 기판(150a) 상에 형성된 제1드레인전극(155a), 제1소오스전극(155b), 데이터전극(155c), 제2드레인전극(155d) 및 제2소오스전극(155e)을 덮도록 제2절연막(156)을 형성한다. 제2절연막(156)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx) 등으로 형성될 수 있다.
제2절연막(156)은 보호막으로 사용될 수 있다. 제2절연막(156)에는 G패드부에 위치하는 제2게이트전극(151b)을 노출하는 제1콘택홀(CH1)과 D대프부에 위치하는 데이터전극(155c)을 노출하는 제2콘택홀(CH2)을 갖는다.
도 22에 도시된 바와 같이, 기판(150a) 상에 정의된 투과부에 위치하도록 제2절연막(156) 상에 공통전극(157a)을 형성한다. 그리고 기판(150a) 상에 정의된 G패드부에 위치하도록 제2절연막(156) 상에 G패드전극(157b)을 형성한다. 그리고 기판(150a) 상에 정의된 D패드부에 위치하도록 제2절연막(156) 상에 D패드전극(157c)을 형성한다. 그리고 기판(150a) 상에 정의된 더블 게이트 TFT에 위치하도록 제2절연막(156) 상에 보상 게이트전극(157d)을 형성한다.
공통전극(157a), G패드전극(157b), D패드전극(157c) 및 보상 게이트전극(157d)은 동일한 투명산화물금속에 의해 형성된 이후 패턴되어 분리된다. 투명산화물금속은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)나 그라핀(graphene) 등으로 선택될 수 있다.
공통전극(157a)은 기판(150a) 상에 형성된 공통전압라인(미도시)에 연결된다. G패드전극(157b)은 기판(150a) 상에 형성된 스캔라인에 연결된다. D패드전극(157c)은 기판(150a) 상에 형성된 데이터라인에 연결된다. 보상 게이트전극(157d)은 보상전압을 전달하는 라인에 연결된다. 제1실시예에 따르면 보상 게이트전극(157d)은 기판(150a) 상에 형성된 제어라인(미도시)에 연결된다. 제2실시예에 따르면 보상 게이트전극(157d)은 기판(150a) 상에 형성된 제1저전위전원라인(미도시)에 연결된다.
위와 같이 제2반도체층(153b)을 기준으로 제3게이트전극(151c)과 보상 게이트전극(157d)을 구분하여 형성하면, 채널을 활성화하기 위해 신호 또는 전압이 공급되는 게이트전극과, 문턱전압을 회복하기 위해 보상전압이 공급되는 보상 게이트전극을 포함하는 트랜지스터를 형성할 수 있다.
한편, 위의 설명에서는 공정의 편의(공정 및 추가 마스크 생략을 위해)를 위해 투명산화물금속으로 보상 게이트전극(157d)을 형성한 것을 일례로 하였으나, 본 발명은 이에 한정되지 않고 금속으로 형성될 수 있음은 물론이다. 또한, 위의 설명에서는 바탐 게이트형 트랜지스터를 일례로 설명하였으나 탑 게이트형으로 형성될 수도 있고 이에 따라 보상 게이트전극(157d)의 위치가 변경될 수 있음은 물론이다. 또한, 위의 설명에서는 트랜지스터를 스태거드 형으로 형성한 것을 일례로 설명하였으나 코플라나 형 등과 같이 다양한 형태로 형성될 수 있음은 물론이다.
이상 본 발명의 제3실시예는 트랜지스터에 보상 게이트전극을 형성하고 보상 게이트전극을 이용하여 스캔구동부의 온도, 환경 및 구동시간 등에 의한 구동 불량을 개선 또는 방지할 수 있는 효과가 있다.
이상 본 발명은 내장형 스캔구동부는 회로 구성시 박막 트랜지스터의 문턱전압의 변화를 일으키는 온도, 바이어스 전압, 스트레스 시간 등과 같은 열화 요인으로부터 신뢰성을 확보할 수 있는 스캔구동부 및 이를 이용한 표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상공급부 120: 타이밍제어부
130: 스캔구동부 140: 데이터구동부
150: 표시패널 SR1, SR2: 시프트 레지스터부들
INV1, INV2: 인버터부들 T1 ~ T18: 제T1 내지 제T18트랜지스터
Vcontrol: 제어라인 170: 온도 센서
180: 구동시간 감지센서 190: 보상전압출력부

Claims (10)

  1. 표시패널; 및
    상기 표시패널의 비표시영역 상에 형성된 트랜지스터들을 포함하는 스캔구동부를 포함하되,
    상기 스캔구동부는
    적어도 하나의 트랜지스터에 포함된 보상 게이트전극을 통해 보상전압이 공급되고,
    상기 적어도 하나의 트랜지스터는
    반도체층을 기준으로 상하로 구분된 게이트전극과 상기 보상 게이트전극을 포함하는 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 적어도 하나의 트랜지스터는
    채널을 활성화하기 위해 신호 또는 전압이 공급되는 게이트전극과,
    문턱전압을 회복하기 위해 상기 보상전압이 공급되는 상기 보상 게이트전극을 포함하는 표시장치.
  4. 제1항에 있어서,
    상기 게이트전극과 상기 보상 게이트전극에는 서로 상이한 레벨의 신호 또는 전압이 공급되는 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서,
    상기 보상 게이트전극은
    장시간 동안 턴온 구동을 하는 트랜지스터에 포함되는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서,
    상기 보상 게이트전극은
    QB 노드의 전위에 대응하여 동작하는 트랜지스터에 포함되는 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서,
    상기 보상 게이트전극은
    상기 보상전압이 전달되는 보상라인에 연결된 것을 특징으로 하는 표시장치.
  8. 제1항에 있어서,
    상기 보상 게이트전극은
    상기 스캔구동부에 저전위전원을 전달하는 제2저전위전원라인보다 더 낮은 전위를 전달하는 제1저전위전원라인에 연결된 것을 특징으로 하는 표시장치.
  9. 제1항에 있어서,
    상기 보상전압은
    상기 보상 게이트전극을 갖는 트랜지스터에 가해지는 온도, 바이어스 전압 및 스트레스 시간 중 적어도 하나에 대응하여 가변하는 것을 특징으로 하는 표시장치.
  10. 제1항에 있어서,
    상기 보상전압은
    네거티브 전압인 것을 특징으로 하는 표시장치.
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