KR102514723B1 - 표시장치 - Google Patents

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Abstract

본 발명의 표시장치는 화소 어레이, 쉬프트레지스터 및 게이트 로우전압 제어부를 포함한다. 화소 어레이에는 데이터라인들과 게이트라인들이 정의되고, 화소들이 매트릭스 형태로 배치된다. 쉬프트레지스터는 종속적으로 연결되는 스테이지를 포함하며, 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트펄스를 게이트라인들에 순차적으로 공급한다. 게이트 로우전압 제어부는 스테이지의 누설 전류가 일정 수준 이상일 경우에 게이트 로우전압을 낮춘다. 제n 스테이지는 풀업 트랜지스터, 풀다운 트랜지스터, 스타트 제어부 및 QB 노드 방전제어부를 포함한다. 풀업 트랜지스터는 Q노드의 전압에 응답하여 출력단을 충전시켜서, 제n 게이트펄스를 출력한다. 풀다운 트랜지스터는 QB 노드의 전압에 응답하여 출력단을 게이트 로우전압으로 방전시킨다. 스타트 제어부는 스타트펄스 또는 상기 제n 게이트펄스 이외의 게이트펄스에 응답하여 Q 노드를 프리챠징한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동부는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
표시장치에서 스캔신호인 게이트펄스를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 게이트펄스를 출력한다.
쉬프트레지스터에 포함되는 박막트랜지스터는 시간이 지나면서 트랜지스터 특성 곡선이 네거티브 쉬프트(Negative Shift)되어 누설전류가 증가한다. 특정 박막트랜지스터의 누설전류가 증가하면 원하지 않는 기간 동안에 트랜지스터들이 동작하게 되어서 트랜지스터의 스트레스(stress)가 심해지고 발열이 증가하는 문제점이 있다.
상술한 문제점을 해결하기 위해서 본 발명은 쉬프트레지스터에 속하는 트랜지스터의 누설전류로 인한 문제점을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로 본 발명의 표시장치는 화소 어레이, 쉬프트레지스터 및 게이트 로우전압 제어부를 포함한다. 화소 어레이에는 데이터라인들과 게이트라인들이 정의되고, 화소들이 매트릭스 형태로 배치된다. 쉬프트레지스터는 종속적으로 연결되는 스테이지를 포함하며, 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트펄스를 게이트라인들에 순차적으로 공급한다. 게이트 로우전압 제어부는 스테이지의 누설 전류가 일정 수준 이상일 경우에 게이트 로우전압을 낮춘다. 제n 스테이지는 풀업 트랜지스터, 풀다운 트랜지스터, 스타트 제어부 및 QB 노드 방전제어부를 포함한다. 풀업 트랜지스터는 Q노드의 전압에 응답하여 출력단을 충전시켜서, 제n 게이트펄스를 출력한다. 풀다운 트랜지스터는 QB 노드의 전압에 응답하여 출력단을 게이트 로우전압으로 방전시킨다. 스타트 제어부는 스타트펄스 또는 상기 제n 게이트펄스 이외의 게이트펄스에 응답하여 Q 노드를 프리챠징한다.
본 발명은 스테이지의 누설전류량에 따라 게이트펄스의 게이트 로우전압의 전압레벨을 낮춘다. 그로 인해서 게이트펄스를 캐리신호로 입력받는 스타트 제어부의 게이트전극의 전압레벨이 낮아져서 스타트 제어부의 누설전류를 줄일 수 있다. 스타트 제어부의 누설전류량이 줄어들면 Q 노드가 원치 않는 기간에 프리챠징되는 것을 방지할 수 있고, 그 결과 Q 노드의 프리챠징으로 인해서 장시간 트랜지스터들이 동작하여 발열문제가 발생하는 것을 개선할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 제1 실시 예에 의한 쉬프트레지스터를 나타내는 도면이다.
도 3은 제1 실시 예에 의한 스테이지를 나타내는 도면이다.
도 4는 쉬프트레지스터의 입력 및 출력을 나타내는 타이밍도이다.
도 5는 본 발명에 의한 게이트 로우전압 제어부의 동작을 나타내는 순서도이다.
도 6은 본 발명에 의한 게이트 로우전압 제어부의 구성을 나타내는 블록도이다.
도 7은 트랜지스터 특성 곡선의 쉬프트로 인한 누설전류량의 증가를 설명하는 도면이다.
도 8은 제2 실시 예에 의한 쉬프트레지스터를 나태는 도면이다.
도 9는 제2 실시 예에 의한 스테이지를 나타내는 도면이다.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 스캔 구동부(130,150) 등을 구비한다.
표시패널(100)은 데이터라인(DL) 및 게이트라인(GL)이 정의되고 화소들이 배치되는 화소 어레이(100A), 화소 어레이(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등을 이용할 수 있다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 스캔구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 생성한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
스캔 타이밍 제어신호는 스타트펄스(VST) 및 게이트클럭(CLK) 등을 포함한다. 스타트펄스(VST)는 쉬프트레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트클럭(CLK)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 쉬프트레지스터(130)에 입력된다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다.
스캔 구동부(130,150)는 레벨 시프터(150) 및 쉬프트레지스터부(130)를 포함한다. 쉬프트레지스터부(130)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.
레벨 시프터(150)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(150)는 타이밍 콘트롤러(110)의 제어에 의해서 클럭신호들(CLK) 및 스타트신호(VST)를 레벨 쉬프팅한 후 쉬프트레지스터부(130)에 공급한다.
쉬프트레지스터부(130)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에서 다수의 박막 트랜지스터(이하 TFT) 조합으로 형성된다. 쉬프트레지스터부(130)는 클럭신호(CLK)들 및 스타트펄스(VST)에 대응하여 게이트펄스를 출력한다.
게이트 로우전압 제어부(200)는 누설전류량에 따라 게이트 로우전압(VGL_M)을 조절한다. 그 결과 쉬프트레지스터(130)에 포함되는 트랜지스터들이 누설전류에 의해서 열화가 가속되는 것을 개선할 수 있다.
도 2는 제1 실시 예에 의한 쉬프트레지스터의 스테이지를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명에 의한 쉬프트레지스터(130)는 제1 내지 제n 스테이지(ST1~STn, n은 2 이상의 자연수)를 구비한다. 도 2는 제[n-3] 스테이지(STG[n-3]) 및 제n 스테이지(STGn)를 도시하고 있다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 1<k<n 인 자연수) 스테이지(STk)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제k-1 스테이지(ST(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(STk)을 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제n 스테이지 중 어느 하나를 지시한다.
쉬프트레지스터(130)의 각 스테이지(STG)는 게이트펄스(Gout[1]~Gout[n])를 순차적으로 출력한다. 예컨대, 제[n-3] 스테이지(STG[n-3])는 제[n-3] 게이트펄스(Gout[n-3])를 출력하고, 제n 스테이지(STGn)는 제n 게이트펄스(Gout[n])를 출력한다. 이를 위하여, 각 스테이지(STG)는 순차적으로 지연되는 게이트클럭(CLK)들 중에서 한 개의 게이트클럭을 입력받는다. 게이트클럭들은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 6 상 이상으로 구현될 수 있다. 제[n-3]게이트펄스(Gout[n-3])는 제[n-3]게이트라인에 인가됨과 동시에, 제n 스테이지로 전달되는 캐리신호 역할을 겸한다. 도 2는 제n 스테이지(STGn)에 입력되는 캐리신호가 제[n-3]게이트펄스(Gout[n-3])인 것을 도시하고 있지만, 캐리신호는 이에 한정되지 않는다.
도 3은 도 2에 도시된 스테이지의 구성을 나타내는 도면이고, 도 4는 도 3에 도시된 스테이지에 입력되는 구동신호의 타이밍과 출력신호를 나타내는 도면이다.
도 1 내지 도 4을 참조하면, 쉬프트레지스터(130)의 스테이지(STG)는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd) 및 노드 제어회로(NCON)를 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드에 연결되는 게이트전극, 게이트클럭(CLK) 입력단에 연결되는 드레인전극 및 출력단(Nout)에 연결되는 소스전극을 포함한다.
풀다운 트랜지스터(Tpd)는 QB 노드에 연결되는 게이트전극, 출력단(Nout)에 연결되는 드레인전극 및 게이트 로우전압(VGL_M) 입력단에 연결되는 소스전극을 포함한다.
노드 제어회로(NCON)는 Q 노드와 QB 노드의 전압을 제어하기 위한 것으로, 스타트 제어부(T1), Q 노드 방전제어부(T6), QB 노드 방전제어부(T5) 및 QB 노드 충전제어부(T2,T3,T4)를 포함한다.
스타트 제어부(T1)는 스타트펄스(VST) 입력단 또는 제[n-3] 게이트펄스(Gout[n-3]) 입력단에 연결되는 게이트전극, 고전위전압(VDD) 입력단에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다.
QB 노드 방전제어부(T5)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극으로 이루어진다.
Q 노드 방전제어부(T6)는 후단신호(NEXT) 입력단에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극으로 이루어진다.
QB 노드 충전제어부(T2,T3,T4)는 제2 내지 제4 트랜지스터(T2,T3,T4)를 포함한다. 제2 트랜지스터(T2)는 게이트전극과 드레인전극이 고전위전압 입력단에 연결된다. 제3 트랜지스터(T3)는 Q 노드에 연결되는 게이트전극, 제2 트랜지스터(T2)의 소스전극에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극으로 이루어진다. 제4 트랜지스터(T4)는 제3 트랜지스터(T3)의 드레인전극에 연결되는 게이트전극, 제2 트랜지스터(T2)의 드레인전극에 연결되는 드레인전극 및 QB 노드에 연결되는 소스전극으로 이루어진다.
스타트 제어부(T1)는 스타트펄스(VST) 또는 제[n-3] 게이트펄스(Gout[n-3])에 응답하여 Q 노드를 Q 노드를 프리 챠징(pre-charging)한다.
Q 노드가 프리 챠징된 상태에서 게이트클럭(CLK)이 풀업 트랜지스터(Tpu)의 드레인전극에 입력되면, Q 노드는 풀업 트랜지스터(Tpu)의 드레인전극의 전압 상승에 따라 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지면서 풀업 트랜지스터(Tpu)는 턴-온된다. 결국 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 이용하여 출력단(Nout)을 충전시킨다. 출력단(Nout)은 게이트라인(GL)과 연결되고, 게이트라인(GL)에는 출력단(Nout)으로부터 게이트펄스(Gout)가 인가된다.
게이트클럭(CLK)이 로우레벨로 반전된 이후에 Q 노드 방전제어부(T6)의 게이트전극은 후단신호(NEXT)를 입력받는다. Q 노드 방전제어부(T6)는 후단신호(NEXT)에 응답하여 턴-온되고, 그 결과 Q 노드의 전압을 저전위전압(VGL)으로 방전시킨다.
도 4에서, “t0~t2”기간 동안에는 Q 노드가 하이레벨로 유지되기 때문에 QB노드 방전제어부(T5)는 턴-온 되고, 그 결과 풀다운 트랜지스터(Tpd)의 게이트전극은 게이트 로우전압(VGL_M)으로 유지된다. 즉, QB 노드 방전제어부(T5)는 Q 노드가 하이레벨일 경우에 풀다운 트랜지스터(Tpd)의 동작을 억제한다.
도 4에서 보는 것처럼, 정상적인 구동상태에서 Q 노드의 전압은 스타트펄스(VST)가 입력되는 “t0~t1”기간과 게이트클럭(CLK)이 입력되는 “t1_t2”기간 이외에는 저전위전압으로 유지되고, QB 노드 방전제어부(T5)는 동작하지 않는다.
제1 실시 예에 의한 QB 노드 방전제어부(T5)는 소스전극이 게이트 로우전압(VGL_M)에 연결되고, 게이트 로우전압(VGL_M)은 스테이지(STG)의 누설전류량에 따라 가변된다. 게이트 로우전압(VGL_M)은 게이트 로우전압 제어부(200)에 의해서 조절되어서 QB 노드 방전제어부(T5)의 오동작을 방지한다.
이하, 게이트 로우전압 제어부(200)의 동작을 도 5 및 도 6을 참조하여 살펴보면 다음과 같다.
도 5는 본 발명에 의한 게이트 로우전압 제어부의 동작을 나타내는 순서도이고, 도 6은 게이트 로우전압 제어부의 구성을 나타내는 블록도이다.
도 1 내지 도 6을 참조하면, 게이트 로우전압 제어부(200)는 스테이지(STG)의 누설전류를 센싱한다. 특히, 게이트 로우전압 제어부(200)의 전류 측정부(210)는 스타트 제어부(T1)의 누설전류를 측정할 수 있다. 스타트 제어부(T1)의 누설전류는 저전위전압(VGL)의 입력라인 전류량을 바탕으로 측정될 수 있다.(S501)
게이트 로우전압 제어부(200)의 비교부(220)는 저전위전압(VGL)의 입력라인 전류량이 미리 설정된 기준값 이상에 도달한지를 판단한다. 저전위전압(VGL)의 전류량은 스타트 제어부(T1)의 누설전류량에 비례하기 때문에, 저전위전압(VGL)의 전류량을 바탕으로 스타트 제어부(T1)의 누설전류량을 추정할 수 있다.(S503)
게이트 로우전압 제어부(200)는 전류량이 기준값 이하일 경우에 게이트 로우전압(VGL_M)을 유지하여 스테이지(STG)에 출력한다.(S505, S507)
반면에 게이트 로우전압 제어부(200)의 전압 조절부(230)는 전류량이 기준값 이상일 경우에 게이트 로우전압(VGL_M)을 조절한다. 초기 게이트 로우전압(VGL_M)의 전압레벨은 저전위전압(VGL)과 동일하게 설정될 수 있다.
스타트 제어부(T1)는 열화 또는 스트레스(stress)에 의해서 트랜지스터 특성 곡선이 네거티브 쉬프트(negative shift)될 수 있다. 도 7에서 보는 바와 같이, 트랜지스터의 특성 곡선이 제2 그래프(②)에서 제1 그래프(①)로 네거티브 쉬프트되면 저전위전압(VGL)에서의 누설전류량은 “I1”에서 “I2”로 늘어난다.
스타트 제어부(T1)의 누설전류량이 증가하면 “t0~t2”기간 이외에도 QB 노드 방전제어부(T5)가 턴-온될 수 있다. 이에 따라 제4 트랜지스터(T4) 및 QB 노드 방전제어부(T5)를 거쳐서 저전위전압(VGL) 입력단까지의 전류패스가 형성된다. 이러한 전류패스는 “t0~t3” 기간을 제외한 1프레임의 대부분의 구간 동안에 형성되기 때문에, 제4 트랜지스터(T4) 및 QB 노드 방전제어부(T5)는 긴 시간동안 발열 문제가 발생한다.
게이트 로우전압 제어부(200)는 저전위전압(VGL)의 입력라인 전류량이 기준값 이상일 경우에는 게이트 로우전압(VGL_M)의 전압레벨을 낮춘다. 게이트 로우전압(VGL_M)은 게이트펄스(Gout)의 로우레벨 전압값이고, 게이트펄스(Gout)는 후단 스테이지(STG)에 입력되는 캐리신호를 겸한다. 즉, 게이트 로우전압(VGL_M)의 전압레벨이 낮아지면, 후단 스테이지(STG)의 스타트 제어부(T1)에 입력되는 캐리신호의 로우레벨전압도 낮아진다. 스타트 제어부(T1)는 Q 노드를 프리 챠징하는 구간을 제외하고는 더 낮아진 전압을 입력받기 때문에, 스타트 제어부(T1)의 Vgs의 전압레벨은 더 낮아진다. 그 결과 프리 챠징 구간을 제외한 기간 동안에서 스타트 제어부(T1)의 누설전류는 감소하고, Q 노드가 원하지 않게 충전되는 현상이 개선된다.
게이트 로우전압 제어부(200)는 저전위전압(VGL)의 입력라인에서 측정한 전류값의 변화량에 비례하여 게이트 로우전압(VGL_M)의 전압레벨을 낮출 수 있다. 저전위전압(VGL)의 입력라인 전류량은 스타트 제어부(T1)의 트랜지스터 특성 곡선의 네거티브 쉬프트 된 정도에 비례한다. 저전위전압()의 입력라인 전류량과 게이트 로우전압()의 조절량은 미리 계산된 결과를 바탕으로 룩업테이블로 저장될 수 있다.(S509, S011)
도 8은 제2 실시 예에 의한 쉬프트레지스터를 나타내는 도면이고, 도 9는 도 8에 도시된 쉬프트레지스터의 스테이지를 나타내는 도면이다. 이하, 제2 실시 예에 대한 설명에서 전술한 실시 예와 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.
도 8 및 도 9를 참조하면, 본 발명에 의한 쉬프트레지스터(130)는 제1 내지 제n 스테이지(ST1~STn, n은 2 이상의 자연수)를 구비한다. 도 2는 제[n-3] 스테이지(STG[n-3]) 및 제n 스테이지(STGn)를 도시하고 있다.
쉬프트레지스터(130)의 각 스테이지(STG)는 게이트펄스(Gout[1]~Gout[n])를 순차적으로 출력한다. 예컨대, 제[n-3] 스테이지(STG[n-3])는 제[n-3] 게이트펄스(Gout[n-3])를 출력하고, 제n 스테이지(STGn)는 제n 게이트펄스(Gout[n])를 출력한다.
쉬프트레지스터(130)의 스테이지(STG)는 제1 및 제2 풀업 트랜지스터(Tpu1, Tpu2), 제1 및 제2 풀다운 프랜지스터(Tpd1, Tpd2) 및 노드 제어회로(NCON)를 포함한다.
제1 풀업 트랜지스터(Tpu1)는 Q 노드에 연결되는 게이트전극, 게이트클럭(CLK) 입력단에 연결되는 드레인전극 및 제1 출력단(Nout)에 연결되는 소스전극을 포함한다. 제1 풀업 트랜지스터(Tpu1)는 Q 노드에 연결되는 게이트전극, 게이트클럭(CLK) 입력단에 연결되는 드레인전극 및 제2 출력단(Nout2)에 연결되는 소스전극을 포함한다.
제1 풀다운 트랜지스터(Tpd1)는 QB 노드에 연결되는 게이트전극, 제1 출력단(Nout1)에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극을 포함한다. 제2 풀다운 트랜지스터(Tpd2)는 QB 노드에 연결되는 게이트전극, 제2 출력단(Nout2)에 연결되는 드레인전극 및 게이트 로우전압(VGL_M) 입력단에 연결되는 소스전극을 포함한다.
노드 제어회로(NCON)는 Q 노드와 QB 노드의 전압을 제어하기 위한 것으로, 스타트 제어부(T1), QB 노드 방전제어부(T5), Q 노드 방전제어부(T6) 및 QB 노드 충전제어부(T2,T3,T4)를 포함한다.
스타트 제어부(T1)는 스타트펄스(VST) 입력단 또는 제[n-3] 게이트펄스(Gout[n-3]) 입력단에 연결되는 게이트전극, 고전위전압(VDD) 입력단에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다.
QB 노드 방전제어부(T5)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극으로 이루어진다.
Q 노드 방전제어부(T6)는 후단신호(NEXT) 입력단에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극으로 이루어진다.
QB 노드 충전 제어부(T2,T3,T4)는 제2 내지 제4 트랜지스터를 포함한다. 제2 트랜지스터(T2)는 게이트전극과 드레인전극이 고전위전압 입력단에 연결된다. 제3 트랜지스터(T3)는 Q 노드에 연결되는 게이트전극, 제2 트랜지스터(T2)의 소스전극에 연결되는 드레인전극 및 저전위전압(VGL) 입력단에 연결되는 소스전극으로 이루어진다. 제4 트랜지스터(T4)는 제3 트랜지스터(T3)의 드레인전극에 연결되는 게이트전극, 제2 트랜지스터(T2)의 드레인전극에 연결되는 드레인전극 및 QB 노드에 연결되는 소스전극으로 이루어진다.
도 8 및 도 9에 도시된 제2 실시 예의 스테이지에 입력되는 구동신호는 제1 실시 예와 마찬가지로 도 4에 도시된 구동신호와 동일할 수 있다.
제2 실시 예의 스테이지의 제1 출력단(Nout1)은 게이트라인(GL)과 연결되고, 제2 출력단(Nout2)은 후단 스테이지의 스타트 제어부(T1)에 캐리신호로 입력된다. 도 8은 제[n-3] 스테이지(STG[n-3])의 캐리신호가 제n 스테이지로 입력되는 실시 예를 도시하고 있지만, 캐리신호가 입력되는 스테이지는 이에 한정되지 않는다.
제2 실시 예에 의한 쉬프트레지스터는 캐리신호와 게이트펄스를 출력하는 출력단을 분리한다. 그리고, 쉬프트레지스터의 누설전류량에 따라 후단 스테이지의 캐리신호로 입력되는 제2 출력단의 게이트로우전압(VGL_M)을 조절한다. 그 결과 제2 실시 예에 의한 쉬프트레지스터 역시 누설전류에 의해서 트랜지스터들의 열화가 심해지는 것을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 150: 게이트 구동부
200: 게이트 로우전압 제어부

Claims (8)

  1. 데이터라인들과 게이트라인들이 정의되고, 화소들이 매트릭스 형태로 배치되는 화소 어레이;
    종속적으로 연결되는 스테이지를 포함하며, 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 쉬프트레지스터; 및
    상기 스테이지의 누설 전류가 일정 수준 이상일 경우에 상기 게이트 로우전압을 낮추는 게이트 로우전압 제어부를 구비하고,
    제n(n은 자연수) 스테이지는
    Q노드의 전압에 응답하여 출력단을 충전시켜서, 제n 게이트펄스를 출력하는 풀업 트랜지스터;
    QB 노드의 전압에 응답하여 상기 출력단을 상기 게이트 로우전압으로 방전시키는 풀다운 트랜지스터;
    스타트펄스 또는 상기 제n 게이트펄스 이외의 게이트펄스에 응답하여 상기 Q 노드를 프리챠징하는 스타트 제어부를 포함하고,
    상기 게이트 로우전압 제어부는
    저전위전압의 입력라인의 전류값이 미리 설정된 기준값 이상일 경우에 상기 게이트 로우전압을 낮추는 표시장치.
  2. 제 1 항에 있어서,
    상기 제n 스테이지는
    상기 Q 노드에 연결되는 게이트전극, 상기 QB 노드에 연결되는 드레인전극 및 상기 저전위전압의 입력라인에 연결되는 소스전극으로 이루어지는 QB 노드 방전 제어부를 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제n 스테이지는
    후단신호 입력단에 연결되는 게이트전극, 상기 Q 노드에 연결되는 드레인전극 및 저전위전압 입력단에 연결되는 소스전극으로 이루어지는 Q 노드 방전제어부를 더 포함하는 표시장치.
  4. 제 3항에 있어서,
    상기 제n 스테이지는
    게이트전극과 드레인전극이 고전위전압 입력단에 연결되는 제2 트랜지스터;
    상기 Q 노드에 게이트전극이 연결되고, 상기 제2 트랜지스터의 소스전극에 연결되는 드레인전극 및 상기 저전위전압 입력단에 연결되는 소스전극으로 이루어지는 제3 트랜지스터; 및
    상기 제3 트랜지스터의 드레인전극에 연결되는 게이트전극, 상기 제2 트랜지스터의 드레인전극에 연결되는 드레인전극 및 상기 QB 노드에 연결되는 소스전극으로 이루어지는 제4 트랜지스터로 이루어지는 QB 충전 제어부를 더 포함하고,
    상기 QB 충전 제어부는 상기 Q 노드가 충전되지 않는 기간 동안 상기 QB 노드를 충전하는 표시장치.
  5. 제 1 항에 있어서,
    상기 풀업 트랜지스터는 게이트클럭 입력단 및 상기 출력단에 연결되고,
    상기 풀다운 트랜지스터는 상기 출력단 및 게이트 로우전압 입력단에 연결되며,
    상기 출력단에서 출력하는 게이트펄스는 후단 스테이지 중에서 어느 하나의 스테이지의 상기 스타트 제어부의 게이트전극에 입력되는 표시장치.
  6. 제 2 항에 있어서,
    상기 게이트 로우전압의 초기 전압은 상기 저전위전압과 동일하게 설정되는 표시장치.
  7. 데이터라인들과 게이트라인들이 정의되고, 화소들이 매트릭스 형태로 배치되는 화소 어레이;
    종속적으로 연결되는 스테이지를 포함하며, 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 쉬프트레지스터; 및
    상기 스테이지의 누설 전류가 일정 수준 이상일 경우에 상기 게이트 로우전압을 낮추는 게이트 로우전압 제어부를 구비하고,
    제n(n은 자연수) 스테이지는
    Q노드의 전압에 응답하여 제1 출력단을 충전시켜서, 제n 게이트펄스를 출력하는 제1 풀업 트랜지스터;
    QB 노드의 전압에 응답하여 상기 제1 출력단을 저전위전압으로 방전시키는 제1 풀다운 트랜지스터;
    상기 Q노드의 전압에 응답하여 제2 출력단을 충전시켜서, 제n 캐리신호를 출력하는 제2 풀업 트랜지스터;
    상기 QB 노드의 전압에 응답하여 상기 제2 출력단을 상기 게이트 로우전압으로 방전시키는 제2 풀다운 트랜지스터;
    스타트펄스 또는 상기 제n 캐리신호 이외의 캐리신호에 응답하여 상기 Q 노드를 프리챠징하는 스타트 제어부를 포함하고,
    상기 게이트 로우전압 제어부는
    상기 저전위전압의 입력라인에서의 전류값이 미리 설정된 기준값 이상일 경우에 상기 게이트 로우전압을 낮추는 표시장치.
  8. 삭제
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