KR102219516B1 - 표시 기판 - Google Patents

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Abstract

표시 기판은 복수의 신호 라인들 및 복수의 화소들이 배열된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판, 상기 주변 영역에 배치되고 전기 신호가 인가되는 복수의 패드들, 상기 패드들과 상기 신호 라인들을 연결하는 복수의 팬아웃 라인들 및 상기 복수의 팬아웃 라인들과 교차하는 분산 라인 및 상기 복수의 팬아웃 라인들 각각에 연결된 복수의 정전기 방지 회로들을 포함하고, 인접한 팬아웃 라인들에 연결된 정전기 방지 회로들은 공통 콘택부를 통해 상기 분산 라인과 연결되는 정전기 분산부를 포함한다.

Description

표시 기판{DISPLAY SUBSTRATE}
본 발명은 표시 기판에 관한 것으로, 보다 상세하게는 고해상도 패널의 표시 기판에 관한 것이다.
일반적으로 액정 표시 패널은 어레이 기판, 어레이 기판과 마주하는 상부 기판, 및 어레이 기판과 상부 기판과의 사이에 개재된 액정층으로 이루어진다. 어레이 기판은 복수의 라인들과 상기 라인들에 연결된 복수의 트랜지스터들이 형성된 표시 영역과, 상기 라인들에 전기신호를 인가하는 신호 패드들이 형성된 주변 영역을 포함한다.
상기 어레이 기판이 완성되면, 상기 배선들의 결함 여부를 검사하는 어레이 검사 공정을 수행한다. 상기 어레이 검사 공정을 위해 상기 어레이 기판의 상기 신호 패드들과 전기적으로 연결된 어레이 검사 패드들에 검사 신호를 인가하여 상기 라인들의 결함 여부를 검사한다.
상기 어레이 검사 공정시 또는 상기 액정 표시 패널 구동시 상기 어레이 검사 패드 및 상기 신호 패드들을 통해 정전기가 유입되어 상기 어레이 기판의 상기 라인들 및 상기 트랜지스터들이 손상되는 문제가 발생된다. 따라서, 상기 정전기는 제품의 수율 감소 및 제품 불량의 발생 요인이 된다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 고해상도의 패널에서 정전기 분산을 위한 회로의 형성 공간을 확보할 수 있는 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 복수의 신호 라인들 및 복수의 화소들이 배열된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판, 상기 주변 영역에 배치되고 전기 신호가 인가되는 복수의 패드들, 상기 패드들과 상기 신호 라인들을 연결하는 복수의 팬아웃 라인들 및 상기 복수의 팬아웃 라인들과 교차하는 분산 라인 및 상기 복수의 팬아웃 라인들 각각에 연결된 복수의 정전기 방지 회로들을 포함하고, 인접한 팬아웃 라인들에 연결된 정전기 방지 회로들은 공통 콘택부를 통해 상기 분산 라인과 연결되는 정전기 분산부를 포함한다.
일 실시예에서, 각 정전기 방지 회로는 정전기 다이오드를 포함하고, 인접한 팬아웃 라인들에 연결된 정전기 다이오드들은 상기 인접한 팬아웃 라인들 사이에 배치되고, 제1 분산 라인과 중첩하는 상기 공통 콘택부를 통해 상기 제1 분산 라인과 연결될 수 있다.
일 실시예에서, 제1 팬아웃 라인에 연결된 제1 정전기 다이오드는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 팬아웃 라인에 연결된 제1 게이트 전극 및 제1 소스 전극과 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 분산 라인에 연결된 제2 게이트 전극과, 상기 제1 팬아웃 라인에 연결된 제2 소스 전극 및 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제2 드레인 전극을 포함할 수 있다.
일 실시예에서, 상기 제1 팬아웃 라인과 인접한 제2 팬아웃 라인에 연결된 제2 정전기 다이오드는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터는 상기 제2 팬아웃 라인에 연결된 제3 게이트 전극 및 제3 소스 전극과 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제3 드레인 전극을 포함하고, 상기 제4 트랜지스터는 상기 제1 분산 라인에 연결된 제4 게이트 전극과, 상기 제2 팬아웃 라인에 연결된 제4 소스 전극 및 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제4 드레인 전극을 포함할 수 있다.
일 실시예에서, 상기 제3 및 제4 트랜지스터들은 상기 공통 콘택부에 대해 상기 제1 및 제2 트랜지스터들과 대칭 구조를 가질 수 있다.
일 실시예에서, 상기 공통 콘택부는 상기 제1 내지 제4 트랜지스터들의 상기 제1 내지 제4 드레인 전극들이 콘택홀을 통해 상기 제1 분산 라인과 직접 연결될 수 있다.
일 실시예에서, 상기 공통 콘택부는 상기 제1 내지 제4 트랜지스터들의 상기 제1 내지 제4 드레인 전극들과 상기 제1 분산 라인이 콘택홀을 통해 브릿지 전극으로 연결될 수 있다.
일 실시예에서, 상기 복수의 팬아웃 라인들에 연결된 정전기 다이오드들은 상기 복수의 팬아웃 라인들과 교차하는 방향으로 연장된 적어도 하나의 정전기 다이오드 행으로 배열될 수 있다.
일 실시예에서, 상기 정전기 방지 회로는 팬아웃 라인과 연결된 정전기 커패시터를 더 포함하고, 인접한 팬아웃 라인들에 연결된 정전기 커패시터들은 상기 인접한 팬아웃 라인들 사이에 배치될 수 있다.
일 실시예에서, 상기 정전기 커패시터는 복수의 트랜지스터들을 포함하고,
상기 정전기 커패시터의 트랜지스터는 제2 분산 라인에 연결된 게이트 전극, 팬아웃 라인에 연결된 소스 전극 및 상기 정전기 커패시터의 다른 트랜지스터들과 연결된 드레인 전극을 포함할 수 있다.
일 실시예에서, 상기 복수의 팬아웃 라인들에 연결된 상기 정전기 커패시터들은 상기 복수의 팬아웃 라인들과 교차하는 방향으로 연장된 적어도 하나의 정전기 커패시터 행으로 배열될 수 있다.
일 실시예에서, 상기 정전기 커패시터는 상기 정전기 다이오드의 전단 및 후단 중 적어도 하나에 배치될 수 있다.
일 실시예에서, 각 화소는 데이터 라인 및 게이트 라인에 연결된 화소 트랜지스터 및 상기 화소 트랜지스터에 연결된 화소 전극을 포함하고, 상기 신호 라인들은 복수의 데이터 라인들일 수 있다.
일 실시예에서, 각 화소는 데이터 라인 및 게이트 라인에 연결된 화소 트랜지스터 및 상기 화소 트랜지스터에 연결된 화소 전극을 포함하고, 상기 신호 라인들은 복수의 게이트 라인들일 수 있다.
일 실시예에서, 각 팬아웃 라인과 상기 공통 콘택부 사이의 간격은 인접한 신호 라인들 사이의 화소 간격에 대응할 수 있다.
이러한 표시 기판 및 이의 제조 방법에 따르면, 인접한 적어도 두 개의 팬아웃 라인들에 연결된 복수의 정전기 다이오드들은 공통 콘택부를 통해 분산 라인과 공통으로 연결됨으로써 상기 정전기 다이오드들의 형성 공간을 줄일 수 있다. 따라서 화소 간격이 감소하는 고해상도 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 표시 기판의 확대도이다.
도 3은 도 2b의 정전기 분산부를 설명하기 위한 등가 회로도이다.
도 4는 도 2b의 정전기 분산부의 동작을 설명하기 위한 개념도이다.
도 5a 내지 도 5c는 도 2b의 I-I'선을 절단한 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 상기 표시 기판(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 복수의 주변 영역들을 포함한다. 제1 주변 영역(PA1)은 상기 표시 영역(DA)의 제1 측부에 대응하고 제2 주변 영역(PA2)은 상기 표시 영역(DA)의 제2 측부에 대응한다.
상기 표시 영역(DA)에는, 복수의 신호 라인들과 복수의 화소들(P)을 포함한다. 상기 복수의 신호 라인들은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)을 포함한다.
상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다.
상기 데이터 라인들(DL)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.
상기 화소들(P)은 상기 제1 방향(D1)으로 배열된 화소 행과 상기 제2 방향(D2)으로 배열된 화소 열을 포함하는 매트릭스 형태로 배열된다.
각 화소(P)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된 화소 트랜지스터(TRp)와 상기 화소 트랜지스터(TRp)에 연결된 화소 전극(PE)을 포함한다.
상기 제1 주변 영역(PA1)에는, 패드부(PDP), 팬아웃부(FOP) 및 정전기 분산부(ESP)가 배치된다.
상기 패드부(PDP)는 외부 장치의 복수의 범프들과 전기적으로 연결되는 복수의 패드들(PD)을 포함한다. 상기 패드들(PD)은 상기 외부 장치로부터 전기 신호를 수신하는 복수의 입력 패드들과 상기 외부 장치로부터 전기 신호를 출력하는 복수의 출력 패드들을 포함한다. 상기 패드들(PD)은 상기 제1 방향(D1)으로 배열된다.
상기 팬아웃부(FOP)는 상기 패드부(PDP)의 상기 출력 패드들과 상기 데이터 라인들(DL)을 연결하는 복수의 팬아웃 라인들(FL)을 포함한다.
상기 정전기 분산부(ESP)는 제조 공정시 및 구동시 발생할 수 있는 정전기를 분산시켜 상기 데이터 라인들(DL), 상기 게이트 라인들(GL) 및 상기 화소 트랜지스터들(TRp)의 손상을 막는다.
상기 정전기 분산부(ESP)는 상기 복수의 팬아웃 라인들(FL)에 연결된 복수의 정전기 방지 회로들을 포함한다. 각 정전기 방지 회로는 정전기 다이오드 및 정전기 커패시터를 포함한다.
상기 제2 주변 영역(PA2)에는, 게이트 구동 회로(GDC)가 배치된다. 상기 게이트 구동 회로(GDC)는 복수의 회로 트랜지스터들을 포함하고 상기 게이트 라인들(GL)에 복수의 게이트 신호들을 순차적으로 제공한다. 상기 회로 트랜지스터들은 상기 화소 트랜지스터와 동일한 제조 공정을 통해 상기 제2 주변 영역(PA2)에 직접 형성된다.
도 2a 및 도 2b는 도 1에 도시된 표시 기판의 확대도이다. 도 3은 도 2b의 정전기 분산부를 설명하기 위한 등가 회로도이다.
도 2a를 참조하면, 상기 정전기 분산부(ESP)는 상기 복수의 팬아웃 라인들과 교차하는 방향으로 배열된 적어도 2개의 정전기 다이오드 행(EDL1, EDL2)과, 적어도 2개의 정전기 커패시터 행(ECL1, ECL2)을 포함할 수 있다.
예컨대, 제1 정전기 다이오드 행(EDL1)은 제4k-3 및 제4k-2 팬아웃 라인들(FL4k-3, FL4k-2)에 연결된 정전기 다이오드들(ESD)을 포함하고, 제2 정전기 다이오드 행(EDL2)은 제4k-1 및 제4k 팬아웃 라인들(FL4k-1, FL4k)에 연결된 정전기 다이오드들(ESD)을 포함할 수 있다(k는 1, 2, 3,.. 자연수임). 상기 제2 정전기 다이오드 행(EDL2)은 상기 제1 정전기 다이오드 행(EDL1)과 인접하게 배열될 수 있다.
또한, 제1 정전기 커패시터 행(ECL1)은 상기 제4k-3 및 제4k-2 팬아웃 라인들(FL4k-3, FL4k-2)에 연결된 정전기 커패시터들(ESC)을 포함하고, 제2 정전기 커패시터 행(ECL2)은 제4k-1 및 제4k 팬아웃 라인들(FL4k-1, FL4k)에 연결된 정전기 커패시터들(ESC)을 포함할 수 있다(k는 1, 2, 3,.. 자연수임). 상기 제2 정전기 커패시터 행(ECL2)은 상기 제1 정전기 커패시터 행(ECL1)과 인접하게 배열될 수 있다.
또한, 정전기 커패시터 행은 정전기 다이오드 행과 인접한 상부 또는 하부에 적어도 하나 배치될 수 있다. 또는 상기 정전기 커패시터 행은 상기 정전기 다이오드 행과 인접한 상부 및 하부 모두에 적어도 하나 배치될 수 있다. 즉, 상기 정전기 커패시터는 상기 정전기 다이오드의 전단 및 후단 중 적어도 하나에 배치될 수 있다.
도 2b는 도 2에 도시된 제4k-1 및 제4k 팬아웃 라인들(FL4k-1, FL4k)에 연결된 정전기 방지 회로들에 대한 확대도이다.
도 2b 및 도 3을 참조하면, 상기 정전기 분산부(ESP)는 복수의 팬아웃 라인들과 교차하는 복수의 분산 라인들(BL1, BL2, BL3) 및 복수의 팬아웃 라인들(FL1, FL2)에 각각에 연결된 복수의 정전기 방지 회로들(ES1, ES2)을 포함한다. 각 정전기 방지 회로는 정전기 다이오드와 정전기 커패시터를 포함한다.
상기 분산 라인들(BL1, BL2, BL3)은 플로팅 상태이거나 소정의 DC 전압이 인가될 수 있다.
상기 정전기 방지 회로들(ES1, ES2) 각각은 적어도 하나의 정전기 다이오드와 적어도 하나의 정전기 커패시터를 포함한다.
구체적으로, 제1 정전기 방지 회로(ES1)는 제1 팬아웃 라인(FL1)과 연결된다. 상기 제1 정전기 방지 회로(ES1)는 제1 정전기 다이오드(ESD1) 및 제1 정전기 커패시터(ESC1)를 포함한다.
상기 제1 정전기 다이오드(ESD1)는 적어도 하나의 트랜지스터들(T11, T12)을 포함할 수 있다.
제1 트랜지스터(T11)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 제1 팬아웃 라인(FL1)과 연결되고 상기 제1 소스 전극(SE1)은 상기 제1 팬아웃 라인(FL1)과 연결되고 상기 제1 드레인 전극(DE1)은 공통 콘택부(CC)에 연결된다.
제2 트랜지스터(T12)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 제1 분산 라인(CL1)과 연결되고 상기 제2 소스 전극(SE2)은 상기 제1 팬아웃 라인(FL1)과 연결되고 상기 제2 드레인 전극(DE2)은 상기 공통 콘택부(CC)에 연결된다.
상기 제1 정전기 커패시터(ESC1)는 적어도 하나의 트랜지스터들(T13, T14)을 포함할 수 있다.
제3 트랜지스터(T13)는 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. 제4 트랜지스터(T14)는 제4 게이트 전극(GE4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 포함한다.
상기 제3 게이트 전극(GE3)은 제2 분산 라인(BL2)과 연결되고, 제3 소스 전극(SE3)은 상기 제1 팬아웃 라인(FL1)과 연결되고, 상기 제3 드레인 전극(DE3)은 상기 제4 드레인 전극(DE4)과 연결된다.
상기 제4 게이트 전극(GE4)은 제3 분산 라인(BL3)과 연결되고, 상기 제4 소스 전극(SE4)은 상기 제1 팬아웃 라인(FL1)과 연결되고, 상기 제4 드레인 전극(DE4)은 상기 제3 드레인 전극(DE3)과 연결된다.
제2 정전기 방지 회로(ES2)는 제2 팬아웃 라인(FL2)과 연결된다. 상기 제2 정전기 방지 회로(ES2)는 제2 정전기 다이오드(ESD2) 및 제2 정전기 커패시터(ESC2)를 포함한다.
상기 제2 정전기 다이오드(ESD2)는 적어도 하나의 트랜지스터들(T21, T22)을 포함할 수 있다. 상기 제2 정전기 다이오드(ESD2)는 상기 제1 정전기 다이오드(ESD)에 대해 백 투 백(Back To Back) 구조를 갖고, 상기 제1 정전기 다이오드(ESD1)와 상기 공통 콘택부(CC)에 대해 대칭 구조를 갖는다.
도 3에 도시된 바와 같이, 상기 제1 트랜지스터(T21)의 제1 게이트 전극은 상기 제2 팬아웃 라인(FL2)과 연결되고 상기 제1 트랜지스터(T21)의 상기 제1 소스 전극은 상기 제2 팬아웃 라인(FL2)과 연결되고 상기 제1 트랜지스터(T21)의 상기 제1 드레인 전극은 공통 콘택부(CC)에 연결된다.
상기 제2 트랜지스터(T21)의 제2 게이트 전극은 상기 제1 분산 라인(BL1)과 연결되고 상기 제2 트랜지스터(T21)의 제2 소스 전극은 상기 제2 팬아웃 라인(FL2)과 연결되고 상기 제2 트랜지스터(T21)의 제2 드레인 전극은 상기 공통 콘택부(CC)에 연결된다.
상기 제2 정전기 커패시터(ESC2)는 적어도 하나의 트랜지스터들(T23, T24)을 포함할 수 있다. 상기 제2 정전기 커패시터(ESC2)는 상기 제1 정전기 커패시터(ESC1)에 대해 백 투 백(Back To Back) 구조를 갖는다.
제3 트랜지스터(T23)는 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제4 트랜지스터(T24)는 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 포함한다.
상기 제3 트랜지스터(T23)의 제3 게이트 전극은 상기 제2 분산 라인(BL2)과 연결되고, 상기 제3 트랜지스터(T23)의 제3 소스 전극은 상기 제2 팬아웃 라인(FL2)과 연결되고, 상기 제3 트랜지스터(T23)의 제3 드레인 전극은 상기 제4 트랜지스터(T24)의 제4 드레인 전극과 연결된다.
상기 제4 트랜지스터(T24)의 제4 게이트 전극은 제3 분산 라인(BL3)과 연결되고, 상기 제4 트랜지스터(T24)의 제4 소스 전극은 상기 제2 팬아웃 라인(FL2)과 연결되고, 상기 제4 트랜지스터(T24)의 제4 드레인 전극은 상기 제3 트랜지스터(T23)의 제3 드레인 전극과 연결된다.
도시된 바와 같이, 상기 제1 팬아웃 라인(FL1)에 연결된 상기 제1 정전기 방지 회로(ES1)와 상기 제2 팬아웃 라인(FL2)에 연결된 상기 제2 정전기 방지 회로(ES2)는 상기 공통 콘택부(CC)를 통해 상기 제1 분산 라인(BL1)에 연결된다.
즉, 상기 제1 및 제2 정전기 다이오드들(ESD1, ESD2)이 공통 콘택부(CC)를 서로 공유함으로써 각 정전기 방지 회로의 형성 공간을 줄일 수 있다. 상기 정전기 방지 회로의 형성 공간은 표시 영역의 신호 라인들, 예컨데 데이터 라인들 사이의 화소 간격(PP)과 대응한다. 따라서 고해상도 구현시 화소 간격이 감소하여 상기 정전기 방지 회로의 집적 공간이 감소하는 문제점을 해결할 수 있다.
본 실시예에 따르면, 상기 화소 간격(PP)이 감소하는 고해상도의 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
도 4는 도 2b의 정전기 분산부의 동작을 설명하기 위한 개념도이다.
도 3 및 도 4를 참조하면, 표시 기판의 제조 공정에서 정전기가 제2 팬아웃 라인(FL2)에 유입되는 경우(S1), 상기 제2 팬아웃 라인(FL2)과 연결된 상기 제2 정전기 다이오드(ESD2)의 제1 트랜지스터(T21)에 정전기가 인가된다(S2). 상기 제2 정전기 다이오드(ESD2)의 제1 트랜지스터(T21)에 인가된 정전기는 상기 공통 콘택부(CC)를 통해 상기 제1 분산 라인(BL1)에 인가된다(S3). 상기 제1 분산 라인(BL1)에 인가된 정전기는 상기 제2 정전기 다이오드(ESD2)의 제1 트랜지스터(T21)의 하측에 배치된 상기 제2 정전기 다이오드(ESD2)의 제2 트랜지스터(T22)와 좌측에 배치된 상기 제1 정전기 다이오드(ESD1)의 제2 트랜지스터(T12)에 인가된다(S4).
상기 제2 정전기 다이오드(ESD2)의 제2 트랜지스터(T22)에 인가된 정전기는 상기 제2 정전기 커패시터(ESC2)에 인가된다. 상기 제2 정전기 커패시터(ESC2)에 인가된 정전기는 소멸된다(S5). 또한, 상기 제1 정전기 다이오드(ESD1)의 제2 트랜지스터(T12)에 인가된 정전기는 상기 제1 정전기 커패시터(ESC1)에 인가된다. 상기 제1 정전기 커패시터(ESC1)에 인가된 정전기는 소멸된다(S5).
이와 같이, 상기 표시 기판의 제조 공정 등에서 유입된 정전기는 상기 정전기 분산부를 통해서 소멸되므로 표시 기판의 데이터 라인, 게이트 라인 및 화소 트랜지스터가 정전기로부터 손상되는 것을 막을 수 있다.
도 5a 내지 도 5c는 도 2b의 I-I'선을 절단한 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 1, 도 2b 및 도 5a를 참조하면, 베이스 기판(101) 위에 제1 금속층을 형성한다. 상기 제1 금속층을 패터닝하여 복수의 게이트 라인들(GL) 및 복수의 분산 라인들(BL1, BL2, BL3)을 형성한다. 또한, 상기 제1 금속층을 패터닝하여 상기 정전기 다이오드의 트랜지스터들, 상기 정전기 커패시터의 트랜지스터들 및 화소 트랜지스터들 각각의 게이트 전극을 형성한다.
도 5a에 도시된 바와 같이, 제1 영역(A1)에는 상기 제2 트랜지스터들(T12, T22)의 제2 게이트 전극들(GE2)을 형성하고, 제2 영역(A2)에는 상기 트랜지스터(T14)의 제4 게이트 전극(GE4)을 형성하고, 제3 영역(A3)에는 상기 화소 트랜지스터(TRp)의 게이트 전극(GEp)을 형성한다.
도 2b 및 도 5a를 참조하면, 상기 트랜지스터들(T12, T22)의 제2 게이트 전극들(GE2)은 상기 제1 분산 라인(BL1)과 일체로 형성될 수 있다. 상기 정전기 커패시터의 제3 게이트 전극들(GE3)은 상기 제2 분산 라인(BL2)과 일체로 형성될 수 있고, 상기 정전기 커패시터의 제4 게이트 전극들(GE4)은 상기 제3 분산 라인(BL3)과 일체로 형성될 수 있다.
상기 게이트 전극들(GE2, GE4, GEp)이 형성된 베이스 기판(101) 위에 게이트 절연층(110)을 형성한다.
상기 게이트 절연층(110) 위에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 상기 정전기 다이오드의 트랜지스터들, 상기 정전기 커패시터의 트랜지스터들 및 화소 트랜지스터들 각각의 반도체 패턴을 형성한다.
도 5a에 도시된 바와 같이, 제1 영역(A1)에는 상기 제2 트랜지스터들(T12, T22)의 제2 반도체 패턴(AC2)을 형성하고, 제2 영역(A2)에는 상기 트랜지스터(T14)의 제4 반도체 패턴(AC4)을 형성하고, 제3 영역(A3)에는 상기 화소 트랜지스터(TRp)의 반도체 패턴(ACp)을 형성한다.
상기 반도체층은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다.
또는, 상기 반도체층은 아몰퍼스 실리콘을 포함할 수 있다.
도 1, 도 2b 및 도 5b를 참조하면, 상기 반도체 패턴이 형성한 후, 상기 게이트 절연층(110)을 식각하여 복수의 콘택홀들(C1, C2)을 형성한다.
제1 콘택홀(C1)은 상기 정전기 다이오드의 제1 트랜지스터들(T11, T12)에 형성될 수 있다. 상기 제1 콘택홀(C1)은 상기 제1 트랜지스터들(T11, T12)의 제1 게이트 전극들(GE1) 각각을 노출한다.
제2 콘택홀(C2)은 상기 제2 트랜지스터들(T12, 22)의 제2 게이트 전극들(GE2)과 일체로 형성된 상기 제1 분산 라인(BL1)을 노출한다. 도 5a에 도시된 바와 같이, 상기 제1 영역(A1)에는 상기 제1 분산 라인(BL1)을 노출하는 제2 콘택홀(C2)을 형성된다.
상기 콘택홀들(C1, C2)이 형성된 베이스 기판(101) 위에 제2 금속층을 형성한다. 상기 제2 금속층을 패터닝하여 복수의 데이터 라인들(DL) 및 복수의 팬아웃 라인들(FL)을 형성한다. 또한, 상기 제2 금속층을 패터닝하여 상기 정전기 다이오드의 트랜지스터들, 상기 정전기 커패시터의 트랜지스터들 및 화소 트랜지스터들 각각의 소스 전극 및 드레인 전극을 형성한다.
도 5b에 도시된 바와 같이, 제1 영역(A1)에는 상기 제2 트랜지스터들(T12, T22)의 제2 소스 전극들(SE2) 및 제2 드레인 전극들(DE2)을 형성하고, 제2 영역(A2)에는 상기 트랜지스터(T14)의 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 형성하고, 제3 영역(A3)에는 상기 화소 트랜지스터(TRp)의 소스 전극(SEp) 및 드레인 전극(DEp)을 형성한다.
도 2b를 참조하면, 상기 제1 트랜지스터들(T11, T12)의 제1 게이트 전극들(GE1)은 상기 제1 콘택홀들(C1)을 통해 상기 제1 및 제2 팬 아웃 라인들(FL1, FL2)과 직접 연결된다.
도 2b 및 도 5b를 참조하면, 상기 제2 트랜지스터들(T12, T22)의 상기 제2 드레인 전극들(DE2) 상기 제2 콘택홀(C2)을 통해 상기 제1 분산 라인(BL1)과 직접 연결된다. 이에 따라서, 상기 제1 분산 라인(BL1) 상에 형성된 상기 제2 콘택홀(C2)에 의해 공통 콘택부(CC)가 정의될 수 있다.
도 1, 도 2b 및 도 5c를 참조하면, 상기 소스 전극들(SE2, SE4, SEp) 및 상기 드레인 전극들(DE2, DE4, DEp)이 형성된 베이스 기판(101) 위에 보호 절연층(120)을 형성한다. 상기 보호 절연층(120)은 상기 소스 전극 및 드레인 전극의 이격 영역에 노출된 상기 반도체 패턴을 커버한다.
이어, 상기 보호 절연층(120)을 식각하여 상기 화소 트랜지스터(TRp)의 상기 드레인 전극(DEp)을 노출하는 제3 콘택홀(C3)을 형성한다.
상기 제3 콘택홀(C3)이 형성된 베이스 기판(101) 위에 투명 도전층을 형성한다. 상기 투명 도전층을 패터닝하여 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 제3 콘택홀(C3)을 통해 상기 화소 트랜지스터(TRp)와 직접 연결된다.
이상과 같이, 상기 정전기 분산부에서, 상기 제1 금속층으로 형성된 전극은 상기 제2 금속층으로 형성된 전극과 직접 연결되는 구조를 가질 수 있다.
즉, 본 실시예에 따른 상기 공통 콘택부(CC)를 참조하면, 상기 제1 금속층으로 형성된 상기 제1 분산 라인(BL1)은 상기 제2 금속층으로 형성된 상기 제2 트랜지스터들(T12, T22)의 상기 제2 드레인 전극들(DE2)과 직접 연결되는 구조를 가진다.
본 실시예에 따르면, 인접한 적어도 두 개의 정전기 다이오드들이 상기 공통 콘택부(CC)를 통해 분산 라인과 공통으로 연결됨으로써 각 정전기 방지 회로의 형성 공간을 줄일 수 있다. 따라서, 화소 간격이 감소하는 고해상도 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 I-I'선을 따라 절단한 표시 기판의 단면도이다. 이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하여 표시 기판의 제조 방법을 설명한다.
도 2b, 도 5a 및 도 6을 참조하면, 베이스 기판(101) 위에 제1 금속층을 형성한다. 상기 제1 금속층을 패터닝하여 복수의 게이트 라인들(GL) 및 복수의 분산 라인들(BL1, BL2, BL3)을 형성한다. 또한, 상기 제1 금속층을 패터닝하여 상기 정전기 다이오드의 트랜지스터들, 상기 정전기 커패시터의 트랜지스터들 및 화소 트랜지스터들 각각의 게이트 전극을 형성한다.
도 5a에 도시된 바와 같이, 제1 영역(A1)에는 상기 제2 트랜지스터들(T12, T22)의 제2 게이트 전극들(GE2)을 형성하고, 제2 영역(A2)에는 상기 트랜지스터(T14)의 제4 게이트 전극(GE4)을 형성하고, 제3 영역(A3)에는 상기 화소 트랜지스터(TRp)의 게이트 전극(GEp)을 형성한다.
도 2b 및 도 5a를 참조하면, 상기 제2 트랜지스터들(T12, T22)의 제2 게이트 전극들(GE2)은 상기 제1 분산 라인(BL1)과 일체로 형성될 수 있다. 상기 정전기 커패시터의 제3 게이트 전극들(GE3)은 상기 제2 분산 라인(BL2)과 일체로 형성될 수 있고, 상기 정전기 커패시터의 제4 게이트 전극들(GE4)은 상기 제3 분산 라인(BL3)과 일체로 형성될 수 있다.
상기 게이트 전극들(GE2, GE4, GEp)이 형성된 베이스 기판(101) 위에 게이트 절연층(110)을 형성한다.
상기 게이트 절연층(110) 위에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 상기 정전기 다이오드의 트랜지스터들, 상기 정전기 커패시터의 트랜지스터들 및 화소 트랜지스터들 각각의 반도체 패턴을 형성한다.
도 5a에 도시된 바와 같이, 제1 영역(A1)에는 상기 제2 트랜지스터들(T12, T22)의 제2 반도체 패턴(AC2)을 형성하고, 제2 영역(A2)에는 상기 트랜지스터(T14)의 제4 반도체 패턴(AC4)을 형성하고, 제3 영역(A3)에는 상기 화소 트랜지스터(TRp)의 반도체 패턴(ACp)을 형성한다.
상기 반도체층은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다.
또는, 상기 반도체층은 아몰퍼스 실리콘을 포함할 수 있다.
도 2b, 도 5b 및 도 6을 참조하면, 상기 반도체 패턴들이 형성된 베이스 기판(101) 위에 제2 금속층을 형성한다. 상기 제2 금속층을 패터닝하여 복수의 데이터 라인들(DL) 및 복수의 팬아웃 라인들(FL)을 형성한다. 또한, 상기 제2 금속층을 패터닝하여 상기 정전기 다이오드의 트랜지스터들, 상기 정전기 커패시터의 트랜지스터들 및 화소 트랜지스터들 각각의 소스 전극 및 드레인 전극을 형성한다.
상기 제1 영역(A1)에는 상기 제2 트랜지스터들(T12, T22)의 제2 소스 전극들(SE2) 및 제2 드레인 전극들(DE2)을 형성하고, 제2 영역(A2)에는 상기 트랜지스터(T14)의 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 형성하고, 제3 영역(A3)에는 상기 화소 트랜지스터(TRp)의 소스 전극(SEp) 및 드레인 전극(DEp)을 형성한다.
도 2b 및 도 6을 참조하면, 상기 소스 전극들(SE2, SE4, SEp) 및 상기 드레인 전극들(DE2, DE4, DEp)이 형성된 베이스 기판(101) 위에 보호 절연층(120)을 형성한다. 상기 보호 절연층(120)은 상기 소스 전극 및 드레인 전극의 이격 영역에 노출된 상기 반도체 패턴을 커버한다.
이후, 상기 게이트 절연층(110) 및 상기 보호 절연층(120)을 식각하여 상기 제1 정전기 다이오드(ESD1)에 포함된 상기 제2 트랜지스터(T12)의 상기 제2 드레인 전극(DE2)의 단부, 상기 제2 정전기 다이오드(ESD2)에 포함된 상기 제2 트랜지스터(T22)의 상기 제2 드레인 전극(DE2)의 단부 및 상기 제1 분산 라인(BL1)을 노출하는 제2 콘택홀(C2)을 형성한다.
또한, 도시되지 않았으나, 상기 제1 트랜지스터들(T11, T12)의 제1 게이트 전극들(GE1)의 단부와 상기 제1 드레인 전극들(DE1)의 단부를 노출하는 제1 콘택홀들(C1)을 더 형성할 수 있다.
또한, 상기 보호 절연층(120)을 식각하여 상기 화소 트랜지스터(TRp)의 상기 드레인 전극(DEp)을 노출하는 제3 콘택홀(C3)을 형성한다.
도 5c 및 도 6을 참조하면, 상기 콘택홀들(C1, C2, C3)이 형성된 베이스 기판(101) 위에 투명 도전층을 형성한다. 상기 투명 도전층을 패터닝하여 상기 제2 콘택홀(C2)을 통해 상기 제2 트랜지스터들(T12, T22)의 상기 제2 드레인 전극들(DE2)과 상기 제1 분산 라인(BL1)을 연결하는 브릿지 전극(BE)을 형성한다. 상기 제2 콘택홀(C2)을 통해 형성된 상기 브릿지 전극(BE)에 의해 상기 공통 콘택부(CC)가 정의될 수 있다.
또한, 상기 투명 도전층을 패터닝하여 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 제3 콘택홀(C3)을 통해 상기 화소 트랜지스터(TRp)와 직접 연결된다.
또한, 도시되지 않았으나 상기 투명 도전층을 패터닝하여 상기 제1 트랜지스터들(T11, T12)의 제1 게이트 전극들(GE1)과 상기 제1 드레인 전극들(DE1)을 상기 제1 콘택홀을 통해 연결하는 브릿지 전극을 더 형성할 수 있다.
이상과 같이, 상기 정전기 분산부에서, 상기 제1 금속층으로 형성된 전극과 상기 제2 금속층으로 형성된 전극은 상기 투명 도전층으로 형성된 상기 브릿지 전극을 통해 연결되는 구조를 가질 수 있다. 즉, 본 실시예에 따른 상기 공통 콘택부(CC)를 참조하면, 상기 제1 금속층으로 형성된 상기 제1 분산 라인(BL1)은 상기 투명 도전층으로 형성된 상기 브릿지 전극(BE)을 통해 상기 제2 금속층으로 형성된 상기 제2 트랜지스터들(T12, T22)의 상기 제2 드레인 전극들(DE2)과 연결되는 구조를 가진다.
본 실시예에 따르면, 인접한 적어도 두 개의 정전기 다이오드들이 상기 공통 콘택부(CC)를 통해 분산 라인과 공통으로 연결됨으로써 각 정전기 방지 회로의 형성 공간을 줄일 수 있다. 따라서, 화소 간격이 감소하는 고해상도 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하여 설명한다.
도 7을 참조하면, 상기 표시 기판(200)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 복수의 주변 영역들을 포함한다. 제1 주변 영역(PA1)은 상기 표시 영역(DA)의 제1 측부에 대응하고 제2 주변 영역(PA2)은 상기 표시 영역(DA)의 제2 측부에 대응한다.
상기 표시 영역(DA)에는, 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들(P)을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DL)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다. 상기 화소들(P)은 상기 제1 방향(D1)으로 배열된 화소 행과 상기 제2 방향(D2)으로 배열된 화소 열을 포함하는 매트릭스 형태로 배열된다. 각 화소(P)는 게이트 라인 및 데이터 라인에 연결된 화소 트랜지스터(TRp)와 상기 화소 트랜지스터(TRp)에 연결된 화소 전극(PE)을 포함한다.
상기 제1 주변 영역(PA1)에는, 제1 패드부(PDP1), 제1 팬아웃부(FOP1) 및 제1 정전기 분산부(ESP1)가 배치된다.
상기 제1 패드부(PDP1)는 외부 장치의 복수의 범프들과 전기적으로 연결되는 복수의 패드들을 포함한다. 상기 제1 패드부(PDP1)에 실장되는 상기 외부 장치는 실질적으로 상기 데이터 라인들(DL)을 구동하기 위한 집적 회로일 수 있다.
상기 제1 팬아웃부(FOP1)는 상기 제1 패드부(PDP1)의 상기 패드들과 상기 데이터 라인들(DL)을 연결하는 복수의 제1 팬아웃 라인들(FLd)을 포함한다.
상기 제1 정전기 분산부(ESP1)는 상기 표시 기판의 제조 공정시 발생할 수 있는 정전기를 분산시켜 상기 데이터 라인들(DL), 상기 게이트 라인들(GL) 및 상기 화소 트랜지스터들(TRp)의 손상을 막는다.
상기 제1 정전기 분산부(ESP1)는 상기 복수의 제1 팬아웃 라인들(FLd)에 연결된 복수의 정전기 방지 회로들을 포함한다. 각 정전기 방지 회로는 도 2b 내지 도 4에서 설명된 이전 실시예와 실질적으로 동일한 구성 요소 및 동작을 가지며, 이에 반복되는 설명은 생략한다.
본 실시예에 따르면, 인접한 적어도 두 개의 제1 팬아웃 라인들(FLd)에 연결된 복수의 정전기 다이오드들은 공통 콘택부를 통해 분산 라인과 공통으로 연결됨으로써 각 정전기 방지 회로의 형성 공간을 줄일 수 있다. 따라서 화소 간격이 감소하는 고해상도 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
상기 제2 주변 영역(PA2)에는, 제2 패드부(PDP2), 제2 팬아웃부(FOP2) 및 제2 정전기 분산부(ESP2)가 배치된다.
상기 제2 패드부(PDP2)는 외부 장치의 복수의 범프들과 전기적으로 연결되는 복수의 패드들을 포함한다. 상기 제2 패드부(PDP2)에 실장되는 상기 외부 장치는 실질적으로 상기 게이트 라인들(GL)을 구동하기 위한 집적 회로일 수 있다.
상기 제2 팬아웃부(FOP2)는 상기 제2 패드부(PDP2)의 출력 패드들과 상기 데이터 라인들(DL)을 연결하는 복수의 제2 팬아웃 라인들(FLg)을 포함한다.
상기 제2 정전기 분산부(ESP2)는 제조 공정시 및 구동시 발생할 수 있는 정전기를 소멸시켜 상기 데이터 라인들(DL), 상기 게이트 라인들(GL) 및 상기 화소 트랜지스터들(TRp)의 손상을 막는다.
상기 제2 정전기 분산부(ESP2)는 상기 복수의 제2 팬아웃 라인들(FLg)에 연결된 복수의 정전기 방지 회로들을 포함한다. 상기 제2 정전기 분산부(ESP2)의 각 정전기 방지 회로는 도 2a 내지 도 4에서 설명된 이전 실시예와 실질적으로 동일한 구성 요소 및 동작을 가지며, 이에 반복되는 설명은 생략한다.
본 실시예에 따르면, 인접한 적어도 두 개의 제2 팬아웃 라인들(FLg)에 연결된 복수의 정전기 다이오드들은 공통 콘택부를 통해 분산 라인과 공통으로 연결됨으로써 각 정전기 방지 회로의 형성 공간을 줄일 수 있다. 따라서 화소 간격이 감소하는 고해상도 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
이상의 본 발명의 실시예들에 따르면, 인접한 적어도 두 개의 팬아웃 라인들에 연결된 복수의 정전기 다이오드들은 공통 콘택부를 통해 분산 라인과 공통으로 연결됨으로써 상기 정전기 다이오드들의 형성 공간을 줄일 수 있다. 따라서 화소 간격이 감소하는 고해상도 표시 기판에서 상기 정전기 방지 회로의 형성 공간을 확보할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200 : 표시 기판 PDP : 패드부
PDP1, PDP2 : 제1 및 제2 패드부 CC : 공통 콘택부
ESP : 정전기 분산부 ES : 정전기 방지 회로
ESD : 정전기 다이오드 ESC : 정전기 커패시터
FL : 팬아웃 라인

Claims (15)

  1. 복수의 신호 라인들 및 복수의 화소들이 배열된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판;
    상기 주변 영역에 배치되고 전기 신호가 인가되는 복수의 패드들;
    상기 패드들과 상기 신호 라인들을 연결하는 복수의 팬아웃 라인들; 및
    상기 복수의 팬아웃 라인들과 교차하는 분산 라인 및 상기 복수의 팬아웃 라인들 각각에 연결된 복수의 정전기 방지 회로들을 포함하고, 인접한 팬아웃 라인들에 연결된 정전기 방지 회로들은 공통 콘택부를 통해 상기 분산 라인과 연결되는 정전기 분산부를 포함하고,
    각 정전기 방지 회로는 정전기 다이오드를 포함하고,
    인접한 팬아웃 라인들에 연결된 정전기 다이오드들은 상기 인접한 팬아웃 라인들 사이에 배치되고, 제1 분산 라인과 중첩하는 상기 공통 콘택부를 통해 상기 제1 분산 라인과 연결되며,
    제1 팬아웃 라인에 연결된 제1 정전기 다이오드는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 제1 팬아웃 라인에 연결된 제1 게이트 전극 및 제1 소스 전극과 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 상기 제1 분산 라인에 연결된 제2 게이트 전극과, 상기 제1 팬아웃 라인에 연결된 제2 소스 전극 및 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제2 드레인 전극을 포함하며,
    상기 제1 팬아웃 라인과 인접한 제2 팬아웃 라인에 연결된 제2 정전기 다이오드는 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제3 트랜지스터는 상기 제2 팬아웃 라인에 연결된 제3 게이트 전극 및 제3 소스 전극과 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제3 드레인 전극을 포함하고,
    상기 제4 트랜지스터는 상기 제1 분산 라인에 연결된 제4 게이트 전극과, 상기 제2 팬아웃 라인에 연결된 제4 소스 전극 및 상기 공통 콘택부를 통해 상기 제1 분산 라인에 연결된 제4 드레인 전극을 포함하는 표시 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 제3 및 제4 트랜지스터들은 상기 공통 콘택부에 대해 상기 제1 및 제2트랜지스터들과 대칭 구조인 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 공통 콘택부는 상기 제1 내지 제4 트랜지스터들의 상기 제1 내지 제4 드레인 전극들이 콘택홀을 통해 상기 제1 분산 라인과 직접 연결되는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 공통 콘택부는 상기 제1 내지 제4 트랜지스터들의 상기 제1 내지 제4 드레인 전극들과 상기 제1 분산 라인이 콘택홀을 통해 브릿지 전극으로 연결되는 것을 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 복수의 팬아웃 라인들에 연결된 정전기 다이오드들은 상기 복수의 팬아웃 라인들과 교차하는 방향으로 연장된 적어도 하나의 정전기 다이오드 행으로 배열되는 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 정전기 방지 회로는 팬아웃 라인과 연결된 정전기 커패시터를 더 포함하고,
    인접한 팬아웃 라인들에 연결된 정전기 커패시터들은 상기 인접한 팬아웃 라인들 사이에 배치되는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 정전기 커패시터는 복수의 트랜지스터들을 포함하고,
    상기 정전기 커패시터의 각 트랜지스터는 제2 분산 라인에 연결된 게이트 전극, 팬아웃 라인에 연결된 소스 전극 및 상기 정전기 커패시터의 다른 트랜지스터들과 연결된 드레인 전극을 포함하는 표시 기판.
  11. 제9항에 있어서, 상기 복수의 팬아웃 라인들에 연결된 상기 정전기 커패시터들은 상기 복수의 팬아웃 라인들과 교차하는 방향으로 연장된 적어도 하나의 정전기 커패시터 행으로 배열되는 것을 특징으로 하는 표시 기판.
  12. 제10항에 있어서, 상기 정전기 커패시터는 상기 정전기 다이오드의 전단 및 후단 중 적어도 하나에 배치되는 것을 특징으로 하는 표시 기판.
  13. 제1항에 있어서, 각 화소는 데이터 라인 및 게이트 라인에 연결된 화소 트랜지스터 및 상기 화소 트랜지스터에 연결된 화소 전극을 포함하고,
    상기 신호 라인들은 복수의 데이터 라인들인 것을 특징으로 하는 표시 기판.
  14. 제1항에 있어서, 각 화소는 데이터 라인 및 게이트 라인에 연결된 화소 트랜지스터 및 상기 화소 트랜지스터에 연결된 화소 전극을 포함하고,
    상기 신호 라인들은 복수의 게이트 라인들인 것을 특징으로 하는 표시 기판.
  15. 제1항에 있어서, 각 팬아웃 라인과 상기 공통 콘택부 사이의 간격은 인접한 신호 라인들 사이의 화소 간격에 대응하는 것을 특징으로 하는 표시 기판.
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