KR102214833B1 - 그래핀과 양자점을 포함하는 전자 소자 - Google Patents

그래핀과 양자점을 포함하는 전자 소자 Download PDF

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Abstract

그래핀과 양자점을 이용하여 대면적으로 제조가 가능하고 높은 이동도 및 큰 온/오프 전류비를 갖는 포함하는 전자 소자가 개시된다. 개시된 전자 소자에서, 다수의 양자점들을 포함하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층은 함께 채널층으로서 동작한다. 개시된 전자 소자는, 우수한 광전 특성을 갖는 양자점과 우수한 이동도를 갖는 그래핀을 함께 채널층으로 사용하기 때문에, 높은 이동도 및 큰 온/오프 전류비를 갖는 광전자 소자에 응용될 수 있다.

Description

그래핀과 양자점을 포함하는 전자 소자{Electronic devices including graphene and quantum dot}
개시된 실시예들은 광검출기, 발광 소자 및 태양 전지와 같은 전자 소자에 관한 것으로서, 더욱 상세하게는 그래핀과 양자점을 포함하는 전자 소자에 관한 것이다.
양자점은 양자 구속 효과를 가지는 소정 크기의 입자로서, 크기와 재료 또는 구조에 따라 다양한 밴드갭을 가질 수 있으며, 별도의 도핑 없이 n-형이나 p-형의 성질을 가질수 있다. 또한, 양자점은 가격이 비교적 저렴하고 대면적으로 제작할 수 있다는 장점이 있다. 이러한 다양한 특징으로 인해, 양자점은 예를 들어 광검출기, 발광 소자, 태양 전지 등을 포함하는 광전자 소자(optoelectronic device)의 분야에서 응용되어 왔다. 그러나 양자점은 이동도(mobility)가 낮아서 이를 극복하기 위하여 연구가 진행되고 있다.
한편, 그래핀은 탄소 원자들이 한 평면 상에 육각형 형태로 연결되어 있는 2차원 육방정계(2-dimensional hexagonal) 구조를 갖는 물질로서, 그 두께가 원자 한 층에 불과할 정도로 얇다. 그래핀은 전기적/기계적/화학적인 특성이 매우 안정적이고 뛰어날 뿐만 아니라 우수한 전도성을 갖기 때문에, 차세대 소재로서 각광을 받고 있으며, 특히 실리콘 반도체를 대체하여 그래핀으로 전자 소자를 제작하기 위한 연구가 진행되고 있다. 예를 들어, 그래핀과 다른 2차원 물질을 결합하거나 또는 통상적인 반도체 재료에 그래핀을 결합함으로써, 그래핀을 채널층으로서 사용하는 트랜지스터가 개발되고 있다.
그래핀과 양자점을 이용하여 대면적으로 제조가 가능하고 높은 이동도 및 큰 온/오프 전류비(on/off ratio)를 갖는 포함하는 전자 소자를 제공한다.
일 실시예에 따른 전자 소자는, 다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층; 상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극; 상기 채널층을 통해 상기 제 1 전극과 제 2 전극 사이에 흐르는 전류를 제어하도록 구성된 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막을 포함할 수 있다.
상기 양자점층은 상기 그래핀층의 일부 영역에 배치되어 있으며, 상기 제 1 전극은 상기 양자점층에 접촉하도록 배치되고 상기 제 2 전극은 상기 그래핀층에 접촉하도록 배치될 수 있다.
상기 전자 소자는 상기 그래핀층과 상기 양자점층 사이에 배치된 제 1 수송층 및 상기 양자점층과 상기 제 1 전극 사이에 배치된 제 2 수송층 중에서 적어도 하나를 더 포함할 수 있다.
상기 양자점층은 다수의 제 1 양자점들 및 상기 제 1 양자점들과 상이한 다수의 제 2 양자점들을 포함할 수 있다.
상기 다수의 제 1 양자점들은 제 1 도전형이고 상기 다수의 제 2 양자점들은 제 1 도전형과 전기적으로 상반되는 제 2 도전형일 수 있다.
상기 다수의 제 1 양자점들의 전도대(conduction band)의 값은 상기 그래핀층의 페르미 에너지(fermi energy) 값보다 작고, 상기 다수의 제 2 양자점들의 가전자대(valence band)의 값은 상기 그래핀층의 페르미 에너지 값보다 클 수 있다.
상기 다수의 제 1 양자점들은 제 1 영역에서 상기 그래핀층과 접촉하도록 분포하며, 상기 다수의 제 2 양자점들은 상기 제 1 영역과 다른 제 2 영역에서 상기 그래핀층과 접촉하도록 분포할 수 있다.
상기 제 1 영역의 일부가 상기 제 2 영역의 위에 배치되도록 상기 제 1 영역과 상기 제 2 영역의 일부가 서로 중첩할 수 있다.
상기 다수의 제 1 양자점들과 제 2 양자점들이 무질서하게 서로 섞여 있으며, 상기 다수의 제 1 및 제 2 양자점들의 각각이 상기 그래핀층과 접촉할 수 있다.
상기 다수의 제 1 양자점들이 상기 그래핀층과 상기 제 1 전극 사이에서 복수의 층으로 적층되어 있으며, 상기 다수의 제 2 양자점들이 상기 그래핀층과 상기 제 1 전극 사이에서 복수의 층으로 적층될 수 있다.
상기 양자점층은, 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 1 양자점들을 적층하여 형성된 다수의 제 1 기둥, 및 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 2 양자점들을 적층하여 형성된 다수의 제 2 기둥을 포함하며, 상기 다수의 제 1 기둥과 다수의 제 2 기둥들이 상기 그래핀층과 상기 제 1 전극의 표면 방향을 따라 번갈아 배치될 수 있다.
상기 양자점층은, 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 1 양자점들을 적층하여 형성된 다수의 제 1 피라미드 구조, 및 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 2 양자점들을 적층하여 형성된 다수의 제 2 피라미드 구조를 포함하며, 상기 다수의 제 1 피라미드 구조들은 상기 다수의 제 2 피라미드 구조들과 상보적인 형태로 배열될 수 있다.
상기 전자 소자는 기판을 더 포함하며, 상기 게이트 전극은 상기 기판 위에 배치되고, 상기 게이트 절연막은 상기 게이트 전극 위에 배치되며, 상기 그래핀층은 상기 게이트 절연막 위에 배치될 수 있다.
상기 양자점층은 상기 그래핀층의 제 1 영역 위에 배치된 제 1 양자점층 및 상기 그래핀층의 제 1 영역과 다른 제 2 영역 위에 배치된 제 2 양자점층을 포함하며, 상기 제 1 전극은 상기 제 1 양자점층 위에 배치되고, 상기 제 2 전극은 상기 제 2 양자점층 위에 배치될 수 있다.
상기 전자 소자는 기판을 더 포함하며, 상기 제 1 전극은 상기 기판의 제 1 표면 영역위에 배치되어 있고, 상기 제 1 전극 위에 상기 양자점층이 배치되어 있으며, 상기 그래핀층은 상기 양자점층의 상부 표면 및 상기 기판의 제 2 표면 영역에 걸쳐 배치되어 있으며, 상기 제 2 전극은 상기 기판의 제 2 표면 영역 위의 그래핀층 상에 배치되어 있고, 상기 게이트 절연막은 상기 양자점층의 상부 표면 위의 그래핀층 상에 배치되어 있으며, 상기 게이트 전극은 상기 게이트 절연막 위에 배치될 수 있다.
상기 양자점층은 밴드갭이 서로 상이한 다수의 양자점들을 포함할 수 있다.
상기 양자점층은 상기 그래핀층과 상기 제 1 전극 사이에 배치되어 있으며, 상기 양자점층은 상기 그래핀층에 접하는 다수의 제 1 도전형 양자점들 및 상기 제 1 전극에 접하는 다수의 제 2 도전형 양자점들을 포함하고, 상기 제 2 도전형은 상기 제 1 도전형에 전기적으로 상반되며, 상기 제 2 도전형 양자점들은 상기 제 1 도전형 양자점들 위에 적층될 수 있다.
상기 전자 소자는 광검출기, 발광 소자, 광전지 소자 중에서 하나일 수 있다.
또한, 다른 실시예에 따른 이미지 센서는 빛을 감지하는 다수의 센서 화소들의 어레이를 포함하며, 각각의 센서 화소는, 다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층; 상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극; 상기 채널층을 통해 상기 제 1 전극과 상기 제 2 전극 사이에 흐르는 전류를 제어하도록 구성된 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막을 포함하고, 상기 다수의 센서 화소는 흡수 파장이 서로 다른 제 1 센서 화소 및 제 2 센서 화소를 포함할 수 있다.
또한, 또 다른 실시예에 따른 디스플레이 장치는 빛을 방출하는 다수의 디스플레이 화소들의 어레이를 포함하며, 각각의 디스플레이 화소는, 다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층; 상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극; 상기 채널층을 통해 상기 제 1 전극과 상기 제 2 전극 사이에 흐르는 전류를 제어하도록 구성된 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막을 포함하고, 상기 다수의 디스플레이 화소는 발광 파장이 서로 다른 제 1 디스플레이 화소 및 제 2 디스플레이 화소를 포함할 수 있다.
또한, 또 다른 실시예에 따른 광전지 소자는, 빛 에너지를 전기 에너지로 전환하기 위한 전지셀을 포함하며, 상기 전지셀은, 다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층; 및 상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극;을 포함할 수 있다.
상기 양자점층은 상기 그래핀층의 일부 영역에 배치되어 있으며, 상기 제 1 전극은 상기 양자점층에 접촉하도록 배치되고 상기 제 2 전극은 상기 그래핀층에 접촉하도록 배치될 수 있다.
상기 양자점층은 상기 그래핀층의 제 1 영역 위에 배치된 제 1 양자점층 및 상기 그래핀층의 제 1 영역과 다른 제 2 영역 위에 배치된 제 2 양자점층을 포함하며, 상기 제 1 전극은 상기 제 1 양자점층 위에 배치되고, 상기 제 2 전극은 상기 제 2 양자점층 위에 배치될 수 있다.
상기 양자점층은 밴드갭이 상이한 다수의 양자점들을 포함할 수 있다.
또한, 또 다른 실시예에 따른 인버터 소자는, 게이트 전극; 상기 게이트 전극 상에 배치된 게이트 절연막; 상기 게이트 절연막 상에 서로 분리되어 배치된 제 1 채널층과 제 2 채널층; 상기 제 1 채널층에 전기적으로 접촉하는 제 1 전극; 상기 제 2 채널층에 전기적으로 접촉하는 제 2 전극; 및 상기 제 1 채널층과 제 2 채널층 모두에 전기적으로 접촉하는 제 3 전극;을 포함하며, 상기 제 1 채널층은, 상기 게이트 절연막 상에 배치된 제 1 그래핀층, 및 다수의 양자점들을 구비하며 상기 제 1 그래핀층의 일부 영역에 배치된 제 1 양자점층을 포함하고, 상기 제 2 채널층은, 상기 게이트 절연막 상에 상기 제 1 그래핀층과 분리되어 배치된 제 2 그래핀층, 및 다수의 양자점들을 구비하며 상기 제 2 그래핀층의 일부 영역에 배치된 제 2 양자점층을 포함할 수 있다.
상기 제 1 전극은 상기 제 1 그래핀층에 접촉하도록 배치되며 상기 제 2 전극은 상기 제 2 그래핀층에 접촉하도록 배치되고, 상기 제 3 전극은 상기 제 1 양자점층과 제 2 양자점층에 모두 접촉하도록 배치될 수 있다.
상기 인버터 소자는, 상기 제 1 전극에 전기적으로 연결되는 접지 라인; 상기 제 2 전극에 전기적으로 연결되는 구동 전압 라인; 상기 게이트 전극에 전기적으로 연결되는 입력 신호 라인; 및 상기 제 3 전극에 전기적으로 연결되는 출력 신호 라인;을 더 포함할 수 있다.
개시된 실시예에 따른 전자 소자는 우수한 광전 특성을 갖는 양자점과 우수한 이동도를 갖는 그래핀을 함께 채널층으로 사용한다. 이러한 전자 소자는 높은 이동도 및 큰 온/오프 전류비를 갖는 광전자 소자에 응용될 수 있다. 예를 들어, 개시된 실시예에 따른 전자 소자는 광검출기, 발광 소자, 광전지 등에 이용될 수 있다. 또한, 트랜지스터와 같은 스위칭 소자나 논리 소자에도 응용이 가능하다. 더욱이, 개시된 실시예에 따른 전자 소자는 통상적인 반도체 재료 없이 양자점과 그래핀만을 포함하기 때문에 대면적으로 쉽게 제작이 가능하다.
도 1은 일 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 2a 내지 도 2c는 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 3은 도 1에 도시된 다수의 전자 소자를 포함하는 전자 소자 어레이의 개략적인 구조를 보이는 단면도이다.
도 4a 내지 도 4d는 도 1에 도시된 전자 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
도 5는 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 6은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 7a 내지 도 7c는 또 다른 실시예에 따른 전자 소자의 다양한 개략적인 구조를 보이는 단면도이다.
도 8a 및 도 8b는 도 7a에 도시된 전자 소자의 양자점층을 형성하는 과정을 보이는 개략적인 단면도이다.
도 9a 및 도 9b는 도 7b에 도시된 전자 소자의 양자점층을 형성하는 과정을 보이는 개략적인 단면도이다.
도 10은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 11은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 12는 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 13은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보이는 단면도이다.
도 14는 도 13에 도시된 전자 소자의 등가 회로를 보이는 회로도이다.
도 15a 내지 도 15d는 도 13에 도시된 전자 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
이하, 첨부된 도면들을 참조하여, 그래핀과 양자점을 포함하는 전자 소자에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 일 실시예에 따른 전자 소자(100)의 개략적인 구조를 보이는 단면도이다. 도 1을 참조하면, 본 실시예에 따른 예시적인 전자 소자(100)는 기판(101), 기판(101) 위에 배치된 게이트 전극(102), 게이트 전극(102) 위에 배치된 게이트 절연막(103), 게이트 절연막(103) 위에 배치된 그래핀층(104), 그래핀층(104)의 일부 영역에 배치된 양자점층(105), 양자점층(105) 위에 배치된 드레인 전극(108), 및 그래핀층(104) 위에 배치된 소스 전극(109)을 포함할 수 있다. 또한, 상기 전자 소자(100)는 양자점층(105)과 그래핀층(104) 사이에 배치된 제 1 수송층(106) 및 양자점층(105)과 드레인 전극(108) 사이에 배치된 제 2 수송층(107)을 더 포함할 수 있다.
기판(101)은 유리, 사파이어, 플라스틱 등과 같은 재료를 포함할 수 있다. 필요에 따라, 기판(101)은 가시광, 자외선, 적외선 등과 같은 빛에 대해 투명한 성질을 갖는 재료로 이루어질 수 있다. 또한, 본 실시예에 따른 전자 소자(100)는 실리콘 계열의 반도체 재료를 포함하지 않을 수 있으므로 가요성을 갖도록 제조될 수 있다. 이 경우, 기판(101)은 가요성을 갖거나 또는 신축성을 갖는 재료로 이루어질 수도 있다. 그러나, 전자 소자(100)가 반드시 기판(101)을 포함할 필요는 없으며, 전자 소자(100)의 제조 완료 후에 기판(101)을 제거하는 것도 가능하다.
게이트 전극(102), 드레인 전극(108), 및 소스 전극(109)은 도전성을 갖는 어떠한 재료라도 사용할 수 있다. 예를 들어, 금속이나 도전성 금속 산화물, 또는 그래핀을 게이트 전극(102), 드레인 전극(108), 및 소스 전극(109)으로서 사용할 수 있다. 양자점층(105)에 빛이 입사하거나 또는 양자점층(105)으로부터 빛을 방출될 수 있도록 게이트 전극(102)과 드레인 전극(108)은 투명한 도전성 재료로 이루어질 수도 있다. 게이트 전극(102)과 드레인 전극(108)은, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium zinc oxide), GZO(gallium zinc oxide) 등 이루어진 투명 전극일 수도 있다.
게이트 절연막(103)은, 예컨대, SiO2, SiNx, fO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등과 같은 일반적인 반도체 트랜지스터의 게이트 절연막 재료를 그대로 사용할 수 있다. 또한, 그래핀층(104)과의 결합성을 향상시키기 위하여, 게이트 절연막(103)으로서 h-BN(hexagonal BN) 등과 같은 육방정계의 2차원 재료를 사용할 수도 있다. 게이트 전극(102) 위의 h-BN 게이트 절연막(103)과 그래핀층(104)은 직접 성장 방식으로 순차적으로 형성될 수도 있으며, 또는 통상적인 전사(transfer) 방식으로 h-BN 게이트 절연막(103)과 그래핀층(104)이 순차적으로 형성될 수도 있다.
양자점층(105)은 다수의 양자점들을 포함한다. 양자점은 양자 구속 효과를 가지는 소정 크기의 입자로서, 예를 들어, InP, PbS, CdTe, CdSe, ZnS, CdS 등과 같은 화합물 반도체의 입자로 이루어질 수 있다. 각각의 양자점은, 예를 들어, 4nm 내지 20nm 정도의 직경을 가질 수 있다. 또한, 각각의 양자점은 균질한 단일 구조로 형성될 수도 있으며 또는 코어-쉘(core-shell) 형태의 이중 구조로 형성될 수도 있다. 다양한 코어-쉘 구조의 양자점들이 제안되고 있는데, 예를 들어 CdSe/AsS, CdTe/CdSe, CdSe/ZnS 등과 같은 구조의 양자점들이 사용될 수 있다. 양자점들의 재료, 크기, 구조 등에 따라 다양한 밴드갭을 얻을 수 있다. 따라서, 소망하는 발광 파장 또는 흡수 파장에 따라 양자점들의 재료, 크기 및 구조를 선택할 수 있다.
도 1에는 양자점층(105)에서 다수의 양자점들이 단일 층(monolayer)으로 배열된 것으로 도시되어 있으나, 본 실시예는 이에 한정되지 않는다. 다수의 양자점들은 복층(multilayer) 구조로 배열될 수도 있다. 복층 구조로 배열된 양자점들을 갖는 양자점층(105)의 두께는 예를 들어 200nm 이내일 수 있다. 이러한 양자점들은 예를 들어 PDMS(폴리다이메틸실록산) 스탬프를 이용하여 도시되지 않은 별도의 다른 기판으로부터 그래핀층(104) 위로 쉽게 전사할 수 있다. PDMS 스탬프를 이용하면 양자점들을 원하는 패턴 형태로 그래핀층(104) 위에 한층씩 적층하는 것이 가능하므로, 필요에 따라 양자점층(105)을 단일 층 구조 또는 복층 구조로 형성할 수 있다.
도 1에 도시된 바와 같이, 양자점층(105)은 그래핀층(104)의 일부 영역에만 배치될 수 있다. 그리고, 드레인 전극(108)은 양자점층(105)과 전기적으로 접촉하도록 배치되며 소스 전극(109)은 그래핀층(104)과 전기적으로 접촉하도록 배치될 수 있다. 예를 들어, 소스 전극(109)은 양자점층(105)이 형성되어 있지 않은 그래핀층(104)의 나머지 영역 위에 직접 배치될 수 있다.
양자점층(105)과 그래핀층(104) 사이에 배치된 제 1 수송층(106)과 양자점층(105)과 드레인 전극(108) 사이에 배치된 제 2 수송층(107)은 전자나 정공의 전달을 돕는 역할을 할 수 있다. 예컨대, NPB 또는 Alq3와 같이 유기발광소자(OLED)에서 통상적으로 사용하는 전자수송층의 재료나 정공수송층의 재료를 제 1 및 제 2 수송층(106, 107)의 재료로서 사용할 수 있다. 또한, 원자층 증착(ALD; atomic layer deposition) 방식으로 형성된 Al2O3 또는 h-BN을 제 1 및 제 2 수송층(106, 107)으로서 사용할 수 있다.
본 실시예에 따른 전자 소자(100)에서, 드레인 전극(108)과 소스 전극(109) 사이에 전압을 걸고 게이트 전극(102)에 게이트 전압을 인가하면, 게이트 전압에 따라 드레인 전극(108)과 소스 전극(109) 사이에 흐르는 전류를 조절될 수 있다. 이러한 점에서 본 실시예에 따른 전자 소자(100)는 동작 원리는 수직 그래핀 이종구조 트랜지스터(vertical graphene heterostructure transistor)의 동작 원리와 같을 수 있다. 예를 들어, 전류는 소스 전극(109)으로부터 그래핀층(104)과 양자점층(105)을 거쳐 드레인 전극(108)으로 흘러나갈 수 있다. 이때, 전류의 흐름은 게이트 전극(102)으로 조절되는데, 게이트 전극(102)에 인가되는 게이트 전압에 따라 그래핀층(104)의 일함수를 변화시켜 그래핀층(104)과 양자점층(105) 사이에 에너지 장벽이 조절될 수 있다. 게이트 전극(102)이 이러한 에너지 장벽을 높이는 경우에는 전류가 적게 흐르게 되고, 그 반대인 경우에는 전류가 많이 흐르게 될 수 있다.
이러한 점에서, 본 실시예의 경우에는 그래핀층(104)과 양자점층(105)이 함께 트랜지스터 전자 소자(100)의 채널층 역할을 한다. 따라서, 드레인 전극(108)과 소스 전극(109)은 그래핀층(104)과 양자점층(105)을 포함하는 채널층에 각각 전기적으로 접촉하는 것으로 볼 수 있으며, 게이트 절연막(103)은 게이트 전극(102)과 채널층 사이에 배치된 것으로 볼 수 있다. 게이트 전극(102)은 그래핀층(104)과 양자점층(105)을 포함하는 채널층을 통해 드레인 전극(108)과 소스 전극(109) 사이에 흐르는 전류를 제어하는 역할을 한다고 볼 수 있다.
한편, 본 실시예에 따른 전자 소자(100)는 양자점층(105) 내에 배열된 다수의 양자점들의 재료에 따라 n-형 또는 p-형으로 동작할 수 있다. 즉, 양자점들이 n-형이면 전자 소자(100)는 n-형 트랜지스터로서 동작하고, 양자점들이 p-형이면 전자 소자(100)는 p-형 트랜지스터로서 동작할 수 있다. n-형 양자점은 예를 들어, InP, CdS, CdSe 등이 있으며, 전도대(conduction band)의 값이 그래핀층(104)의 페르미 에너지(fermi energy)(약 ~4.5 eV)보다 작은 약 4eV 내지 4.5eV 정도이다. 또한, p-형 양자점은 예를 들어 PbS 등이 있으며, 가전자대(valence band)의 값이 그래핀층(104)의 페르미 에너지보다 큰 약 4.5eV 내지 5eV 정도이다. 전자 소자(100)가 n-형이면 게이트 전압이 양(+)의 전압일 때 전자 소자(100)가 턴온되며, p-형이면 게이트 전압이 음(-)의 전압일 때 전자 소자(100)가 턴온될 수 있다.
도 2a는 다른 실시예에 따른 전자 소자(200)의 개략적인 구조를 보이는 단면도이다. 도 1에 도시된 전자 소자(100)는 하부 게이트(bottom gate) 구조로 구성된 반면, 도 2a에 도시된 전자 소자(200)는 상부 게이트(top gate) 구조로 구성된다는 점에서 차이가 이다. 도 2a를 참조하면, 전자 소자(200)는 기판(201), 기판(201)의 제 1 표면 영역 위에 배치된 드레인 전극(208), 드레인 전극(208) 위에 배치된 양자점층(205), 양자점층(205)의 상부 표면과 기판(201)의 제 1 표면 영역과 다른 제 2 표면 영역에 걸쳐 배치되어 있는 그래핀층(204), 기판(201)의 제 2 표면 영역 위의 그래핀층(204) 상에 배치되어 있는 소스 전극(209), 양자점층(205)의 상부 표면 위의 그래핀층(204) 상에 배치되어 있는 게이트 절연막(203), 및 게이트 절연막 위에 배치되어 있는 게이트 전극(202)을 포함할 수 있다. 또한, 상기 전자 소자(200)는 양자점층(205)과 드레인 전극(208) 사이에 배치된 제 1 수송층(206) 및 양자점층(205)과 그래핀층(204) 사이에 배치된 제 2 수송층(207)을 더 포함할 수 있다.
도 2a에 도시된 바와 같이, 그래핀층(204)은 기판(201)의 제 2 표면 영역으로부터 양자점층(205)의 상부 표면까지 단차를 갖도록 형성될 수 있다. 여기서, 그래핀층(204)의 일부가 양자점들과 드레인 전극(208)의 측면에 직접적으로 접촉하지 않도록, 그래핀층(204)은 드레인 전극(208)과 양자점층(205)으로 이루어진 메사 구조의 측면과 소정의 간격으로 이격될 수 있다. 예를 들어, 전자 소자(200)는 드레인 전극(208)과 양자점층(205)의 측면에 배치된 절연층(210)을 더 포함할 수 있다. 그러면, 그래핀층(204)은 양자점들 및 드레인 전극(208)의 측면에 직접 접촉하지 않으면서, 기판(201)의 제 2 표면 영역으로부터 절연층(210)의 측면을 따라 양자점층(205)의 상부 표면까지 연장될 수 있다.
절연층(210)이 없더라도 그래핀층(204)이 양자점들 및 드레인 전극(208)의 측면에 직접적으로 접촉하지 않는다면, 도 2b에 도시된 바와 같이, 절연층(210)을 생략할 수도 있다. 그러면, 그래핀층(204)은 양자점층(205)의 상부 표면으로부터 기판(201)의 제 2 표면 영역으로 완만하게 늘어지게 된다. 한편, 그래핀층(204)의 늘어진 일부 영역이 양자점층(205)의 양자점들과 직접적으로 접촉할 가능성이 있다면, 도 2c에 도시된 바와 같이, 양자점층(205)의 가장자리 영역에 있는 양자점들을 제거할 수도 있다. 그러면, 그래핀층(204)의 일부가 양자점층(205)의 측면에 닿더라도 양자점들에는 직접적으로 접촉하지 않을 수 있다.
도 1에서 설명한 게이트 전극(102), 게이트 절연막(103), 그래핀층(104), 양자점층(105), 제 1 수송층(106), 제 2 수송층(107), 드레인 전극(108), 및 소스 전극(109)의 재료 및 특성에 대한 설명들은 도 2a 내지 도 2c의 게이트 전극(202), 게이트 절연막(203), 그래핀층(204), 양자점층(205), 제 1 수송층(206), 제 2 수송층(207), 드레인 전극(208), 및 소스 전극(209)에도 그대로 적용될 수 있다. 또한, 도 2a 내지 도 2c에 도시된 전자 소자(200)의 동작 원리는 도 1에 도시된 전자 소자(100)의 동작 원리와 동일할 수 있다. 따라서, 이하에서는 편의상 도 1에 도시된 전자 소자(100)를 기초로 다양한 응용 분야에 대해 설명하지만, 이하의 설명은 도 2에 도시된 전자 소자(200)에 대해서도 그대로 적용될 수 있다.
도 1에 도시된 전자 소자(100)는 트랜지스터의 스위칭 기능과 광전자 소자의 기능을 모두 구비할 수 있다. 예를 들어, 양자점층(105)은 양자점층(105) 내에 배열된 다수의 양자점들의 밴드갭에 해당하는 파장 또는 그보다 작은 파장을 갖는 외부의 빛을 흡수하여 전자와 정공의 쌍인 엑시톤(exciton)을 생성할 수 있다. 흡수되는 빛의 파장은 양자점들의 크기, 재료, 구조 등에 따라 달라질 수 있으며, 대략 400nm 내지 2000nm의 범위에 있을 수 있다. 그러면, 전자와 정공은 각각 분리되어 드레인 전극(108)과 소스 전극(109)으로 이동할 수 있다. 드레인 전극(108)과 양자점층(105) 사이 및 양자점(105)과 그래핀층(104) 사이의 에너지 밴드 구조에 따라, 전자가 드레인 전극(108)으로 이동하고 정공이 소스 전극(109)으로 이동하거나, 또는 정공이 드레인 전극(108)으로 이동하고 전자가 소스 전극(109)으로 이동할 수도 있다.
전자와 정공의 이동은 게이트 전극(102)에 인가되는 게이트 전압에 따라 제어될 수 있다. 예를 들어, 게이트 전압이 인가되지 않으면 엑시톤이 생성되더라도 전자와 정공은 드레인 전극(108)과 소스 전극(109)으로 이동하지 않을 수 있다. 게이트 전극(102)에 게이트 전압이 인가되어 전자 소자(100)가 턴온되면 전자와 정공이 드레인 전극(108)과 소스 전극(109)으로 이동할 수 있으며, 게이트 전압의 크기에 따라 전자와 정공의 이동량이 변화할 수 있다.
따라서, 전자와 정공이 드레인 전극(108)과 소스 전극(109)으로 이동하면서 발생하는 전류를 탐지함으로써, 전자 소자(100)는 광검출기(photodetector) 또는 포토트랜지스터(phototransistor)로서 동작할 수 있다. 또한, 전자와 정공이 드레인 전극(108)과 소스 전극(109)으로 이동하면서 발생하는 전류를 외부 부하에 연결하여 사용할 수 있는데, 이때 전자 소자(100)는 광전지 소자(photovoltaic device)로서 동작할 수 있다.
반대로, 드레인 전극(108)과 소스 전극(109) 사이에 전압을 인가하면 양자점층(105) 내의 양자점들에서 전자와 정공이 결합하여 빛이 방출될 수 있다. 방출되는 빛의 파장은 양자점들의 크기, 재료, 구조 등에 따라 달라질 수 있다. 드레인 전극(108)과 소스 전극(109) 사이에 인가되는 전압이 일정하게 유지된다고 가정할 때, 빛의 방출 여부 및 방출되는 빛의 세기는 게이트 전극(102)에 인가되는 게이트 전압에 의해 제어될 수 있다. 이때, 전자 소자(100)는 발광 소자(light emitting device)로서 동작할 수 있다. 따라서, 본 실시예에 따른 전자 소자(100)는 광전지 소자, 광검출기, 포토트랜지스터, 발광 소자 등의 광전자 소자 분야에 적용될 수 있다.
상술한 바와 같이, 개시된 실시예들에 따른 전자 소자(100, 200)는 우수한 광전 특성을 갖는 양자점과 우수한 이동도를 갖는 그래핀을 함께 채널층으로 사용하기 때문에 여러 가지 장점을 가질 수 있다. 예를 들어, 전자 소자(100, 200)는 양자점들의 크기, 재료, 구조에 따라 가시광(400nm~700nm)부터 적외선광(~2000nm)에 해당하는 매우 폭 넓은 밴드갭을 가질 수 있다. 또한, 양자점층(105, 205)의 두께 증가에 따라 빛의 흡수율이 비례하여 증가하기 때문에 흡수율의 향상이 용이하다. 또한, 전자 소자(100, 200)는 높은 이동도 및 큰 온/오프 전류비를 가질 수 있어서 우수한 성능을 갖는 광전자 소자의 구현을 가능하게 한다. 더욱이, 개시된 실시예들에 따른 전자 소자(100, 200)는 통상적인 반도체 재료 없이 양자점과 그래핀만을 포함하기 때문에 대면적으로 저렴하고 쉽게 제작이 가능하다.
한편, 다수의 전자 소자(100)들을 2차원 어레이의 형태로 배열함으로써 컬러 이미지 센서 또는 컬러 디스플레이 장치를 구현하는 것도 가능하다. 예를 들어, 도 3은 도 1에 도시된 다수의 전자 소자(100)를 포함하는 전자 소자 어레이(300)의 개략적인 구조를 보이는 단면도이다. 도 3을 참조하면, 전자 소자 어레이(300)는 기판(101) 상에 배열된 제 1 전자 소자(100R), 제 2 전자 소자(100G) 및 제 3 전자 소자(100B)를 포함할 수 있다. 도 3에는 편의상 단지 3개의 전자 소자(100R, 100G, 100B)만이 도시되어 있으나, 실제로는 매우 많은 전자 소자(100R, 100G, 100B)들이 2차원 어레의 형태로 반복하여 배열될 수 있다.
상기 제 1 내지 제 3 전자 소자(100R, 100G, 100B)는 도 1에 도시된 전자 소자(100)와 동일한 구조를 가질 수 있다. 도 1에 도시된 전자 소자(100) 대신에 도 2a 내지 도 2c에 도시된 전자 소자(200)를 이용하는 것도 가능하다. 제 1 내지 제 3 전자 소자(100R, 100G, 100B)들은 서로 동일한 구조를 가지며, 단지 양자점층(105R, 105G, 105B)의 밴드갭만이 서로 다를 수 있다. 예컨대, 제 1 전자 소자(100R)의 제 1 양자점층(105R)은 적색광에 대응하는 밴드갭을 가지며, 제 2 전자 소자(100G)의 제 2 양자점층(105G)은 녹색광에 대응하는 밴드갭을 갖고, 제 3 전자 소자(100B)의 제 3 양자점층(105B)은 청색광에 대응하는 밴드갭을 가질 수 있다. 이러한 제 1 내지 제 3 양자점층(105R, 105G, 105B)은 스탬프 방식 또는 프린팅 방식으로 그래핀층(104) 위에 한꺼번에 형성될 수 있다.
전자 소자 어레이(300)의 제 1 내지 제 3 전자 소자(100R, 100G, 100B)들이 광검출기 또는 포토트랜지스터로서 동작하는 경우, 전자 소자 어레이(300)는 입사광의 적색, 녹색, 청색광 성분을 각각 검출하여 영상을 생성하는 이미지 센서가 될 수 있다. 그리고, 제 1 내지 제 3 전자 소자(100R, 100G, 100B)들은 각각 흡수 파장이 서로 다른 센서 화소들이 될 수 있다. 또한, 전자 소자 어레이(300)의 제 1 내지 제 3 전자 소자(100R, 100G, 100B)들이 발광 소자로서 동작하는 경우, 전자 소자 어레이(300)는 적색, 녹색, 청색광의 빛을 방출하여 영상을 디스플레이 하는 디스플레이 장치가 될 수 있으며, 제 1 내지 제 3 전자 소자(100R, 100G, 100B)들은 각각 발광 파장이 서로 다른 디스플레이 화소들이 될 수 있다.
도 4a 내지 도 4d는 도 1에 도시된 전자 소자(100)를 제조하는 과정을 예시적으로 보이는 개략적인 단면도이다. 도 4a 내지 도 4d에서는 편의상 기판(101)이 생략되었다.
먼저, 도 4a를 참조하면, 게이트 전극(102) 상에 게이트 절연막(103)을 적층하고, 게이트 절연막(103) 위에 그래핀층(104)을 적층한다. 게이트 절연막(103)은 일반적인 증착 기술로 형성될 수 있다. 그리고, 그래핀층(104)은 별도로 제작한 후에 게이트 절연막(103) 위에 전사할 수 있다. 다른 방법으로, 게이트 전극(102)으로서 예를 들어 니켈(Ni)이나 구리(Cu)와 같은 금속을 사용하거나, 또는 게이트 전극(102) 위에 니켈(Ni)이나 구리(Cu)를 증착한 후에, 그 위에 게이트 절연막(103)으로서 h-BN을 성장시키고, h-BN 게이트 절연막(103) 위에 화학적 기상 증착(CVD) 기술로 그래핀층(104)을 성장시킬 수 있다.
이어서, 도 4b를 참조하면, 그래핀층(104) 위에 양자점층(105)을 적층할 수 있다. 양자점층(105)은 예를 들어 PDMS 스탬프 또는 프린팅 방식으로 쉽게 형성될 수 있다. 예를 들어, 유기 고분자 용액에 양자점들이 분산되어 있는 콜로이드 양자점을 도시되지 않은 외부의 기판 위에 도포한 후에, 양자점층(105)의 형상을 갖는 스탬프를 콜로이드 양자점에 찍어서 스탬프의 표면에 양자점들을 묻히고, 상기 스탬프를 다시 그래핀층(104) 위에 찍어서 스탬프의 표면에 묻은 양자점들을 그래핀층(104) 상에 전사할 수 있다. 또한, 양자점층(105)을 형성하기 전에, 필요에 따라 그래핀층(104) 위에 제 1 수송층(106)을 먼저 형성하고 패터닝한 후에, 제 1 수송층(106) 위에 양자점층(105)을 적층할 수도 있다.
다음으로, 도 4c에 도시된 바와 같이, 드레인 전극(108)을 양자점층(105) 위에 형성할 수 있다. 예를 들어, 드레인 전극(108)의 전극 재료를 양자점층(105)과 그래핀층(104) 상에 전체적으로 증착한 후, 양자점층(105) 상의 전극 재료만을 남기고 나머지 전극 재료를 식각하여 제거할 수 있다. 또한, 드레인 전극(108)을 형성하기 전에, 필요에 따라 양자점층(105) 위에 제 2 수송층(107)을 먼저 형성하고 패터닝한 후에, 제 2 수송층(106) 우에 드레인 전극(108)을 형성할 수도 있다.
그런 후, 도 4d에 도시된 바와 같이, 그래핀층(104) 상에 소스 전극(109)을 형성할 수 있다. 도 4c와 도 4d의 과정은 드레인 전극(108)과 소스 전극(109)이 서로 다른 재료로 이루어지는 경우에 순차적으로 수행될 수 있다. 예를 들어, 드레인 전극(108)은 투명한 도전성 재료로 이루어지고 소스 전극(109)은 일반적인 금속 재료로 이루어질 수 있다. 그러나, 드레인 전극(108)과 소스 전극(109)이 동일한 재료로 이루어지는 경우에는, 한번의 공정으로 드레인 전극(108)과 소스 전극(109)을 형성할 수도 있다. 예를 들어, 양자점층(105)과 그래핀층(104) 상에 전극 재료를 전체적으로 증착한 후, 식각을 통해 전극 재료를 두 부분으로 각각 분리함으로써 드레인 전극(108)과 소스 전극(109)이 형성될 수 있다.
지금까지는 양자점층(105)이 그래핀층(104)과 드레인 전극(108) 사이에만 배치되는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 양자점층(105)은 그래핀층(104)과 소스 전극(109) 사이에도 배치될 수 있으며, 또는 그래핀층(104)과 드레인 전극(108) 사이 및 그래핀층(104)과 소스 전극(109) 사이에 모두 배치될 수도 있다. 예를 들어, 도 5는 또 다른 실시예에 따른 전자 소자(110)의 개략적인 구조를 보이는 단면도로서, 양자점층(105a, 105b)이 그래핀층(104)과 드레인 전극(108) 사이 및 그래핀층(104)과 소스 전극(109) 사이에 모두 배치된 예를 도시하고 있다. 도 5에 도시된 실시예에서, 양자점층(105a, 105b)은 그래핀층(104)의 제 1 영역 위에 배치된 제 1 양자점층(105a)과 그래핀층(104)의 제 1 영역과 다른 제 2 영역 위에 배치된 제 2 양자점층(105b)을 포함할 수 있다. 드레인 전극(108)은 제 1 양자점층(105a) 위에 배치되며 소스 전극(109)은 제 2 양자점층(105b) 위에 배치될 수 있다. 여기서, 제 1 및 제 2 양자점층(105a, 105b) 내에 각각 배치된 다수의 양자점들은 서로 동일할 수도 있으나, 서로 다를 수도 있다.
도 6은 또 다른 실시예에 따른 전자 소자(120)의 개략적인 구조를 보이는 단면도로서, 특히 광전지로서 동작하기 위한 전자 소자(120)의 구조를 도시하고 있다. 도 6을 참조하면, 전자 소자(120)는 게이트 전극(102), 게이트 전극(102) 위에 배치된 게이트 절연막(103), 게이트 절연막(103) 위에 배치된 그래핀층(104), 그래핀층(104)의 일부 영역 위에 배치된 양자점층(105), 양자점층(105) 위에 배치된 드레인 전극(108), 및 그래핀층(104)의 다른 일부 영역 위에 배치된 소스 전극(109)을 포함할 수 있다. 여기서, 그래핀층(104)과 양자점층(105)은 전류가 흐르기 위한 채널층의 역할을 함께 수행할 수 있다. 도 6에는 편의상 기판(101)이 생략되었으나 게이트 전극(102)의 하부에 기판(101)이 더 배치될 수도 있다.
도 6에 도시된 전자 소자(120)의 경우, 양자점층(105)은 복층 구조로 적층되어 있으며 밴드갭이 서로 다른 다수의 양자점들을 포함할 수 있다. 예를 들어, 양자점층(105) 내에는 가시광의 에너지부터 적외선광의 에너지까지 모두 흡수할 수 있도록 다양한 밴드갭들을 갖는 다수의 양자점들이 고르게 분포할 수 있다. 또한, 다수의 양자점들을 복층 구조로 적층함으로써 빛의 흡수율을 증가시킬 수 있다. 빛의 흡수율을 더욱 증가시키기 위하여, 도 5에 도시된 바와 같이 그래핀층(104)과 소스 전극(109) 사이에도 양자점층(105)이 더 배치될 수도 있다.
이러한 전자 소자(120)는 빛 에너지를 전기 에너지로 전환하기 위한 전지셀의 역할을 할 수 있으며, 다수의 전자 소자(120)들을 배열하여 광전지를 구성할 수 있다. 광전지의 경우, 개개의 전지셀들을 독립적으로 스위칭할 필요가 없다면, 도 6에서 게이트 전극(102)과 게이트 절연막(103)을 생략하고, 기판(101) 위에 바로 그래핀층(104)을 배치할 수도 있다. 또는, 그래핀층(104)의 결합성을 향상시키기 위해 기판(101) 위에 h-BN 게이트 절연막(103)을 형성하고, 그 위에 그래핀층(104)을 배치할 수도 있다.
또한, 도 7a 내지 도 7c는 또 다른 실시예에 따른 전자 소자(131, 132, 133)의 다양한 개략적인 구조를 보이는 단면도이다. 도 7a 내지 도 7c에 도시된 전자 소자(131, 132, 133)는 다수의 n-형 양자점(115a)과 다수의 p-형 양자점(115b)을 함께 포함하는 양자점층(115)을 포함할 수 있다. 전자 소자(131, 132, 133)의 나머지 구조는 도 1에 도시된 전자 소자(100)와 동일할 수 있다.
먼저, 도 7a를 참조하면, 전자 소자(131)의 양자점층(115)은 그래핀층(104)의 일부 영역과 접촉하도록 상기 일부 영역 내에 함께 모여서 분포하는 다수의 n-형 양자점(115a)들과 그래핀층(104)의 다른 일부 영역과 접촉하도록 상기 다른 일부 영역 내에 함께 모여서 분포하는 다수의 p-형 양자점(115b)들을 포함할 수 있다. 예를 들어, 다수의 n-형 양자점(115a)들의 전도대의 값은 그래핀층(104)의 페르미 에너지 값보다 작고, 다수의 p-형 양자점(115b)들의 가전자대의 값은 그래핀층(104)의 페르미 에너지 값보다 클 수 있다.
그리고, 도 7b를 참조하면, 전자 소자(132)의 양자점층(115)은 도 7a의 전자 소자(131)와 유사하며, 단지 다수의 p-형 양자점(115b)들의 일부가 다수의 n-형 양자점(115a)들의 일부와 중첩한다는 점에서 차이가 있다. 예를 들어, 다수의 p-형 양자점(115b)들의 일부가 다수의 n-형 양자점(115a)들 위로 중첩하여 배치될 수 있다. 또는, 반대로 다수의 n-형 양자점(115a)들의 일부가 다수의 p-형 양자점(115b)들 위로 중첩하여 배치되는 것도 가능하다.
마지막으로, 도 7c를 참조하면, 전자 소자(133)의 양자점층(115)에서는 다수의 n-형 양자점(115a)들과 다수의 p-형 양자점(115b)이 하나의 층 내에서 무질서하게 서로 섞여 있다. 그리고, 다수의 n-형 양자점(115a)들 및 p-형 양자점(115b)들은 그래핀층(104)과 각각 접촉하도록 하나의 단일 층으로 배열될 수 있다.
도 7a 내지 도 7c에 도시된 전자 소자(131, 132, 133)는, 양자점층(115) 내의 n-형 양자점(115a)들과 p-형 양자점(115b)들이 모두 그래핀층(104)에 접촉하고 있기 때문에, 양극성 소자(ambipolar device)로서 동작할 수 있다. 예를 들어, 드레인 전극(108)과 소스 전극(109) 사이에 소정의 전압을 인가할 때, 그 전압의 크기가 작고 순방향의 전류 누설이 적다면, 게이트 전극(102)에 양의 전압을 인가하는 경우에도 또는 음의 전압을 인가하는 경우에도 모두 전자 소자(131, 132, 133)가 턴온될 수 있다. 이러한 전자 소자(131, 132, 133)는 두 종류의 양자점(115a, 115b)들을 포함하기 때문에, 도 1에 도시된 전자 소자(100)보다 빛을 흡수할 수 있는 파장 대역의 범위가 늘어나므로 효율이 향상될 수 있다.
도 8a 및 도 8b는 도 7a에 도시된 전자 소자(131)의 양자점층(115)을 형성하는 과정을 보이는 개략적인 단면도이다. 도 8a를 참조하면, 그래핀층(104)의 한 영역 위에 PDMS 스탬프(도시되지 않음)를 이용하여 n-형 양자점(115a)들을 먼저 도포한다. 그런 후, 도 8b에 도시된 바와 같이, 그래핀층(104)의 다른 영역 위에 PDMS 스탬프(도시되지 않음)를 이용하여 p-형 양자점(115b)들을 도포할 수 있다. 여기서, n-형 양자점(115a)들이 분포하는 영역과 p-형 양자점(115b)들이 분포하는 영역이 서로 인접할 수 있다. 그런 다음에는, 도 4c 및 도 4d에서 설명한 방식으로 드레인 전극(108)과 소스 전극(109)을 형성할 수 있다.
또한, 도 9a 및 도 9b는 도 7b에 도시된 전자 소자(132)의 양자점층을 형성하는 과정을 보이는 개략적인 단면도이다. 도 9a를 참조하면, 도 8a와 마찬가지로, 그래핀층(104)의 한 영역 위에 PDMS 스탬프를 이용하여 n-형 양자점(115a)들을 먼저 도포한다. 그런 후, 도 9b에 도시된 바와 같이, 그래핀층(104)의 다른 영역 위에 PDMS 스탬프를 이용하여 p-형 양자점(115b)들을 도포할 수 있다. 여기서, n-형 양자점(115a)들이 분포하는 영역과 p-형 양자점(115b)들이 분포하는 영역이 가장자리 부분에서 서로 중첩할 수 있다. 따라서, 도 9b의 과정에서, p-형 양자점(115b)들의 일부가 n-형 양자점(115a)들 위로 배치될 수 있다. 그런 다음에는, 도 4c 및 도 4d에서 설명한 방식으로 드레인 전극(108)과 소스 전극(109)을 형성할 수 있다.
도 10은 또 다른 실시예에 따른 전자 소자(141)의 개략적인 구조를 보이는 단면도이다. 도 7a 내지 도 7c에서는, n-형 양자점(115a)들과 p-형 양자점(115b)들이 하나의 단일 층 내에 배열되어 있지만, 도 10에 도시된 전자 소자(141)에서는 n-형 양자점(115a)들과 p-형 양자점(115b)들이 복수의 층으로 적층되어 있다는 점에서 차이가 있다. 여기서, n-형 양자점(115a)들만으로 드레인 전극(108)과 그래핀층(104) 사이에 n-형 전류 통로가 형성되고, 또한 p-형 양자점(115b)들만으로 드레인 전극(108)과 그래핀층(104) 사이에 p-형 전류 통로가 형성되도록 한다. 이를 위해, 다수의 n-형 양자점(115a)들끼리 그래핀층(104)과 드레인 전극(108) 사이에서 복수의 층으로 적층될 수 있으며, 다수의 p-형 양자점(115b)들끼리 그래핀층(104)과 드레인 전극(108) 사이에 복수의 층으로 적층될 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 그래핀층(104)과 드레인 전극(108) 사이를 연결하도록 적층된 다수의 n-형 양자점(115a)들과 다수의 p-형 양자점(115b)들은 각각 기둥 모양을 형성할 수 있다. 그리고, 다수의 n-형 양자점(115a)들로 형성된 기둥들과 다수의 p-형 양자점(115b)들로 형성된 기둥들은 그래핀층(104)과 드레인 전극(108)의 표면 방향을 따라 서로 번갈아 배치될 수도 있다.
도 11은 또 다른 실시예에 따른 전자 소자(142)의 개략적인 구조를 보이는 단면도이다. 도 11에 도시된 전자 소자(142)의 양자점층(115)에서, 다수의 n-형 양자점(115a)들은 그래핀층(104)과 드레인 전극(108) 사이를 연결하도록 피라미드 구조로 적층되어 있다. 이를 위해, 다수의 n-형 양자점(115a)들은 그래핀층(104)으로부터 드레인 전극(108)까지 피라미드의 형태로 적층될 수 있다. 또한, 다수의 p-형 양자점(115b)들은 상기 다수의 n-형 양자점(115a)들로 형성된 다수의 피라미드 구조와 상보적인 형태인 다수의 역피라미드 구조를 형성하도록 적층될 수 있다. 즉, 다수의 p-형 양자점(115b)들은 그래핀층(104)으로부터 드레인 전극(108)까지 역피라미드의 형태로 적층될 수 있다. 예를 들어, 다수의 n-형 양자점(115a)들로 형성된 파리미드는 밑면이 그래핀층(104)에 접하고 꼭지점이 드레인 전극(108)에 접하며, 다수의 p-형 양자점(115b)들로 형성된 역피라미드는 밑면이 드레인 전극(108)에 접하고 꼭지점이 그래핀층(104)에 접할 수 있다. 이러한 도 10 및 도 11에 도시된 전자 소자(141, 142)도 양극성 소자로서 동작할 수 있다.
도 12는 또 다른 실시예에 따른 전자 소자(150)의 개략적인 구조를 보이는 단면도이다. 도 12에 도시된 전자 소자(150)의 양자점층(115)은 그래핀층(104)에 인접하는 다수의 p-형 양자점(115b)들과 드레인 전극(108)에 인접하는 다수의 n-형 양자점(115a)들을 포함할 수 있다. 그리고, 다수의 n-형 양자점(115a)들은 다수의 p-형 양자점(115b)들 위에 적층될 수 있다. 또는, 다수의 p-형 양자점(115b)들이 드레인 전극(108)에 인접하고 다수의 n-형 양자점(115a)들이 그래핀층(104)에 인접하도록, 다수의 n-형 양자점(115a)들 위에 다수의 p-형 양자점(115b)들이 적층될 수도 있다. 또한, 도 12에는 p-형 양자점(115b)들이 하나의 층을 형성하고 n-형 양자점(115a)들이 하나의 층을 형성하는 것으로 도시되어 있으나, p-형 양자점(115b)들과 n-형 양자점(115a)들이 각각 복수의 층을 형성할 수도 있다.
따라서, 상기 전자 소자(150)의 양자점층(115)은 n-형 양자점(115a)들과 p-형 양자점(115b)들로 형성된 p-n 접합(junction)을 갖는다. 이러한 p-n 접합은 정공과 전자의 결합을 촉진시켜 발광 효율을 향상시킬 수 있다. 또한, 외부의 빛을 흡수하여 발생한 정공과 전자를 효율적으로 분리하여 광흡수 효율을 향상시킬 수도 있다. p-n 접합을 다이오드라고 볼 수 있으므로, 도 12에 도시된 전자 소자(150)는 하나의 트랜지스터와 하나의 다이오드가 일체형으로 형성된 것이라고 볼 수도 있다.
지금까지는 전자 소자(100, 110, 120, 131, 132, 133, 141, 142, 150, 200)가 스위칭 소자나 광전자 소자로서 동작하는 예에 대해 설명하였다. 그러나, 상술한 실시예들은 광전자 소자뿐만 아니라 논리 소자에도 응용될 수 있다. 예를 들어, 도 13은 또 다른 실시예에 따른 전자 소자(160)의 개략적인 구조를 보이는 단면도로서, 특히 전자 소자(160)는 인버터 소자(inverter device)로서 동작한다.
도 13을 참조하면, 전자 소자(160)는 게이트 전극(102), 게이트 전극(102) 위에 배치된 게이트 절연막(103), 게이트 절연막(103)의 상부 표면에서 서로 분리되어 배치된 제 1 그래핀층(104a)과 제 2 그래핀층(104b), 제 1 그래핀층(104a)의 일부 영역에 배치된 다수의 n-형 양자점(115a)들, 제 2 그래핀층(104b)의 일부 영영역에 배치된 다수의 p-형 양자점(115b)들, 제 1 그래핀층(104a)의 다른 영역에 접촉하도록 배치된 제 1 전극(119a), 제 2 그래핀층(104b)의 다른 영역에 접촉하도록 배치된 제 2 전극(119b), 및 상기 다수의 n-형 양자점(115a)들과 다수의 p-형 양자점(115b)들에 모두 접촉하도록 배치된 제 3 전극(119c)을 포함할 수 있다. 또한, 전자 소자(160)는 제 1 전극(119a)에 전기적으로 연결되는 접지 라인(Vss), 제 2 전극(119b)에 전기적으로 연결되는 구동 전압 라인(Vdd), 게이트 전극(102)에 전기적으로 연결되는 입력 신호 라인(Vin), 및 제 3 전극(119c)에 전기적으로 연결되는 출력 신호 라인(Vout)을 더 포함할 수 있다.
여기서, 다수의 n-형 양자점(115a)들은 하나의 n-형 양자점층을 형성하며, 제 1 그래핀층(104a)과 n-형 양자점층은 하나의 제 1 채널층을 형성할 수 있다. 또한, 다수의 p-형 양자점(115b)들은 하나의 p-형 양자점층을 형성하며, 제 2 그래핀층(104b)과 p-형 양자점층은 하나의 제 2 채널층을 형성할 수 있다. 따라서, 제 1 채널층과 제 2 채널층이 게이트 절연막(103) 상에 서로 분리되어 배치되어 있다고 볼 수 있다. 또한, 제 1 전극(109a)은 제 1 채널층에만 전기적으로 접촉하고, 제 2 전극(109b)은 제 2 채널층에만 전기적으로 접촉하고, 제 3 전극(109c)은 제 1 채널층과 제 2 채널층에 모두 전기적으로 접촉한다고 볼 수 있다.
따라서, 도 13에 도시된 전자 소자(160)는 도 1에 도시된 전자 소자(100)의 구조를 갖는 하나의 n-형 트랜지스터와 하나의 p-형 트랜지스터를 서로 병렬 연결한 것이다. 즉, n-형 트랜지스터의 게이트와 p-형 트랜지스터의 게이트가 서로 연결되어 있으며, n-형 트랜지스터의 드레인과 p-형 트랜지스터의 드레인이 서로 연결되어 있는 구조이다. 또한, n-형 트랜지스터의 게이트와 p-형 트랜지스터의 게이트에는 입력 신호 라인(Vin)이 연결되어 있고, n-형 트랜지스터의 드레인과 p-형 트랜지스터의 드레인에는 출력 신호 라인(Vout)이 연결되어 있으며, n-형 트랜지스터의 소스에는 접지 라인(Vss)이 연결되어 있고, p-형 트랜지스터의 소스에는 구동 전압 라인(Vdd)이 연결되어 있다.
도 14는 이러한 도 13에 도시된 전자 소자(160)의 등가 회로를 보이는 회로도이다. 결과적으로, 도 13에 도시된 전자 소자(160)는 도 14에 도시된 것과 같은 인버터 소자의 기능을 할 수 있다. 도 14를 참조하면, 입력 신호 라인(Vin)에 양의 전압(즉, 논리 신호 "1")이 인가되면, p-형 트랜지스터는 턴오프되고 n-형 트랜지스터는 턴온되므로, 출력 신호 라인(Vout)은 접지 라인(Vss)과 연결되어 논리 신호 "0"을 출력할 수 있다. 또한, 입력 신호 라인(Vin)에 음의 전압(즉, 논리 신호 "0")이 인가되면, p-형 트랜지스터는 턴온되고 n-형 트랜지스터는 턴오프되므로, 출력 신호 라인(Vout)은 구동 전압 라인(Vdd)과 연결되어 논리 신호 "1"을 출력할 수 있다.
도 15a 내지 도 15d는 도 13에 도시된 전자 소자(160)를 제조하는 과정을 보이는 개략적인 단면도이다. 먼저, 도 15a를 참조하면, 게이트 전극(102) 위에 게이트 절연막(103)과 그래핀층(104)을 순차적으로 형성한다. 상술한 바와 같이, 게이트 절연막(103) 위의 그래핀층(104)은 전사 방식 또는 직접 성장 방식으로 형성될 수 있다. 그리고, 예를 들어 PDMS 스탬프를 이용하여 다수의 n-형 양자점(115a)들을 그래핀층(104)의 일부 표면 위에 도포할 수 있다.
다음으로, 도 15b를 참조하면, 예를 들어 PDMS 스탬프를 이용하여 다수의 p-형 양자점(115b)들을 그래핀층(104)의 다른 일부 표면 위에 도포할 수 있다. 이 과정에서, 도 15b에 도시된 바와 같이, 다수의 p-형 양자점(115b)들 중에서 일부가 n-형 양자점(115a)들과 중첩되어 그 위로 배열될 수도 있다. 또는, 다수의 p-형 양자점(115b)들이 다수의 n-형 양자점(115a)들과 소정의 간격으로 이격되도록 도포될 수도 있다.
그런 후, 도 15c를 참조하면, n-형 양자점(115a)들과 p-형 양자점(115b)들 사이의 영역을 에칭을 통해 제거한다. 에칭은 그래핀층(104)을 관통하여 게이트 절연막(103)이 노출될 때까지 수행될 수 있다. 이러한 에칭에 의해 트렌치(155)가 형성될 수 있다. 트렌치(155)는 n-형 양자점(115a)들과 p-형 양자점(115b)들 사이를 완전히 분리하고 그래핀층(104)을 2개의 부분으로 완전히 분리할 수 있다. 이에 따라, 제 1 그래핀층(104a)과 제 2 그래핀층(104b)이 형성될 수 있다.
마지막으로, 도 15d를 참조하면, 증착 및 패터닝 공정을 통해, 제 1 내지 제 3 전극(109a, 109b, 109c)들을 형성할 수 있다. 예를 들어, 제 1 그래핀층(104a)과 제 2 그래핀층(104b) 및 n-형 양자점(115a)들과 p-형 양자점(115b)들을 덮도록 도전성 재료를 증착한 다음, 에칭을 통해 도전성 재료를 부분적으로 제거하여 제 1 전극(109a)과 제 3 전극(109c)을 분리하고, 제 2 전극(109b)과 제 3 전극(109c)을 분리할 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 그래핀과 양자점을 포함하는 전자 소자에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 110, 120, 131, 132, 133, 141, 142, 150, 160, 200.....전자 소자
101, 201.....기판 102, 202.....게이트 전극
103, 203.....게이트 절연막 104, 204.....그래핀층
105, 115, 205.....양자점층 106, 107, 206, 207.....수송층
108, 208.....드레인 전극 109, 209.....소스 전극
300.....전자 소자 어레이

Claims (27)

  1. 다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층;
    상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극;
    상기 채널층을 통해 상기 제 1 전극과 제 2 전극 사이에 흐르는 전류를 제어하도록 구성된 게이트 전극; 및
    상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막을 포함하고,
    상기 양자점층은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되어 있으며,
    상기 제 1 전극은 상기 양자점층 위에 배치되고, 상기 제 2 전극은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되고, 상기 제 2 전극은 상기 양자점층으로부터 떨어져 배치되는, 전자 소자.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 상기 양자점층에 접촉하도록 배치되고 상기 제 2 전극은 상기 그래핀층에 접촉하도록 배치되는 전자 소자.
  3. 제 2 항에 있어서,
    상기 그래핀층과 상기 양자점층 사이에 배치된 제 1 수송층 및 상기 양자점층과 상기 제 1 전극 사이에 배치된 제 2 수송층 중에서 적어도 하나를 더 포함하는 전자 소자.
  4. 제 2 항에 있어서,
    상기 양자점층은 다수의 제 1 양자점들 및 상기 제 1 양자점들과 상이한 다수의 제 2 양자점들을 포함하는 전자 소자.
  5. 제 4 항에 있어서,
    상기 다수의 제 1 양자점들은 제 1 도전형이고 상기 다수의 제 2 양자점들은 제 1 도전형과 전기적으로 상반되는 제 2 도전형인 전자 소자.
  6. 제 5 항에 있어서,
    상기 다수의 제 1 양자점들의 전도대(conduction band)의 값은 상기 그래핀층의 페르미 에너지(fermi energy) 값보다 작고, 상기 다수의 제 2 양자점들의 가전자대(valence band)의 값은 상기 그래핀층의 페르미 에너지 값보다 큰 전자 소자.
  7. 제 4 항에 있어서,
    상기 다수의 제 1 양자점들은 제 1 영역에서 상기 그래핀층과 접촉하도록 분포하며, 상기 다수의 제 2 양자점들은 상기 제 1 영역과 다른 제 2 영역에서 상기 그래핀층과 접촉하도록 분포하는 전자 소자.
  8. 제 7 항에 있어서,
    상기 제 1 영역의 일부가 상기 제 2 영역의 위에 배치되도록 상기 제 1 영역과 상기 제 2 영역의 일부가 서로 중첩하는 전자 소자.
  9. 제 4 항에 있어서,
    상기 다수의 제 1 양자점들과 제 2 양자점들이 무질서하게 서로 섞여 있으며, 상기 다수의 제 1 및 제 2 양자점들의 각각이 상기 그래핀층과 접촉하는 전자 소자.
  10. 제 4 항에 있어서,
    상기 다수의 제 1 양자점들이 상기 그래핀층과 상기 제 1 전극 사이에서 복수의 층으로 적층되어 있으며, 상기 다수의 제 2 양자점들이 상기 그래핀층과 상기 제 1 전극 사이에서 복수의 층으로 적층되어 있는 전자 소자.
  11. 제 10 항에 있어서,
    상기 양자점층은, 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 1 양자점들을 적층하여 형성된 다수의 제 1 기둥, 및 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 2 양자점들을 적층하여 형성된 다수의 제 2 기둥을 포함하며, 상기 다수의 제 1 기둥과 다수의 제 2 기둥들이 상기 그래핀층과 상기 제 1 전극의 표면 방향을 따라 번갈아 배치되어 있는 전자 소자.
  12. 제 10 항에 있어서,
    상기 양자점층은, 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 1 양자점들을 적층하여 형성된 다수의 제 1 피라미드 구조, 및 상기 그래핀층과 상기 제 1 전극 사이를 연결하도록 상기 다수의 제 2 양자점들을 적층하여 형성된 다수의 제 2 피라미드 구조를 포함하며, 상기 다수의 제 1 피라미드 구조들은 상기 다수의 제 2 피라미드 구조들과 상보적인 형태로 배열되어 있는 전자 소자.
  13. 제 2 항에 있어서,
    기판을 더 포함하며,
    상기 게이트 전극은 상기 기판 위에 배치되고, 상기 게이트 절연막은 상기 게이트 전극 위에 배치되며, 상기 그래핀층은 상기 게이트 절연막 위에 배치되는 전자 소자.
  14. 제 1 항에 있어서,
    상기 양자점층은 상기 그래핀층의 제 1 영역 위에 배치된 제 1 양자점층 및 상기 그래핀층의 제 1 영역과 다른 제 2 영역 위에 배치된 제 2 양자점층을 포함하며,
    상기 제 1 전극은 상기 제 1 양자점층 위에 배치되고, 상기 제 2 전극은 상기 제 2 양자점층 위에 배치되는 전자 소자.
  15. 제 1 항에 있어서,
    기판을 더 포함하며,
    상기 제 1 전극은 상기 기판의 제 1 표면 영역위에 배치되어 있고, 상기 제 1 전극 위에 상기 양자점층이 배치되어 있으며, 상기 그래핀층은 상기 양자점층의 상부 표면 및 상기 기판의 제 2 표면 영역에 걸쳐 배치되어 있으며,
    상기 제 2 전극은 상기 기판의 제 2 표면 영역 위의 그래핀층 상에 배치되어 있고,
    상기 게이트 절연막은 상기 양자점층의 상부 표면 위의 그래핀층 상에 배치되어 있으며, 상기 게이트 전극은 상기 게이트 절연막 위에 배치되어 있는 전자 소자.
  16. 제 1 항에 있어서,
    상기 양자점층은 밴드갭이 서로 상이한 다수의 양자점들을 포함하는 전자 소자.
  17. 제 1 항에 있어서,
    상기 양자점층은 상기 그래핀층과 상기 제 1 전극 사이에 배치되어 있으며,
    상기 양자점층은 상기 그래핀층에 접하는 다수의 제 1 도전형 양자점들 및 상기 제 1 전극에 접하는 다수의 제 2 도전형 양자점들을 포함하고, 상기 제 2 도전형은 상기 제 1 도전형에 전기적으로 상반되며,
    상기 제 2 도전형 양자점들은 상기 제 1 도전형 양자점들 위에 적층되어 있는 전자 소자.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 전자 소자는 광검출기, 발광 소자, 광전지 소자 중에서 하나인 전자 소자.
  19. 빛을 감지하는 다수의 센서 화소들의 어레이를 포함하며,
    각각의 센서 화소는:
    다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층;
    상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극;
    상기 채널층을 통해 상기 제 1 전극과 상기 제 2 전극 사이에 흐르는 전류를 제어하도록 구성된 게이트 전극; 및
    상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막을 포함하고,
    상기 다수의 센서 화소는 흡수 파장이 서로 다른 제 1 센서 화소 및 제 2 센서 화소를 포함하고,
    상기 양자점층은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되어 있으며,
    상기 제 1 전극은 상기 양자점층 위에 배치되고, 상기 제 2 전극은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되고, 상기 제 2 전극은 상기 양자점층으로부터 떨어져 배치되는, 이미지 센서.
  20. 빛을 방출하는 다수의 디스플레이 화소들의 어레이를 포함하며,
    각각의 디스플레이 화소는:
    다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층;
    상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극;
    상기 채널층을 통해 상기 제 1 전극과 상기 제 2 전극 사이에 흐르는 전류를 제어하도록 구성된 게이트 전극; 및
    상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막을 포함하고,
    상기 다수의 디스플레이 화소는 발광 파장이 서로 다른 제 1 디스플레이 화소 및 제 2 디스플레이 화소를 포함하고,
    상기 양자점층은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되어 있으며,
    상기 제 1 전극은 상기 양자점층 위에 배치되고, 상기 제 2 전극은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되고, 상기 제 2 전극은 상기 양자점층으로부터 떨어져 배치되는, 디스플레이 장치.
  21. 빛 에너지를 전기 에너지로 전환하기 위한 전지셀을 포함하며,
    상기 전지셀은:
    다수의 양자점들을 구비하는 양자점층과 상기 양자점층에 전기적으로 접촉하는 그래핀층을 포함하는 채널층; 및
    상기 채널층에 각각 전기적으로 접촉하는 제 1 전극과 제 2 전극;을 포함하고,
    상기 양자점층은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되어 있으며,
    상기 제 1 전극은 상기 양자점층 위에 배치되고, 상기 제 2 전극은 상기 그래핀층의 상부 표면의 일부 영역 위에 배치되고, 상기 제 2 전극은 상기 양자점층으로부터 떨어져 배치되는, 광전지 소자.
  22. 제 21 항에 있어서,
    상기 제 1 전극은 상기 양자점층에 접촉하도록 배치되고 상기 제 2 전극은 상기 그래핀층에 접촉하도록 배치되는 광전지 소자.
  23. 제 21 항에 있어서,
    상기 양자점층은 상기 그래핀층의 제 1 영역 위에 배치된 제 1 양자점층 및 상기 그래핀층의 제 1 영역과 다른 제 2 영역 위에 배치된 제 2 양자점층을 포함하며,
    상기 제 1 전극은 상기 제 1 양자점층 위에 배치되고, 상기 제 2 전극은 상기 제 2 양자점층 위에 배치되는 광전지 소자.
  24. 제 21 항에 있어서,
    상기 양자점층은 밴드갭이 상이한 다수의 양자점들을 포함하는 광전지 소자.
  25. 게이트 전극;
    상기 게이트 전극 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 서로 분리되어 배치된 제 1 채널층과 제 2 채널층;
    상기 제 1 채널층에 전기적으로 접촉하는 제 1 전극;
    상기 제 2 채널층에 전기적으로 접촉하는 제 2 전극; 및
    상기 제 1 채널층과 제 2 채널층 모두에 전기적으로 접촉하는 제 3 전극;을 포함하며,
    상기 제 1 채널층은, 상기 게이트 절연막 상에 배치된 제 1 그래핀층, 및 다수의 양자점들을 구비하며 상기 제 1 그래핀층의 상부 표면의 일부 영역 위에 배치된 제 1 양자점층을 포함하고,
    상기 제 2 채널층은, 상기 게이트 절연막 상에 상기 제 1 그래핀층과 분리되어 배치된 제 2 그래핀층, 및 다수의 양자점들을 구비하며 상기 제 2 그래핀층의 상부 표면의 일부 영역 위에 배치된 제 2 양자점층을 포함하고,
    상기 제 1 전극은 상기 제 1 그래핀층의 상부 표면의 일부 영역 위에 배치되어 있고 상기 제 1 양자점층과 접촉하지 않으며,
    상기 제 2 전극은 상기 제 2 그래핀층의 상부 표면의 일부 영역 위에 배치되어 있고 제 2 양자점층과 접촉하지 않고,
    상기 제 3 전극은 상기 제 1 양자점층과 상기 제 2 양자점층에 모두 접촉하도록 배치되는, 인버터 소자.
  26. 제 25 항에 있어서,
    상기 제 1 전극은 상기 제 1 그래핀층에 접촉하도록 배치되며 상기 제 2 전극은 상기 제 2 그래핀층에 접촉하도록 배치되는 인버터 소자.
  27. 제 26 항에 있어서,
    상기 제 1 전극에 전기적으로 연결되는 접지 라인;
    상기 제 2 전극에 전기적으로 연결되는 구동 전압 라인;
    상기 게이트 전극에 전기적으로 연결되는 입력 신호 라인; 및
    상기 제 3 전극에 전기적으로 연결되는 출력 신호 라인;을 더 포함하는 인버터 소자.
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