KR102210290B1 - 반도체 웨이퍼를 에피택셜 코팅하는 방법 및 반도체 웨이퍼 - Google Patents

반도체 웨이퍼를 에피택셜 코팅하는 방법 및 반도체 웨이퍼 Download PDF

Info

Publication number
KR102210290B1
KR102210290B1 KR1020187018476A KR20187018476A KR102210290B1 KR 102210290 B1 KR102210290 B1 KR 102210290B1 KR 1020187018476 A KR1020187018476 A KR 1020187018476A KR 20187018476 A KR20187018476 A KR 20187018476A KR 102210290 B1 KR102210290 B1 KR 102210290B1
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
etching
gas
coating
etching process
Prior art date
Application number
KR1020187018476A
Other languages
English (en)
Other versions
KR20180087392A (ko
Inventor
크리슈티안 하거
카타리나 마이
크리슈토프 베버
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20180087392A publication Critical patent/KR20180087392A/ko
Application granted granted Critical
Publication of KR102210290B1 publication Critical patent/KR102210290B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/14—Feed and outlet means for the gases; Modifying the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0236—Pretreatment of the material to be coated by cleaning or etching by etching with a reactive gas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405—Cleaning of reactor or parts inside the reactor by using reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/08—Reaction chambers; Selection of materials therefor
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C30B25/165—Controlling or regulating the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명은 에피택시 반응로(100)에서 에피택셜 성막된 층(121)으로 반도체 웨이퍼(120)를 각각 코팅하는 방법에 관한 것이다. 이 방법에 있어서, 코팅 공정에서, 적어도 하나의 반도체 웨이퍼(120)가 에피택시 반응로(100) 내의 각각의 서셉터(110) 상에 배치되고, 적어도 하나의 반도체 웨이퍼(120)를 코팅하기 위한 제1 성막 가스가 에피택시 반응로(100)를 통과하도록 안내되며, 제1 에칭 가스와 캐리어 가스가 에피택시 반응로(100)를 통과하도록 안내되는 에칭 공정이 코팅 공정 전에 각각 실행되고, 제2 에칭 가스와 후속적으로 특히 제2 성막 가스가 에피택시 반응로(100)를 통과하도록 안내되는 세정 공정이 미리 규정된 수의 코팅 공정 후에 각각 실행되며, 각각의 코팅 공정 전의 2회 이상의 에칭 공정을 위하여 에칭 공정에 영향을 주는 적어도 하나의 변수가 관련 에칭 공정 및 반도체 웨이퍼에 대하여 개별적으로 설정된다.

Description

반도체 웨이퍼를 에피택셜 코팅하는 방법 및 반도체 웨이퍼
본 발명은 에피택시 반응로에서 에피택셜 성막된 층으로 반도체 웨이퍼를 코팅하는 방법 및 그 반도체 웨이퍼에 관한 것이다.
에피택셜 코팅된 반도체 웨이퍼, 특히 실리콘 웨이퍼는 반도체 산업에서 사용하기에, 특히 예를 들면 마이크로프로세서 또는 메모리 칩과 같은 대규모 집적 전자 컴포넌트를 제조하는 데 적합하다. 전체 평탄도 및 국소 평탄도, 에지의 기하학적 외형(geometry), 두께 분포, 단일면 기준 국소 평탄도, 소위 나노토폴로지 및 무결성과 같은 엄격한 요건을 가진 출발 재료, 소위 기판이 현대의 마이크로전자장치에서 요구된다.
에피택시 반응로에서 반도체 웨이퍼를 에피택셜 코팅하기 위해, 성막 가스를 에피택시 반응로를 통과하도록 안내하고, 그 결과, 물질이 반도체 웨이퍼의 표면 상에 에피택셜 성막된다. 그러나 반도체 웨이퍼 상에 성막하는 것 외에, 물질은 에피택시 반응로 내부에도 또한 성막된다. 그러므로 일반적으로 성막 중에 상기 표면에 비통제 방식으로 침전된 이러한 잔류물을 에피택시 반응로의 표면으로부터 때때로 제거할 필요가 있다.
DE 10 2005 045 339 A1에는 예를 들면 반도체 웨이퍼를 에피택셜 코팅하는 방법이 개시되어 있고, 여기에서는 특정 횟수의 코팅 처리 후에 에칭 가스를 에피택시 반응로를 통과하도록 안내하는 세정 공정에 의해 에피택시 반응로에서 원하지 않게 성막된 물질이 적어도 부분적으로 제거된다.
DE 10 2005 045 339 A1의 교시에 따르면, 코팅 공정 전에, 제1 단계로서 수소에 의한 전처리가 수행되고, 제2 단계로서 수소 및 염화수소를 이용한 에칭 공정이 수행된다. 상기 제2 단계에서, 수소의 가스 유량은 상기 제1 단계에 비하여 예를 들면 10slm(standard liters per minute, 분당 표준 리터) 이하로 크게 감소하고, 그 결과 염화수소의 농도가 수소에 비하여 더 높아진다. 이로써 반도체 웨이퍼의 에지에서의 물질의 제거가 더 강해지고, 그 결과 에피택셜 코팅된 웨이퍼의 전체 평탄도가 개선된다.
그러나 반도체 웨이퍼를 코팅할 때, 개별 반도체 웨이퍼들 사이에서 기하학적 외형의 변화가 발생한다. 특히 코팅의 에지 영역에서 편차가 발생하고, 이것은 코팅된 반도체 웨이퍼의 품질에 해가 된다. 예를 들면, 그러한 에지 영역을 사용할 수 없게 되거나 품질 요건이 낮은 응용에서만 사용할 수 있다.
그러므로 에피택셜 코팅된 반도체 웨이퍼의 기하학적 외형의 변화를 회피하거나 적어도 감소시키는 가능성을 특정하는 것이 바람직하다.
본 발명은 반도체 웨이퍼를 에피택셜 코팅하는 방법 및 독립 청구항의 특징들을 가진 반도체 웨이퍼를 제공한다. 종속 청구항과 이하의 설명은 유리한 구성과 관련된다.
본 발명과 관련해서, 반도체 웨이퍼는 예를 들면 원소 반도체(실리콘, 게르마늄), 화합물 반도체(예를 들면, 알루미늄 또는 갈륨) 또는 그 화합물(예를 들면, Si1 - xGex, 0<x<1; AlGaAs, AlGaInP 등)과 같은 반도체 물질로 구성되고 앞면과 뒷면 및 주변 에지를 포함한 웨이퍼를 의미하는 것으로 이해된다. 에지는 일반적으로 사전 그라인딩 및 에칭 공정에 의해 평탄화된 2개의 표면, 소위 마면(facet)과, 상기 웨이퍼 표면에 수직한 주변 표면, 소위 아펙스(apex) 또는 블런트(blunt)로 구성된다. 반도체 물질로 구성된 웨이퍼의 앞면은 원하는 미소 구조가 차후의 고객 공정에서 적용되는 면으로 정의된다.
반도체 웨이퍼의 에지 영역은 외측 에지가 에지의 시작부에 대응하고 그 두께가 웨이퍼의 직경에 비하여 매우 작은 웨이퍼 표면에서의 링형 표면이다.
에지 배제(edge exclusion)는 아펙스로부터 웨이퍼의 중심 쪽으로 측정한 규정된 거리를 의미하는 것으로 이해된다. 에지 배제는 일반적으로 반도체 웨이퍼의 직경과 무관하다. 만일 에지 배제가 예를 들어서 2mm이면, 마면의 영역이 상기 2mm로부터 역시 공제되어야 하기 때문에, 에지 배제는 2mm보다 작은 에지 영역의 일부를 또한 커버한다.
발명의 장점
본 발명에 따른 방법은 에피택시 반응로에서 반도체 웨이퍼, 특히 실리콘 웨이퍼, 바람직하게는 [1 0 0] 방위를 가진 실리콘 웨이퍼를 에피택셜 코팅하는 데 적합하다. 이 경우에, 반도체 웨이퍼의 에피택셜 코팅은, 간단하게 설명하면, 1) 에피택시 반응로 내에 위치된 적어도 하나의 서셉터에 적어도 하나의 반도체 웨이퍼를 배치하는 단계와; 2) 반응로 공간을 원하는 온도까지 가열하는 단계(램핑)와; 3) 반응로 챔버를 수소로 퍼지하는 단계(H2 베이크)와; 4) 반응로 챔버에 수소-염화수소 혼합물을 도입하는 단계(에칭, HCL 베이크)와; 5) 적어도 하나의 반도체 웨이퍼를 에피택셜 코팅하는 단계와; 6) 반응로 챔버를 냉각하고 적어도 하나의 반도체 웨이퍼를 제거하는 단계를 포함한다.
수소로 반응로 챔버를 퍼지하는 것, 소위 H2 베이크는 반도체 웨이퍼 상에 보호층으로서 가끔 존재하는 자연 산화물층을 제거하기 위해 소용된다. 반응로 챔버에 후속적으로 수소-염화수소 혼합물을 도입(에칭, HCL 베이크, 이하 에칭 공정이라고 함)함으로써, 반응로 챔버 내에 위치된 적어도 하나의 반도체 웨이퍼의 표면은 에칭 덕분에 에피택셜 코팅을 할 수 있도록 준비된다.
제2 에칭 가스, 바람직하게는 똑같은 염화수소를 에피택시 반응로를 통과하도록 안내하는 세정 공정(챔버 에칭)이 미리 규정된 수의 코팅 공정 후에 각각 수행된다. 바람직하게, 제2 성막 가스가 또한 후속적으로 에피택시 반응로를 통과하도록 안내될 수 있다(챔버 코팅).
예를 들면, 트리클로로실란이 적어도 하나의 반도체 웨이퍼의 에피택셜 코팅 및 세정 공정 뒤에 선택적으로 이어지는 챔버 코팅 모두를 위한 성막 가스로서 사용될 수 있다.
본 발명에 따르면, 각각의 코팅 공정 전의 2회 이상의 에칭 공정을 위하여, 에칭 공정에 영향을 주는 적어도 하나의 변수가 관련 에칭 공정에 개별적으로 설정된다.
여기에서, 반도체 웨이퍼의 형상, 즉 에칭 공정의 결과로서 발생하는 표면 토폴로지는 에칭 공정의 파라미터, 즉 에칭 공정에 영향을 주는 변수의 목표된 설정에 의해 상당히 영향을 받을 수 있는 것으로 인식되었다. 적어도 하나의 이러한 변수의 제안된 설정은 반도체 웨이퍼의 형상에 상당한 영향을 주는 각종 효과를 없앨 수 있다. 첫째로, 에칭 공정 전의 반도체 웨이퍼의 상이한 형상이 이러한 목표된 설정에 의해 고려될 수 있다. 둘째로, 예를 들면 중간 코팅 공정에서 에피택시 반응로 내의 물질의 성막에 의해 야기되는 연속적인 에칭 공정의 다양한 조건이 또한 고려될 수 있다.
이 방법으로, 본 발명은 특히 에지 영역에서 [100] 방위를 가진 반도체 웨이퍼의 코팅 중에 이방성 성장의 결과로서 발생하는 (100) 표면 토폴로지 또는 웨이퍼 두께의 소위 4중(four-fold) 대칭을 없앨 수 있다. 단결정 실리콘은 큐빅 시스템에 의해 설명된다. 3개의 회전 대칭, 즉 (100) 평면과 관련된 4중 회전 대칭, (110) 평면과 관련된 2중 회전 대칭 및 (111) 평면과 관련된 3중 대칭이 큐빅 시스템에서 발생한다. (100) 평면을 [100] 축을 중심으로 90°, 즉 완전한 회전의 1/4만큼 회전시키면 동일한 결정 구조가 다시 발생하고; 2중 및 3중 대칭이 그에 대응하여 [110] 및 [111] 방위에 대하여 발생하며, 본 발명은 마찬가지로 여기에 적용할 수 있다. 방향에 대한 밀러 지수는 대괄호([]) 내에 표시된다.
4중 대칭을 가진 표면에의 에피택셜 성막 중에, 방향
Figure 112018063725512-pct00001
및
Figure 112018063725512-pct00002
에서의 90° 각도(간단히 90° 방향이라고 함)의 경우에 융기부가 생성되고, 이 융기부는 에칭 공정 중에 적어도 하나의 변수의 목표된 설정에 의해 없어질 수 있다. 이 4중 대칭의 더 자세한 설명을 위해, 이 단계에서 도면의 설명을 참조하여야 한다.
이러한 효과를 고려함으로써, ZDD(SEMI-M67), SFQR(SEMI-M1) 및 ESFQR(SEMI-M67) 및/또는 ROA(SEMI-M77)과 같은 SEMI 사양 파라미터에 대하여 훨씬 더 좋은 값을 가진 반도체 웨이퍼를 생산할 수 있다. 특히, 이러한 개선된 값들은 많은 코팅 공정에서 재현 가능하게 달성될 수 있다. 각각의 SEMI 표준은 소괄호 내에 표시된다.
특히, 제안된 방법은 적어도 2mm의 에지 배제 및 각각 최대 40mm의 길이를 가진 적어도 50개의 섹터가 주어진 경우에 9nm 미만의 ESFQR 값을 가진 반도체 웨이퍼를 달성할 수 있고, 이것은 종래의 방법으로 달성되지 못했다. ESFQR 값의 더 자세한 설명을 위해, 이 단계에서 도면의 설명을 참조하여야 한다.
본 발명자는 에피택셜 코팅된 반도체 웨이퍼의 표면 외형이 증가된 HCl 유량을 사용함으로써 목표된 방식으로 영향을 받을 수 있다는 것을 알았다. 본 발명에 따르면, 특히 특정 에칭 온도, 규정된 수소 가스 유량 및 대응하는 HCl 베이크 지속기간과 함께 상기 증가된 HCl 유량에 의해, 웨이퍼 에지에서의 에칭 제거가 내부 웨이퍼 표면과 비교할 때 목표된 방식으로 감소될 수 있다.
바람직하게, 1회 이상의 에피택셜 코팅 공정 후에, 각각의 선행 에칭 공정에 영향을 주는 적어도 하나의 변수는 선행 에칭 공정에 비하여 변경된다. 예를 들면 중간 코팅 공정 중에 에피택시 반응로 내의 물질의 성막에 의해 야기되는 후속 에칭 공정의 다양한 조건이 이 방식으로 고려될 수 있다.
특히, 이 경우에 각각의 코팅 공정에 의해, 물질, 예를 들면 실리콘이 반도체 웨이퍼 부근에 또는 반도체 웨이퍼가 배치되는 서셉터 부근에 성막된다. 이것은 첫째로 가스가 안내될 때에 에피택시 반응로에서 변경된 유동 조건을 유도한다. 둘째로, 서셉터와 그 위의 반도체 웨이퍼 간의 온도 전이가 서셉터 위의 물질 성막의 결과로서 변하고, 이것은 에피택셜 성막된 층의 경우에 바람직하지 않은 에지 롤오프(roll-off)를 발생시킬 수 있으며, 상기 에지 롤오프는 파라미터 ZDD, SFQR, ESFQR, ROA에 영향을 준다.
이것은 코팅 공정 전의 에칭 공정에 영향을 주는 적어도 하나의 변수를 조정함으로써 없어질 수 있다. 여기에서 만일 대응하는 변수 또는 대응하는 변수들이 각각의 에칭 공정으로 변경 또는 조정되면 특히 양호한데, 그 이유는 최상의 가능한 이익이 그에 따라서 달성되기 때문이다. 그러나 상황에 따라서, 매 2번째 또는 매 3번째의 선행 에칭 공정에 대해서만 변수(들)을 변경하는 것이 또한 유리할 수 있다.
유리하게, 에칭 공정에 영향을 주는 적어도 하나의 변수는 코팅 대상의 다음 반도체 웨이퍼의 기하학적 치수를 고려하여 관련 에칭 공정에 대하여 개별적으로 설정된다. 따라서 에칭 공정 전의 반도체 웨이퍼들의 상이한 형상들이 고려될 수 있다. 이 점에서, 예를 들면 가스 유량 및/또는 에칭 공정 지속기간의 목표된 설정에 의해, 반도체 웨이퍼 표면의 상이한 위치에서 상이한 정도로 제거를 달성하는 것이 가능하다. 예를 들면 실제 코팅 공정 전의 적당한 측정에 의해 반도체 웨이퍼의 형상을 더 정확하게 알면, 에칭 공정에 영향을 주는 변수들을 설정 또는 조정하는 방법을 더 정확하게 타겟팅할 수 있다.
유리하게, 코팅 공정 전의 에칭 공정에 영향을 주는 적어도 하나의 변수는 제1 에칭 공정의 가스 유량, 캐리어 가스의 가스 유량, 에칭 공정 중에 에피택시 반응로 내의 온도, 에칭 공정의 지속기간 및/또는 반도체 웨이퍼의 회전 속도를 포함한다. 상기 모든 변수들은 에칭 공정에 영향을 준다.
이 점에서, 예를 들면 에칭 가스의 더 높은 가스 유량은 반도체 웨이퍼의 에지에 비하여 그 중심에서 더 큰 제거를 야기할 수 있다. 캐리어 가스의 가스 유량에 의해 예를 들면 에칭 가스의 농도에 영향을 줄 수 있고, 이것도 마찬가지로 변경된 제거를 야기할 수 있다. 더 낮은 온도에서, 에칭 가스는 더 적은 정도로 반도체 웨이퍼와 반응하고, 이것은 더 작은 제거를 유도한다. 에칭 공정의 더 긴 지속기간에 의해, 더 많은 물질이 반도체 웨이퍼로부터 제거되고, 서셉터에 성막된 더 많은 물질이 제거된다. 변경된 회전 속도에 의해, 에칭 가스가 반도체 웨이퍼에 작용하는 지속기간이 변경될 수 있다. 이러한 모든 변수들이 에칭 공정을 위해 반드시 변경될 필요가 없다는 것은 말할 필요가 없다. 가끔은 반도체 웨이퍼의 에피택셜 성막을 위해 바람직한 표면 외형, 예를 들면 가능한 한 평탄한 표면을 얻기 위해 상기 변수들 중 1개 또는 2개만을 변경하는 것으로 충분하다.
바람직하게, 에피택시 반응로 내의 온도는 선행 에칭 공정에 비하여 감소되고, 및/또는 에칭 공정의 지속기간은 선행 에칭 공정에 비하여 증가된다.
본 발명에 따른 방법에서, 에칭 공정 중의 온도는 에지에서의 에칭 제거에 중대한 영향을 준다. 선행 에칭 공정에 비하여 에피택시 반응로 내의 온도를 감소시킴으로써, 서셉터 상에 지지된 반도체 웨이퍼의 에지 영역에서의 에칭 제거는 선행 에칭 공정으로부터 반도체 웨이퍼의 에지 영역에서의 에칭 제거에 비하여 또한 감소한다.
각각의 추가 에칭 공정에서 에칭 지속기간의 증가는 예를 들면 각각의 경우에 1 내지 5초일 수 있다. 연속적인 에칭 공정의 다양한 조건은 이 방식으로 매우 효과적으로 고려될 수 있는데, 그 이유는 일반적으로 반도체 웨이퍼 곁에 바람직하지 않게 성막된 물질이 각각의 에칭 공정과 함께 더 많아지기 때문이며, 이것은 코팅 중에 더 큰 에지 롤오프를 유도한다. 에칭 공정이 더 오래 지속될수록, 적당한 가스 유량의 설정이 주어지면, 에지 영역을 제외하고, 반도체 웨이퍼의 표면으로부터 더 많은 물질이 제거될 수 있다.
에피택시 반응로 내의 온도 감소 및/또는 에칭 공정의 지속기간 증가에 의해, 선행 에칭 공정과 관련된 각각의 경우에, 반도체 웨이퍼 주변 영역에서의 바람직하지 않은 물질에 의해, 코팅 공정 중에, 더 적은 물질이 반도체 웨이퍼의 에지에 성막한다는 사실을 보상할 수 있다. 이러한 지속은 에피택시 반응로를 통해 흐르는 가스의 변경된 흐름 행동에 기초를 둔다.
본 발명에 따른 방법은 에칭 사이클의 과정에서 챔버 에칭 후의 반도체 웨이퍼의 경우에 증가하는 에지 롤오프를 체계적으로 보상할 수 있게 한다. 에칭 사이클은 챔버 에칭 및 규정된 수의 에피택셜 성막을 포함한다. 에칭 사이클 내 또는 다음 챔버 에칭까지의 성막의 수는 전체적으로 에피택셜 성막된 층의 총 두께(D)에 의해 결정된다. 각각의 에피택셜 성막 공정에서, 반도체 웨이퍼에는 규정된 두께(d)의 에피택셜 층이 성막된다. 특정 수의 성막 공정 후에, 개별 층 두께(d)의 합은 전체 층 두께(D)에 대응한다. 따라서 에칭 사이클은 종료되고 새로운 에칭 사이클이 추가의 챔버 에칭으로 시작한다. 예를 들어서, 만일 에칭 사이클 동안에 규정된 전체 층 두께가 D=60㎛이고 층 두께 d=3㎛가 에피택셜 성막마다 각각의 반도체 웨이퍼에 성막되면, 다음 챔버 에칭으로 추가의 에칭 사이클이 시작하기 전에 하나의 에칭 사이클에서 20개의 웨이퍼가 에피택셜 코팅될 수 있다.
에칭 사이클 중에, 에피택셜 적용된 층의 ZDD 값은 반도체 웨이퍼마다 연속적으로 감소한다. 즉, 하나의 에칭 사이클에서 각각의 후속 웨이퍼는 다른 곡률의 앞면 에지 영역을 갖는다. ZDD 값의 감소 추세는 성막된 층 두께(d)와 무관하지만, 웨이퍼마다 ZDD 값의 수치적 감소는 에피택셜 성막된 층의 두께(d)에 의존하고, 하나의 에칭 사이클 내에서 웨이퍼마다의 ZDD 값의 감소는 마찬가지로 층 두께(d)의 증가에 의해 더 커진다.
만일 에칭 사이클 내에서 예를 들면 20개의 반도체 웨이퍼가 층 두께 d=2.75㎛로 에피택셜 코팅되고 챔버 에칭 후의 제1 웨이퍼가 -5nm의 ZDD를 가지면, 웨이퍼마다 1nm의 ZDD 감소가 주어진 경우 이 에칭 사이클 내 또는 다음 챔버 에칭 전의 최종 웨이퍼는 -25nm의 ZDD를 갖는다.
본 발명에 따른 방법에 의해, 반도체 웨이퍼의 앞면의 ZDD 변동- 에지 배제가 2mm인 SEMI M49 방법에 따라 측정된 것 -은 ZDD의 약간의 변동만이 에칭 사이클 내에서 발생하는 그러한 큰 정도까지 감소된다. 비록 종래 기술에 따른 표준 공정(챔버 에칭, 반도체 웨이퍼의 에칭 공정, 에피택셜 코팅)의 경우에 다른 방식으로 동일한 조건에서의 ZDD 변동(SEMI M49 방법에 따라 2mm의 에지 배제로 측정된 것)은 평균 18nm이지만, 25 반도체 웨이퍼의 에칭 사이클의 경우의 ZDD 변동은 평균 2nm 이하로 감소된다.
전술한 특징들 및 뒤에서 설명할 특징들은 각각의 표시된 조합으로뿐만 아니라, 본 발명의 범위로부터 벗어나지 않고 다른 조합 또는 특징들 자체로도 사용될 수 있다는 것은 물론이다.
본 발명은 도면에서 예시적인 실시형태의 기초로 개략적으로 예시되어 있고, 뒤에서 도면을 참조하면서 설명된다.
도 1은 본 발명에 따른 방법이 실행될 수 있는 에피택시 반응로를 개략적으로 보여주는 도면이다.
도 2는 에피택시 반응로의 서셉터 상의 코팅된 반도체 웨이퍼로부터의 발췌를 개략적으로 보여주는 도면이다.
도 3은 본 발명의 양호한 일 실시형태의 방법에 따라 코팅된 반도체 웨이퍼와 비교하여, 본 발명의 방법에 따라 코팅되지 않은 실리콘으로 구성된 일련의 반도체 웨이퍼의 코팅 공정 전 및 후 각각의 에지 롤오프의 차(Δ1)를 보여주는 다이어그램이다.
도 4는 2개의 상이한 각도의 단면과 함께 에피택시 반응로의 서셉터 상의 코팅된 반도체 웨이퍼로부터의 발췌를 개략적으로 보여주는 도면이다.
도 5는 본 발명의 2개의 다른 양호한 실시형태에 따라 코팅된 실리콘으로 구성된 일련의 반도체 웨이퍼에 대하여 90° 방향(
Figure 112018063725512-pct00003
)과 중간 방향, 특히 45° 방향(
Figure 112018063725512-pct00004
) 간의 차(Δ2)를 보여주는 다이어그램이다.
도 6은 에지 영역에서 반도체 웨이퍼의 표면으로부터의 발췌를 개략적으로 보여주는 도면이다.
도 7은 에지 배제 EE의 정의(도 7a), SFQR 및 ESFQR 값의 결정(도 7b) 및 ZDD 값의 결정(도 7c)을 개략적으로 보여주는 도면이다.
도 1은 예를 들면 본 발명에 따른 방법이 실행될 수 있는 에피택시 반응로(100)를 단면도로 예로서 및 개략적으로 보여준다. 서셉터(110)는 에피택시 반응로(100)의 중앙에 위치되고, 상기 서셉터 상에 코팅 대상의 반도체 웨이퍼(120), 예를 들면 실리콘 웨이퍼가 배열, 즉 배치된다. 이 경우에, 에피택시 반응로의 크기에 따라서, 반도체 웨이퍼는 예를 들면 최대 450mm의 직경을 가질 수 있다. 이 경우에, 서셉터(110)는 중앙 요부(central depression)를 갖고, 그래서 반도체 웨이퍼(120)는 예를 들면 상기 반도체 웨이퍼의 에지의 수 밀리미터의 영역에서만 상기 서셉터(110) 상에 지탱된다.
가스가 이 예에서는 2개의 화살표로 표시된 것처럼 에피택시 반응로(100)의 좌측 개구로부터 우측 개구로 에피택시 반응로(100)를 통과하도록 안내될 수 있다. 에피택시 반응로(100)의 상측 및 하측에 있는 열 발생 수단(그 중의 하나에만 참조 부호가 제공되어 있음), 예를 들면 가열 램프(130)에 의해 상기 에피택시 반응로(100)를 통과하도록 안내되는 가스 및 반도체 웨이퍼가 필요에 따라 원하는 온도로 될 수 있다.
반도체 웨이퍼(120)를 코팅하기 위해, 제1 성막 가스, 예를 들면 가능하다면 수소와 혼합된 트리클로로실란이 에피택시 반응로(100)를 통과하도록 안내된다. 이 경우에 가스 유량, 에피택시 반응로(100)를 통과하는 통과 시간, 및 온도는 예를 들면 반도체 웨이퍼(120)에 에피택셜 성막되는 층의 원하는 두께에 의존하여 설정될 수 있다.
유리하게도, 각각의 경우의 코팅 공정에서, 1 내지 10㎛, 특히 2 내지 5㎛의 층이 적어도 하나의 반도체 웨이퍼 상에 성막된다.
통상 에피택셜 층의 바람직한 두께는 예를 들면 4㎛이다. 약 100초의 지속기간 동안 약 15slm의 트리클로로실란의 가스 유량이 그러한 층을 위해 전형적으로 필요하다. 또한, 반도체 웨이퍼(120)가 위에 배치된 서셉터(110)는 도면에 표시된 것처럼 축을 중심으로 미리 규정된 회전 속도로 회전될 수 있다. 반도체 웨이퍼(120) 상의 에피택셜 층의 균일한 성막은 이 방법으로 달성될 수 있다. 그러나 코팅 공정 중에, 원하지 않은 물질이 전체 에피택시 반응로 내에 그리고 특히 서셉터(110) 상의 반도체 웨이퍼(120) 주위 영역에 또한 성막된다.
그러므로 에피택시 반응로(100)를 세정하기 위해, 즉 상기 원하지 않은 물질을 제거 또는 적어도 감소시키기 위해, 특정 횟수의 코팅 공정 후에 세정 공정, 즉 챔버 에칭이 실행되고, 이때 먼저 제2 에칭 가스, 예를 들면 염화수소가 에피택시 반응로(100)를 통과하도록 안내된다. 에피택시 반응로(100) 내부의 상기 원하지 않은 물질은 이 방법으로 제거 또는 적어도 감소될 수 있다.
바람직하게, 상기 세정 공정(챔버 에칭)은 8 내지 30, 특히 각각의 경우에 15 내지 20회의 코팅 공정 후에 실행된다. 사용하는 에피택시 반응로에 따라서, 세정 공정의 빈도는 모든 코팅 공정에 걸쳐서 최적의 에피택셜 성막이 가능하도록 선택될 수 있다.
세정 공정 중에는 반도체 웨이퍼가 에피택시 반응로 내에 위치되지 않는다.
그 다음에, 세정 공정과 관련해서, 에피택시 반응로(100)의 내부에 규정된 층의 물질, 예를 들면 실리콘을 성막하기 위해 제2 성막 가스, 예를 들면 트리클로로실란도 또한 에피택시 반응로(100)를 통과하도록 안내될 수 있다. 상기 층은 아마도 에피택시 반응로(100)의 내부의 표면으로부터 확산하는 오염물질이 후속적으로 코팅되는 반도체 웨이퍼 상의 에피택셜 층으로 통과하는 것을 금지하기 위한 밀봉층으로서 소용된다.
도 2는 에피택시 반응로(100)의 서셉터(110) 상의 반도체 웨이퍼(120)로부터의 발췌(excerpt)를 개략적으로 보여준다. 에피택셜 성막된 층(121)은 반도체 웨이퍼(120) 상에 위치된다. 여기에서 서로와 관련하여 보인 치수들의 관계는 정확한 축척으로 된 것이 아님에 주목해야 한다.
여기에서 에피택셜 층(121)의 두께는 에지(도면에서 좌측)에서 감소한다는 것은 명백하다. 그 이유는 반도체 웨이퍼의 코팅 중에 성막 가스의 유동 조건 - 예를 들면 상기 반도체 웨이퍼의 표면 위와 비교하여 반도체 웨이퍼의 에지에서 상이함 - 에 달려 있기 때문이다. 또한, 반도체 웨이퍼(120)가 서셉터(110) 상에 지탱되는 영역 주위의 영역에 원하지 않은 물질(140)이 존재한다. 전술한 바와 같이, 상기 물질(140)은 코팅 공정 중에 성막된다.
그러나 비록 새로운 반도체 웨이퍼(120)가 그 다음에 각각의 코팅 공정을 위해 서셉터(110) 상에 배치되지만, 반도체 웨이퍼에 의해 덮이지 않은 서셉터 영역 상의 성막 물질(140)의 두께는 각각의 코팅 공정과 함께 증가한다. 이러한 물질(140)의 증가는 도 2에 점선으로 표시되어 있다. 서셉터 상에 성막된 물질(140)은 서셉터(110)의 열 복사가 상기 성막 물질(140)에 의해 감소되기 때문에 선행 코팅 공정에 비하여 변경된 온도장(temperature field)을 유도한다. 이것은 성막 공정의 횟수가 증가할 때 반도체 웨이퍼(120)의 지탱 지점에서 서셉터(110)의 온도가 감소하고 반도체 웨이퍼(120)의 에지 영역에서 에피택셜 층(121)의 증가하는 에지 롤오프가 도 2에 점선으로 표시된 것처럼 발생하는 결과를 갖는다. 또한, 서셉터(110) 상에서의 성막(120)은 성막 가스의 유동 조건에 또한 영향을 준다.
본 발명에 따른 방법의 양호한 일 실시형태에서, 예를 들면 각각의 코팅 공정 전에 에칭 공정 중에, 제1 에칭 가스, 예를 들면 염화수소가 캐리어 가스, 예를 들면 수소와 함께 에피택시 반응로(100)를 통과하도록 안내되고, 그래서 반도체 웨이퍼가 코팅 공정 전에 목표된 방식으로 전처리된다.
유리하게도, 제1 에칭 가스의 가스 유량은 2slm 내지 5slm의 값으로 설정되고, 에칭 공정에서 제1 에칭 가스 외에 사용되는 캐리어 가스의 가스 유량은 30slm 내지 110slm, 특히 40slm 내지 70slm의 값으로 설정되며, 및/또는 에칭 공정 중에 에피택시 반응로 내의 온도는 1050℃ 내지 1200℃의 값으로 설정된다. 에칭 공정 중에, 서셉터 상에 배치된 반도체 웨이퍼는 에칭 가스와 웨이퍼 표면 간의 균일한 접촉 시간을 보장하기 위해 회전된다. 바람직하게, 회전 속도는 20 내지 60 분당회전수(rpm), 특히 바람직하게 30 내지 50rpm이다.
특히, 특별히 평평한 표면을 달성하기 위해 4slm의 에칭 가스의 가스 유량 및 50slm의 캐리어 가스의 가스 유량이 양호하다. 예를 들면, 이를 위해 에칭 공정의 지속기간을 변경하는 것만으로도 충분하다. 이러한 가스 유량에 의해 달성될 수 있는 것은 예를 들면 반도체 웨이퍼의 중앙에서의 제거가 에지에서보다 더 높다는 것이다. 이것은 반도체 웨이퍼 주위 영역에서의 원하지 않은 물질에 의해, 코팅 공정 중에 더 적은 물질이 반도체 웨이퍼의 에지에서 성막된다는 사실을 보상할 수 있게 한다. 대조적으로, 종래에 사용되었던 0.9slm 내지 1.5slm의 에칭 가스의 가스 유량 및 50slm 이하의 캐리어 가스의 가스 유량은 반도체 웨이퍼의 에지에서의 더 많은 제거 또는 웨이퍼 상의 균질 에칭 제거를 유도한다.
챔버 에칭 후의 제1 에칭 공정에서, 코팅 공정 전의 에칭 공정의 지속기간이 1 내지 10초의 값으로 설정되면 유리하다. 예를 들면, 제1 에칭 공정은 3초의 값으로 설정될 수 있다. 각각의 추가 에칭 공정에 의해, 상기 지속기간은 그 다음에 예를 들면 1 내지 5초만큼 증가될 수 있다. 따라서 반도체 웨이퍼의 평평한 표면이 재현 가능하게 달성될 수 있다.
또한, 다음 코팅 공정 전의 에칭 공정의 지속기간은 각각의 코팅 공정 후에 증가될 수 있다. 예를 들면, 세정 공정 후의 제1 에칭 공정의 지속기간은 3초로 설정되고, 상기 지속기간은 각각의 후속 에칭 공정에 있어서 각각 1초만큼 증가될 수 있다. 반도체 웨이퍼의 에지에 비하여 반도체 웨이퍼의 표면의 중앙 영역(중심)에서의 물질 제거는 이 방법으로 더욱 증가된다. 따라서 반도체 웨이퍼의 에지에서 성막되는 물질의 양을 상쇄시킬 수 있고, 상기 물질의 양은 각각의 추가 코팅 공정에 있어서 적어지며, 그 효과는 반도체 웨이퍼(120) 주위 영역에서 물질(140)의 양을 증가시킴으로써 야기된다.
도 3에서, 다이어그램에서 일련의 n회 연속적인 코팅 공정에 대하여, 여기에서 코팅된 반도체 웨이퍼의 nm/㎟ 단위의 에지 롤오프 의 차(Δ1)(에지 영역의 곡률을 묘사하는 측정 변수인 소위 ZDD에서의 차의 형태로 표현됨)가 코팅 공정의 수(n)에 대하여 작도되어 있다.
이 경우에, 본 발명의 방법에 따라 코팅되지 않은 코팅 공정의 값은 빈 마름모로 표시되고, 본 발명의 양호한 일 실시형태의 방법에 따라 코팅된, 즉 각각의 경우에 선행 에칭 공정에서 에칭 파라미터를 개별적으로 설정한 코팅 공정의 값은 채워진 마름모로 표시된다. 여기에서 도시된 것처럼 본 발명의 방법에 따른 값의 경우에, 예를 들어서 제1 에칭 가스의 가스 유량은 4slm으로 설정되었고 캐리어 가스의 가스 유량은 50slm으로 설정되었다. 제1 에칭 공정은 예를 들면 3초의 지속기간으로 수행되었고 각각의 후속 에칭 공정은 각각의 경우에 1초만큼 증가된 지속기간으로 수행되었다.
여기에서, 에지 롤오프는 종래의 방법(빈 마름모)에서 코팅 공정 전역에서(도면에서 우측으로) 세정 공정(도면의 좌측에서) 후의 제1 코팅 공정으로부터 감소하고 그에 따라서 상당한 변화를 갖는다는 것이 명백하다.
이와 대조적으로 본 발명(채워진 마름모)에 따른 방법의 경우의 값에 대하여, 에지 롤오프는 코팅 공정 전역에서(도면에서 우측으로) 세정 공정(도면의 좌측에서) 후의 제1 코팅 공정으로부터 비교적 일정하고 그에 따라서 에칭 공정의 지속기간의 변화가 없거나 에칭 공정이 없는 경우보다 훨씬 더 작은 변화를 갖는다는 것이 명백하다.
도 4는 도 2와 유사한 방식으로 에피택시 반응로(100)의 서셉터(110) 상의 반도체 웨이퍼(120)로부터의 발췌를 개략적으로 보여준다. 에피택셜 성막된 층(121)은 반도체 웨이퍼(120) 상에 위치된다. 이 점에서, 서로와 관련하여 여기에서 보인 치수들의 관계는 정확한 축척으로 되지 않았다는 점에 주목해야 한다.
반도체 웨이퍼의 2개의 다른 단면도가 여기에 도시되어 있다. 상부 좌측 에지의 점선은 반도체 웨이퍼, 예를 들면 노치의 결정 방위에 관한 각각의 경우에, 각도 0°, 90°, 180° 및 270°의 경우에 일반적으로 발생하는 (100) 결정의(즉, 반도체 웨이퍼의) 4개의 90° 방향(
Figure 112018063725512-pct00005
) 중 하나를 통한 단면을 나타낸다. 이러한 위치에서 또는 이러한 방향에서, 에피택셜 성막된 층은 결정 방위 때문에 다른 영역에서보다 더 큰 규모로 성장한다.
상부 좌측 에지에서의 실선은 2개의 90° 방향 사이, 특히 45° 방향에 있는 단면을 보여준다. 이 경우에, 90° 방향들 사이의 영역들은 반도체 웨이퍼의 최대 부분을 구성한다. 큰 에지 롤오프는 도 2에 또한 나타낸 것처럼 그곳에서 발생한다.
도 5에서, 다이어그램의 일련의 연속적인 코팅 공정에 대하여, 여기에서 코팅된 반도체 웨이퍼의 90°방향과 45° 방향(도 4에 도시된 것처럼) 사이에서 nm/㎟ 단위의 에지 롤오프의 차((Δ2)에지 영역의 곡률을 묘사하는 측정 변수인 소위 ZDD에서의 차의 형태로 표현됨)가 각각의 코팅 공정 전의 각각의 에칭 공정의 지속기간(Δt)에 대하여 작도되어 있다. 도시된 값들은 본 발명에 따른 2개의 다른 양호한 실시형태에 대응한다.
이 경우에, 채워진 마름모는 코팅 공정 전에 에칭 공정에서 제1 에칭 가스의 가스 유량이 5slm으로 설정되고 캐리어 가스의 가스 유량이 50slm으로 설정된 경우에 코팅 공정의 값들을 나타내고, 빈 마름모는 코팅 공정 전에 에칭 공정에서 제1 에칭 가스의 가스 유량이 4slm으로 설정되고 캐리어 가스의 가스 유량이 50slm으로 설정된 경우에 코팅 공정의 값들을 나타낸다. 양측의 방법에서, 제1 에칭 공정은 3초의 지속기간(Δt)으로 수행되었고 각각의 후속 에칭 공정은 각각의 경우에 1초만큼 증가된 지속기간(Δt)으로 수행되었다.
여기에서, 90°방향과 45° 방향 사이에서 에지 롤오프의 차(Δ2)는 먼저 에칭 공정의 지속기간(Δt)이 증가할 때 더 작아지고, 두번째로 5slm의 가스 유량에 의한 것보다 4slm의 제1 에칭 가스의 가스 유량에 의해 더 작아진다. 이것은 제1 에칭 가스의 가스 유량 및/또는 에칭 공정의 지속기간의 적당한 설정에 의해 90°방향과 45° 방향 사이에서 매우 작은 에지 롤오프의 차(Δ2)가 달성될 수 있음을 나타내고, 이것은 반도체 웨이퍼의 매우 매끄러운 표면을 유도한다. 90°방향과 45° 방향 사이에서 에지 롤오프의 차(Δ2)는 간단히 4중 대칭인 ZDD, SFQR, ESFQR, ROA와 같은 파라미터들의 (100) 평면과 관련하여 4중 회전 대칭의 이방성을 묘사하고, Δ2는 전형적으로 90°와 45°에서의 ZDD 값에 대하여 최대로 된다.
본 발명에 따른 방법에 의해, 목표된 방식에서 에칭은 웨이퍼의 중심에서보다 에지에서 더 작은 정도로 영향을 주고 소위 4중 대칭이 크게 감소되기 때문에, 본 발명에 따른 방법에 의해 생산된 에피택셜 코팅된 반도체 웨이퍼는 앞면에서, 특히 에지 영역에서 매우 양호한 기하학적 외형 값을 갖는다.
도 6은 에지 영역에서 반도체 웨이퍼(120)의 표면으로부터의 발췌를 개략적으로 보여준다. 이러한 반도체 웨이퍼의 소위 ESFQR 값을 이 도면과 관련하여 간단히 설명한다.
도입부에서 이미 언급한 바와 같이, 여기에서의 ESFQR은 "Edge Site Front surface-referenced least sQuares/Range"(에지 사이트 앞면 기준 최소 제곱/범위)를 뜻하고, 그 값은 반도체 웨이퍼의 평탄도를 표시한다. 특히 평평한 기준 표면으로부터 표면의 양의 편향 및 음의 편향이 그에 따라서 결합된다.
이 경우에, ESFQR 값은 일반적으로 도 6에서 발췌로서 볼 수 있다시피, 반도체 웨이퍼의 에지 영역에 대하여 특정된다. 이 경우에, 반도체 웨이퍼의 외부 에지로부터의 에지 배제(R1)는 ESFQR 값을 결정할 때 무시된다. 또한, ESFQR 값은 일반적으로 반도체 웨이퍼의 에지(에지 배제 없음)에서 링형 방식으로 함께 배열된 특정 수의 섹터(125)에 대하여 결정된다. 방사상 방향으로 섹터들의 특정 길이(R2)가 이 경우에 사용된다.
본 발명에 따른 에피택셜 코팅된 반도체 웨이퍼, 특히 실리콘 웨이퍼는 SEMI M49 방법에 따라 측정한 때, 에지 배제가 적어도 2mm이고 각각의 경우에 적어도 50개의 섹터가 최대 40mm의 길이를 갖는 경우에 9nm 미만의 최대 ESFQR 값을 갖는다.
본 발명에 따라 에피택셜 코팅된 반도체 웨이퍼의 9nm 미만의 최대 ESFQR 값은 주로 에피택셜 코팅 전에 반도체 물질로 구성된 웨이퍼의 앞면의 감소된 4중 대칭(본 발명에 따른 방법의 결과로서)의 결과이다. 본 발명에 따른 방법의 결과로서, 에칭은 2개의 90°방향 사이의 방향, 특히 45°방향에서보다 웨이퍼의 에지에서 90°방향에서 더 많이 실행되고, 그 결과, 2개의 90°방향 사이의 방향과 비교할 때 웨이퍼의 90°방향에서 요부가 에칭된다. 또한, 본 발명에 따른 방법에 의해, 에지 영역에 비하여 웨이퍼의 중심에서 더 높은 에칭 제거가 실행된다.
90°방향에서의 요부 및 웨이퍼의 중심에서의 더 높은 에칭 제거는 에피택시 전에 종래 기술에 따라 에칭된 웨이퍼에 비하여 에피택셜 코팅된 웨이퍼의 크게 감소된 4중 대칭을 가능하게 한다.
표 1은 본 발명에 따른 방법에 의해 생산된 에피택셜 코팅된 실리콘 웨이퍼의 4중 대칭의 감소를 보인 것이다. 이 경우에, 4중 대칭은 90° 방향에서의 ZDD 값과 2개의 90° 방향 사이의 방향, 특히 45° 방향에서의 ZDD 값의 차로서 특정된다. 각 경우에 에지 배제는 2mm이고 에피택셜 성막된 층의 두께는 3㎛이다.
에칭 조건 2mm 에지 배제시의 ZDD(nm)
HCl 유량(slm) H2 유량(slm) 온도(℃) 에칭 지속기간(초)
표준
0.9 50 1130 30 21
본 발명에 따른 방법
4 50 1130 10 18
4 50 1130 19 17
4 50 1115 19 14
4 50 1110 19 13
4 50 1110 23 10
4 50 1110 30 8
4 50 1100 60 3
4 50 1090 80 -2
본 발명에 따른 방법에 의해 에지 배제가 2mm이고 에피택셜 성막된 층의 두께가 3㎛인 경우에 ZDD로서 표현되는 90° 방향과 45° 방향 사이의 차(4중 대칭)의 영향의 예
표 1의 최종 예에서, 본 발명에 따른 방법에 의해 생산된 반도체 웨이퍼는 음의 4중 대칭으로 생산되었다. 음의 4중 대칭의 경우에, 90° 방향의 ZDD 값은 45° 방향의 ZDD 값보다 낮고, 그래서 결과적인 ZDD 값은 음이다.
본 발명에 따른 에피택셜 코팅된 반도체 웨이퍼는 예를 들면 본 발명에 따른 방법에 의해 생산될 수 있다. 9nm 미만의 낮은 최대 ESFQR 값에 의해, 반도체 웨이퍼는, 예컨대 평탄도, 에지 기하학적 외형 및 두께 분포로 이루어지는 엄격한 요건을 가진 출발 물질이 현대의 미소전자장치를 위해 요구되기 때문에, 반도체 산업에서의 사용, 특히 예를 들면 마이크로프로세서 또는 메모리 칩과 같은 대규모 집적 전자 컴포넌트의 제조에 매우 적합하다.

Claims (16)

  1. 에피택시 반응로(100)에서 에피택셜 성막된 층(121)으로 반도체 웨이퍼(120)를 각각 코팅하는 반도체 웨이퍼 코팅 방법으로서,
    코팅 공정에서 적어도 하나의 반도체 웨이퍼(120)가 상기 에피택시 반응로(100) 내의 각각의 서셉터(110) 상에 배치되고, 상기 적어도 하나의 반도체 웨이퍼(120)를 코팅하기 위한 제1 성막 가스가 상기 에피택시 반응로(100)를 통해 안내되며, 제1 에칭 가스와 캐리어 가스가 상기 에피택시 반응로(100)를 통해 안내되는 에칭 공정이 코팅 공정 전에 각각 실행되고, 제2 에칭 가스와 후속적으로 제2 성막 가스가 상기 에피택시 반응로(100)를 통해 안내되는 세정 공정이 미리 규정된 수의 코팅 공정 후에 각각 실행되며, 각각의 코팅 공정 전의 2회 이상의 에칭 공정을 위하여 에칭 공정에 영향을 주는 적어도 하나의 변수가 관련 에칭 공정에 대하여 개별적으로 설정되고, 상기 에칭 공정 중의 상기 에피택시 반응로(100) 내의 온도는 선행 에칭 공정에 비하여 감소되는 것인 반도체 웨이퍼 코팅 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 에칭 공정에 영향을 주는 적어도 하나의 변수는 코팅될 다음 반도체 웨이퍼(120)의 기하학적 치수를 고려하여 관련 에칭 공정에 대하여 개별적으로 설정되는 것인 반도체 웨이퍼 코팅 방법.
  4. 제1항에 있어서, 상기 에칭 공정에 영향을 주는 적어도 하나의 변수는 상기 제1 에칭 가스의 가스 유량, 상기 캐리어 가스의 가스 유량, 상기 에칭 공정 중의 상기 에피택시 반응로(100) 내의 온도, 상기 에칭 공정의 지속기간 및 상기 반도체 웨이퍼의 회전 속도 중 하나 이상을 포함하는 것인 반도체 웨이퍼 코팅 방법.
  5. 삭제
  6. 제4항에 있어서, 상기 제1 에칭 가스의 가스 유량은 2slm 내지 5slm의 값으로 설정되거나, 상기 에칭 공정에서 상기 제1 에칭 가스 외에 사용되는 가스의 가스 유량은 30slm 내지 110slm의 값으로 설정되거나, 상기 에칭 공정 중의 상기 에피택시 반응로(100) 내의 온도는 1050℃ 내지 1200℃의 값으로 설정되는 것인 반도체 웨이퍼 코팅 방법.
  7. 제4항에 있어서, 세정 공정 후의 제1 에칭 공정에서 상기 에칭 공정의 지속기간은 1초 내지 10초의 값으로 설정되는 것인 반도체 웨이퍼 코팅 방법.
  8. 제1항에 있어서, 전처리를 위한 수소가 각각의 에칭 공정 전에 상기 에피택시 반응로(100)를 통해 안내되는 것인 반도체 웨이퍼 코팅 방법.
  9. 제1항에 있어서, 상기 세정 공정은 각각 8 내지 30회의 코팅 공정 후에 실행되는 것인 반도체 웨이퍼 코팅 방법.
  10. 제1항에 있어서, 제1 에칭 가스, 제2 에칭 가스 또는 제1 에칭 가스 및 제2 에칭 가스로서 염화수소를 사용하는 것인 반도체 웨이퍼 코팅 방법.
  11. 제1항에 있어서, 각각의 코팅 공정에서 1 내지 10㎛의 층(121)이 상기 적어도 하나의 반도체 웨이퍼(120) 상에 성막되는 것인 반도체 웨이퍼 코팅 방법.
  12. 제1항에 있어서, 반도체 웨이퍼(120)로서 실리콘 웨이퍼를 사용하는 것인 반도체 웨이퍼 코팅 방법.
  13. 제1항에 있어서, 캐리어 가스로서 수소를 사용하는 것인 반도체 웨이퍼 코팅 방법.
  14. 제1항에 있어서, 제1 성막 가스, 제2 성막 가스 또는 제1 성막 가스 및 제2 성막 가스로서 트리클로로실란을 사용하는 것인 반도체 웨이퍼 코팅 방법.
  15. 제1항에 따른 방법에 의해 제조된 에피택셜 코팅된 반도체 웨이퍼(120)로서, 에지 배제(R1)가 적어도 2mm이고, 적어도 50개의 섹터(125)가 각각 최대 40mm의 길이(R2)인 9nm 미만의 ESFQR 값을 갖는 에피택셜 코팅된 반도체 웨이퍼(120).
  16. 제1항에 따른 방법에 의해 제조된 에피택셜 코팅된 반도체 웨이퍼(120)로서, 25 유닛의 생산 사이클에서, 적어도 2mm의 에지 배제(R1)가 주어지는 경우에 ZDD 값의 변화는 2nm 이하인 에피택셜 코팅된 반도체 웨이퍼(120).
KR1020187018476A 2015-12-17 2016-12-09 반도체 웨이퍼를 에피택셜 코팅하는 방법 및 반도체 웨이퍼 KR102210290B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102015225663.4A DE102015225663A1 (de) 2015-12-17 2015-12-17 Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
DE102015225663.4 2015-12-17
PCT/EP2016/080494 WO2017102597A1 (de) 2015-12-17 2016-12-09 Verfahren zum epitaktischen beschichten von halbleiterscheiben und halbleiterscheibe

Publications (2)

Publication Number Publication Date
KR20180087392A KR20180087392A (ko) 2018-08-01
KR102210290B1 true KR102210290B1 (ko) 2021-02-01

Family

ID=57543031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187018476A KR102210290B1 (ko) 2015-12-17 2016-12-09 반도체 웨이퍼를 에피택셜 코팅하는 방법 및 반도체 웨이퍼

Country Status (9)

Country Link
US (1) US10961638B2 (ko)
EP (1) EP3390698B1 (ko)
JP (1) JP6697558B2 (ko)
KR (1) KR102210290B1 (ko)
CN (1) CN108474133B (ko)
DE (1) DE102015225663A1 (ko)
SG (1) SG11201803914QA (ko)
TW (1) TWI625781B (ko)
WO (1) WO2017102597A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016210203B3 (de) * 2016-06-09 2017-08-31 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe, Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Halbleiterscheibe mit epitaktischer Schicht
DE102018200415A1 (de) * 2018-01-11 2019-07-11 Siltronic Ag Halbleiterscheibe mit epitaktischer Schicht
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法
CN111893567B (zh) * 2020-07-03 2022-02-22 北京北方华创微电子装备有限公司 气相沉积腔室
JP7342815B2 (ja) * 2020-07-30 2023-09-12 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
CN112164649A (zh) * 2020-09-28 2021-01-01 长江存储科技有限责任公司 半导体结构的刻蚀方法
EP4074861A1 (de) 2021-04-13 2022-10-19 Siltronic AG Verfahren zum herstellen von halbleiterscheiben mit aus der gasphase abgeschiedener epitaktischer schicht in einer abscheidekammer
EP4075488B1 (de) 2021-04-13 2024-02-28 Siltronic AG Verfahren zum herstellen von halbleiterscheiben mit aus der gasphase abgeschiedener epitaktischer schicht in einer abscheidekammer
CN115198352B (zh) * 2022-08-24 2024-03-26 西安奕斯伟材料科技股份有限公司 一种外延生长方法及外延晶圆

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7812388A (nl) * 1978-12-21 1980-06-24 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze.
JP3908112B2 (ja) * 2002-07-29 2007-04-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 サセプタ、エピタキシャルウェーハ製造装置及びエピタキシャルウェーハ製造方法
DE10302611B4 (de) * 2003-01-23 2011-07-07 Siltronic AG, 81737 Polierte Halbleiterscheibe und Verfahren zu deren Herstellung und Anordnung bestehend aus einer Halbleiterscheibe und einem Schild
US7288284B2 (en) 2004-03-26 2007-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Post-cleaning chamber seasoning method
DE102005045339B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045338B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US9064960B2 (en) 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US20090162997A1 (en) * 2007-12-21 2009-06-25 Deacon Thomas E Thin diamond like coating for semiconductor processing equipment
JP5151674B2 (ja) 2008-05-19 2013-02-27 信越半導体株式会社 エピタキシャルウエーハの製造方法
DE102009004557B4 (de) * 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009022224B4 (de) * 2009-05-20 2012-09-13 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US9011599B2 (en) * 2010-07-14 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of temperature determination for deposition reactors
JP5644401B2 (ja) 2010-11-15 2014-12-24 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
CN106716649A (zh) * 2014-09-19 2017-05-24 应用材料公司 平行板式串联基板处理工具
DE102015205719B4 (de) 2015-03-30 2022-08-18 Siltronic Ag Verfahren zum Beschichten von Halbleiterscheiben

Also Published As

Publication number Publication date
SG11201803914QA (en) 2018-06-28
US20180363165A1 (en) 2018-12-20
TW201724248A (zh) 2017-07-01
EP3390698B1 (de) 2021-02-03
DE102015225663A1 (de) 2017-06-22
US10961638B2 (en) 2021-03-30
WO2017102597A1 (de) 2017-06-22
KR20180087392A (ko) 2018-08-01
CN108474133A (zh) 2018-08-31
CN108474133B (zh) 2022-01-14
TWI625781B (zh) 2018-06-01
JP6697558B2 (ja) 2020-05-20
EP3390698A1 (de) 2018-10-24
JP2019504486A (ja) 2019-02-14

Similar Documents

Publication Publication Date Title
KR102210290B1 (ko) 반도체 웨이퍼를 에피택셜 코팅하는 방법 및 반도체 웨이퍼
TWI404125B (zh) 製造經磊晶塗覆之矽晶圓的方法
TWI424476B (zh) 磊晶塗覆的矽晶圓及製造磊晶塗覆的矽晶圓的方法
US8021968B2 (en) Susceptor and method for manufacturing silicon epitaxial wafer
TWI420003B (zh) 經磊晶塗覆的矽晶圓的製造方法
KR101378557B1 (ko) 에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼
JP5834632B2 (ja) サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
KR101516164B1 (ko) 에피텍셜 성장용 서셉터
JP2007088469A (ja) エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法
JP6813096B2 (ja) サセプタ、エピタキシャル成長装置、エピタキシャルシリコンウェーハの製造方法、ならびにエピタキシャルシリコンウェーハ
TWI445053B (zh) Epitaxy growth method
JP7161158B2 (ja) ダイヤモンド基板層の製造方法
JP2009278035A (ja) エピタキシャルウエーハの製造方法
KR102061955B1 (ko) 반도체 웨이퍼들을 코팅하기 위한 방법
KR20180074273A (ko) 에피텍셜 웨이퍼 제조 방법 및 장치
JP6841218B2 (ja) サセプタおよび該サセプタを用いたエピタキシャルウェーハの製造方法
JP6841359B1 (ja) シリコンエピタキシャルウェーハ製造用サセプタの製造方法及びシリコンエピタキシャルウェーハの製造方法
KR100830997B1 (ko) 평탄도가 개선된 실리콘 에피택셜 웨이퍼 제조 방법
TW202022174A (zh) 用於製造磊晶塗覆的半導體晶圓的方法
JPH09266145A (ja) シリコンウエーハの製造方法およびシリコンウエーハ
JPS63166796A (ja) エピタキシヤル成長法
JPH05121415A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant