CN108474133A - 外延涂布半导体晶片的方法和半导体晶片 - Google Patents

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Abstract

本发明涉及一种用于在外延反应器(100)中在半导体晶片(120)上涂布外延沉积层(121)的方法，其中在涂布工序中，将至少一个半导体晶片(120)布置在所述外延反应器(100)中的相应衬托器(110)上，并且引导用于涂布所述至少一个半导体晶片(120)的第一沉积气体通过所述外延反应器(100)，其中在每种情况下在涂布工序之前进行蚀刻工序，在所述蚀刻工序中引导第一蚀刻气体和载气通过外延反应器(100)，并且在可预定次数的涂布工序以后，进行清洁工序，在所述清洁工序中引导第二蚀刻气体通过外延反应器(100)，然后特别是引导第二沉积气体通过外延反应器(100)，其中对于在各个涂布工序之前进行的两个或更多个蚀刻工序，根据相应的蚀刻工序来单独设置至少一个影响该蚀刻工序的变量。本发明还涉及一种半导体晶片。

Description

外延涂布半导体晶片的方法和半导体晶片
技术领域
本发明涉及一种在外延反应器中在半导体晶片上涂布外延沉积层的方法，以及半导体晶片。
背景技术
外延涂布的半导体晶片，特别是硅晶片，适用于例如半导体工业中，特别是适用于制造大规模集成电子元件如微处理器或存储芯片。对于现代微电子学来说，对起始材料即所谓的衬底在整体平坦度和局部平坦度、边缘几何形状、厚度分布、单面基准局部平坦度、所谓的纳米拓扑以及无缺陷方面具有严格要求。
为了在外延反应器中外延涂布半导体晶片，引导沉积气体通过外延反应器，材料因此外延沉积在半导体晶片的表面上。然而，除了沉积在半导体晶片上之外，该材料还沉积在外延反应器的内部。因此，通常需要不时地从外延反应器的内表面上去除在沉积过程中以不受控制的方式沉积在所述表面上的残余物。
DE 10 2005 045 339 A1公开了例如一种用于外延涂布半导体晶片的方法，其中在一定次数的涂布工序之后，在引导蚀刻气体通过外延反应器的清洁工序中，至少部分地去除外延反应器中不需要沉积的材料。
根据DE 10 2005 045 339 A1的教导，在涂布工序之前，在第一步中用氢气进行预处理，并且在第二步中使用氢气和氯化氢进行蚀刻工序。在所述第二步中，氢气的气体流速相对于第一步显著降低，例如，降至10slm(标准升/分钟)以下，因此氯化氢的浓度相对于氢气变高。这导致半导体晶片边缘处材料的去除加强，由此改善了外延涂布晶片的整体平坦度。
然而，当涂布半导体晶片时，各个半导体晶片之间发生几何形状的变化。特别是在涂层的边缘区域存在偏差，这对涂布的半导体晶片的质量是有害的。举例来说，边缘区域因此不能使用或只能用于质量要求较低的应用。
因此希望提出避免或至少减小外延涂布的半导体晶片几何形状的变化的可能的方法。
发明内容
本发明提出了具有独立专利权利要求特征的用于外延涂布半导体晶片的方法和一种半导体晶片。从属权利要求和以下描述涉及有利的配置。
在本发明的上下文中，半导体晶片被理解为是指由半导体材料例如元素半导体(硅、锗)，化合物半导体(例如铝或镓)或其化合物(例如Si1-xGex，0<x<1；AlGaAs，AlGaInP等)构成的晶片，其包含正面、背面以及圆周边缘。该边缘通常由两个通过之前的研磨和蚀刻工序变平的表面即所谓的小平面，和垂直于晶片表面的圆周表面即所谓的顶点或钝圆组成。由半导体材料构成的晶片正面被定义为在随后的客户工序中在其上施加所需要的微结构的一面。
半导体晶片的边缘区域是晶片表面上的环形表面，其外边缘对应于边缘的开始，并且其厚度与晶片的直径相比非常小。
边缘排除被理解为意指从顶点朝向晶片中心测量的限定距离。边缘排除通常与半导体晶片的直径无关。例如，如果边缘排除是2mm，则边缘排除也覆盖小于2mm的边缘区域的一部分，因为小平面的区域也必须从2mm扣除。
根据本发明的方法适用于在外延反应器中外延涂布半导体晶片，特别是硅晶片，优选具有[100]取向的硅晶片。在这种情况下，当用简化的方式描述时，半导体晶片的外延涂布包括以下步骤：1)将至少一个半导体晶片放置在位于外延反应器中的至少一个衬托器上；2)将反应器空间加热至所需温度(斜线上升)；3)用氢气吹扫反应室(H2焙烧)；4)将氯化氢和氢气的混合物通入反应室(蚀刻，HCl焙烧)；5)外延涂布所述至少一个半导体晶片；6)冷却反应室并移除所述至少一个半导体晶片。
用氢气吹扫反应室，即所谓的H2焙烧，用来去除半导体晶片上通常作为保护层存在的原有氧化物层。通过随后将氢气和氯化氢的混合物通入到反应室中(蚀刻，HCl焙烧，以下称为蚀刻工序)，位于反应室中的至少一个半导体晶片的表面通过蚀刻准备好用于外延涂布。
在每种情况下，在预定次数的涂布工序之后进行清洁工序(腔室蚀刻)，在所述清洁工序中引导第二蚀刻气体，同样优选氯化氢，通过外延反应器。优选地，随后也可以引导第二沉积气体通过外延反应器(腔室涂布)。
例如，三氯硅烷可以用作沉积气体，既用于至少一个半导体晶片的外延涂布，也用于清洁工序之后任选的腔室涂布。
根据本发明，对于在各个涂布工序之前进行的两个或更多个蚀刻工序，根据相关的蚀刻工序单独设置影响该蚀刻工序的至少一个变量。
这里已经认识到，可以通过有针对性的设置蚀刻工序的参数即影响蚀刻工序的变量来显著地影响半导体晶片的形状，即由于蚀刻工序而出现的表面拓扑结构。所提出的至少一个这样的变量的设置可以抵消对半导体晶片的形状具有相当大影响的各种效应。首先，可以通过这种有针对性的设置来考虑蚀刻工序之前半导体晶片的不同形状。其次，也可以考虑到在连续的蚀刻工序中变化的条件，所述连续的蚀刻工序中变化的条件是例如通过在其间的涂布工序中在外延反应器中沉积材料而引起的。
通过这种方式，本发明尤其可以抵消(100)表面拓扑结构或晶片厚度的所谓的四重对称性，所述四重对称性特别是由于在涂布具有[100]取向的半导体晶片期间在边缘区域中的各向异性生长造成的。单晶硅由立方体系描述。立方体系中产生3种旋转对称；关于(100)平面的四重旋转对称性，关于(110)平面的双重旋转对称性和关于(111)平面的三重对称性。(100)平面围绕[100]轴旋转90°，即旋转完整一周的四分之一，导致再次得到相同的晶体结构；对于[110]和[111]取向相应地产生双重和三重对称性，这对于本发明同样是适用的。方向的米勒指数用方括号表示。
在外延沉积到具有四重对称性的表面上期间，在90°角度情况下在和方向上(简称90°方向)产生***，该***可以通过在蚀刻工序期间有针对性地设定至少一个变量来抵消。此处关于这种四重对称更详细的解释，应该参考附图说明。
通过考虑这些效应，可以制备在SEMI规格参数例如ZDD(SEMI-M67)、SFQR(SEMI-M1)和ESFQR(SEMI-M67)和/或ROA(SEMI-M77)上具有明显更好的值的半导体晶片。特别是，这些改进的值可以在很多涂布工序中重现。相应的SEMI标准用圆括号表示。
特别地，在边缘排除为至少2mm并且具有至少50个长度均为至多40mm的扇区的条件下，本发明的方法可以得到ESFQR值小于9nm的半导体晶片，这是传统方法无法实现的。此处关于ESFQR值的详细解释应该参考附图说明。
发明人已经认识到，外延涂布的半导体晶片的表面几何形状可以通过增加HCl的流速有针对性地进行影响。根据本发明，通过增加HCl流速，特别是结合特定的蚀刻温度和限定的氢气流速以及相应的HCl焙烧持续时间，与内部晶片表面相比可以有针对性地减小晶片边缘的蚀刻去除。
优选地，在一个或多个外延涂布工序之后，影响相应前一个蚀刻工序的至少一个变量相对于前一个蚀刻工序被改变。以这种方式可以考虑到随后的蚀刻工序的变化的条件，所述随后的蚀刻工序的变化的条件是例如通过在其间的涂布工序期间在外延反应器中沉积材料而引起的。
具体而言，在这种情况下，通过每个涂布工序，材料例如硅沉积在半导体晶片的附近或其上布置有半导体晶片的衬托器的附近。这首先导致在气体通过时外延反应器中的流动条件改变。其次，衬托器和其上承载的半导体晶片之间的温度转换由于材料沉积在衬托器上而变化，这可能在外延沉积层的情况下造成不期望的塌边，所述塌边影响参数ZDD、SFQR、ESFQR、ROA。
这可以通过调整影响涂布工序之前的蚀刻工序的至少一个变量来抵消。这里特别优选的是相应的一个或多个变量被改变或适应于每个蚀刻工序，因为由此实现了最佳可能的好处。然而，根据情况，例如仅对每两个或每三个之前的蚀刻工序改变一个或多个变量也可能是有利的。
有利地，考虑到待涂布的下一个半导体晶片的几何尺寸，根据相关的蚀刻工序单独设置影响该蚀刻工序的至少一个变量。因此可以考虑到蚀刻工序之前半导体晶片的不同形状。在这方面，例如通过有针对性地设定气体流速和/或蚀刻工序的持续时间，可以在半导体晶片的表面的不同位置处实现不同程度的去除。例如通过在实际涂布工序之前进行适当的测量使得半导体晶片的形状知道得越准确，可以设定或改变影响蚀刻工序的一个或多个变量的方式就越有针对性。
简单而言，影响涂布工序之前的蚀刻工序的所述至少一个变量包括第一蚀刻气体的气体流速、载气的气体流速、蚀刻工序期间外延反应器中的温度、蚀刻工序的持续时间和/或半导体晶片的旋转速度。所有提到的变量都影响蚀刻工序。
在这方面，例如蚀刻气体更高的气体流速可以导致相对于边缘在半导体晶片的中心更大的去除。利用载气的气体流速可以影响例如蚀刻气体的浓度，这同样可导致去除的变化。在较低的温度下蚀刻气体与半导体晶片的反应程度较小，这导致去除较小。蚀刻工序的持续时间越长，越多的材料从半导体晶片去除，并且越多的沉积在衬托器上的材料被去除。改变转速，可以改变蚀刻气体作用在半导体晶片上的持续时间。无需说明，在蚀刻工序中不是所有的这些变量都必须改变。仅改变这些变量中的一个或两个通常已经足以获得半导体晶片的外延沉积所需的表面几何形状，例如尽可能平坦的表面。
优选地，外延反应器中的温度相对于前一个蚀刻工序被降低和/或蚀刻工序的持续时间相对于前一个蚀刻工序被增加。
在根据本发明的方法中，蚀刻工序期间的温度对边缘处的蚀刻去除具有重要影响。与前一个蚀刻工序相比，通过降低外延反应器中的温度，在衬托器上的半导体晶片的边缘区域中的蚀刻去除，相对于前一个蚀刻工序中半导体晶片边缘区域中的蚀刻去除，也减少。
对于每一个进一步的蚀刻工序，蚀刻持续时间的增加都可以为例如1至5秒。以这种方式可以特别有效地考虑到连续蚀刻工序变化的条件，因为通常沿着半导体晶片不需要的沉积材料随着每一个涂布工序而增加，这导致在涂布期间塌边更大。设置合适的气体流速的情况下，蚀刻工序持续的时间越长，则除了边缘区域之外，可以从半导体晶片的表面去除的材料越多。
在每种情况下相对于前一个蚀刻工序，通过降低外延反应器中的温度和/或增加蚀刻工序的持续时间，可以补偿这样的事实，即在半导体晶片周围的区域中存在不希望的材料的情况下，在涂布工序期间在半导体晶片的边缘沉积的材料较少。最后这一点是基于流过外延反应器的气体流动行为改变。
根据本发明的方法使得可以***地补偿在蚀刻周期中腔室蚀刻之后半导体晶片增加的塌边。蚀刻周期包括腔室蚀刻和一定次数的外延沉积。在蚀刻周期内或直到下一次腔室蚀刻之前的沉积次数由外延沉积的总层厚度D决定。在每个外延沉积工序中，具有限定厚度d的外延层被沉积在半导体晶片上。在特定数量的沉积工序之后，各个层厚度d的总和对应于总层厚度D。因此，该蚀刻周期结束，并且新的蚀刻周期开始于下一次腔室蚀刻。例如如果一个蚀刻周期设定的总层厚度D＝60μm，并且每次外延沉积在相应的半导体晶片上沉积的层厚度d＝3μm，则在一个蚀刻周期中可外延涂布20个晶片，然后由下一次腔室蚀刻开始另一个蚀刻周期。
在一个蚀刻周期期间，不同半导体晶片之间外延涂布的层的ZDD值连续减少，即一个蚀刻周期中，每个后续晶片具有不同的正面边缘区域的曲率。ZDD值降低的趋势与沉积的层厚度d无关；然而，晶片之间ZDD数值的减小取决于外延沉积的层厚度d，其中在一个蚀刻周期内不同晶片之间ZDD值的减小同样随着层厚度d的增加而变得更大。
如果在一个蚀刻周期中，例如20个半导体晶片被外延涂布例如厚度d＝2.75μm的层，并且腔室蚀刻之后第一个晶片的ZDD值为-5nm，设定不同晶片之间ZDD值的降低为1nm，则在该蚀刻周期中或下一次腔室蚀刻之前最后一个晶片，在未应用根据本发明的方法的情况下，具有-25nm的ZDD值。
利用根据本发明的方法，在边缘排除为2mm的情况下根据SEMI M49方法测量，半导体晶片正面的ZDD变化被很大程度减小，使得在一个蚀刻周期内ZDD只发生微小的变化。根据现有技术的标准工艺(腔室蚀刻、半导体晶片的蚀刻工序，外延涂布)，在其它条件相同的情况下，ZDD变化值(根据SEMI M49方法在边缘排除为2mm的情况下测量)平均为18nm，而在具有25个半导体晶片的蚀刻周期的情况下，ZDD变化被降低至平均≤2nm。
无需说明，在不脱离本发明的范围的情况下，上述特征和下面将要解释的特征不仅可以按说明的组合使用，而且可以按其它组合或单独使用。
以附图中的示例性实施方案为基础示意性地说明本发明，并在下面参照附图进行描述。
附图说明
图1展示了可用来执行根据本发明的方法的外延反应器的示意图。
图2展示了外延反应器的衬托器上涂布的半导体晶片的一部分的示意图。
图3以图表的方式展示了一系列由硅组成的未按照本发明的方法涂布的半导体晶片在相应的涂布工序之前和之后的塌边的差值Δ1，与在一个优选的实施方案中按照本发明的方法涂布的晶片进行对比。
图4利用两个不同角度的横截面展示了外延反应器的衬托器上涂布的半导体晶片的一部分的示意图。
图5以图表展示了两个不同的优选实施方案中一系列由硅组成的按照本发明的方法涂布的半导体晶片在90°方向和介于其间的方向，特别是45°方向之间的差值Δ2。
图6展示了半导体晶片边缘区域中的表面的一部分的示意图。
图7展示了边缘排除EE的定义(a)，SFQR和ESFQR值(b)的测定以及ZDD值(c)的测定的示意图。
具体实施方式
图1通过举例和以截面图示意性的展示了外延反应器100，利用其可以执行根据本发明的方法。衬托器110位于外延反应器100的中心，待涂布的半导体晶片120例如硅晶片可以布置即放置在该衬托器上。在这种情况下，根据外延反应器的尺寸，半导体晶片可具有例如至多450mm的直径。在这种情况下，衬托器110具有中心凹陷，使得半导体晶片120例如仅其边缘的几毫米的区域支撑在衬托器110上。
气体可引导通过外延反应器100，在本实施例中，正如两个箭头指示的那样，从外延反应器100的左手侧的开口至其右手侧的开口。通过发热装置，例如，在外延反应器100的上侧和下侧的加热灯130，例如其中一个提供了参考标记，通过外延反应器100的气体和半导体晶片可以根据需要达到期望的温度。
为了涂布半导体晶片120，引导第一沉积气体例如可能混有氢气的三氯硅烷通过外延反应器100。在这种情况下，可以将气体流速、气体通过的持续时间和温度根据在半导体晶片120上外延沉积的层的期望厚度来设置。
有利的是，在涂布工序中，在每种情况下，在至少一个半导体晶片上沉积1-10μm，特别是2-5μm的层。
例如，外延层的通常所期望的厚度为4μm。对于这样的层，通常需要在约100s的持续时间内约15slm的三氯硅烷的气体流速。另外，如图所示，其上设置有半导体晶片120的衬托器110可以围绕轴以预定转速旋转。以这种方式可以实现外延层在半导体晶片120上的均匀沉积。然而，在涂布工序期间，在整个外延反应器中也沉积了不需要的材料，特别是在衬托器110上的半导体晶片120周围的区域中。
因此，为了清洁外延反应器100，即为了去除或至少减少不需要的材料，在一定次数的涂布工序之后，进行清洁工序即腔室蚀刻，其中首先是引导第二蚀刻气体，例如，氯化氢通过外延反应器100。外延反应器100内部不需要的材料可以通过这样的方式去除或至少减少。
优选地，在8至30个，特别是15至20个涂布工序之后，进行清洁工序(腔室蚀刻)。根据所使用的外延反应器，可以选择清洁工序的频率以能够实现在所有涂布工序期间最佳的外延沉积。
在清洁工序期间，没有半导体晶片位于外延反应器中。
之后，在清洁工序中，也可以引导第二沉积气体例如三氯硅烷通过外延反应器100以在外延反应器100的内部沉积限定的材料层，例如，硅层。所述层用于密封，以防止可能从外延反应器100内部的表面扩散的污染物进入随后待涂布的半导体晶片上的外延层中。
图2展示了外延反应器100的衬托器110上半导体晶片120的一部分的示意图。外延沉积层121位于半导体晶片120上。这里应该注意的是，此处显示的尺寸之间的比例并不符合实际。
此处明显看到外延层121的厚度在边缘处(在图的左侧)减小。其原因在于半导体晶片涂布期间沉积气体的流动状态，在半导体晶片的边缘处与在例如所述半导体晶片的表面处不同。此外，在半导体晶片120支撑在衬托器110上的部分周围的区域中存在不需要的材料140。如已经解释的那样，所述材料140是在涂布工序期间沉积的。
尽管每个涂布工序，都在衬托器110上布置新的半导体晶片120，但是，未被半导体晶片覆盖的衬托器区域上沉积的材料140的厚度随着每个涂布工序而增加。材料140的这种增加由图2中的虚线示出。衬托器上沉积的材料140导致每个涂布工序相对于前一个涂布工序的温度场发生改变，因为衬托器110的热辐射被沉积材料140降低。这导致随着沉积工序的次数增加，衬托器110的温度在半导体晶片120的支撑点处降低，并且外延层121在半导体晶片120边缘区域中的塌边增加，如图2中的虚线所示。此外，衬托器110上的沉积物120也影响沉积气体的流动状态。
在根据本发明的方法的一个优选实施方案中，例如在每个涂布工序之前在蚀刻工序中，引导第一蚀刻气体例如氯化氢与载气例如氢气一起通过外延反应器100，使得半导体晶片在涂布工序之前按照目标方式进行预处理。
有利地，将第一蚀刻气体的气体流速设定为2slm至5slm的值，并且将在蚀刻工序中除了第一蚀刻气体之外还使用的载气的气体流速设定为30slm至110slm的值，特别是在40slm至70slm的值，以及/或者将在蚀刻工序期间外延反应器中的温度设定为1050℃至1200℃的值。在蚀刻工序期间，将放置在衬托器上的半导体晶片旋转以确保蚀刻气体与晶片表面之间的接触时间均匀。转速优选为20至60转每分钟(rpm)，特别优选为30至50rpm。
特别地，为了得到特别平坦的表面，优选蚀刻气体的气体流速为4slm，载气的气体流速为50slm。例如，仅仅改变蚀刻工序的持续时间就足够实现此目的。例如，通过这些气体流速可以实现的是，半导体晶片中心的去除高于边缘。这可以补偿以下事实：在半导体晶片周围的区域中存在不需要的材料的情况下，在涂布工序期间沉积在半导体晶片边缘处的材料较少。与此相比，设定载气的气体流速为50slm或更低，常规使用的0.9slm至1.5slm的蚀刻气体的气体流速导致在半导体晶片的边缘处更大的去除或整个晶片上均匀的蚀刻去除。
有利的是在腔室蚀刻之后的第一个蚀刻工序中将涂布工序之前的蚀刻工序的持续时间设定为1s至10s的值。举例来说，第一个蚀刻工序可以设定为3s。每下一个蚀刻工序的持续时间可增加例如1至5秒。因此可以重复实现表面平坦的半导体晶片。
此外，例如在每个涂布工序之后，在下一个涂布工序之前的蚀刻工序的持续时间可以增加。举例来说，清洁工序之后的第一个蚀刻工序的持续时间可以设定为3s，对于每个之后的蚀刻工序，持续时间可以增加1s。以这种方式进一步增加了半导体晶片表面的中心区域(中心)相对于晶片边缘的材料去除。因此可以抵消沉积在半导体晶片边缘处的材料的量，所述材料的量随着每一个另外的涂布工序而更小，这种效应是由半导体晶片120周围的区域中材料140的量的增加引起的。
在图3中，针对一系列n个连续的涂布工序，对涂布的半导体晶片的塌边的差值Δ1(单位为nm/mm2，以所谓的ZDD的差值的形式表示，ZDD为描述边缘区域的曲率的测量变量)对涂布工序的次数n作图。
在该情况中，未根据本发明的方法涂布的涂布工序的值由空心菱形表示，以及根据本发明的一个优选实施方案中的方法即在每种情况下单独设定前一个蚀刻工序中的蚀刻参数来涂布的涂布工序的值以实心菱形表示。对于此处所示的根据本发明的方法的值，例如，第一蚀刻气体的气体流速设定为4slm，并且载气的气体流速设定为50slm。第一个蚀刻工序的持续时间例如为3s，并且随后的每个蚀刻工序的持续时间都增加1s。
此处明显看到，在传统方法(空心菱形)中，从清洁工序之后的第一个涂布工序(在图中左侧)开始整个涂布过程期间(朝向图中的右侧)，塌边减少，因此有很大的变化。
相比之下，对于根据本发明的方法的情形中的值(实心菱形)，明显的是从清洁工序之后的第一个涂布工序(在图中的左侧)开始在整个涂布过程期间(朝向图中的右侧)塌边相对恒定，因此与蚀刻工序的持续时间不变或没有蚀刻工序的情况相比，具有显著更小的变化。
图4以类似于图2的方式展示了外延反应器100的衬托器110上的半导体晶片120的一部分的示意图。外延沉积层121位于半导体晶片120上。就此而言，应该注意的是，此处显示的尺寸相互之间的比例并不符合实际。
这里展示了半导体晶片的两个不同的横截面图。左上边缘处的虚线展示了(100)晶体(例如半导体晶片)的四个90°方向之一的截面，所述四个90°方向通常发生在相对于半导体晶片的晶体取向，例如切口角度0°,90°,180°和270°的情形中。由于晶体取向的原因，在这些位置或在这些方向上，外延沉积层的生长程度比其它区域的更大。
左上边缘处的实线展示了位于两个90°方向之间，特别是45°方向的横截面。在这种情况下，90°方向之间的区域构成半导体晶片的最大部分。通常在那里出现很大的卷边，如图2所示。
在图5中，针对一系列连续的涂布工序，对涂布的半导体晶片的90°和45°方向之间的塌边差值Δ2(单位为nm/mm2，以所谓的ZDD的差值的形式表示，ZDD为描述边缘区域的曲率的测量变量)对相应的涂布工序之前的各蚀刻工序的持续时间Δt作图。所示的值对应于根据本发明的两个不同的优选实施方案。
在这种情况下，实心菱形显示涂布工序的值，其中在其之前的蚀刻工序中，第一蚀刻气体的气体流速设定为5slm，载气的气体流速设定为50slm，空心菱形显示了涂布工序的值，其中，在其之前的蚀刻工序中，第一蚀刻气体的气体流速设定为4slm，载气的气体流速设定为50slm。在这两种方法中，第一个蚀刻工序的持续时间Δt均为3s，后续每个蚀刻工序的持续时间Δt均增加1s。
此处明显可见的是，首先随着蚀刻工序的持续时间Δt增加，90°和45°方向之间的塌边的差值Δ2变小，其次当第一蚀刻气体的气体流速为4slm时比气体流速为5slm时的Δ2更小。这表明通过适当地设定第一蚀刻气体的气体流速和/或蚀刻工序的持续时间，可以实现在90°和45°方向之间的塌边的差值Δ2非常小，这进而导致得到表面非常光滑的半导体晶片。在90°和45°方向之间的塌边的差值Δ2描述了对于参数例如ZDD、SFQR、ESFQR、ROA，关于(100)平面的四重旋转对称的各向异性，简称为四重对称性；在90°和45°时，ZDD值的Δ2通常最大。
因为通过根据本发明的方法，可以以针对性的方式在晶片的边缘处比在其中心处进行更少程度的蚀刻，并且所谓的四重对称性显著降低，因此由根据本发明的方法得到的外延涂布的半导体晶片的正面，特别是在边缘区域中具有非常好的几何值。
图6展示了半导体晶片120表面的边缘区域的一部分的示意图。下面将参照该图简要说明这种半导体晶片的所谓ESFQR值。
正如已经在开头中提到的，这里ESFQR代表“边缘部位正面参照的最小二乘/范围(Edge Site Front Surface-referenced least sQuares/Range)”，其值表示半导体晶片的平坦度。特别地，表面与平坦参照表面的正偏差和负偏差因此结合在一起。
在这种情况下，通常为半导体晶片的边缘区域确定ESFQR值，例如可以在图6中看到的部分。在这种情况下，当确定ESFQR值时，不考虑从半导体晶片的外边缘的边缘排除R1。此外，ESFQR值是在特定数量的扇区125上确定的，其通常在半导体晶片的边缘(没有边缘排除)以环形方式排在一起。在这种情况下使用扇区的径向的特定长度R2。
根据本发明外延涂布的半导体晶片，特别是硅晶片，在设定边缘排除为至少2mm且具有至少50个长度均为至多40mm的扇区的情况下，根据SEMI M49方法测量具有小于9nm的最大ESFQR值。
根据本发明的外延涂布的半导体晶片的小于9nm的最大ESFQR值主要是外延涂布之前，由半导体材料组成的晶片正面的四重对称性降低的结果(因为使用了根据本发明的方法)。由于根据本发明的方法，在晶片的边缘处在90°方向上比在两个90°方向之间，特别是在45°方向上蚀刻得更多，因此与两个90°方向之间的方向相比，在晶片的90°方向上，蚀刻出凹陷。此外，利用根据本发明的方法，与边缘区域相比，在晶片的中心进行了更多的蚀刻去除。
在外延之前，在90°方向上的凹陷和在晶片中心处的更高的蚀刻去除使得外延涂布的晶片相对于根据现有技术蚀刻的晶片，四重对称性显著降低。
表1示出了通过根据本发明的方法制备的外延涂布的硅晶片的四重对称性的降低。在这种情况下，四重对称性被指定为90°方向上的ZDD值与两个90°方向之间，特别是45°方向上ZDD值的差值。边缘排除均为2mm，并且外延沉积层的厚度为3μm。
表1：设定边缘排除为2mm，外延涂布层的厚度为3μm，通过根据本发明的方法影响90°和45°方向之间的差值(四重对称性)的实施例，以ZDD表示
在表1的最后一个实施例中，通过根据本发明的方法制备的半导体晶片被制造成具有负的四重对称性。在负四重对称的情况下，90°方向的ZDD值低于45°方向的ZDD值，因而得到的ZDD值为负值。
根据本发明的外延涂布的半导体晶片例如可以通过根据本发明的方法制得。由于最大ESFQR值很低，小于9nm，该半导体晶片特别适用于半导体工业，特别是用于制造大规模集成电子元件，例如微处理器或存储芯片，因为现代微电子学对起始材料在例如平坦度、边缘几何形状和厚度分布上具有严格要求。

Claims (16)

1.一种用于在外延反应器(100)中在半导体晶片(120)上涂布外延沉积层(121)的方法，其中在涂布工序中，将至少一个半导体晶片(120)布置在所述外延反应器(100)中的相应衬托器(110)上，并且引导用于涂布所述至少一个半导体晶片(120)的第一沉积气体通过所述外延反应器(100)，其中在每种情况下在涂布工序之前进行蚀刻工序，在所述蚀刻工序中引导第一蚀刻气体和载气通过外延反应器(100)，并且在可预定次数的涂布工序以后，进行清洁工序，在所述清洁工序中引导第二蚀刻气体通过外延反应器(100)，然后特别是引导第二沉积气体通过外延反应器(100)，其中对于在各个涂布工序之前进行的两个或更多个蚀刻工序，根据相应的蚀刻工序来单独设置至少一个影响该蚀刻工序的变量。
2.如权利要求1所述的方法，其中在每种情况下，在一个或多个涂布工序之后两个连续的清洁工序之间，相对于前一个蚀刻工序改变影响蚀刻工序的至少一个变量。
3.如权利要求1或2所述的方法，其中，考虑待涂布的下一个半导体晶片(120)的几何尺寸，根据相关的蚀刻工序单独设置影响该蚀刻工序的至少一个变量。
4.根据前述权利要求中任一项所述的方法，其中，所述影响蚀刻工序的至少一个变量包括第一蚀刻气体的气体流速、载气的气体流速、在蚀刻工序期间外延反应器(100)中的温度、蚀刻工序的持续时间和/或半导体晶片的旋转速度。
5.根据权利要求4所述的方法，其中相对于前一个蚀刻工序，降低外延反应器(100)中的温度和/或增加蚀刻工序的持续时间，特别是在每种情况下增加1秒。
6.根据权利要求4或5所述的方法，其中将所述第一蚀刻气体的气体流速设定为2slm至5slm的值，将蚀刻工序中除了第一蚀刻气体之外还使用的气体的气体流速设定为30slm至110slm，特别是40slm至70slm的值，和/或将蚀刻工序期间外延反应器(100)中的温度设定为1050℃至1200℃的值。
7.根据权利要求4至6中任一项所述的方法，其中在清洁工序之后的第一个蚀刻工序中，将该蚀刻工序的持续时间设定为1s至10s的值。
8.根据前述权利要求中的任一项所述的方法，其中在每种情况下，在蚀刻工序之前，进一步将氢气引导通过所述外延反应器(100)用于预处理。
9.根据前述权利要求中任一项所述的方法，其中在每种情况下，在进行8至30个，特别是15至20个涂布工序之后，进行清洁工序。
10.根据前述权利要求中任一项所述的方法，其中使用氯化氢作为第一蚀刻气体和/或作为第二蚀刻气体。
11.根据前述权利要求中任一项所述的方法，其中在每种情况下，在涂布工序中，在所述至少一个半导体晶片(120)上沉积1μm至10μm，特别是2μm至5μm的层(121)。
12.根据前述权利要求中任一项所述的方法，其中使用硅晶片作为半导体晶片(120)。
13.根据前述权利要求中任一项所述的方法，其中使用氢气作为载气。
14.根据前述权利要求中任一项所述的方法，其中使用三氯硅烷作为第一沉积气体和/或作为第二沉积气体。
15.一种外延涂布的半导体晶片(120)，特别是硅晶片，其在具有至少2mm的边缘排除(R1)和至少50个长度(R2)均为至多40mm的扇区(125)的条件下，具有小于9nm的ESFQR值。
16.一种外延涂布的半导体晶片(120)，特别是硅晶片，其中在边缘排除(R1)为至少2mm的条件下，在生产25个单元的一个生产周期中，ZDD值的变化为≤2nm。
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