KR20090077580A - 멀티 칩 패키지 - Google Patents

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KR20090077580A KR1020080003610A KR20080003610A KR20090077580A KR 20090077580 A KR20090077580 A KR 20090077580A KR 1020080003610 A KR1020080003610 A KR 1020080003610A KR 20080003610 A KR20080003610 A KR 20080003610A KR 20090077580 A KR20090077580 A KR 20090077580A
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Abstract

본 발명에 따른 멀티 칩 패키지는, 상면 및 하면에 각각 제1전극단자 및 제1볼 랜드를 갖는 제1기판과, 상기 제1기판 상에 플립 칩 방식으로 부착되며, 상부로 돌출된 형상을 갖는 관통 전극이 구비된 제1반도체 칩과, 상기 제1반도체 칩 상에 배치되고, 상면 및 하면에 각각 제2전극단자 및 제2볼 랜드를 가지며, 상면에 홈이 구비된 제2기판과, 상기 제2기판의 홈 내에 실장된 제2반도체 칩과, 상기 제2반도체 칩이 실장된 홈을 포함하는 제2기판의 상면에 실장된 제3반도체 칩을 포함한다.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 자세하게는, 인터포저(Interposer) 역할을 수행하는 기판을 이용하여 이종의 반도체 칩 간을 플립 칩 방식으로 스택하여 구성한 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
여기서, 상기 멀티 칩 패키지는, 통상, 여러 개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 멀티 칩 패키지는, 각 반도체 칩들 간을 스택하여 멀티 칩 패키지 형성시, 와이어를 이용하여 각 반도체 칩들 간을 전기적으로 연결하고 있어, 이로 인해 패키지 형성 후, 전기적 신호의 지연(Delay)으로 인해 패키지의 특성을 저하시키게 된다.
본 발명은 전기적 신호의 지연(Delay)으로 인한 패키지의 특성 저하를 방지할 수 있는 멀티 칩 패키지를 제공한다.
본 발명에 따른 멀티 칩 패키지는, 상면 및 하면에 각각 제1전극단자 및 제1볼 랜드를 갖는 제1기판; 상기 제1기판 상에 플립 칩 방식으로 부착되며, 상부로 돌출된 형상을 갖는 관통 전극이 구비된 제1반도체 칩; 상기 제1반도체 칩 상에 배치되고, 상면 및 하면에 각각 제2전극단자 및 제2볼 랜드를 가지며, 상면에 홈이 구비된 제2기판; 상기 제2기판의 홈 내에 실장된 제2반도체 칩; 및 상기 제2반도체 칩이 실장된 홈을 포함하는 제2기판의 상면에 실장된 제3반도체 칩;을 포함한다.
상기 제3반도체 칩을 포함하는 제2기판의 상면과 상기 제1반도체 칩과 제2기판 사이의 공간에 형성된 봉지제를 더 포함한다.
상기 제3반도체 칩은 관통 전극을 구비하는 것을 특징으로 한다.
상기 제1기판 하면의 제1볼 랜드에 부착된 외부 접속 단자를 더 포함한다.
상기 제2기판은 제2반도체 칩과 전기적으로 연결될 수 있도록 상기 홈 내에 형성된 제3전극단자를 더 포함한다.
본 발명은 반도체 칩 간을 스택하여 멀티 칩 패키지 형성시, 제1기판 상에 플립 칩 방식으로 제1반도체 칩 형성 후, 그런 다음, 상기 제1반도체 칩 상에 인터포저(Interposer) 역할을 수행하며 내부에 홈이 구비된 제2기판을 부착함과 아울러, 상기 제2기판의 홈 내부 및 상면에 각각 제2 및 제3반도체 칩을 플립 칩 방식으로 부착하여 멀티 칩 패키지를 형성함으로써, 반도체 칩들을 기판 상에 부착시 상기 인터포저 기판에 의해 플립 칩 방식으로 부착할 수 있다.
또한, 본 발명은 상기 인터포저 기판에 의해 이 종의 반도체 칩 간을 스택할 수 있다.
따라서, 본 발명은 종래의 와이어를 이용한 멀티 칩 패키지에서 유발되는 전기적 신호의 지연(Delay)으로 인해 패키지의 특성 저하를 방지할 수 있다.
본 발명은, 반도체 칩 간을 스택하여 멀티 칩 패키지 형성시, 제1기판 상에 플립 칩 방식으로 제1반도체 칩 형성 후, 그런 다음, 상기 제1반도체 칩 상에 인터포저(Interposer) 역할을 수행하며 내부에 홈이 구비된 제2기판을 부착한다.
이때, 상기 제2기판의 홈 내부 및 상면에 각각 제2 및 제3반도체 칩을 플립 칩 방식으로 부착한다.
이렇게 하면, 상기와 같이 내부에 홈이 형성된 인터포저 역할을 수행하는 기판을 이용하여 멀티 칩 패키지를 형성함으로써, 반도체 칩들을 기판 상에 부착시 상기 인터포저 기판에 의해 플립 칩 방식으로 부착할 수 있음과 아울러, 상기 인터포저 기판에 의해 이 종의 반도체 칩 간을 스택할 수 있다.
따라서, 종래의 와이어를 이용한 멀티 칩 패키지에서 유발되는 전기적 신호의 지연(Delay)으로 인해 패키지의 특성 저하를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 멀티 칩 패키지(100)는, 상면 및 하면에 각각 제1전극단자(106) 및 제1볼 랜드(104)를 갖는 제1기판(102) 상에 가장자리 부분에 상부로 돌출된 제1관통 전극(TSV : Through Silicon Via ; 110)이 형성된 제1반도체 칩(108)이 범프(112)를 매개로 한 플립 칩 방식으로 배치되며, 상기 제1반도체 칩(108) 상에 상면 및 하면에 각각 제2전극단자(118) 및 제2볼 랜드(116)를 가지며, 인터포저(Interposer) 역할을 수행하는 제2기판(114)이 배치된 구조를 갖는다.
상기 제2기판(114)은 중앙 부분에 제3전극단자(120)를 갖는 홈(H)이 형성되어, 센터 패드 형의 본딩패드(124)를 갖는 제2반도체 칩(122)이 플립 칩 방식으로 안착되며, 상기 제2기판(114) 상에는 가장자리 부분에 상부로 돌출된 제2관통 전극(130)을 갖는 제3반도체 칩(128)이 범프(112)를 매개로 플립 칩 방식으로 배치된다.
또한, 상기 제1반도체 칩(108)의 상부로 돌출된 제1관통 전극(110)과 상기 제2기판(114)의 제2볼 랜드(116)간이 부착되어 상기 제2 및 제3반도체 칩(122, 128)을 포함하는 제2기판(114)과 상기 제1반도체 칩(108)을 포함하는 제1기판(102) 간이 전기적으로 연결된다.
게다가, 상기 제3반도체 칩(128)을 포함하는 제2기판(114)의 상면과, 상기 제1반도체 칩(108)과 제2기판(114) 사이의 공간에는 상기 제1, 제2 및 제3반도체 칩(108, 122, 128)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound) 또는 언더-필(Under-Fill)과 같은 충진제(136) 또는 봉지제(136)로 밀봉 된다.
아울러, 상기 제1기판(102) 하면의 제1볼 랜드(104)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(138)가 부착된다.
한편, 상기 제3반도체 칩 상에 관통전극을 구비한 적어도 둘 이상의 반도체 칩들을 스택하거나, 또는, 상기 제2 및 제3반도체 칩을 포함하는 제2기판과, 제1반도체 칩을 포함하는 제1기판을 각각의 패키지로 형성하여 상기 패키지를 적어도 둘 이상 스택하여 스택 패키지를 형성할 수 있다.
이 경우, 전술한 본 발명의 실시예에서와 동일한 효과를 얻을 수 있음과 아울러, 스택 패키지의 용량을 더욱 향상시킬 수 있다.
전술한 바와 같이 본 발명은, 반도체 칩 간을 스택하여 멀티 칩 패키지 형성시, 제1기판 상에 플립 칩 방식으로 제1반도체 칩 형성 후, 그런 다음, 상기 제1반도체 칩 상에 인터포저(Interposer) 역할을 수행하며 내부에 홈이 구비된 제2기판을 부착함과 아울러, 상기 제2기판의 홈 내부 및 상면에 각각 제2 및 제3반도체 칩을 플립 칩 방식으로 부착하여 멀티 칩 패키지를 형성함으로써, 반도체 칩들을 기판 상에 부착시 상기 인터포저 기판에 의해 플립 칩 방식으로 부착할 수 있음과 아울러, 상기 인터포저 기판에 의해 이 종의 반도체 칩 간을 스택할 수 있다.
따라서, 종래의 와이어를 이용한 멀티 칩 패키지에서 유발되는 전기적 신호의 지연(Delay)으로 인해 패키지의 특성 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도.

Claims (5)

  1. 상면 및 하면에 각각 제1전극단자 및 제1볼 랜드를 갖는 제1기판;
    상기 제1기판 상에 플립 칩 방식으로 부착되며, 상부로 돌출된 형상을 갖는 관통 전극이 구비된 제1반도체 칩;
    상기 제1반도체 칩 상에 배치되고, 상면 및 하면에 각각 제2전극단자 및 제2볼 랜드를 가지며, 상면에 홈이 구비된 제2기판;
    상기 제2기판의 홈 내에 실장된 제2반도체 칩; 및
    상기 제2반도체 칩이 실장된 홈을 포함하는 제2기판의 상면에 실장된 제3반도체 칩;
    을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 제3반도체 칩을 포함하는 제2기판의 상면과 상기 제1반도체 칩과 제2기판 사이의 공간에 형성된 봉지제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서,
    상기 제3반도체 칩은 관통 전극을 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1 항에 있어서,
    상기 제1기판 하면의 제1볼 랜드에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1 항에 있어서,
    상기 제2기판은 제2반도체 칩과 전기적으로 연결될 수 있도록 상기 홈 내에 형성된 제3전극단자를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
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CN111613585A (zh) * 2020-05-28 2020-09-01 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法

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