KR102185277B1 - 전송 게이트를 갖는 씨모스 이미지 센서 - Google Patents
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Abstract
씨모스 이미지 센서는 화소 영역과 주변 회로영역을 포함하는 기판, 상기 화소 영역의 상기 기판 내에 형성된 포토 다이오드 및 플로팅 확산영역, 상기 포토 다이오드 및 상기 플로팅 확산영역 사이의 상기 기판 상에 형성된 전송 게이트 절연막 및 전송 게이트, 및 상기 주변 회로영역 상에 형성된 주변 게이트 절연막 및 주변 게이트를 포함한다. 상기 전송 게이트는 제1 곡률 반경을 갖도록 라운드 진 제1 엣지를 포함하고, 상기 주변 게이트는 상기 제1 곡률 반경보다 작은 제2 곡률 반경을 갖도록 라운드진 제2 엣지를 포함한다.
Description
본 발명은 전송 게이트를 갖는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
최근 정보 통신 산업 발달과 전자 기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용 되고 있다. 일반적으로 이미지 센서는 포토다이오드를 포함하는 화소 영역과 주변 회로 영역을 갖는다. 단위 화소는 포토다이오드와 전송 트랜지스터를 포함한다. 전송 트랜지스터는 포토다이오드와 플로팅 확산 영역 사이에 배치되어 포토다이오드에서 생성된 전하를 플로팅 확산 영역에 전달한다.
본 발명이 해결하고자 하는 일 과제는 상술한 전기장 집중 현상을 방지하여 GIDL(gate induced drain leakage) 전류를 감소시킬 수 있는 씨모스 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상술한 전기장 집중 현상을 방지하여 GIDL(gate induced drain leakage) 전류를 감소시킬 수 있는 씨모스 이미지 센서의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 씨모스 이미지 센서는 화소 영역과 주변 회로 영역을 포함하는 기판, 상기 화소 영역의 상기 기판 내에 형성된 포토 다이오드 및 플로팅 확산영역, 상기 포토 다이오드 및 플로팅 확산 영역 사이의 상기 기판 상에 형성된 전송 게이트 절연막 및 전송 게이트, 및 상기 주변 회로 영역 상에 형성된 주변 게이트 절연막 및 주변 게이트를 포함하고, 상기 전송 게이트는 제1 곡률 반경을 갖도록 라운드진 제1 엣지를 포함하고, 상기 주변 게이트는 상기 제1 곡률 반경보다 작은 제2 곡률 반경을 갖도록 라운드진 제2 엣지를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 씨모스 이미지 센서는 기판 상에 형성된 포토 다이오드, 상기 포토 다이오드와 일정 거리로 이격되어 상기 기판 상에 형성된 플로팅 확산영역, 상기 포토 다이오드 및 플로팅 확산영역 사이의 상기 기판 상에 형성된 전송 게이트 절연막 및 전송 게이트, 상기 포토 다이오드가 형성되는 기판의 상면은 상기 플로팅 확산영역이 형성되는 기판의 상면보다 높은 레벨을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 씨모스 이미지 센서의 제조 방법은 기판 내에 화소 활성영역 및 주변 활성영역을 정의하기 위한 소자 분리막을 형성하고, 상기 화소 활성영역 내에 포토 다이오드, 전송 게이트 절연막 및 전송 게이트를 형성하고, 상기 주변 활성영역 상에 주변 게이트 절연막 및 주변 게이트를 형성하고, 상기 전송 게이트에 얼라인된 플로팅 확산 영역을 형성하고, 상기 주변 게이트에 얼라인된 소오스/드레인 영역을 형성하고, 상기 플로팅 확산영역에 인접한 상기 전송 게이트의 일부 영역 및 상기 플로팅 확산영역을 노출하는 식각 마스크 패턴을 형성하고, 상기 식각 마스크 패턴에 의해 노출된 영역을 부분적으로 식각하고, 및 상기 식각 마스크 패턴을 제거한 후 열산화 공정을 수행하여 상기 전송 게이트, 상기 주변 게이트 및 상기 노출된 기판을 산화시키는 것을 포함할 수 있다.
기타 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상에 의한 씨모스 이미지 센서는 라운드진 엣지를 갖는 전송 게이트를 포함함으로서, 전송 게이트와 플로팅 확산영역 사이에 전기장 집중으로 발생하는 GIDL(gate induced drain leakage)에 의한 누설 전류 현상이 억제될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서에 포함된 단위 픽셀의 등가 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 보여주는 레이아웃이다.
도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 4a 내지 도 4h는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 6 내지 도 10은 본 발명의 기술적 사상의 실시예들에 의한 이미지 센서가 적용된 멀티미디어 장치의 예들을 보여준다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 보여주는 레이아웃이다.
도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 4a 내지 도 4h는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 6 내지 도 10은 본 발명의 기술적 사상의 실시예들에 의한 이미지 센서가 적용된 멀티미디어 장치의 예들을 보여준다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지의 단위 화소의 등가 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소는 포토 다이오드(PD), 전송 트랜지스터(Tt, transfer transistor), 리셋 트랜지스터(Tr, reset transistor), 센싱 트랜지스터(Ts, sensing transistor), 및 액세스 트랜지스터(Ta, access transistor)를 포함할 수 있다.
상기 포토 다이오드(PD)의 일 단자는 상기 전송 트랜지스터(Tt)의 소오스(source)와 연결될 수 있고, 및 상기 포토 다이오드(PD)의 타 단자는 접지될 수 있다.
상기 전송 트랜지스터(Tt)의 드레인(drain)은 플로팅 확산 영역(FD)과 연결될 수 있다.
상기 리셋 트랜지스터(Tr)의 소오스가 상기 플로팅 확산 영역(FD)과 연결될 수 있고, 및 상기 리셋 트랜지스터(Tr)의 드레인은 전원 전압(Vdd)과 연결될 수 있다.
상기 센싱 트랜지스터(Ts)의 게이트가 상기 플로팅 확산 영역(FD)과 연결될 수 있고, 상기 센싱 트랜지스터(Ts)의 드레인은 상기 전원 전압(Vdd)과 연결될 수 있다. 상기 센싱 트랜지스터(Ts)의 소오스는 상기 액세스 트랜지스터(Ta; access transistor)의 드레인과 연결될 수 있다.
상기 액세스 트랜지스터(Ta)의 소오스는 출력 포트(Po)와 연결될 수 있고, 상기 액세스 트랜지스터(Ta)의 게이트는 입력 포트(Pi)와 연결될 수 있다.
상기 포토다이오드(PD)에서 생성된 전하들은 상기 전송 트랜지스터(Tt)에 의해 상기 플로팅 확산 영역(FD)으로 전송, 축적될 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 전하들은 상기 센싱 트랜지스터(Ts)의 상기 게이트에 인가되어 상기 센싱 트랜지스터(Ts)를 턴온시킬 수 있다. 상기 전하들의 양에 따라 상기 센싱 트랜지스터(Ts)는 상기 액세스 트랜지스터(Ta)로 전원 전압(Vdd)을 공급할 수 있다. 상기 입력 포트(Pi)에 턴온 전압이 상기 액세스 트랜지스터(Ta)의 게이트에 인가되면, 상기 액세스 트랜지스터(Ta)가 턴온되어, 상기 센싱 트랜지스터(Ts)의 상기 게이트에 인가되는 전하들의 양에 따른 전기적 신호가 상기 출력 포트(Po)로 출력될 수 있다. 이후, 상기 리셋 트랜지스터(Tr)가 턴온되면 상기 플로팅 확산 영역(FD)이 전원 전압(Vdd)으로 차지될 수 있다. 상기 입력 포트(Pi), 상기 전송 트랜지스터(Tt)의 게이트 및 상기 리셋 트랜지스터(Tr)의 게이트에 인가되는 전압은 전원 전압(Vdd)과 동일한 전압이 인가될 수 있다.
도 2은 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 보여주는 레이아웃이고, 도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 씨모스 이미지 센서는 화소 영역(10) 및 주변 회로 영역(20)을 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 화소 영역(10) 내에 배치된 제1 화소 활성 영역(105a) 및 제2 화소 활성 영역(105b)을 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 제1 화소 활성 영역(105a) 내에 배치된 포토다이오드(PD)를 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 제2 활성 영역(105b) 상에 배치된 리셋 트랜지스터(Tr)의 리셋 게이트(120, reset gate), 센싱 트랜지스터(Ts)의 센싱 게이트(130, sensing gate), 및 액세스 트랜지스터(Ta)의 액세스 게이트(140, access gate)를 포함할 수 있다. 도 2에 도시되어 있는 각 상기 트랜지스터들(Tr, Ts, Ta)의 상기 게이트들(120, 130, 140)의 배치 순서는 단지 예시에 불과하며, 다른 실시예에서 그 배치 순서가 달라질 수도 있다. 상기 씨모스 이미지 센서는 상기 제1 화소 활성 영역(105a) 및 상기 제2 화소 활성 영역(105b)과 중첩하는 전송 트랜지스터(Tt)의 전송 게이트(110)가 배치될 수 있다. 상기 제2 화소 활성 영역(105b) 내에 상기 전송 게이트(110)와 인접하도록 플로팅 확산 영역(FD)이 배치될 수 있다.
상기 씨모스 이미지 센서는 상기 주변 회로 영역(20) 내에 배치된 주변 활성 영역(105c)을 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 주변 활성 영역(105c) 상에 배치된 주변 트랜지스터(Tp)의 주변 게이트(150)를 포함할 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 씨모스 이미지 센서는 기판(100) 내에 배치된 소자 분리막들(101)을 포함할 수 있다. 상기 소자 분리막들(101)은 화소 영역(10) 내의 제1 화소 활성 영역(105a) 및 제2 화소 활성 영역(105b), 및 주변 회로 영역(20) 내의 주변 활성 영역(105c)을 정의할 수 있다.
포토다이오드(PD)가 상기 제1 화소 활성 영역(105a) 내에 배치될 수 있다. 포토다이오드(PD)는 n형 도펀트를 포함할 수 있다. 상기 기판(100)과 상기 포토다이오드(PD)는 PN접합을 형성할 수 있다. 상기 포토다이오드(PD)의 대부분이 공핍 영역을 이루도록 상기 포토다이오드(PD)의 도핑 농도는 상기 기판(100) 보다 낮을 수 있다.
핀드 도핑 영역(107, pinned doped region)이 상기 기판(100)의 표면과 접(abut)하도록 상기 포토다이오드(PD)의 윗부분에 배치될 수 있다. 상기 핀드 도핑 영역(107)은 p형 도펀트를 포함할 수 있다. 상기 핀드 도핑 영역(107)은 제1 화소 활성 영역(105a)의 상부 표면에서 발생하는 암전류(dark current)를 억제할 수 있다.
플로팅 확산 영역(FD)이 상기 제2 화소 활성 영역(105b) 내에 형성될 수 있다. 상기 플로팅 확산 영역(FD)은 n형 도펀트를 포함할 수 있다.
전송 게이트(110, transfer gate)가 상기 포토다이오드(PD)와 상기 플로팅 확산 영역(FD) 사이의 상기 기판(100) 상에 배치될 수 있다. 상기 전송 게이트(110), 상기 포토다이오드(PD) 및 상기 플로팅 확산 영역(FD)은 도 1 및 도 2의 상기 전송 트랜지스터(Tt)를 형성할 수 있다. 상기 포토다이오드(PD)는 상기 전송 트랜지스터(Tt)의 소오스에 해당할 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 트랜지스터(Tt)의 드레인에 해당할 수 있다.
상기 전송 게이트(110)은 상기 플로팅 확산 영역(FD)과 인접, 정렬, 및 수직으로 중첩하는 제1 측벽(111a) 및 상기 포토다이오드(PD)와 인접, 정렬, 및 수직으로 중첩하는 제2 측벽(111b)을 포함할 수 있다. 상기 제1 측벽(111a)의 상부 엣지 및 하부 엣지는 제1 곡률 반경(R1)을 갖도록 라운드질 수 있다. 상기 제2 측벽(111b)의 상부 엣지 및 하부 엣지는 제2 곡률 반경(R2)을 갖도록 라운드질 수 있다. 상기 제1 곡률 반경(R1)은 상기 제2 곡률 반경(R2)보다 클 수 있다. 이에 따라, 전송 게이트(110)는 제1 측벽(111a) 및 제2 측벽(111b)이 서로 비대칭 구조를 가질 수 있다.
전송 게이트 절연막(113)이 상기 전송 게이트(110)와 상기 기판(100) 사이에 개재될 수 있다. 상기 전송 게이트 절연막(113)의 두께는 상기 전송 게이트(110)의 양 측벽들(111a, 111b)과 인접할수록 두꺼워질 수 있다. 상기 제1 측벽(111a)과 정렬하거나 인접하는 상기 전송 게이트 절연막(113)의 두께는 상기 제2 측벽(111b)과 정렬하거나 인접하는 상기 전송 게이트 절연막(113)의 두께보다 두꺼울 수 있다.
전송 게이트 스페이서들(117a, 117b)이 상기 전송 게이트(110)의 측벽들(111a, 111b) 상에 형성될 수 있다. 상기 전송 게이트(110)의 상기 제1 측벽(111a) 상의 제1 전송 게이트 스페이서(117a)는 상기 전송 게이트(110)의 상기 제2 측벽(111b) 상의 제2 전송 게이트 스페이서(117b)보다 최대 수평 두께가 두꺼울 수 있다. 예를 들어, 상기 전송 게이트 절연막(113)과 인접하는 상기 제1 전송 게이트 스페이서(117a)는 상기 전송 게이트 절연막(113)과 인접하는 상기 제2 전송 게이트 스페이서(117b)보다 두꺼운 수평 두께를 가질 수 있다.
상기 핀드 도핑 영역(107)의 상면은 리세스될 수 있다. 예를 들어, 상기 핀드 도핑 영역(107)의 상기 상면은 상기 전송 게이트 절연막(113)이 배치된 상기 기판(100)의 상면보다 낮게 위치할 수 있다. 상기 핀드 도핑 영역(107)과 인접한 상기 소자 분리막(101)의 상면은 상기 핀드 도핑 영역(107)의 상기 상면처럼 리세스될 수 있다. 도면에는 상기 소자 분리막(101)의 상기 상면과 상기 핀드 도핑 영역(107)의 상기 상면이 동일하거나 유사한 것처럼 도시되었으나, 상기 소자 분리막(101)의 상기 상면이 상기 핀드 도핑 영역(107)의 상면보다 더욱 낮게 리세스될 수 있다.
상기 플로팅 확산 영역(FD)의 상면은 계단 모양으로 리세스될 수 있다. 예를 들어, 상기 플로팅 확산 영역(FD)의 높은 상면 상에 상기 제1 전송 게이트 스페이서(117a)가 배치될 수 있다. 상기 플로팅 확산 영역(FD)의 낮은 상면은 상기 핀드 도핑 영역(107)의 상기 상면보다 낮게 위치할 수 있다. 상기 플로팅 확산 영역(FD)과 인접하는 상기 소자 분리막(101)의 상면은 상기 플로팅 확산 영역(FD)의 상기 낮은 상면보다 높게 위치할 수 있다.
상기 주변 활성 영역(105c) 상에 주변 게이트(150)가 배치될 수 있다. 상기 주변 게이트(150)의 엣지들은 대칭적으로 라운드질 수 있다. 구조를 가질 수 있다. 예를 들어, 상기 주변 게이트(150)의 측벽들의 하부 엣지들의 곡률 반경(R3)은 전송 게이트(110)의 제1 측벽(111a)의 하부 엣지의 곡률 반경(R1)보다 작을 수 있다. 부가하여, 주변 게이트(150)의 측벽의 하부 엣지들의 곡률 반경(R3)은 전송 게이트(110)의 제2 측벽(111b)의 하부 엣지의 곡률 반경(R2)과 유사하거나 실질적으로 동일할 수 있다.
주변 게이트 절연막(153)이 상기 주변 게이트(150)와 상기 기판(100) 사이에 개재될 수 있다. 상기 주변 게이트 절연막(153)의 두께는 상기 주변 게이트(150)의 측벽들과 인접할수록 두꺼워질 수 있다.
상기 주변 게이트(150)의 양 측벽 상에 주변 게이트 스페이서(157)가 형성될 수 있다. 상기 주변 게이트 절연막(153) 및 상기 주변 게이트 스페이서(157)는 실리콘 산화물을 포함할 수 있다.
상기 주변 게이트(150) 양 측벽에 소오스/드레인 영역들(155)이 배치될 수 있다. 상기 소오스/드레인 영역들(155)의 상면들은 계단 모양으로 리세스될 수 있다. 예를 들어, 상기 소오스/드레인 영역들(155)의 높은 상면들 상에 상기 주변 게이트 스페이서들(157)이 배치될 수 있다. 상기 소오스/드레인 영역들(155)의 낮은 상면들은 상기 주변 게이트 절연막(153)이 배치된 상기 기판(100)의 상면보다 낮게 리세스될 수 있다. 상기 소오스/드레인 영역들(155)과 인접하는 소자 분리막들(101)의 상면들은 상기 소오스/드레인 영역들(155)의 상기 상면들처럼 리세스될 수 있다. 도면에는 상기 소자 분리막(101)의 상기 상면과 상기 소오스/드레인 영역들(155)의 상기 상면들이 동일하거나 유사한 것처럼 도시되었으나, 상기 소자 분리막(101)의 상기 상면이 상기 소오스/드레인 영역들(155)의 상면들보다 더욱 낮게 리세스될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 씨모스 이미지 센서는, 화소 영역(10) 내에서 전송 게이트(110)와 플로팅 확산 영역(FD)이 중첩되는 영역에서 전송 게이트 절연막(113)의 두께가 증가하여, 전기장 집중이 감소될 수 있다. 이에 따라, GIDL에 의한 누설 전류 현상이 감소되어 씨모스 이미지 센서의 전기적 특성이 향상된다.
도 4a 내지 도 4e는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 형성하는 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도들이다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 형성하는 방법은 화소 영역(10)과 주변 회로 영역(20)을 포함하는 기판(100)을 준비하고, STI (shallow trench isolation) 공정을 수행하여 상기 기판(100) 내에 소자 분리막(101)들을 형성하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(100) 내에 트렌치를 형성하고, 상기 트렌치를 절연 물질로 채우는 것을 포함할 수 있다. 상기 기판(100)은 실리콘 웨이퍼, SOI(silicon on insulator) 기판, 또는 에피택시얼 성장 층 중 어느 하나를 포함할 수 있다. 상기 소자 분리막(101)들은 제1 화소 활성 영역(105a), 제2 화소 활성 영역(105b), 및 주변 활성 영역(105c)을 정의할 수 있다.
도 4b를 참조하면, 상기 방법은 제1 이온 주입 공정을 수행하여 상기 제1 화소 활성 영역(105a) 내에 포토다이오드(PD)를 형성하는 것을 포함할 수 있다. 상기 제1 이온 주입 공정은 상기 기판(100) 상에 상기 포토다이오드(PD)가 형성될 영역을 노출시키는 제1 이온 주입 마스크(M1)를 형성하고, 및 상기 제1 이온 주입 마스크(M1)를 이용하여 상기 노출된 영역 내에 n형 도펀트를 주입하는 것을 포함할 수 있다. 상기 포토다이오드(PD)는 인접한 상기 소자 분리막(101)들 중 하나와 접(abut)할 수 있다. 이후, 상기 제1 이온 주입 마스크(M1)는 제거될 수 있다.
도 4c를 참조하면, 상기 방법은 제2 이온 주입 공정을 수행하여 상기 기판(100) 내의 상기 포토다이오드(PD) 상에 핀드 도핑 영역(107)을 형성하는 것을 포함할 수 있다. 상기 제2 이온 주입 공정은 상기 기판(100) 상에 상기 핀드 도핑 영역(107)이 형성될 영역을 노출시키는 제2 이온 주입 마스크(M2)를 형성하고, 및 상기 제2 이온 주입 마스크(M2)를 이용하여 상기 노출된 영역 내에 p형 도펀트를 주입하는 것을 포함할 수 있다. 상기 핀드 도핑 영역(107)은 인접한 소자 분리막(101)들 중 하나와 접(abut)하고, 및 상면도에서(in a top view) 상기 포토다이오드(PD)의 일부가 노출되도록 상기 포토다이오드(PD) 내에 국한(be confined)될 수 있다. 이후, 상기 제2 이온 주입 마스크(M2)는 제거될 수 있다.
도 4d를 참조하면, 상기 방법은 상기 화소 영역(10)의 상기 기판(100) 상에 전송 게이트 절연막(113) 및 전송 게이트(110)를 형성하고, 및 상기 주변 회로영역(20)의 기판(100) 상에 주변 게이트 절연막(153) 및 주변 게이트(150)을 형성하는 것을 포함할 수 있다. 상기 전송 게이트(110)는 제1 측벽(111a) 및 제2 측벽(111b)을 포함할 수 있다. 상기 전송 게이트(110)의 상기 제2 측벽(111b)은 상기 포토다이오드(PD) 또는 상기 핀드 도핑 영역(107)과 수직으로 정렬되거나 중첩될 수 있다. 상기 전송 게이트 절연막(113) 및 상기 주변 게이트 절연막(153)은 열 산화 공정을 이용여 형성된 산화된 실리콘을 포함할 수 있다. 상기 전송 게이트(110) 및 상기 주변 게이트(150)는 폴리실리콘 같은 전도체를 포함할 수 있다.
도 4e를 참조하면, 상기 방법은 제3 이온 주입 공정을 수행하여 플로팅 확산 영역(FD) 및 상기 주변 소오스/드레인 영역들(155)을 형성하는 것을 포함할 수 있다. 상기 제3 이온 주입 공정은 상기 포토다이오드(PD) 및 상기 전송 게이트(110)의 일부를 덮고 상기 제2 화소 활성 영역(105b) 및 상기 주변 활성 영역(105c)을 노출시키는 제3 이온 주입 마스크(M3)을 형성하고, 및 상기 제3 이온 주입 마스크(M3)를 이용하여 상기 노출된 제2 화소 활성 영역(105b) 및 상기 주변 활성 영역(105c) 내에 n형 도펀트를 주입하는 것을 포함할 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트(110)의 상기 제1 측벽(111a)과 인접, 정렬, 및 수직으로 중첩할 수 있다. 상기 주변 소오스/드레인 영역들(155)은 상기 주변 게이트(150)의 양 측벽들과 인접, 정렬, 및 수직으로 중첩할 수 있다.
이에 따라, 상기 화소 영역(10) 상에 상기 전송 트랜지스터(Tt)가 형성되고, 상기 주변 회로 영역(20) 상에 상기 주변 트랜지스터(Tp)가 형성될 수 있다. 상기 전송 트랜지스터(Tt)는 상기 포토다이오드(PD)에서 발생한 전하를 상기 플로팅 확산 영역(FD)으로 전달할 수 있다. 상기 주변 트랜지스터(Tp)는 상기 단위 화소에서 출력되는 신호를 읽는 CMOS 제어 회로에 이용될 수 있다. 이후, 제3 이온 주입 마스크(M3)는 제거될 수 있다.
도 4f를 참조하면, 상기 방법은 상기 기판(100) 상에 상기 플로팅 확산 영역(FD) 및 상기 전송 게이트(110)의 상기 제1 측벽(111a)을 노출시키는 포토레지스트 패턴(P)을 형성하고, 상기 포토레지스트 패턴(P)을 식각 마스크로 이용하는 습식 식각 공정을 수행하여 상기 전송 게이트(110)의 상기 제1 측벽(111a)의 상부 엣지 및 하부 엣지를 라운드지게 하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의하여 상기 전송 게이트 절연막(113)이 부분적으로 제거되어 수평적으로 리세스될 수 있다. 부가하여, 상기 플로팅 확산 영역(FD)의 상면이 부분적으로 식각되어 리세스될 수 있다. 따라서, 상기 플로팅 확산 영역(FD)의 상면은 상기 포토다이오드(PD)의 상면 및 상기 주변 회로 영역(20)의 상기 주변 소오스/드레인 영역들(155)의 상면들보다 낮게 위치할 수 있다. 상기 습식 식각 공정은 BOE(buffered oxide etchant) 같이 불산(H)을 포함하는 식각액을 사용할 수 있다. 이후, 상기 포토레지스트 패턴(P)은 제거될 수 있다.
도 4g를 참조하면, 상기 방법은 열 산화 공정을 수행하여 상기 전송 게이트(110), 상기 주변 게이트(150) 및 상기 노출된 기판(100)의 표면 상에 산화된 실리콘 층(160)을 형성하는 것 포함할 수 있다. 이에 따라, 상기 전송 게이트(110)의 상기 제2 측벽(111b)의 상부 엣지 및 하부 엣지, 및 상기 주변 게이트(150)의 모든 엣지들이 라운드질 수 있다. 상기 전송 게이트(110)의 상기 제1 측벽(111a)의 상기 상부 엣지 및 상기 하부 엣지는 더욱 라운드질 수 있다. 따라서, 상기 전송 게이트(110)의 상기 제1 측벽(111a)의 상기 상부 엣지 및 상기 하부 엣지는 상기 전송 게이트(110)의 제2 측벽(111b)의 상기 상부 엣지 및 상기 하부 엣지, 및 상기 주변 게이트(150)의 상기 엣지들에 보다 큰 곡률 반경을 가질 수 있다. 예를 들어, 상기 전송 게이트(110)의 상기 제1 측벽(111a)의 상기 상부 엣지 및 상기 하부 에지는 제1 곡률 반경(R1)을 가질 수 있고, 상기 전송 게이트(110)의 상기 제2 측벽(111b)의 상기 상부 엣지 및 상기 하부 엣지는 상기 제1 곡률보다 작은 제2 곡률 반경(R2)을 가질 수 있고, 및 상기 주변 게이트(150)의 상기 엣지들은 상기 제1 곡률 반경(R1)보다 작은 제3 곡률 반경(R3)을 가질 수 있다. 상기 제2 곡률 반경(R2)과 상기 제3 곡률 반경(R3)은 실질적으로 동일하거나 유사할 수 있다.
도 4h를 참조하면, 상기 방법은 증착 공정을 수행하여 전면적으로 스페이서 절연막(165)을 형성하는 것을 포함할 수 있다. 상기 증착 공정은 CVD(chemical mechanical polishing) 공정을 이용하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. 상기 스페이서 절연막(165)이 실리콘 산화물을 포함하는 경우, 상기 스페이서 절연막(165)과 상기 산화된 실리콘 층(160)이 통합되어 그 경계면이 사라질 것이다. 따라서, 상기 스페이서 절연막(165)과 상기 산화된 실리콘 층(160)의 경계선이 생략되었고, 상기 스페이서 절연막(165)만 표시되었다.
이후, 상기 방법은 도 3을 참조하여, 상기 기판(100)의 상면이 노출되도록 상기 스페이서 절연막(165)을 에치-백하여 상기 전송 게이트(110) 및 상기 주변 게이트(150)의 양 측벽들 상에 전송 게이트 스페이서들(117) 및 주변 게이트 스페이서들(157)을 각각 형성하는 것을 포함할 수 있다. 상기 소자 분리막(101)들의 상면들, 상기 핀드 도핑 영역(107)의 상면, 상기 전송 게이트(110)의 상면, 상기 플로팅 확산 영역(FD)의 상면, 및 상기 주변 소오스/드레인 영역들(155)의 상면들이 노출될 수 있다. 이로써, 전송 게이트(110)의 엣지에서 전기장의 집중으로 발생하는 GIDL에 의한 누설전류를 감소시킨 씨모스 이미지 센서가 완성될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서를 포함하는 전자 장치를 도시한 블록도이다. 전자 장치는 퍼스널 컴퓨터, 디지털 카메라 또는 모바일 장치를 포함할 수 있다. 도 5를 참조하면, 전자 장치는 이미지 센서(200), 프로세서(300), 메모리(400), 디스플레이 디바이스(500) 및 버스(600)를 포함할 수 있다. 이미지 센서(200)는 프로세서(300)의 제어에 응답하여 외부의 영상 정보를 캡쳐(capture)할 수 있다. 프로세서(300)는 캡쳐된 영상정보를 버스(600)를 통하여 메모리(400)에 저장할 수 있다. 프로세서(300)는 메모리(400)에 저장된 영상정보를 디스플레이 디바이스(500)로 출력할 수 있다.
도 6 내지 도 10은 본 발명의 기술적 사상의 실시예들에 의한 이미지 센서가 적용된 멀티미디어 장치의 예들을 보여준다. 본 발명의 실시예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 멀티비디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 이미지 센서는 도 6에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 7에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있다. 또한, 본 발명의 실시예들에 따른 이미지 센서는 도 8에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 9에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다. 본 발명의 실시예들에 따른 이미지 센서는 도 10에 도시된 바와 같이 디지털 카메라(6000) 또는 디지털 캠코더에 적용될 수 있다.
이상, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 소자 분리막
103: 제1 포토레지스트 패턴 10: 화소 영역
105a: 제1 활성영역 PD: 포토 다이오드
107: 핀드 도핑 영역 105b: 제2 활성영역
FD: 플로팅 확산영역 Tt: 전송 트랜지스터
113: 전송 게이트 절연막 110: 전송 게이트
111a: 제1 측벽 111b: 제2 측벽
117: 전송 게이트 스페이서 Tr: 리셋 트랜지스터
120: 리셋 게이트 Ts: 센싱 트랜지스터
130: 센싱 게이트 Ta: 액세스 트랜지스터
140: 액세스 게이트 20: 주변 회로영역
105c: 주변 활성영역 Tp: 주변 트랜지스터
153: 주변 게이트 절연막 150: 주변 게이트
157: 주변 게이트 스페이서 160: 제2 포토레지스터 패턴
103: 제1 포토레지스트 패턴 10: 화소 영역
105a: 제1 활성영역 PD: 포토 다이오드
107: 핀드 도핑 영역 105b: 제2 활성영역
FD: 플로팅 확산영역 Tt: 전송 트랜지스터
113: 전송 게이트 절연막 110: 전송 게이트
111a: 제1 측벽 111b: 제2 측벽
117: 전송 게이트 스페이서 Tr: 리셋 트랜지스터
120: 리셋 게이트 Ts: 센싱 트랜지스터
130: 센싱 게이트 Ta: 액세스 트랜지스터
140: 액세스 게이트 20: 주변 회로영역
105c: 주변 활성영역 Tp: 주변 트랜지스터
153: 주변 게이트 절연막 150: 주변 게이트
157: 주변 게이트 스페이서 160: 제2 포토레지스터 패턴
Claims (12)
- 화소 영역과 주변 회로영역을 포함하는 기판;
상기 화소 영역의 상기 기판 내에 형성된 포토 다이오드 및 플로팅 확산영역;
상기 포토 다이오드 및 상기 플로팅 확산영역 사이의 상기 기판 상에 형성된 전송 게이트 절연막 및 전송 게이트; 및
상기 주변 회로영역 상에 형성된 주변 게이트 절연막 및 주변 게이트를 포함하고,
상기 전송 게이트는 제1 곡률 반경을 갖도록 라운드진 제1 엣지 및 상기 제1 곡률 반경보다 작은 제2 곡률 반경을 갖도록 라운드진 제2 엣지를 포함하고,
상기 주변 게이트는 상기 제1 곡률 반경보다 작은 제3 곡률 반경을 갖도록 라운드진 제3 엣지를 포함하는 씨모스 이미지 센서. - 제1항에 있어서,
상기 전송 게이트의 상기 제1 엣지와 접하는 상기 전송 게이트 절연막은 상기 주변 게이트의 상기 제3 엣지와 접하는 상기 주변 게이트 절연막보다 두꺼운 씨모스 이미지 센서. - 제1항에 있어서,
상기 플로팅 확산 영역의 상면은 상기 포토다이오드의 상면보다 낮게 리세스된 씨모스 이미지 센서. - 제1항에 있어서,
상기 주변 게이트의 양 측벽과 정렬되도록 상기 기판 내에 형성된 소오스/드레인 영역들을 더 포함하고, 및
상기 플로팅 확산 영역의 상면은 상기 소오스/드레인 영역들의 상면보다 낮게 리세스된 씨모스 이미지 센서. - 제1항에 있어서,
상기 제1 엣지는 상기 플로팅 확산 영역과 정렬하고, 및
상기 제2 엣지는 상기 포토다이오드와 정렬하는 씨모스 이미지 센서. - 제1항에 있어서,
상기 전송 게이트는 상기 플로팅 확산 영역과 정렬하는 제1 측벽을 포함하고, 및
상기 제1 측벽의 상단부는 라운드진 씨모스 이미지 센서. - 제6항에 있어서,
상기 전송 게이트는 상기 포토다이오드와 정렬하는 제2 측벽을 포함하고, 및
상기 제2 측벽의 상단부는 라운드진 씨모스 이미지 센서 - 제7항에 있어서,
상기 제1 측벽의 상단부의 곡률 반경이 상기 제2 측벽의 상단부의 곡률 반경보다 큰 씨모스 이미지 센서. - 삭제
- 삭제
- 제1항에 있어서,
상기 기판 내에 상기 포토 다이오드의 상부에 핀드 도핑 영역을 더 포함하되, 상기 핀드 도핑 영역은 상기 포토 다이오드와 다른 타입의 도펀트들을 포함하는 씨모스 이미지 센서. - 제1항에 있어서,
상기 화소 영역 상에 배치된 리셋 게이트, 센싱 게이트 및 액세스 게이트를 더 포함하는 씨모스 이미지 센서.
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