KR101773193B1 - 액티브 매트릭스 표시장치 - Google Patents

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Abstract

본 발명은 공통전압의 리플 성분을 빠르게 제거하여 화질을 향상시킬 수 있는 액티브 매트릭스 표시장치에 관한 것이다.
이 액티브 매트릭스 표시장치는 충전중인 액정셀들의 공통전극들을 연결하는 적어도 하나의 제1 공통라인; 비 충전중인 액정셀들의 공통전극들을 연결하는 다수의 제2 공통라인들; 제1 공통전압이 인가되는 제1 버스 라인; 제2 공통전압이 인가되는 제2 버스 라인; 및 액정셀들로의 데이터 인가시점에 맞추어 스캔펄스를 순차 발생하고, 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시켜 상기 스캔펄스에 의해 충전 동작이 활성화되는 수평라인에 배치된 상기 제1 공통라인에 상기 제1 공통전압을 인가하며, 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시켜 충전 동작이 활성화되지 않는 수평라인에 배치된 상기 제2 공통라인들에 상기 제2 공통전압을 인가하는 게이트 구동회로를 구비한다.

Description

액티브 매트릭스 표시장치{Active Matrix Display}
본 발명은 공통전압의 리플 성분을 빠르게 제거하여 화질을 향상시킬 수 있는 액티브 매트릭스 표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이러한 액티브 매트릭스 표시장치로는 대표적으로 액정표시장치(Liquid Crystal Display)가 있다.
액정표시장치는 데이터전압이 인가되는 화소전극들과, 이 화소전극들에 대향되고 공통전압이 인가되는 공통전극들을 포함한다. 액정셀들은 화소전극과 공통전극 간 전위차에 의해 구동된다.
공통전극들은 도 1과 같이 게이트라인에 평행한 내부 공통라인들(VCL1)과, 내부 공통라인들(VCL1)이 병렬 접속되는 외부 공통라인(VCL2)을 통해 공통전압(Vcom)을 공급받는다. 내부 공통라인들(VCL1)은 기생 커패시터를 통해 패널의 신호라인들(데이터라인 및 게이트라인등)에 커플링되어 있으므로, 내부 공통라인들(VCL1) 상의 공통전압(Vcom)은 데이터전압 및/또는 게이트전압(스캔펄스)에 영향을 받게 된다. 즉, 스캔펄스(SCAN) 또는 데이터전압(Vdata) 변동시, 공통전압(Vcom)은 일정한 직류레벨로 유지되지 못하고 도 2와 같이 출렁이게 된다. 이러한 공통전압(Vcom)의 리플(ripple) 성분은 픽셀의 충전 특성에 악영향을 미치므로 빠르게 감쇄되어야 한다. 그러나, 종래의 액정표시장치에서는 전압 변동에 의한 공통전압(Vcom)의 리플 성분들이 단일한 외부 공통라인(VCL2)을 통해 한꺼번에 방전되는 구조를 취하므로 실제 리플 성분들의 감쇄 속도가 매우 느려진다. 리플 성분들에 의해 공통전압(Vcom)이 변동되면, 충전 불균일, 수평 방향의 줄무늬 등이 생길 수 있다.
리플 성분들의 감쇄 속도를 좀 더 빠르게 하기 위해, 선폭을 넓게 하여 공통라인들(VCL1,VCL2)의 라인 저항(Rl)을 줄이는 방법을 고려해 볼 수 있다. 하지만, 제반 여건상 공통라인들(VCL1,VCL2)의 선폭을 무한정 넓힐 수는 없으며, 비록 선폭을 아주 넓히더라도 만족할 만큼 빠르게 리플 성분들이 감쇄되지도 않는다.
따라서, 본 발명의 목적은 공통전압의 리플 성분을 빠르게 제거하여 화질을 향상시킬 수 있도록 한 액티브 매트릭스 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액티브 매트릭스 표시장치는 충전중인 액정셀들의 공통전극들을 연결하는 적어도 하나의 제1 공통라인; 비 충전중인 액정셀들의 공통전극들을 연결하는 다수의 제2 공통라인들; 제1 공통전압이 인가되는 제1 버스 라인; 제2 공통전압이 인가되는 제2 버스 라인; 및 액정셀들로의 데이터 인가시점에 맞추어 스캔펄스를 순차 발생하고, 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시켜 상기 스캔펄스에 의해 충전 동작이 활성화되는 수평라인에 배치된 상기 제1 공통라인에 상기 제1 공통전압을 인가하며, 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시켜 충전 동작이 활성화되지 않는 수평라인에 배치된 상기 제2 공통라인들에 상기 제2 공통전압을 인가하는 게이트 구동회로를 구비한다.
상기 액정셀들에 의해 표시패널에서의 표시영역이 정의되고; 상기 게이트 구동회로는 상기 표시영역 바깥에 위치한 상기 표시패널의 비 표시영역에 내장된다.
상기 게이트 구동회로는, 게이트 쉬프트 클럭신호의 입력단과 출력 노드 사이에 접속되며 Q 노드의 전위에 따라 턴 온 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀업 트랜지스터; 상기 출력 노드와 저전위 구동전압의 입력단 사이에 접속되며 상기 Q 노드와 반대 전위를 갖는 QB 노드의 전위에 따라 턴 오프 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀다운 트랜지스터; 상기 Q 노드의 전위에 따라 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시키는 제1 스위치 소자; 및 상기 QB 노드의 전위에 따라 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시키는 제2 스위치 소자를 구비한다.
상기 게이트 구동회로는, 상기 Q 노드와 상기 제1 스위치 소자의 게이트단자 사이에 다이오드 커넥션 되도록 접속된 제3 스위치 소자; 및 상기 QB 노드의 전위에 따라 상기 제1 스위치 소자의 게이트단자에 상기 저전위 구동전압을 인가하는 제4 스위치 소자를 더 구비한다.
상기 게이트 구동회로는, 게이트 쉬프트 클럭신호의 입력단과 출력 노드 사이에 접속되며 Q 노드의 전위에 따라 턴 온 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀업 트랜지스터; 상기 출력 노드와 저전위 구동전압의 입력단 사이에 접속되며 상기 Q 노드와 반대 전위를 갖는 QB 노드의 전위에 따라 턴 오프 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀다운 트랜지스터; 상기 출력 노드의 전위에 따라 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시키는 제1 스위치 소자; 및 상기 QB 노드의 전위에 따라 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시키는 제2 스위치 소자를 구비한다.
상기 게이트 구동회로는, 상기 출력 노드와 상기 제1 스위치 소자의 게이트단자 사이에 다이오드 커넥션 되도록 접속된 제3 스위치 소자; 및 상기 QB 노드의 전위에 따라 상기 제1 스위치 소자의 게이트단자에 상기 저전위 구동전압을 인가하는 제4 스위치 소자를 더 구비한다.
상기 게이트 구동회로는, 게이트 쉬프트 클럭신호의 입력단과 출력 노드 사이에 접속되며 Q 노드의 전위에 따라 턴 온 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀업 트랜지스터; 상기 출력 노드와 저전위 구동전압의 입력단 사이에 접속되며 상기 Q 노드와 반대 전위를 갖는 QB 노드의 전위에 따라 턴 오프 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀다운 트랜지스터; 상기 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭신호 또는 고전위 구동전압을 제1 노드에 인가하는 제3 스위치 소자; 상기 제1 노드의 전위에 따라 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시키는 제1 스위치 소자; 상기 QB 노드의 전위에 따라 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시키는 제2 스위치 소자; 및 상기 QB 노드의 전위에 따라 상기 제1 노드에 상기 저전위 구동전압을 인가하는 제4 스위치 소자를 구비한다.
이 액티브 매트릭스 표시장치는 상기 제1 공통전압을 발생하여 상기 제1 버스 라인에 공급하고, 상기 제2 공통전압을 발생하여 상기 제2 버스 라인에 공급하는 전원회로를 더 구비한다.
상기 전원회로는 상기 제1 공통전압과 제2 공통전압을 동일 레벨로 발생하거나 또는, 서로 다른 레벨로 발생한다.
상기 전원회로는, 상기 제2 공통전압을 일정한 레벨로 고정시키고; 상기 제1 공통전압을 상기 제2 공통전압보다 높은 제1 레벨과 상기 제2 공통전압보다 낮은 제2 레벨 사이에서 소정 기간을 주기로 스윙시킨다.
본 발명에 따른 액티브 매트릭스 표시장치는 충전중인 액정셀들의 공통전극들을 연결하는 제1 공통라인을 게이트 구동회로를 이용하여 제1 버스 라인에 연결시키고, 비 충전중인 액정셀들의 공통전극들을 연결하는 제2 공통라인들을 게이트 구동회로를 이용하여 제2 버스 라인에 연결시킨다. 이를 통해 본 발명은 제1 공통라인 상에 존재하는 리플 성분의 방전 경로를 제2 공통라인들 상에 존재하는 리플 성분의 방전 경로와 다르게 함으로써, 제1 공통라인 상의 리플 성분을 빠르게 제거하여 충전 불균일, 수평 방향의 줄무늬 등을 방지하고 화질을 크게 향상시킬 수 있다.
도 1은 종래 공통라인의 접속 구성을 보여주는 도면.
도 2는 공통전압의 리플 성분을 보여주는 도면.
도 3은 종래 액정표시장치에서 공통전압의 리플 성분들이 단일한 외부 공통라인을 통해 방전되는 것을 보여주는 도면.
도 4는 본 발명의 실시예에 따른 액티브 매트릭스 표시장치를 보여주는 도면.
도 5는 본 발명의 실시예에 따른 공통라인의 접속 구성을 개략적으로 보여주는 도면.
도 6은 게이트 구동회로가 내장된 액정표시패널의 어레이를 보여주는 도면.
도 7은 도 6에 도시된 제n 유닛의 제1 실시예를 보여주는 도면.
도 8은 도 7에 대한 시뮬레이션 결과 파형을 보여주는 도면.
도 9는 도 6에 도시된 제n 유닛의 제2 실시예를 보여주는 도면.
도 10은 도 6에 도시된 제n 유닛의 제3 실시예를 보여주는 도면.
도 11은 도 6에 도시된 제n 유닛의 제4 실시예를 보여주는 도면.
도 12는 도 11에 대한 시뮬레이션 결과 파형을 보여주는 도면.
도 13은 도 6에 도시된 제n 유닛(UNT(n))의 제5 실시예를 보여주는 도면.
도 14 및 도 15는 도 11에 대한 시뮬레이션 결과 파형을 보여주는 도면들.
이하, 도 4 내지 도 15를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 액티브 매트릭스 표시장치를 보여준다.
도 4를 참조하면, 본 발명의 실시예에 따른 액티브 매트릭스 표시장치는 액정표시장치로 구현된다. 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 및 게이트 구동회로(13), 및 전원회로(14)를 구비한다.
액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(10)은 다수의 데이터라인들(DL)과 다수의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 다수의 액정셀(Clc)들을 포함한다.
액정표시패널(10)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, TFT들에 각각 접속된 화소전극들(1), 화소전극들(1)과 대향하여 액정셀들(Clc)을 구동하는 공통전극들(2) 등이 형성된다. 공통전극들(2)은 공통라인(CL)에 연결되며, 픽셀 어레이에서 스토리지 온 컴온(Storage on common) 방식의 스토리지 커패시터(Cst)를 형성할 수 있다.
액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터등이 형성된다.
액정표시패널(10)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
타이밍 콘트롤러(11)는 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(10)의 해상도에 맞게 정렬하여 데이터 구동회로(12)에 공급한다.
타이밍 콘트롤러(11)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블 신호(DE), 도트클럭신호(DCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다. 게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock, CLK), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다.
데이터 구동회로(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한 후에, 래치된 데이터를 아날로그 정극성/부극성 데이터전압으로 변환하여 데이터라인들(DL)에 공급한다.
게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 스캔펄스를 발생하여 게이트라인들(GL)에 순차적으로 공급한다. 그리고, 게이트 구동회로(13)는 스캔펄스에 의해 충전 동작이 활성화되는 수평라인에 배치된 공통라인(CL)에 제1 공통전압(Vcom1)을 공급하고, 충전 동작이 활성화되지 않는 수평라인들에 배치된 공통라인(CL)에 제2 공통전압(Vcom2)을 공급한다.
게이트 구동회로(13)는 레벨 쉬프터(level shiftet)와 게이트 쉬프트 레지스터를 구비한다. 레벨 쉬프터는 타이밍 콘트롤러(11)로부터 입력되는 적어도 2상 이상의 게이트 쉬프트 클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압과 게이트 로우 전압으로 레벨 쉬프팅한다. 게이트 쉬프트 레지스터는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(CLK)에 맞추어 쉬프트시켜 순차적으로 스캔펄스를 출력하는 다수의 유닛들로 구성된다. 게이트 구동회로(13)는 GIP(Gate In Panel) 방식으로 액정표시패널(10)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터는 콘트롤 PCB(미도시) 상에 타이밍 콘트롤러(11)와 함께 실장되고, 게이트 쉬프트 레지스터는 액정표시패널(10) 하부 기판 상에 내장된다. 이하에서는 설명의 편의상 게이트 구동회로(13)가 GIP 방식으로 내장된다고 설명하겠지만, 이는 정확히 게이트 쉬프트 레지스터가 GIP 방식으로 내장됨을 유의하여야 한다.
전원회로(14)는 제1 공통전압(Vcom1)과 제2 공통전압(Vcom2)을 발생한다. 그리고, 전원회로(14)는 제1 공통전압(Vcom1)을 제1 버스 배선을 통해 게이트 구동회로(13)에 공급하고, 제2 공통전압(Vcom2)을 제2 버스 배선을 통해 게이트 구동회로(13)에 공급한다. 전원회로(14)는 제1 공통전압(Vcom1)과 제2 공통전압(Vcom2)을 동일 레벨로 발생하거나 또는, 서로 다른 레벨로 발생할 수 있다. 제1 공통전압(Vcom1)과 제2 공통전압(Vcom2)이 서로 다른 레벨로 발생될 때, 전원회로(14)는 제1 공통전압(Vcom1)을 소정 기간을 주기로 스윙 시킬수 있다. 예컨대, 전원회로(14)는 제2 공통전압(Vcom2)을 일정한 레벨로 고정시키고, 제n(n은 양의 정수) 프레임 기간 동안에는 제1 공통전압(Vcom1)을 제2 공통전압(Vcom2)보다 높은 제1 레벨로 발생하고, 제n+1 프레임 기간 동안에는 제1 공통전압(Vcom1)을 제2 공통전압(Vcom2)보다 낮은 제2 레벨로 발생할 수 있다. 한편, 액정표시패널(10)이 라인 인버젼 방식으로 구동되는 경우, 전원회로(14)는 제2 공통전압(Vcom2)을 일정한 레벨로 고정시키고, 제1 공통전압(Vcom1)을 1 수평기간을 주기로 상기 제1 레벨과 제2 레벨 사이에서 스윙시킬 수 있다. 이 경우, 데이터전압의 출력 스윙폭이 줄어들어 데이터 구동회로(12)에서의 소비전력이 경감될 수 있다.
도 5는 공통전압의 리플 성분을 빠르게 감쇄시키기 위한 공통라인의 접속 구성을 개략적으로 보여준다.
도 5를 참조하면, 공통라인(CL)은 액정셀들의 공통전극들을 수평 라인 단위로 연결하는 제1 공통라인(CL1)과 제2 공통라인들(CL2)을 포함한다.
충전중인 액정셀들의 공통전극들을 연결하는 제1 공통라인(CL1)은 게이트 구동회로(13)에 의해 제1 버스 라인(BL1)에 연결되도록 스위칭되고, 비 충전중인 액정셀들의 공통전극들을 연결하는 제2 공통라인들(CL2)은 게이트 구동회로(13)에 의해 제2 버스 라인(BL2)에 연결되도록 스위칭된다. 예컨대, 제n 수평라인(HL(n))에 배치된 액정셀들이 충전 상태에 있다고 가정할 때, 제n 수평라인(HL(n))에 배치된 공통라인은 제1 공통라인(CL1)으로 기능하여 제1 버스 라인(BL1)에 연결되고, 비 충전중인 수평라인들(HL(n-2),HL(n+2)등)에 배치된 공통라인들은 제2 공통라인들(CL2)로 기능하여 제2 버스 라인(BL2)에 연결된다. 그 결과, 제1 공통라인(CL1) 상의 리플 성분은 제1 버스 라인(BL1)을 포함한 제1 방전 경로를 통해 방전되고, 제2 공통라인들(CL2) 상의 리플 성분은 제2 버스 라인(BL2)을 포함한 제2 방전 경로를 통해 방전된다. 이렇게 리플 성분들의 방전 경로를 다르게 하면, 제1 방전 경로 상의 라인 저항(Rl)이 획기적으로 줄어들기 때문에 제1 공통라인(CL1) 상의 리플 성분이 빠르게 감쇄되는 효과가 있다.
충전 불균일 및 수평 방향의 줄무늬 등을 없애기 위해서는, 제1 공통라인(CL1) 상의 리플 성분이 빨리 제거되어야 한다. 충전중인 액정셀들에 인가되는 공통전압이 리플 성분에 의해 변동되면, 충전중인 액정셀들에서 화소전극과 공통전극 간 전위차가 원하는 값으로 셋팅되기가 어려워진다. 이는 충전중인 액정셀들의 화소전극들이 각 데이터라인과 전기적으로 접속되기 때문이다. 반면, 비 충전중인 액정셀들은 각 데이터라인으로부터 플로팅(Floating) 되어 있으므로, 공통전압의 변동에 영향받지 않는다. 비 충전중인 액정셀들은 커플링 효과에 의해 공통전극의 전위 변동분만큼 화소전극의 전위도 같은 방향으로 변동되므로 기존의 전위차를 그대로 유지할 수 있게 된다. 따라서, 제2 공통라인들(CL2)의 대부분이 제2 버스 라인(BL2)에 연결되더라도 화질 저하는 발생되지 않는다.
도 6은 게이트 구동회로(13)가 내장된 액정표시패널(10)의 어레이를 보여준다.
도 6을 참조하면, 액정표시패널(10)에서 화상이 표시되는 표시영역(AA)에는 화소 어레이가 형성되고, 표시영역(AA) 바깥의 비 표시영역(NAA)에는 게이트 구동회로(13)가 형성된다.
게이트 구동회로(13)는 구동전압(Vdd,Vss)을 입력받고, 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(CLK)에 맞추어 쉬프트시켜 순차적으로 스캔펄스(Vg)를 출력하는 다수의 유닛들(UNT)로 구성된다. 유닛들(UNT) 각각은 제1 버스 배선(BL1)을 통해 제1 공통전압(Vcom1)을 입력받음과 아울러 제2 버스 배선(BL2)을 통해 제2 공통전압(Vcom2)을 입력받고, 스캔펄스(Vg)에 의해 충전 동작이 활성화되는 수평라인에 배치된 공통라인에 제1 공통전압(Vcom1)을 공급하고, 충전 동작이 활성화되지 않는 대부분의 수평라인들에 배치된 공통라인에 제2 공통전압(Vcom2)을 공급한다. 유닛들(UNT) 중 어느 하나에 의해 제1 공통전압(Vcom1)이 인가되는 공통라인은 충전중인 액정셀들의 공통전극들을 연결하는 제1 공통라인(CL1)으로 기능하고, 상기 어느 하나를 제외한 나머지 유닛들(UNT)에 의해 제2 공통전압(Vcom2)이 인가되는 공통라인들은 비 충전중인 액정셀들의 공통전극들을 연결하는 제2 공통라인들(CL2)로 기능하게 된다.
도 7은 도 6에 도시된 제n 유닛(UNT(n))의 제1 실시예를 보여준다. 도 8은 도 7에 대한 시뮬레이션 결과 파형을 보여준다. 도 8에서, 'VQ'는 Q 노드(NQ)의 전위를, 'VQB'는 QB 노드(NQB)를 각각 나타낸다.
도 7 및 도 8을 참조하면, 제1 실시예에 따른 제n 유닛(UNT(n))은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 스위치 소자(S1) 및 제2 스위치 소자(S2)를 포함한다.
제1 트랜지스터(T1)는 전단 유닛들 중 어느 하나의 스캔펄스(PREV)에 따라 스위칭됨으로써 Q 노드(NQ)에 고전위 구동전압(Vdd)을 인가하여 Q 노드(NQ)를 제1 레벨로 활성화시킨다. 인버터(INV)는 Q 노드(NQ)가 활성화될 때 QB 노드(NQB)를 비 활성화시킨다.
제2 트랜지스터(T2)는 후단 유닛들 중 어느 하나의 스캔펄스(NEXT)에 따라 스위칭됨으로써 Q 노드(NQ)에 저전위 구동전압(Vss)을 인가하여 Q 노드(NQ)를 비 활성화시킨다. 인버터(INV)는 Q 노드(NQ)가 비 활성화될 때 QB 노드(NQB)를 활성화시킨다.
풀업 트랜지스터(Tpu)는 Q 노드(NQ)가 상기 제1 레벨보다 높은 제2 레벨로 부스 스트랩핑(boot-strapping)되는 기간 내에서 게이트 쉬프트 클럭신호(CLK)를 출력 노드(NO)에 인가한다. 출력 노드(NO)에 인가된 게이트 쉬프트 클럭신호(CLK)는 VGH 레벨(턴 온 레벨)의 제n 스캔펄스(Vg(n))로서 제n 게이트라인(GL(n))에 공급된다.
풀다운 트랜지스터(Tpd)는 QB 노드(NQB)가 활성화되는 기간 동안 저전위 구동전압(Vss)을 출력 노드(NO)에 인가한다. 출력 노드(NO)에 인가된 저전위 구동전압(Vss)은 VGL 레벨(턴 오프 레벨)의 제n 스캔펄스(Vg(n))로서 제n 게이트라인(GL(n))에 공급된다.
제1 스위치 소자(S1)는 Q 노드(NQ)에 접속된 게이트단자, 제1 버스 라인(BL1)에 접속된 드레인단자, 및 제n 공통라인(CL(n))에 접속된 소스단자를 구비한다. 제1 스위치 소자(S1)는 Q 노드(NQ)가 제1 레벨로 활성화될 때 턴 온 되어 제1 버스 라인(BL1)과 제n 공통라인(CL(n))을 전기적으로 연결시킴으로써, 제n 공통라인(CL(n))에 제1 공통전압(Vcom1)을 인가한다. 이때, 제n 공통라인(CL(n))은 도 6에서 설명한 제1 공통라인(CL1)으로 기능하게 된다.
제2 스위치 소자(S2)는 QB 노드(NQB)에 접속된 게이트단자, 제2 버스 라인(BL2)에 접속된 드레인단자, 및 제n 공통라인(CL(n))에 접속된 소스단자를 구비한다. 제2 스위치 소자(S2)는 QB 노드(NQB)가 활성화될 때 턴 온 되어 제2 버스 라인(BL2)과 제n 공통라인(CL(n))을 전기적으로 연결시킴으로써, 제n 공통라인(CL(n))에 제2 공통전압(Vcom2)을 인가한다. 이때, 제n 공통라인(CL(n))은 도 6에서 설명한 제2 공통라인(CL2)으로 기능하게 된다.
도 8에서는 제1 공통전압(Vcom1)이 5V로, 제2 공통전압(Vcom2)이 8V로 각각 제n 유닛(UNT(n))에 입력되었다. 도 8을 통해 쉽게 알 수 있듯이, 제n 유닛(UNT(n))을 통해 제n 공통라인(CL(n))에 인가되는 공통전압(Vcom(n))은 Q 노드(NQ)가 제1 레벨로 활성화되는 기간 동안 제1 공통전압(Vcom1)인 5V이고, QB 노드(NQB)가 활성화되는 기간 동안 제2 공통전압(Vcom2)인 8V이다.
도 9는 도 6에 도시된 제n 유닛(UNT(n))의 제2 실시예를 보여준다.
도 9를 참조하면, 제2 실시예에 따른 제n 유닛(UNT(n))은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 스위치 소자(S1), 제2 스위치 소자(S2), 제3 스위치 소자(S3) 및 제4 스위치 소자(S4)를 포함한다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 스위치 소자(S1) 및 제2 스위치 소자(S2)는 도 7에서 설명한 것과 실질적으로 동일하다.
제3 스위치 소자(S3)는 Q 노드(NQ)와 제1 스위치 소자(S1)의 게이트단자 사이에 다이오드 커넥션되도록 접속된다. 제3 스위치 소자(S3)는 Q 노드(NQ)에 접속되는 기생 커패시턴스의 용량을 줄여 Q 노드(NQ)의 부트 스트랩핑 효과를 높인다.
제4 스위치 소자(S4)는 QB 노드(NQB)에 접속된 게이트단자, 제1 스위치 소자(S1)의 게이트단자와 제3 스위치 소자(S3) 사이의 제1 노드(NX)에 접속된 드레인단자, 및 저전위 구동전압(Vss)이 입력되는 소스단자를 구비한다. 제4 스위치 소자(S4)는 QB 노드(NQB)가 활성화될 때 제1 노드(NX)에 저전위 구동전압(Vss)을 인가한다.
도 10은 도 6에 도시된 제n 유닛(UNT(n))의 제3 실시예를 보여준다.
도 10을 참조하면, 제3 실시예에 따른 제n 유닛(UNT(n))은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 스위치 소자(S1) 및 제2 스위치 소자(S2)를 포함한다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd) 및 제2 스위치 소자(S2)는 도 7에서 설명한 것과 실질적으로 동일하다.
제1 스위치 소자(S1)는 출력 노드(NO)에 접속된 게이트단자, 제1 버스 라인(BL1)에 접속된 드레인단자, 및 제n 공통라인(CL(n))에 접속된 소스단자를 구비한다. 제1 스위치 소자(S1)는 출력 노드(NO)에 게이트 쉬프트 클럭신호(CLK)가 인가되는 시점부터 QB 노드(NQB)가 활성화되는 시점까지 턴 온 되어 제1 버스 라인(BL1)과 제n 공통라인(CL(n))을 전기적으로 연결시킴으로써, 제n 공통라인(CL(n))에 제1 공통전압(Vcom1)을 인가한다. 이때, 제n 공통라인(CL(n))은 도 6에서 설명한 제1 공통라인(CL1)으로 기능하게 된다.
도 11은 도 6에 도시된 제n 유닛(UNT(n))의 제4 실시예를 보여준다. 도 12는 도 11에 대한 시뮬레이션 결과 파형을 보여준다. 도 12에서, 'VQ'는 Q 노드(NQ)의 전위를, 'VQB'는 QB 노드(NQB)를, 'VNX'는 제1 노드(NX)의 전위를 각각 나타낸다.
도 11 및 도 12를 참조하면, 제4 실시예에 따른 제n 유닛(UNT(n))은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 스위치 소자(S1) 및 제2 스위치 소자(S2), 제3 스위치 소자(S3) 및 제4 스위치 소자(S4)를 포함한다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd) 및 제2 스위치 소자(S2)는 도 7에서 설명한 것과 실질적으로 동일하다.
제1 스위치 소자(S1)는 제1 노드(NX)에 접속된 게이트단자, 제1 버스 라인(BL1)에 접속된 드레인단자, 및 제n 공통라인(CL(n))에 접속된 소스단자를 구비한다. 제1 스위치 소자(S1)는 출력 노드(NO)에 게이트 쉬프트 클럭신호(CLK)가 인가되는 시점부터 QB 노드(NQB)가 활성화되는 시점까지 턴 온 되어 제1 버스 라인(BL1)과 제n 공통라인(CL(n))을 전기적으로 연결시킴으로써, 제n 공통라인(CL(n))에 제1 공통전압(Vcom1)을 인가한다. 이때, 제n 공통라인(CL(n))은 도 6에서 설명한 제1 공통라인(CL1)으로 기능하게 된다.
제3 스위치 소자(S3)는 출력 노드(NO)와 제1 스위치 소자(S1)의 게이트단자 사이에 다이오드 커넥션되도록 접속된다. 제3 스위치 소자(S3)는 출력 노드(NO)에 접속되는 기생 커패시턴스의 용량을 줄여 출력 노드(NO)를 안정화시킨다.
제4 스위치 소자(S4)는 QB 노드(NQB)에 접속된 게이트단자, 제1 스위치 소자(S1)의 게이트단자와 제3 스위치 소자(S3) 사이의 제1 노드(NX)에 접속된 드레인단자, 및 저전위 구동전압(Vss)이 입력되는 소스단자를 구비한다. 제4 스위치 소자(S4)는 QB 노드(NQB)가 활성화될 때 제1 노드(NX)에 저전위 구동전압(Vss)을 인가한다.
도 12에서는 제1 공통전압(Vcom1)이 11V로, 제2 공통전압(Vcom2)이 8V로 각각 제n 유닛(UNT(n))에 입력되었다. 도 12를 통해 쉽게 알 수 있듯이, 제n 유닛(UNT(n))을 통해 제n 공통라인(CL(n))에 인가되는 공통전압(Vcom(n))은 출력 노드(NO)에 게이트 쉬프트 클럭신호(CLK)가 인가되는 시점부터 QB 노드(NQB)가 활성화되는 시점까지 제1 공통전압(Vcom1)인 11V이고, QB 노드(NQB)가 활성화되는 기간 동안 제2 공통전압(Vcom2)인 8V이다.
도 13은 도 6에 도시된 제n 유닛(UNT(n))의 제5 실시예를 보여준다. 도 14 및 도 15는 도 11에 대한 시뮬레이션 결과 파형을 보여준다. 도 14 및 도 15에서, 'VQ'는 Q 노드(NQ)의 전위를, 'VQB'는 QB 노드(NQB)를, 'VNX'는 제1 노드(NX)의 전위를 각각 나타낸다.
도 13 내지 도 15를 참조하면, 제5 실시예에 따른 제n 유닛(UNT(n))은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 스위치 소자(S1) 및 제2 스위치 소자(S2), 제3 스위치 소자(S3) 및 제4 스위치 소자(S4)를 포함한다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd) 및 제2 스위치 소자(S2)는 도 7에서 설명한 것과 실질적으로 동일하다.
제3 스위치 소자(S3)는 Q 노드(NQ)에 접속된 게이트단자, 게이트 쉬프트 클럭신호(CLK) 또는 고전위 구동전압(Vdd)이 입력되는 드레인단자, 제1 노드(NX)에 접속된 소스단자를 구비한다. 제3 스위치 소자(S3)는 Q 노드(NQ)가 제1 레벨로 활성화될 때 턴 온 되어 게이트 쉬프트 클럭신호(CLK) 또는 고전위 구동전압(Vdd)을 제1 노드(NX)에 인가한다.
제1 스위치 소자(S1)는 제1 노드(NX)에 접속된 게이트단자, 제1 버스 라인(BL1)에 접속된 드레인단자, 및 제n 공통라인(CL(n))에 접속된 소스단자를 구비한다. 제1 노드(NX)에 게이트 쉬프트 클럭신호(CLK)가 인가되는 경우, 제1 스위치 소자(S1)는 도 14와 같이 제1 노드(NX)에 게이트 쉬프트 클럭신호(CLK)가 인가되는 시점부터 QB 노드(NQB)가 활성화되는 시점까지 턴 온 되어 제1 버스 라인(BL1)과 제n 공통라인(CL(n))을 전기적으로 연결시킴으로써, 제n 공통라인(CL(n))에 제1 공통전압(Vcom1)을 인가한다. 제1 노드(NX)에 고전위 구동전압(Vdd)이 인가되는 경우, 제1 스위치 소자(S1)는 도 15와 같이 Q 노드(NQ)가 제1 레벨로 활성화되는 기간 동안 턴 온 되어 제1 버스 라인(BL1)과 제n 공통라인(CL(n))을 전기적으로 연결시킴으로써, 제n 공통라인(CL(n))에 제1 공통전압(Vcom1)을 인가한다. 이때, 제n 공통라인(CL(n))은 도 6에서 설명한 제1 공통라인(CL1)으로 기능하게 된다.
제4 스위치 소자(S4)는 QB 노드(NQB)에 접속된 게이트단자, 제1 스위치 소자(S1)의 게이트단자와 제3 스위치 소자(S3) 사이의 제1 노드(NX)에 접속된 드레인단자, 및 저전위 구동전압(Vss)이 입력되는 소스단자를 구비한다. 제4 스위치 소자(S4)는 QB 노드(NQB)가 활성화될 때 제1 노드(NX)에 저전위 구동전압(Vss)을 인가한다.
도 14에서는 제1 공통전압(Vcom1)이 5V로, 제2 공통전압(Vcom2)이 8V로 각각 제n 유닛(UNT(n))에 입력되었다. 도 14를 통해 쉽게 알 수 있듯이, 제n 유닛(UNT(n))을 통해 제n 공통라인(CL(n))에 인가되는 공통전압(Vcom(n))은 제1 노드(NX)에 게이트 쉬프트 클럭신호(CLK)가 인가되는 시점부터 QB 노드(NQB)가 활성화되는 시점까지 제1 공통전압(Vcom1)인 5V이고, QB 노드(NQB)가 활성화되는 기간 동안 제2 공통전압(Vcom2)인 8V이다.
도 15에서는 제1 공통전압(Vcom1)이 11V로, 제2 공통전압(Vcom2)이 8V로 각각 제n 유닛(UNT(n))에 입력되었다. 도 15를 통해 쉽게 알 수 있듯이, 제n 유닛(UNT(n))을 통해 제n 공통라인(CL(n))에 인가되는 공통전압(Vcom(n))은 Q 노드(NQ)가 제1 레벨로 활성화되는 기간 동안 제1 공통전압(Vcom1)인 11V이고, QB 노드(NQB)가 활성화되는 기간 동안 제2 공통전압(Vcom2)인 8V이다.
이상의 설명에서는 "제1 공통전압(Vcom1)을 스캔펄스(Vg)에 의해 충전 동작이 활성화되는 액정셀들에 접속된 공통라인에 공급" 한다고 기술하였다. 여기서, "충전 동작이 활성화되는 액정셀들에 접속된 공통라인에 공급" 된다는 것은 "충전 동작이 활성화되는 액정셀들에 접속된 공통라인에만 공급" 된다는 의미가 아님에 유의하여야 한다. 본원 발명에서, 제1 공통전압(Vcom1)은, 충전 중인 수평라인의 액정셀들에 접속된 공통라인을 포함하여, 상기 충전 중인 수평라인에 상하로 이웃한 수평라인들 중 적어도 어느 하나의 수평라인의 액정셀들에 접속된 공통라인에도 공급될 수 있다. 이는 도 8, 도 12, 도 14 및 도 15의 시뮬레이션 결과에서 보여지는 것처럼, 제1 공통전압(Vcom1)의 출력기간이 스캔펄스(Vg(n))의 출력 기간에 비해 넓기 때문이다. 예컨대, 도 7 및 도 9와 같은 회로에서는 도 8과 같이 제1 공통전압(Vcom1)의 출력 기간이 스캔펄스(Vg(n))에 비해 앞으로 1 수평기간 및 뒤로 1 수평기간 넓기 때문에, 제1 공통전압(Vcom1)은 제n 수평라인에 배치된 공통라인과 제n-1 및 제n+1 수평라인에 배치된 공통라인에 공급될 수 있다. 또한, 도 10 및 도 11과 같은 회로에서는 도 12와 같이 제1 공통전압(Vcom1)의 출력 기간이 스캔펄스(Vg(n))에 비해 뒤로 1 수평기간 넓기 때문에, 제1 공통전압(Vcom1)은 제n-1 수평라인에 배치된 공통라인과 제n 수평라인에 배치된 공통라인에 공급될 수 있다. 또한, 도 13에서 게이트 쉬프트 클럭신호(CLK)가 입력되는 경우에는 도 14와 같이 제1 공통전압(Vcom1)의 출력 기간이 스캔펄스(Vg(n))에 비해 뒤로 1 수평기간 넓기 때문에, 제1 공통전압(Vcom1)은 제n-1 수평라인에 배치된 공통라인과 제n 수평라인에 배치된 공통라인에 공급될 수 있다. 또한, 도 13에서 고전위 구동전압(Vdd)이 입력되는 경우에는 도 15와 같이 제1 공통전압(Vcom1)의 출력 기간이 스캔펄스(Vg(n))에 비해 앞으로 1 수평기간 및 뒤로 1 수평기간 넓기 때문에, 제1 공통전압(Vcom1)은 제n 수평라인에 배치된 공통라인과 제n-1 및 제n+1 수평라인에 배치된 공통라인에 공급될 수 있다.
상술한 바와 같이, 본 발명에 따른 액티브 매트릭스 표시장치는 충전중인 액정셀들의 공통전극들을 연결하는 제1 공통라인을 게이트 구동회로를 이용하여 제1 버스 라인에 연결시키고, 비 충전중인 액정셀들의 공통전극들을 연결하는 제2 공통라인들을 게이트 구동회로를 이용하여 제2 버스 라인에 연결시킨다. 이를 통해 본 발명은 제1 공통라인 상에 존재하는 리플 성분의 방전 경로를 제2 공통라인들 상에 존재하는 리플 성분의 방전 경로와 다르게 함으로써, 제1 공통라인 상의 리플 성분을 빠르게 제거하여 충전 불균일, 수평 방향의 줄무늬 등을 방지하고 화질을 크게 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아 니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 액정표시패널 11 : 타이밍 콘트롤러
12 ; 데이터 구동회로 13 : 게이트 구동회로
14 : 전원회로

Claims (10)

  1. 충전중인 액정셀들의 공통전극들을 연결하는 적어도 하나의 제1 공통라인;
    비 충전중인 액정셀들의 공통전극들을 연결하는 다수의 제2 공통라인들;
    제1 공통전압이 인가되는 제1 버스 라인;
    제2 공통전압이 인가되는 제2 버스 라인; 및
    액정셀들로의 데이터 인가시점에 맞추어 스캔펄스를 순차 발생하고, 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시켜 상기 스캔펄스에 의해 충전 동작이 활성화되는 수평라인에 배치된 상기 제1 공통라인에 상기 제1 공통전압을 인가하며, 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시켜 충전 동작이 활성화되지 않는 수평라인에 배치된 상기 제2 공통라인들에 상기 제2 공통전압을 인가하는 게이트 구동회로를 구비하고,
    상기 충전 동작이 활성화되는 액정셀들에 연결된 상기 제1 공통라인은 상기 제1 공통전압이 인가되는 상기 제1 버스 라인에 단독으로 연결되고,
    상기 충전 동작이 활성화되지 않는 액정셀들에 연결된 복수의 상기 제2 공통라인들은 상기 제2 공통전압이 인가되는 상기 제2 버스 라인에 공통으로 연결되는 액티브 매트릭스 표시장치.
  2. 제 1 항에 있어서,
    상기 액정셀들에 의해 표시패널에서의 표시영역이 정의되고;
    상기 게이트 구동회로는 상기 표시영역 바깥에 위치한 상기 표시패널의 비 표시영역에 내장되는 액티브 매트릭스 표시장치.
  3. 제 2 항에 있어서,
    상기 게이트 구동회로는,
    게이트 쉬프트 클럭신호의 입력단과 출력 노드 사이에 접속되며 Q 노드의 전위에 따라 턴 온 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀업 트랜지스터;
    상기 출력 노드와 저전위 구동전압의 입력단 사이에 접속되며 상기 Q 노드와 반대 전위를 갖는 QB 노드의 전위에 따라 턴 오프 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀다운 트랜지스터;
    상기 Q 노드의 전위에 따라 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시키는 제1 스위치 소자; 및
    상기 QB 노드의 전위에 따라 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시키는 제2 스위치 소자를 구비하는 액티브 매트릭스 표시장치.
  4. 제 3 항에 있어서,
    상기 게이트 구동회로는,
    상기 Q 노드와 상기 제1 스위치 소자의 게이트단자 사이에 다이오드 커넥션 되도록 접속된 제3 스위치 소자; 및
    상기 QB 노드의 전위에 따라 상기 제1 스위치 소자의 게이트단자에 상기 저전위 구동전압을 인가하는 제4 스위치 소자를 더 구비하는 액티브 매트릭스 표시장치.
  5. 제 2 항에 있어서,
    상기 게이트 구동회로는,
    게이트 쉬프트 클럭신호의 입력단과 출력 노드 사이에 접속되며 Q 노드의 전위에 따라 턴 온 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀업 트랜지스터;
    상기 출력 노드와 저전위 구동전압의 입력단 사이에 접속되며 상기 Q 노드와 반대 전위를 갖는 QB 노드의 전위에 따라 턴 오프 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀다운 트랜지스터;
    상기 출력 노드의 전위에 따라 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시키는 제1 스위치 소자; 및
    상기 QB 노드의 전위에 따라 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시키는 제2 스위치 소자를 구비하는 액티브 매트릭스 표시장치.
  6. 제 5 항에 있어서,
    상기 게이트 구동회로는,
    상기 출력 노드와 상기 제1 스위치 소자의 게이트단자 사이에 다이오드 커넥션 되도록 접속된 제3 스위치 소자; 및
    상기 QB 노드의 전위에 따라 상기 제1 스위치 소자의 게이트단자에 상기 저전위 구동전압을 인가하는 제4 스위치 소자를 더 구비하는 액티브 매트릭스 표시장치.
  7. 제 2 항에 있어서,
    상기 게이트 구동회로는,
    게이트 쉬프트 클럭신호의 입력단과 출력 노드 사이에 접속되며 Q 노드의 전위에 따라 턴 온 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀업 트랜지스터;
    상기 출력 노드와 저전위 구동전압의 입력단 사이에 접속되며 상기 Q 노드와 반대 전위를 갖는 QB 노드의 전위에 따라 턴 오프 레벨의 상기 스캔펄스를 상기 출력 노드에 인가하는 풀다운 트랜지스터;
    상기 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭신호 또는 고전위 구동전압을 제1 노드에 인가하는 제3 스위치 소자;
    상기 제1 노드의 전위에 따라 상기 제1 버스 라인과 상기 제1 공통라인 간 전류 패스를 스위칭시키는 제1 스위치 소자;
    상기 QB 노드의 전위에 따라 상기 제2 버스 라인과 상기 제2 공통라인들 간 전류 패스를 스위칭시키는 제2 스위치 소자; 및
    상기 QB 노드의 전위에 따라 상기 제1 노드에 상기 저전위 구동전압을 인가하는 제4 스위치 소자를 구비하는 액티브 매트릭스 표시장치.
  8. 제 1 항에 있어서,
    상기 제1 공통전압을 발생하여 상기 제1 버스 라인에 공급하고, 상기 제2 공통전압을 발생하여 상기 제2 버스 라인에 공급하는 전원회로를 더 구비하는 액티브 매트릭스 표시장치.
  9. 제 8 항에 있어서,
    상기 전원회로는 상기 제1 공통전압과 제2 공통전압을 동일 레벨로 발생하거나 또는, 서로 다른 레벨로 발생하는 액티브 매트릭스 표시장치.
  10. 제 8 항에 있어서,
    상기 전원회로는,
    상기 제2 공통전압을 일정한 레벨로 고정시키고;
    상기 제1 공통전압을 상기 제2 공통전압보다 높은 제1 레벨과 상기 제2 공통전압보다 낮은 제2 레벨 사이에서 소정 기간을 주기로 스윙시키는 액티브 매트릭스 표시장치.
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