KR102098717B1

KR102098717B1 - 표시 장치

Info

Publication number: KR102098717B1
Application number: KR1020130099648A
Authority: KR
Inventors: 박동원; 유봉현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-08-22
Filing date: 2013-08-22
Publication date: 2020-04-09
Also published as: US10490152B2; US20180040287A1; KR20150022182A; US9824660B2; US20150054798A1

Abstract

향상된 신호 품질을 갖는 표시 장치가 개시된다. 표시 장치는 표시 패널, 타이밍 콘트롤러 및 데이터 구동부를 포함한다. 타이밍 콘트롤러는 외부로부터 제1 영상신호 및 제1 제어신호를 수신하여 제2 영상신호 및 제2 제어신호를 출력한다. 데이터 구동부는 타이밍 콘트롤러와의 거리에 따라 서로 다른 채널수를 갖는 복수의 소스 IC들을 포함하고, 제2 영상신호 및 제2 제어신호를 수신하여 제3 영상신호 및 제3 제어신호를 표시 패널에 출력한다. 이에 따라, 타이밍 콘트롤러에서 가까운 소스 IC의 채널수보다 타이밍 콘트롤러에서 먼 소스 IC의 채널수를 감소시키고 그에 따라 신호의 동기화를 위한 클럭의 주파수도 감소시킴으로써, 소스 IC의 신호 식별력을 높여 신호 품질을 향상시킬 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 향상된 신호 품질을 갖는 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 액정 표시 패널의 하부에 배치되어 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다. 액정 표시 패널은 화소전극들 및 화소전극들과 전기적으로 연결된 박막 트랜지스터를 갖는 어레이 기판, 공통전극 및 컬러필터들을 갖는 컬러필터 기판, 및 어레이 기판과 컬러필터 기판 사이에 개재된 액정층을 포함한다. 액정층은 화소전극들 및 공통전극 사이에 형성된 전기장에 의해 배열이 변경되고, 그로 인해 액정층을 투과하는 광의 투과율이 변경된다.

이러한 액정 표시 패널은 액정층을 구동하기 위한 제어 회로기판, 제어 회로기판과 전기적으로 연결된 소스 회로기판을 갖는다. 액정 표시장치는 액정 표시 패널, 소스 회로기판, 제어 회로기판 및 상기 소스 회로기판과 상기 제어 회로기판을 전기적으로 연결하기 위한 케이블을 구비한다. 또한, 액정 표시장치는 상기 소스 회로기판과 상기 제어 회로기판에 연결된 다수의 소스 칩-온-필름(chip on film: COF, 이하 COF로 칭함)을 구비한다.

상기 소스 COF는 상기 소스 회로기판과 상기 액정 표시 패널의 데이터 배선과 전기적으로 연결된다. 상기 소스 COF에는 소스 집적회로(integrated circuit: IC, 이하 IC라 칭함)가 실장된다. 상기 소스 회로기판에는 제어 회로기판으로부터 디지털 비디오 데이터들과 타이밍 제어신호들을 전송하기 위한 신호 배선들이 형성된다. 상기 제어 회로기판은 다양한 제어회로와 데이터 전송회로 등이 실장된다. 상기 소스 COF와 상기 소스 회로기판은 온-리드 본딩(on lead bonding: OLB) 공정을 통해 전기적으로 연결된다.

근래들어, 액정 표시장치가 점점 대형화, 슬림화 되면서 소스 회로기판의 크기가 커짐과 동시에 길이 방향으로 길어짐으로써, 제어 회로기판에서 출력된 신호들의 전송 경로 길이차가 크게 발생된다. 즉, 표시 패널의 중간 영역에 배치된 소스 회로기판은 제어 회로기판과 표시 패널간의 연결 길이가 짧지만, 표시 패널의 외곽 영역에 배치된 소스 회로기판은 제어 회로기판과 표시 패널간의 연결 길이가 길다. 또한, 제어 회로기판에서 먼 소스 IC의 경우 신호 전송 길이가 길어지고 중간의 전송 매질이 여러 번 바뀜에 따라 신호 품질이 열화된다. 즉, 제어 회로기판에서 출력된 신호는 PCB들이나 케이블, COF와 같은 전송 매질을 경유함으로 신호 품질이 낮아진다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 타이밍 콘트롤러와의 거리에 따라 서로 다른 채널수를 갖는 소스 IC를 배치시켜 신호 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 표시 장치는 표시 패널, 타이밍 콘트롤러 및 데이터 구동부를 포함한다. 상기 타이밍 콘트롤러는 외부로부터 제1 영상신호 및 제1 제어신호를 수신하여 제2 영상신호 및 제2 제어신호를 출력한다. 상기 데이터 구동부는 상기 타이밍 콘트롤러와의 거리에 따라 서로 다른 채널수를 갖는 복수의 소스 IC들을 포함하고, 상기 제2 영상신호 및 상기 제2 제어신호를 수신하여 제3 영상신호 및 제3 제어신호를 상기 표시 패널에 출력한다.

일실시예에서, 상기 타이밍 콘트롤러와의 거리와 상기 소스 IC들 각각의 채널수는 반비례할 수 있다.

일실시예에서, 상기 데이터 구동부는 제1 소스 IC 그룹, 제2 소스 IC 그룹, 제3 소스 IC 그룹 및 제4 소스 IC 그룹을 포함할 수 있다. 상기 제1 소스 IC 그룹은 제1 채널수를 각각 갖는 복수의 제1 소스 IC들을 포함하고 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된다. 상기 제2 소스 IC 그룹은 제2 채널수를 각각 갖는 복수의 제2 소스 IC들을 포함하고 상기 타이밍 콘트롤러에 가까운 영역에 대응하여 배치된다. 상기 제3 소스 IC 그룹은 상기 제2 채널수를 각각 갖는 복수의 제3 소스 IC들을 포함하고 상기 타이밍 콘트롤러에 가까운 영역에 대응하여 배치된다. 상기 제4 소스 IC 그룹은 상기 제1 채널수를 각각 갖는 복수의 제4 소스 IC들을 포함하고 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된다.

일실시예에서, 상기 제1 내지 제4 소스 IC 그룹들은 서로 다른 회로 기판에 형성되고, 상기 제2 및 제3 소스 IC 그룹들은 케이블을 통해 상기 타이밍 콘트롤러에 연결되고, 상기 제1 소스 IC 그룹은 케이블을 통해 상기 제2 소스 IC 그룹에 연결되고, 상기 제4 소스 IC 그룹은 케이블을 통해 상기 제3 소스 IC 그룹에 연결될 수 있다.

일실시예에서, 상기 제1 소스 IC 그룹 및 상기 제2 소스 IC 그룹은 COG 방식으로 상기 표시 패널에 배치되고, 상기 제2 및 제3 소스 IC 그룹들은 케이블을 통해 상기 타이밍 콘트롤러에 연결되고, 상기 제1 소스 IC 그룹은 상기 표시 패널에 형성된 도전성 배선을 통해 상기 제2 소스 IC 그룹에 연결되고, 상기 제4 소스 IC 그룹은 상기 표시 패널에 형성된 도전성 배선을 통해 상기 제3 소스 IC 그룹에 연결될 수 있다.

일실시예에서, 상기 제1 채널수는 상기 제2 채널수보다 작을 수 있다.

일실시예에서, 상기 제1 소스 IC 그룹에 대응하는 데이터 라인의 수와 상기 제2 소스 IC 그룹에 대응하는 데이터 라인의 수는 동일할 수 있고, 상기 제3 소스 IC 그룹에 대응하는 데이터 라인의 수와 상기 제4 소스 IC 그룹에 대응하는 데이터 라인의 수는 동일할 수 있다.

일실시예에서, 상기 제1 소스 IC의 수는 상기 제2 소스 IC의 수보다 많고, 상기 제4 소스 IC의 수는 상기 제3 소스 IC의 수보다 많을 수 있다.

일실시예에서, 상기 제1 소스 IC의 클럭 주파수와 상기 제2 소스 IC의 클럭 주파수는 서로 다를 수 있다.

일실시예에서, 상기 제1 소스 IC의 클럭 주파수는 상기 제2 소스 IC의 클럭 주파수에 비해 감소될 수 있다.

일실시예에서, 상기 제1 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제1 연결 라인들이 형성된 제1 영역의 폭은 상기 제2 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제2 연결 라인들이 형성된 제2 영역의 폭 보다 작을 수 있다.

일실시예에서, 상기 제1 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제1 연결 라인들의 평균 길이는 상기 제2 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제2 연결 라인들의 평균 길이보다 길 수 있다.

일실시예에서, 상기 제1 소스 IC 그룹은 상기 제1 채널수를 각각 갖는 복수의 제4 소스 IC들을 더 포함하고, 상기 제2 소스 IC 그룹은 상기 제2 채널수를 각각 갖는 복수의 제3 소스 IC들을 더 포함할 수 있다.

일실시예에서, 상기 타이밍 콘트롤러는 상기 제1 소스 IC들의 동작을 제어하는 제1 타이밍 제어모듈, 상기 제2 소스 IC들의 동작을 제어하는 제2 타이밍 제어모듈, 상기 제3 소스 IC들의 동작을 제어하는 제3 타이밍 제어모듈 및 상기 제4 소스 IC들의 동작을 제어하는 제4 타이밍 제어모듈을 포함할 수 있다.

일실시예에서, 상기 제1 내지 제4 소스 IC들의 동작 제어는 동기될 수 있다.

일실시예에서, 상기 제2 및 제3 타이밍 제어모듈들은 서로 동일한 대역폭을 갖고, 상기 제1 및 제4 타이밍 제어모듈들은 서로 동일한 대역폭을 가질 수 있다.

일실시예에서, 상기 제1 타이밍 제어모듈의 대역폭과 상기 제2 타이밍 제어모듈의 대역폭은 서로 상이할 수 있다.

일실시예에서, 상기 제1 내지 제4 타이밍 제어모듈은 서로 다른 칩으로 구현될 수 있다.

일실시예에서, 상기 제1 내지 제4 타이밍 제어모듈은 하나의 칩으로 구현될 수 있다.

일실시예에서, 상기 제3 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제3 연결 라인들이 형성된 제3 영역의 폭은 상기 제4 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제4 연결 라인들이 형성된 제4 영역의 폭 보다 클 수 있다.

일실시예에서, 상기 제3 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제3 연결 라인들의 평균 길이는 상기 제4 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제4 연결 라인들의 평균 길이보다 짧을 수 있다.

상기한 본 발명의 목적을 실현하기 위하여 다른 실시예에 따른 표시 장치는 표시 패널, 타이밍 콘트롤러 및 데이터 구동부를 포함한다. 상기 타이밍 콘트롤러는 외부로부터 제1 영상신호 및 제1 제어신호를 수신하여 제2 영상신호 및 제2 제어신호를 출력한다. 상기 데이터 구동부는 제1 소스 IC 그룹 및 제2 소스 IC 그룹을 포함하고, 상기 제2 영상신호 및 상기 제2 제어신호를 수신하여 제3 영상신호 및 제3 제어신호를 상기 표시 패널에 출력한다. 상기 제1 소스 IC 그룹은 제1 채널수를 각각 갖는 복수의 제1 소스 IC들을 포함하고 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된다. 상기 제2 소스 IC 그룹은 제2 채널수를 각각 갖는 복수의 제2 소스 IC들을 포함하고 상기 타이밍 콘트롤러에 가까운 영역에 대응하여 배치된다.

일실시예에서, 상기 제1 소스 IC 그룹에 대응하는 상기 제1 채널수의 합과 상기 제2 소스 IC 그룹에 대응하는 상기 제2 채널수의 합은 동일할 수 있다.

이러한 표시 장치에 의하면, 타이밍 콘트롤러에서 멀리 떨어진 소스 IC일수록 신호가 열화되는 현상을 방지하기 위해 타이밍 콘트롤러에서 가까운 소스 IC의 채널수보다 타이밍 콘트롤러에서 먼 소스 IC의 채널수를 감소시키고 그에 따라 신호의 동기화를 위한 클럭의 주파수도 감소시킴으로써, 소스 IC의 신호 식별력을 높여 신호 품질을 향상시킬 수 있다.

도 1은 본 발명의 일실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 표시 장치의 신호들을 설명하기 위한 파형도이다.
도 3a는 도 1에 도시된 표시 패널을 설명하기 위한 평면도이다.
도 3b는 도 3a의 영역 A를 발췌한 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명에 따른 표시 장치를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일실시예에 따른 표시 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 콘트롤러(200), 게이트 구동부(300) 및 데이터 구동부(400)를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 단위 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 콘트롤러(200)는 외부의 장치(미도시)로부터 제1 영상신호(RGB) 및 제1 제어신호(CONT1)를 수신한다. 상기 제1 영상신호(RGB)는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 제1 제어신호(CONT1)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 마스터 클럭신호, 데이터 인에이블 신호를 포함할 수 있다.

상기 타이밍 콘트롤러(200)는 상기 제1 영상신호(RGB) 및 상기 제1 제어신호(CONT1)를 근거로 제2 제어신호(CONT2), 제3 제어신호(CONT3) 및 데이터신호(DATA)를 생성한다.

상기 타이밍 콘트롤러(200)는 상기 제1 제어신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제2 제어신호(CONT2)를 생성하여 케이블을 통해 상기 게이트 구동부(300)에 출력한다. 상기 제2 제어신호(CONT2)는 수직 개시 신호(STV) 및 게이트 클럭신호를 포함할 수 있다.

예를들어, 상기 타이밍 콘트롤러(200)는 첫 번째 게이트 라인의 선택을 위한 수직 동기 시작 신호(STV; Start vertical), 다음의 게이트 라인을 순차적으로 선택하는 게이트 클럭 신호(CPV) 및 상기 게이트 구동부(300)의 출력을 제어하는 출력 인에이블신호(OE; Output Enable)를 케이블을 통해 상기 게이트 구동부(300)에 출력할 수 있다.

상기 타이밍 콘트롤러(200)는 상기 제1 제어신호(CONT)를 근거로 상기 데이터 구동부(400)의 동작을 제어하기 위한 상기 제3 제어신호(CONT3)를 생성하여 케이블을 통해 상기 데이터 구동부(400)에 출력한다. 상기 제3 제어신호(CONT3)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

예를들어, 상기 타이밍 콘트롤러(200)는 상기 데이터 구동부(400)의 사양에 맞게 제1 영상신호(RGB)를 변환한 RGB 데이터 신호(R, G, B)를 데이터 구동부(400)에 출력한다. 또한 데이터 신호를 상기 데이터 구동부(400)에서 복수의 화소(P)로 출력하기 위한 기준 타이밍을 제공하는 수평 동기 시작 신호(STH; Start horizontal) 및 로드 신호(TP)를 생성해서 데이터 구동부(400)에 출력할 수 있다.

상기 게이트 구동부(300)는 상기 타이밍 제어부(200)로부터 입력받은 상기 제2 제어신호(CONT2)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다. 예를들어, 상기 게이트 구동부(300)는 상기 제2 제어신호(CONT2) 중 제1 클럭신호(CK), 상기 제1 클럭신호(CK)와 서로 다른 타이밍을 갖는 제2 클럭신호(CKB) 및 수직 개시 신호(STV)에 따라 상기 게이트 라인들(GL)에 출력되는 상기 게이트 신호들을 생성할 수 있다. 예를들어, 상기 제2 클럭신호(CKB)는 상기 제1 클럭신호(CK)가 반전된 신호일 수 있다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)에 집적(integrated)될 수도 있다.

상기 데이터 구동부(400)는 상기 타이밍 콘트롤러(200)와의 거리에 따라 서로 다른 채널수를 갖는 복수의 소스 IC들을 포함하고, 상기 데이터신호(DATA) 및 상기 제3 제어신호(CONT3)를 수신하여 제3 영상신호 및 제3 제어신호를 상기 표시 패널(100)에 출력한다. 여기서, 소스 IC의 채널은 표시 패널(100)의 데이터 라인에 대응할 수 있다. 상기 소스 IC들은 PCB 위에 실장되거나 COG 방식으로 상기 표시 패널(100)에 실장될 수도 있다.

본 실시예에서, 상기 데이터 구동부(400)는 제1 소스 IC 그룹(IG1), 제2 소스 IC 그룹(IG2), 제3 소스 IC 그룹(IG3) 및 제4 소스 IC 그룹(IG4)을 포함하고, 상기 타이밍 제어부(200)로부터 상기 제3 제어신호(CONT3) 및 상기 데이터신호(DATA)를 입력받는다. 상기 데이터 구동부(400)는 상기 데이터신호(DATA)를 감마기준전압 생성부(미도시)에서 출력되는 감마기준전압을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(400)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

일례에서, 상기 제1 내지 제4 소스 IC 그룹들(IG1, IG2, IG3, IG4)은 COG 방식으로 상기 표시 패널(100)에 배치될 수도 있다. 여기서, 상기 제2 소스 IC 그룹(IG2)은 케이블을 통해 상기 타이밍 제어부(200)에 연결되고, 상기 제3 소스 IC 그룹(IG3)은 케이블을 통해 상기 타이밍 제어부(200)에 연결될 수 있다. 상기 제1 소스 IC 그룹(IG1)은 상기 표시 패널(100)에 형성된 도전성 배선을 통해 상기 제2 소스 IC 그룹(IG2)에 연결되고, 상기 제4 소스 IC 그룹(IG4)은 상기 표시 패널(100)에 형성된 도전성 배선을 통해 상기 제4 소스 IC 그룹(IG4)에 연결될 수 있다.

다른 예에서, 상기 제1 내지 제4 소스 IC 그룹들(IG1, IG2, IG3, IG4)은 서로 다른 회로 기판에 형성될 수 있다. 여기서, 상기 제2 소스 IC 그룹(IG2)은 케이블을 통해 상기 타이밍 제어부(200)에 연결되고, 상기 제3 소스 IC 그룹(IG3)은 케이블을 통해 상기 타이밍 제어부(200)에 연결될 수 있다. 상기 제1 소스 IC 그룹(IG1)은 케이블을 통해 상기 제2 소스 IC 그룹(IG2)에 연결되고, 상기 제4 소스 IC 그룹(IG4)은 케이블을 통해 상기 제4 소스 IC 그룹(IG4)에 연결될 수 있다.

상기 제1 소스 IC 그룹(IG1)은 제1 채널수를 각각 갖는 복수의 제1 소스 IC들을 포함하고 상기 타이밍 콘트롤러(200)로부터 먼 영역에 대응하여 배치된다. 관찰자관점에서, 상기 제1 소스 IC 그룹(IG1)은 상기 표시 패널(100)의 좌측 영역에 대응하도록 배치될 수 있다. 본 실시예에서, 상기 제1 소스 IC 그룹(IG1)은 n개의 데이터 라인에 연결된다. 예를들어, 3개의 제1 소스 IC가 상기 제1 소스 IC 그룹(IG1)을 정의한다면, 상기 제1 채널수는 n/3이다. 5개의 제1 소스 IC가 상기 제1 소스 IC 그룹(IG1)을 정의한다면, 상기 제1 채널수는 n/5이다.

상기 제2 소스 IC 그룹(IG2)은 상기 제1 채널수보다 큰 제2 채널수를 각각 갖는 복수의 제2 소스 IC들을 포함하고 상기 타이밍 콘트롤러(200)에 가까운 영역에 대응하여 배치된다. 관찰자관점에서, 상기 제2 소스 IC 그룹(IG2)은 상기 표시 패널(100)의 중앙 좌측 영역에 대응하도록 배치될 수 있다. 본 실시예에서, 상기 제2 소스 IC 그룹(IG2)은 (n+p)개의 데이터 라인에 연결된다. 예를들어, 3개의 제2 소스 IC가 상기 제2 소스 IC 그룹(IG2)을 정의한다면, 상기 제2 채널수는 (n+p)/3이다. 5개의 제1 소스 IC가 상기 제2 소스 IC 그룹(IG2)을 정의한다면, 상기 제2 채널수는 (n+p)/5이다.

상기 제3 소스 IC 그룹(IG3)은 상기 제2 채널수를 각각 갖는 복수의 제3 소스 IC들을 포함하고 상기 타이밍 콘트롤러(200)에 가까운 영역에 대응하여 배치된다. 상기 제3 소스 IC 그룹(IG3)은 상기 표시 패널(100)의 중앙 우측 영역에 대응하도록 배치될 수 있다. 본 실시예에서, 상기 제3 소스 IC 그룹(IG3)은 (n+p)개의 데이터 라인에 연결된다. 예를들어, 3개의 제3 소스 IC가 상기 제3 소스 IC 그룹(IG3)을 정의한다면, 상기 제2 채널수는 (n+p)/3이다. 5개의 제3 소스 IC가 상기 제3 소스 IC 그룹(IG3)을 정의한다면, 상기 제2 채널수는 (n+p)/5이다.

상기 제4 소스 IC 그룹(IG4)은 상기 제1 채널수를 각각 갖는 복수의 제4 소스 IC들을 포함하고 상기 타이밍 콘트롤러(200)로부터 먼 영역에 대응하여 배치된다. 관찰자관점에서, 상기 제4 소스 IC 그룹(IG4)은 상기 표시 패널(100)의 우측 영역에 대응하도록 배치될 수 있다. 본 실시예에서, 상기 제4 소스 IC 그룹(IG4)은 n개의 데이터 라인에 연결된다. 예를들어, 3개의 제4 소스 IC가 상기 제4 소스 IC 그룹(IG4)을 정의한다면, 상기 제1 채널수는 n/3이다. 5개의 제1 소스 IC가 상기 제4 소스 IC 그룹(IG4)을 정의한다면, 상기 제1 채널수는 n/5이다.

상기 제1 내지 제4 소스 IC 그룹들(IG1, IG2, IG3, IG4) 각각은 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력한다. 상기 래치는 상기 데이터신호(DATA)를 일시 저장한 후 상기 신호 처리부에 출력한다. 상기 신호 처리부는 상기 디지털 형태인 상기 데이터신호(DATA) 및 상기 감마기준전압을 근거로 아날로그 형태의 상기 데이터 전압을 생성하여 상기 버퍼부에 출력한다. 상기 버퍼부는 상기 데이터 전압의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

본 실시예에서, 상기 타이밍 콘트롤러(200)는 제1 타이밍 제어모듈(T11), 제2 타이밍 제어모듈(T12), 제3 타이밍 제어모듈(T21) 및 제4 타이밍 제어모듈(T22)을 포함한다.

상기 제1 타이밍 제어모듈(T11)은 상기 제1 소스 IC 그룹(IG1)에 구비되는 제1 소스 IC들의 동작을 제어하고, 상기 제2 타이밍 제어모듈(T12)은 상기 제2 소스 IC 그룹(IG2)에 구비되는 제2 소스 IC들의 동작을 제어한다.

상기 제3 타이밍 제어모듈(T21)은 상기 제3 소스 IC 그룹(IG3)에 구비되는 제3 소스 IC들의 동작을 제어하고, 상기 제4 타이밍 제어모듈(T22)은 상기 제4 소스 IC 그룹(IG4)에 구비되는 제4 소스 IC들의 동작을 제어한다.

상기 제2 및 제3 타이밍 제어모듈들(T12, T21)은 서로 동일한 대역폭을 갖고, 상기 제1 및 제4 타이밍 제어모듈들(T11, T22)은 서로 동일한 대역폭을 갖는다. 이때, 상기 제1 타이밍 제어모듈(T11)의 대역폭과 상기 제2 타이밍 제어모듈(T12)의 대역폭은 서로 상이하다.

상기 제1 및 제4 소스 IC 그룹들(IG1, IG4) 각각이 8개의 소스 IC들로 구성되어 720채널에 대응하고, 상기 제2 및 제3 소스 IC 그룹들(IG2, IG3) 각각이 6개의 소스 IC들로 구성되어 960채널에 대응한다면, 720채널에 각각 대응하는 제1 및 제4 소스 IC 그룹들(IG1, IG4)의 구동 주파수를 변경하여 픽셀 클럭 속도를 낮춘다. 즉, 6분주의 구동 주파수를 8분주의 구동 주파수로 변경하므로써, 픽셀 클럭 속도를 낮추어 소스 IC로 전송되는 신호의 대역폭을 낮출 수 있고 이에 따라 인터페이스의 신호 품질을 개선한다.

예를들어, 상기 제2 타이밍 제어모듈(T12)에 의해 제어되는 제2 소스 IC 그룹(IG2)에 구비되는 소스 IC들 각각의 대역폭이 1.65Gbps라면, 상기 제1 타이밍 제어모듈(T11)에 의해 제어되는 제1 소스 IC 그룹(IG1)에 구비되는 소스 IC들 각각의 대역폭은 1.24Gbps일 수 있다. 따라서, 제2 소스 IC 그룹(IG2)에 비해 타이밍 콘트롤러(200)로부터 먼 위치에 배치되는 제1 소스IC 그룹(IG1)에 구비되는 소스 IC들로 전송되는 신호의 대역폭이 낮으므로 소스 IC에 대한 인터페이스의 신호 품질을 개선할 수 있다.

본 실시예에서, 서로 다른 채널을 담당하는 타이밍 제어모듈들이 혼합되어 표시 장치를 구동하므로, 이종 소스 IC 간의 데이터 동기화가 중요하다. 즉, TP(Load) 제어신호의 동기화가 중요하다.

이상에서 설명된 바와 같이, 본 발명에 따르면, 신호 품질의 향상을 위해서 신호 품질이 나쁜 외곽 소스 IC에 대해서는 채널수를 줄이므로써, 타이밍 콘트롤러(200)에 가까운 소스 IC 대비 전송 속도가 감소된 대역폭을 통해 신호 전송이 가능하다. 따라서, 동일한 채널을 통해 전송되더라도 신호 품질에 유리하다.

도 2는 도 1에 도시된 표시 장치의 신호들을 설명하기 위한 파형도이다.

도 1 및 도 2를 참조하면, 데이터 라인에 데이터 신호가 인가되는 타이밍을 제어하는 TP 신호가 활성화된 후 제1 제어신호(CONT1)의 데이터 인에이블(DE) 신호가 활성화되면, 제1 소스 IC 그룹(IG1)에 대응하는 720개의 데이터 라인들에는 720개의 데이터 신호들이 로드되고 제2 소스 IC 그룹(IG2)에 대응하는 960개의 데이터 라인들에는 960개의 데이터 신호들이 로드된다.

또한, 제3 소스 IC 그룹(IG3)에 대응하는 960개의 데이터 라인들에는 960개의 데이터 신호들이 로드되고 제4 소스 IC 그룹(IG4)에 대응하는 720개의 데이터 라인들에는 720개의 데이터 신호들이 로드된다.

이처럼, 서로 다른 클럭 주파수를 이용하여 데이터 전송이 이루어지지만, 제1 내지 제4 소스 IC 그룹들(IG1, IG2, IG3, IG4)은 1H 구간 내에 데이터 전송이 이루어져야 한다.

도 3a는 도 1에 도시된 표시 패널을 설명하기 위한 평면도이고, 도 3b는 도 3a의 영역 A를 발췌한 확대도이다.

도 1, 도 3a 및 도 3b를 참조하면, 타이밍 콘트롤러(200)로부터 먼 영역에 제1 소스 IC 그룹(IG1) 및 제4 소스 IC 그룹(IG4)이 배치되고, 타이밍 콘트롤러(200)에 가까운 영역에 제2 소스 IC 그룹(IG2) 및 제3 소스 IC 그룹(IG3)이 배치된다. 여기서, 제1 및 제4 소스 IC 그룹들(IG1, IG4)은 데이터 라인과 가까운 영역에 배치되고, 제2 및 제3 소스 IC 그룹들(IG2, IG3)은 데이터 라인과 먼 영역에 배치된다.

이에 따라, 상기 제1 소스 IC 그룹(IG1)에 구비되는 제1 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제1 연결 라인들(CL1)이 형성된 제1 영역의 폭(W1)은 상기 제2 소스 IC 그룹(IG2)에 구비되는 제2 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제2 연결 라인들(CL2)이 형성된 제2 영역의 폭(W2) 보다 작다.

도 3a 및 도 3b에 도시하지는 않지만, 상기 제3 소스 IC 그룹(IG3)에 구비되는 제3 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제3 연결 라인들(도면부호 미부여)이 형성된 제3 영역의 폭은 상기 제4 소스 IC 그룹(IG4)에 구비되는 제4 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제4 연결 라인들(도면부호 미부여)이 형성된 제4 영역의 폭 보다 크다.

한편, 상기 제1 소스 IC 그룹(IG1)에 구비되는 제1 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제1 연결 라인들(CL1)의 평균 길이는 상기 제2 소스 IC 그룹(IG2)에 구비되는 제2 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제2 연결 라인들(CL2)의 평균 길이보다 짧다. 본 실시예에서, 제1 연결 라인들(CL1)의 평균 길이는 제1 연결 라인들(CL1)의 전체 길이를 제1 연결 라인(CL1)의 수로 제산한 값일 수 있고, 제2 연결 라인들(CL2)의 평균 길이는 제2 연결 라인들(CL2)의 전체 길이를 제2 연결 라인(CL2)의 수로 제산한 값일 수 있다.

도 3a 및 도 3b에 도시하지는 않지만, 상기 제3 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제3 연결 라인들의 평균 길이는 상기 제4 소스 IC의 출력단들과 상기 표시 패널(100)의 데이터 라인들을 연결하는 복수의 제4 연결 라인들의 평균 길이보다 짧다. 본 실시예에서, 제3 연결 라인들의 평균 길이는 제3 연결 라인들의 전체 길이를 제3 연결 라인의 수로 제산한 값일 수 있고, 제4 연결 라인들의 평균 길이는 제4 연결 라인들의 전체 길이를 제4 연결 라인의 수로 제산한 값일 수 있다.

이상에서 설명된 바와 같이, 본 발명에 따르면, 타이밍 콘트롤러에서 먼 소스 IC의 채널수는 타이밍 콘트롤러에서 가까운 소스 IC의 채널수보다 적도록 구성하므로써, 신호 품질의 열화를 방지한다. 예를들어, 타이밍 콘트롤러의 가까운 영역에는 960개의 채널수를 갖는 IC를 6개 배치하고(960*6=5,760 채널), 타이밍 콘트롤러에서 먼 영역에는 720개의 채널수를 갖는 IC를 8개 배치한다(720*8=5,760 채널). 이때, 서로 인접하는 IC간의 데이터는 동기화한다. 즉, TP 제어신호를 동기화한다.

도 3a 및 도 3b에서, 제1 내지 제4 소스 IC 그룹들이 표시 패널에 COG(chip on glass) 방식으로 배치된 것을 도시하였으나, 제1 내지 제4 소스 IC 그룹들은 서로 다른 회로기판에 형성되어 표시 패널에 케이블을 연결될 수도 있다.

도 4는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 표시 패널(500), 제1 타이밍 콘트롤러(610), 제2 타이밍 콘트롤러(620), 게이트 구동부(700), 제1 데이터 구동부(810) 및 제2 데이터 구동부(820)를 포함한다.

상기 표시 패널(500)은 도 1에 도시된 표시 패널(100)과 동일하므로 상세한 설명은 생략한다.

상기 제1 타이밍 콘트롤러(610)는 외부의 장치(미도시)로부터 제1 영상신호(RGB1) 및 제4 제어신호(CONT11)를 수신하고, 상기 제2 타이밍 콘트롤러(620)는 외부의 장치(미도시)로부터 제2 영상신호(RGB2) 및 제5 제어신호(CONT12)를 수신한다. 상기 제1 및 제2 영상신호들(RGB1, RGB2) 각각은 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다.

본 실시예에서, 제1 영상신호(RGB1)는 표시 패널(500)의 상부 영역에 표시될 수 있고, 제2 영상신호(RGB2)는 표시 패널(500)의 하부 영역에 표시될 수 있다. 상기 제4 및 제5 제어신호들(CONT11, CONT12) 각각은 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 마스터 클럭신호, 데이터 인에이블 신호를 포함할 수 있다.

상기 제1 타이밍 콘트롤러(610)는 상기 제1 영상신호(RGB1) 및 상기 제4 제어신호(CONT11)를 근거로 제6 제어신호(CONT21), 제7 제어신호(CONT31) 및 제1 데이터신호(DATA1)를 생성하고, 상기 제2 타이밍 콘트롤러(620)는 상기 제2 영상신호(RGB2) 및 상기 제5 제어신호(CONT12)를 근거로 제8 제어신호(CONT22), 제8 제어신호(CONT32) 및 제2 데이터신호(DATA2)를 생성한다.

상기 제1 타이밍 콘트롤러(610)는 상기 게이트 구동부(700)의 동작을 제어하기 위한 상기 제6 제어신호(CONT21)를 생성하여 상기 게이트 구동부(700)에 출력한다. 상기 제6 제어신호(CONT21)는 수직 개시 신호(STV) 및 게이트 클럭신호를 포함할 수 있다. 예를들어, 상기 제1 타이밍 콘트롤러(610)는 첫 번째 게이트 라인의 선택을 위한 수직 동기 시작 신호(STV; Start vertical), 다음의 게이트 라인을 순차적으로 선택하는 게이트 클럭 신호(CPV) 및 상기 게이트 구동부(700)의 출력을 제어하는 출력 인에이블신호(OE; Output Enable)를 상기 게이트 구동부(700)에 출력할 수 있다.

또한, 상기 제2 타이밍 콘트롤러(620)는 상기 게이트 구동부(700)의 동작을 제어하기 위한 상기 제8 제어신호(CONT22)를 생성하여 상기 게이트 구동부(700)에 출력한다. 상기 제8 제어신호(CONT22)는 수직 개시 신호(STV) 및 게이트 클럭신호를 포함할 수 있다. 예를들어, 상기 표시 패널(500)에 2m개의 게이트 라인들이 형성된다면, 상기 제2 타이밍 콘트롤러(620)는 (m+1)번째 게이트 라인의 선택을 위한 수직 동기 시작 신호(STV; Start vertical), 다음의 게이트 라인을 순차적으로 선택하는 게이트 클럭 신호(CPV) 및 상기 게이트 구동부(700)의 출력을 제어하는 출력 인에이블신호(OE; Output Enable)를 상기 게이트 구동부(700)에 출력할 수 있다.

상기 게이트 구동부(700)는 상기 제1 타이밍 제어부(610)로부터 입력받은 상기 제6 제어신호(CONT21) 및 상기 제2 타이밍 제어부(620)로부터 입력받은 제8 제어신호(CONT22)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(700)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(700)는 상기 표시 패널(500)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(500)에 연결될 수 있다. 한편, 상기 게이트 구동부(700)는 상기 표시 패널(500)에 집적(integrated)될 수도 있다.

상기 제1 타이밍 콘트롤러(610)는 상기 제4 제어신호(CONT11)를 근거로 상기 제1 데이터 구동부(810)의 동작을 제어하기 위한 상기 제7 제어신호(CONT31)를 생성하여 상기 제1 데이터 구동부(810)에 출력한다. 상기 제7 제어신호(CONT31)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

예를들어, 상기 제1 타이밍 콘트롤러(610)는 상기 제1 데이터 구동부(810)의 사양에 맞게 제1 영상신호(RGB1)를 변환한 RGB 데이터 신호(R, G, B)를 제1 데이터 구동부(810)에 출력한다. 또한 데이터 신호를 상기 제1 데이터 구동부(810)에서 복수의 화소(P)로 출력하기 위한 기준 타이밍을 제공하는 수평 동기 시작 신호(STH; Start horizontal) 및 로드 신호(TP)를 생성해서 제1 데이터 구동부(810)에 출력할 수 있다.

상기 제2 타이밍 콘트롤러(620)는 상기 제5 제어신호(CONT12)를 근거로 상기 제2 데이터 구동부(820)의 동작을 제어하기 위한 상기 제9 제어신호(CONT32)를 생성하여 상기 제2 데이터 구동부(820)에 출력한다. 상기 제9 제어신호(CONT32)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

예를들어, 상기 제2 타이밍 콘트롤러(620)는 상기 제2 데이터 구동부(820)의 사양에 맞게 제2 영상신호(RGB2)를 변환한 RGB 데이터 신호(R, G, B)를 제2 데이터 구동부(820)에 출력한다. 또한 데이터 신호를 상기 제2 데이터 구동부(820)에서 복수의 화소(P)로 출력하기 위한 기준 타이밍을 제공하는 수평 동기 시작 신호(STH; Start horizontal) 및 로드 신호(TP)를 생성해서 제2 데이터 구동부(820)에 출력할 수 있다.

상기 제1 데이터 구동부(810)는 상기 제1 타이밍 콘트롤러(610)와의 거리에 따라 서로 다른 채널수를 갖는 복수의 소스 IC들을 포함하고, 상기 데이터신호(DATA1) 및 상기 제7 제어신호(CONT31)를 수신하여 제3 영상신호 및 상기 제3 영상신호의 출력을 위한 제어신호를 상기 표시 패널(500)에 출력한다.

또한, 상기 제2 데이터 구동부(820)는 상기 제2 타이밍 콘트롤러(620)와의 거리에 따라 서로 다른 채널수를 갖는 복수의 소스 IC들을 포함하고, 상기 데이터신호(DATA1) 및 상기 제9 제어신호(CONT32)를 수신하여 제4 영상신호 및 상기 제4 영상신호의 출력을 위한 제어신호를 상기 표시 패널(500)에 출력한다. 여기서, 소스 IC의 채널은 표시 패널(500)의 데이터 라인에 대응할 수 있다. 상기 소스 IC들은 PCB 위에 실장되거나 COG 방식으로 상기 표시 패널(100)에 실장될 수도 있다.

본 실시예에서, 상기 제1 및 제2 데이터 구동부들(810, 820) 각각은 제1 소스 IC 그룹(IG1), 제2 소스 IC 그룹(IG2), 제3 소스 IC 그룹(IG3) 및 제4 소스 IC 그룹(IG4)을 포함한다.

상기 제1 내지 제4 소스 IC 그룹들(IG1, IG2, IG3, IG4)에 대한 설명은 도 1 내지 도 3b에서 설명되었으므로 그 상세한 설명은 생략한다.

본 실시예에서, 상기 제1 및 제2 타이밍 콘트롤러들(610, 620) 각각은 제1 타이밍 제어모듈(T11), 제2 타이밍 제어모듈(T12), 제3 타이밍 제어모듈(T21) 및 제4 타이밍 제어모듈(T22)을 포함한다. 상기 제1 내지 제4 타이밍 제어모듈들(T11, T12, T21, T22)은 도 1에서 설명된 기재와 유사하므로 그 상세한 설명은 생략한다.

이상에서 설명된 바와 같이, 표시 패널의 상측 및 하측 각각에 데이터 구동부가 배치된 듀얼 뱅크 구조의 표시장치에서, 신호 품질의 향상을 위해서 신호 품질이 나쁜 외곽 소스 IC에 대해서는 채널수를 줄이므로써, 제1 및 제2 타이밍 콘트롤러들(610, 620) 각각에 가까운 소스 IC 대비 전송 속도가 감소된 대역폭을 통해 신호 전송이 가능하다. 따라서, 동일한 채널을 통해 전송되더라도 신호 품질에 유리하다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면, 타이밍 콘트롤러에서 멀리 떨어진 소스 IC일수록 신호가 열화되는 현상을 방지하기 위해 타이밍 콘트롤러에서 가까운 소스 IC의 채널수보다 타이밍 콘트롤러에서 먼 소스 IC의 채널수를 감소시키고 그에 따라 신호의 동기화를 위한 클럭의 주파수도 감소시킴으로써, 소스 IC의 신호 식별력을 높일 수 있다. 즉, 타이밍 콘트롤러에 가까운 소스 IC에 비해 신호 품질이 낮은 외곽 소스 IC의 채널수를 줄이므로써, 타이밍 콘트롤러에 가까운 소스 IC에 비해 전송 속도가 감소된 대역폭을 통해 신호 전송이 가능하다. 따라서, 동일한 채널을 통해 전송되더라도 신호 품질을 향상시킬 수 있다.

100, 500 : 표시 패널 200, 610, 620 : 타이밍 콘트롤러
300, 700 : 게이트 구동부 400, 810, 820 : 데이터 구동부
IG1 : 제1 소스 IC 그룹 IG2 : 제2 소스 IC 그룹
IG3 : 제3 소스 IC 그룹 IG4 : 제4 소스 IC 그룹
T11 : 제1 타이밍 제어모듈 T12 : 제2 타이밍 제어모듈
T21 : 제3 타이밍 제어모듈 T22 : 제4 타이밍 제어모듈

Claims

표시 패널;
외부로부터 제1 영상신호 및 제1 제어신호를 수신하여 제2 영상신호 및 제2 제어신호를 출력하는 타이밍 콘트롤러; 및
상기 타이밍 콘트롤러와의 거리에 따라 서로 다른 채널수를 갖는 복수의 소스 IC들을 포함하고, 상기 제2 영상신호 및 상기 제2 제어신호를 수신하여 제3 영상신호 및 제3 제어신호를 상기 표시 패널에 출력하는 데이터 구동부를 포함하고,
상기 타이밍 콘트롤러와의 거리와 상기 소스 IC들 각각의 채널수는 반비례하여 상기 타이밍 콘트롤러와의 거리가 먼 소스 IC의 신호 열화를 방지하는 것을 특징으로 하는 표시 장치.
삭제
제1항에 있어서, 상기 데이터 구동부는,
제1 채널수를 각각 갖는 복수의 제1 소스 IC들을 포함하고 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된 제1 소스 IC 그룹;
제2 채널수를 각각 갖는 복수의 제2 소스 IC들을 포함하고 상기 타이밍 콘트롤러에 가까운 영역에 대응하여 배치된 제2 소스 IC 그룹;
상기 제2 채널수를 각각 갖는 복수의 제3 소스 IC들을 포함하고 상기 타이밍 콘트롤러에 가까운 영역에 대응하여 배치된 제3 소스 IC 그룹; 및
상기 제1 채널수를 각각 갖는 복수의 제4 소스 IC들을 포함하고 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된 제4 소스 IC 그룹을 포함하는 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 내지 제4 소스 IC 그룹들은 서로 다른 회로 기판에 형성되고,
상기 제2 및 제3 소스 IC 그룹들은 케이블을 통해 상기 타이밍 콘트롤러에 연결되고,
상기 제1 소스 IC 그룹은 케이블을 통해 상기 제2 소스 IC 그룹에 연결되고,
상기 제4 소스 IC 그룹은 케이블을 통해 상기 제3 소스 IC 그룹에 연결된 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 소스 IC 그룹 및 상기 제2 소스 IC 그룹은 COG 방식으로 상기 표시 패널에 배치되고,
상기 제2 및 제3 소스 IC 그룹들은 케이블을 통해 상기 타이밍 콘트롤러에 연결되고,
상기 제1 소스 IC 그룹은 상기 표시 패널에 형성된 도전성 배선을 통해 상기 제2 소스 IC 그룹에 연결되고,
상기 제4 소스 IC 그룹은 상기 표시 패널에 형성된 도전성 배선을 통해 상기 제3 소스 IC 그룹에 연결된 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 채널수는 상기 제2 채널수보다 작은 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 소스 IC 그룹에 대응하는 데이터 라인의 수와 상기 제2 소스 IC 그룹에 대응하는 데이터 라인의 수는 동일하고, 상기 제3 소스 IC 그룹에 대응하는 데이터 라인의 수와 상기 제4 소스 IC 그룹에 대응하는 데이터 라인의 수는 동일한 것을 특징으로 하는 표시 장치.
제7항에 있어서, 상기 제1 소스 IC의 수는 상기 제2 소스 IC의 수보다 많고, 상기 제4 소스 IC의 수는 상기 제3 소스 IC의 수보다 많은 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 소스 IC의 클럭 주파수와 상기 제2 소스 IC의 클럭 주파수는 서로 다른 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 소스 IC의 클럭 주파수는 상기 제2 소스 IC의 클럭 주파수에 비해 감소된 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제1 연결 라인들이 형성된 제1 영역의 폭은 상기 제2 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제2 연결 라인들이 형성된 제2 영역의 폭 보다 작은 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 제1 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제1 연결 라인들의 평균 길이는 상기 제2 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제2 연결 라인들의 평균 길이보다 짧은 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 타이밍 콘트롤러는,
상기 제1 소스 IC들의 동작을 제어하는 제1 타이밍 제어모듈;
상기 제2 소스 IC들의 동작을 제어하는 제2 타이밍 제어모듈;
상기 제3 소스 IC들의 동작을 제어하는 제3 타이밍 제어모듈; 및
상기 제4 소스 IC들의 동작을 제어하는 제4 타이밍 제어모듈을 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제1 내지 제4 소스 IC들의 동작 제어는 동기되는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제2 및 제3 타이밍 제어모듈들은 서로 동일한 대역폭을 갖고,
상기 제1 및 제4 타이밍 제어모듈들은 서로 동일한 대역폭을 갖는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 제1 타이밍 제어모듈의 대역폭과 상기 제2 타이밍 제어모듈의 대역폭은 서로 상이한 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제3 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제3 연결 라인들이 형성된 제3 영역의 폭은 상기 제4 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제4 연결 라인들이 형성된 제4 영역의 폭 보다 큰 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제3 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제3 연결 라인들의 평균 길이는 상기 제4 소스 IC의 출력단들과 상기 표시 패널의 데이터 라인들을 연결하는 복수의 제4 연결 라인들의 평균 길이보다 짧은 것을 특징으로 하는 표시 장치.
표시 패널;
외부로부터 제1 영상신호 및 제1 제어신호를 수신하여 제2 영상신호 및 제2 제어신호를 출력하는 타이밍 콘트롤러; 및
제1 채널수를 각각 갖는 복수의 제1 소스 IC들을 포함하고 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된 제1 소스 IC 그룹과, 상기 제1 채널수보다 큰 제2 채널수를 각각 갖는 복수의 제2 소스 IC들을 포함하고 상기 타이밍 콘트롤러에 가까운 영역에 대응하여 배치된 제2 소스 IC 그룹을 포함하여, 상기 제2 영상신호 및 상기 제2 제어신호를 수신하여 제3 영상신호 및 제3 제어신호를 상기 표시 패널에 출력하는 데이터 구동부를 포함하고,
상기 타이밍 콘트롤러와의 거리와 상기 소스 IC들 각각의 채널수는 반비례하여 상기 타이밍 콘트롤러로부터 먼 영역에 대응하여 배치된 상기 제1 소스 IC들의 신호 열화를 방지하는 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제1 소스 IC 그룹에 대응하는 상기 제1 채널수의 합과 상기 제2 소스 IC 그룹에 대응하는 상기 제2 채널수의 합은 동일한 것을 특징으로 하는 표시 장치.