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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置（ＬＣＤ；Liquid Crystal Display）等の表示装置に関し、特に各画素に信号電位を与えるドライバ回路を、液晶表示パネルの外部回路として設けてなるマトリクス型表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータやワードプロセッサなどに用いられている液晶表示装置は、マトリクス型が主力となっている。このマトリクス型液晶表示装置は、応答速度や画像品質の面で優れており、近年のカラー化に最適な表示装置となってきている。この種の表示装置において、液晶表示パネルの各画素には、トランジスタあるいはダイオードなどの非線形な素子が用いられている。具体的には、ガラス基板上に薄膜トランジスタ（ＴＦＴ；thin film transistor）を形成した構造となっている。
【０００３】
ところで、特に大型の液晶表示装置においては、各画素に所定の電圧を印加するドライバＩＣを、液晶表示パネルの外部に設けた構成を採っている。そして、外部のドライバＩＣの出力と液晶表示パネルの信号ラインとは、通常、１対１の対応関係となっている。すなわち、ドライバＩＣの各出力端子からの出力電圧はそのまま対応する信号ラインに与えられるようになっている。
【０００４】
したがって、例えばＲ（赤），Ｇ（緑），Ｂ（青）の各色ごとに１０２４本、即ち３０７２（＝１０２４×３）本の信号ラインを持つＸＧＡ(extended graphics array）表示方式の液晶表示装置において、各信号ラインに対して例えば１２０本の出力ピン（出力端子）を持つ既存の汎用ドライバＩＣを接続しようとすると、合計で２６個のドライバＩＣを必要とすることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、表示方式によって総本数が決まる信号ラインに対して汎用ドライバＩＣを使用すると、ドライバＩＣのピン数が余ることが発生する。例えば、３０７２本の信号ラインに対して、１２０本の出力ピンを持つ汎用ドライバＩＣを２６個用いた場合、最後に配置されるドライバＩＣの出力ピンが４８（＝１２０×２６−３０７２）個だけ余ることになる。
【０００６】
そして、液晶表示パネルのサイズの観点から考えると、図３７に示すように、ドライバＩＣ１０１の出力ピンにおける余分なピン部分が、画像表示に寄与しない余分な接続領域となり、液晶表示パネル１０２の左右の額縁部分を占めることになるため、液晶表示パネル１０２の水平方向のサイズが増すことになり、その結果、液晶表示装置全体のコンパクト化の妨げとなる。なお、図３７において、ドライバＩＣ１０１は、フレキシブルケーブル１０３を介して液晶表示パネル１０２上の接続部分１０４にて信号ラインの各々に接続される。
【０００７】
また、階調を伴うカラー表示を行う場合には、各画素の薄膜トランジスタに印加する電圧を出力する出力バッファ回路や階調制御回路の構成が複雑になり、ドライバＩＣ自体も高価なものとなる。このような高価なドライバＩＣを、その余った出力ピンに対応する回路部分が表示に全く寄与しない状態で用いることは無駄であり、また液晶表示装置のコストアップにもつながる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、外部ドライバＩＣを用いる場合において、表示パネルの水平方向の狭幅化を可能とした表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明による表示装置は、
複数行分のゲートラインと複数列分の信号ラインとの交差部に対応して複数個の画素がマトリクス状に２次元配置されてなる表示部と、
前記複数列分の信号ラインの総本数の約数に設定された数の出力端子をそれぞれが有し、前記表示部の各画素に前記複数列分の信号ラインを介して信号電位を与える複数のドライバ回路と、前記複数のドライバ回路の各々から出力される信号電位を時分割にて前記複数列分の信号ラインに与える時分割スイッチとを備え、
前記複数のドライバ回路は、前記時分割スイッチの選択期間の間に生じるブランキング期間においてその出力回路の動作を停止する機能を持つ
構成となっている。
【００１０】
時分割駆動法を採る表示装置において、時分割スイッチの選択期間の間に生じるブランキング期間に、ドライバ回路の出力回路の動作を停止させることで、消費電力の低減を図ることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明に係るマトリクス型液晶表示装置における液晶表示部の配線図である。このマトリクス型液晶表示装置は、複数行分のゲートライン１１-1，１１-2，１１-3，……と複数列分の信号ライン１２-1，１２-2，１２-3，……が、液晶の表面にマトリクス状に配線され、その液晶の裏面側にバックライトが配置された構造となっている。そして、ゲートライン１１-1，１１-2，１１-3，……と信号ライン１２-1，１２-2，１２-3，……の交差点が画素となり、液晶表示パネル（表示部）１０を形成している。この画素の構成については後述する。
【００１５】
複数行分のゲートライン１１-1，１１-2，１１-3，……の各一端は、垂直駆動回路１３の対応する行の各出力端にそれぞれ接続されている。垂直駆動回路１３は、上記液晶表示パネルと同一の基板上に薄膜トランジスタによって形成されており、ゲートライン１１-1，１１-2，１１-3，……に順に走査パルスを与えて各画素を行単位で選択することによって垂直走査を行う。なお、本例では、垂直駆動回路１３を液晶表示パネル１０の片側にのみ配する構成としたが、液晶表示パネル１０の両側に配する構成であっても良いことは勿論である。
【００１６】
また、信号ライン１２-1，１２-2，１２-3，……に画像データに応じた所定の電圧を印加する複数のドライバＩＣ１４-1，１４-2，１４-3，……が、上記液晶表示パネル１０の外部回路として設けられている。複数のドライバＩＣ１４-1，１４-2，１４-3，……には、例えば８階調以上で５１２色以上の表示を可能にするデジタル画像データが入力される。
【００１７】
図２は、画素の回路構成図である。同図から明らかなように、各画素２０は、薄膜トランジスタ２１、付加容量２２および液晶容量２３から構成されている。薄膜トランジスタ２１は、そのゲート電極がゲートライン１１-1，１１-2，１１-3，……に、そのソース電極が信号ライン１２-1，１２-2，１２-3，……にそれぞれ接続されている。
【００１８】
この画素構造において、液晶容量２３は、薄膜トランジスタ２１で形成される画素電極と、これに対応して形成される対向電極との間で発生する容量を意味する。そして、この画素電極に保持される電位は、“Ｈ”もしくは“Ｌ”の電位で書き込まれる。ここで、“Ｈ”は高電圧書き込み状態を示し、“Ｌ”は低電圧書き込み状態を示す。
【００１９】
液晶の駆動に際しては、対向電極の電位（コモン電位ＶＣＯＭ）を例えば６ＶのＤＣ電位に設定し、これに対して信号電圧を高電圧Ｈ、低電圧Ｌで１フィールド周期にて周期的に変動させることにより、交流駆動が実現できる。この交流駆動は、液晶分子の分極作用を減少することができ、液晶分子の帯電もしくは電極表面に存在する絶縁膜の帯電を防ぐことが可能となる。
【００２０】
一方、画素２０では、薄膜トランジスタ２１がオン状態となると、液晶での光の透過率が変化するとともに、付加容量２２が充電される。この充電により、薄膜トランジスタ２１がオフ状態となっても、付加容量２２の充電電圧による液晶での光透過率状態が、次に薄膜トランジスタ２１がオン状態となるまでの間保持される。このような方式により、液晶表示パネル１０の画像における画質向上が図られる。
【００２１】
図３は、ドライバＩＣ１４-1，１４-2，１４-3，……の内部構成の一例を示すブロック図である。図３から明らかなように、これらドライバＩＣは、水平シフトレジスタ回路３１、サンプリングスイッチ群３２、レベルシフタ３３、データラッチ回路３４およびデジタルアナログ変換回路３５を有し、本例では、例えば５ビットのデジタル画像データｄａｔａ１〜ｄａｔａ５や電源電圧Ｖｄｄ，Ｖｓｓを水平シフトレジスタ回路３１のシフト方向における両側から取り込む構成となっている。
【００２２】
上記構成のドライバＩＣ１４-1，１４-2，１４-3，……において、水平シフトレジスタ回路３１は、水平走査パルスを順次出力することによって水平走査（列走査）を行う。サンプリングスイッチ群３２におけるサンプリングスイッチの各々は、水平シフトレジスタ回路３１からの水平走査パルスに応答して、入力されるデジタル画像データｄａｔａ１〜ｄａｔａ５を順次サンプリングする。
【００２３】
レベルシフタ３３は、サンプリングスイッチ群３２でサンプリングされた例えば５Ｖのデジタルデータを液晶駆動電圧のデジタルデータに昇圧する。データラッチ回路３４は、レベルシフタ３３で昇圧されたデジタルデータを１水平期間分蓄積するメモリである。デジタルアナログ変換回路３５は、データラッチ回路３４から出力される１水平期間分のデジタルデータをアナログ信号に変換して出力する。
【００２４】
上述した構成の液晶表示装置において、本発明の特徴とするところは、液晶表示パネル１０の信号ライン１２-1，１２-2，１２-3，……の各々と、複数のドライバＩＣ１４-1，１４-2，１４-3，……の各出力ピン（出力端子）との接続部分の構成にある。以下に、その具体的な実施形態について説明する。
【００２５】
先ず、例えばＸＧＡ表示方式の液晶表示装置に適用した第１実施形態につき、図４を用いて説明する。
【００２６】
液晶表示パネル１０は、ＸＧＡ表示の場合、Ｒ，Ｇ，Ｂの各色ごとに１０２４本、即ち３０７２（＝１０２４×３）本の信号ライン１２-1，１２-2，１２-3，……を持っている。一方、ドライバＩＣ１４-1，１４-2，１４-3，……として、例えば１２０本の出力ピンを持つ汎用ドライバＩＣを用い、信号ライン１２-1，１２-2，１２-3，……の各々に対応して順に配置するものとする。
【００２７】
このとき、１２０本の出力ピンを持つ汎用ドライバＩＣを２５個配置したとすると、信号ラインには７２（＝３０７２−１２０×２５）本の端数が出る。そこで、この端数の７２本の信号ラインを担うドライバＩＣとして、１２０本の出力ピンを持つ汎用のドライバＩＣではなく、７２本の出力ピンを持つドライバＩＣを用い、当該ドライバＩＣを含む計２６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-26 を水平方向に順に配置するようにする。
【００２８】
この７２本の出力ピンを持つドライバＩＣは、例えば図４に示すように、ドライバＩＣを順に配置する際に、例えば２６番目に配置されるドライバＩＣ１４-26 として用いられる。すなわち、他の２５個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-25 に割り当てられる信号ラインの本数は１２０本であるのに対し、２６番目のドライバＩＣ１４-26 に割り当てられる信号ラインの本数は７２本となる。
【００２９】
このように配置された２６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-26 は、各々の出力ピンがフレキシブルケーブル１５を介して液晶表示パネル１０上の接続部分１６にて信号ライン１２-1，１２-2，１２-3，……の各々に接続され、これら信号ライン１２-1，１２-2，１２-3，……を介して各画素に所定の電圧を印加するようになる。
【００３０】
上述したように、ドライバＩＣ１４-1，１４-2，１４-3，……として出力ピン数が同数の例えば汎用ドライバＩＣを用いる場合において、これらのドライバＩＣを信号ライン１２-1，１２-2，１２-3，……の各々と対応関係を持って順に配置する際に、信号ラインに端数が出るとき、ドライバＩＣ１４-1，１４-2，１４-3，……のうちの１つの出力ピン数をその端数に設定することで、最終的に信号ラインには端数が生じず、ドライバＩＣの出力ピンを余らせることなく信号ラインの各々と接続することができる。その結果、液晶表示パネル１０には、画像表示に寄与しない余分な接続領域が生じない。
【００３１】
なお、本実施形態においては、信号ラインの端数分を担うドライバＩＣが配置される位置を最後（本例では、２６番目）としたが、これに限られるものではなく、どの位置に配置することも可能である。また、本例で示した数値は一例に過ぎず、これらの数値に限定されるものではない。
【００３２】
次に、例えばＸＧＡ表示方式の液晶表示装置に適用した第２実施形態につき、図５を用いて説明する。
【００３３】
液晶表示パネル１０は、ＸＧＡ表示の場合、先述したように、Ｒ，Ｇ，Ｂの各色ごとに１０２４本、即ち３０７２本の信号ライン１２-1，１２-2，１２-3，……を持っている。この３０７２本の信号ライン１２-1，１２-2，１２-3，……に対して、複数のドライバＩＣ１４-1，１４-2，１４-3，……を配置するのであるが、このとき、ドライバＩＣ１４-1，１４-2，１４-3，……の出力ピン数を、信号ライン１２-1，１２-2，１２-3，……の総本数（即ち、水平表示ドット数）の約数に設定する。
【００３４】
ＸＧＡ表示では、信号ライン１２-1，１２-2，１２-3，……の総本数が３０７２本であることから、一例として、ドライバＩＣ１４-1，１４-2，１４-3，……の出力ピン数を３０７２の約数でかつ好ましくは２のべき乗（累乗）である５１２（＝２9 ）本に設定する。これにより、６（＝３０７２／５１２）個のドライバＩＣが必要となり、この６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-6を信号ライン１２-1，１２-2，１２-3，……の各々と対応関係をもって順に配置すれば良いことになる。
【００３５】
このように配置された６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-6は、各々の出力ピンがフレキシブルケーブル１５を介して液晶表示パネル１０上の接続部分１６にて信号ライン１２-1，１２-2，１２-3，……の各々に接続され、これら信号ライン１２-1，１２-2，１２-3，……を介して各画素に所定の電圧を印加するようになる。
【００３６】
上述したように、ドライバＩＣ１４-1，１４-2，１４-3，……の出力ピン数を設定する際に、各々の出力ピン数を信号ライン１２-1，１２-2，１２-3，……の総本数の約数に設定し、この出力ピン数で決まる個数のドライバＩＣを配置することで、信号ラインには端数が生じず、ドライバＩＣの出力ピンを余らせることなく信号ラインの各々と接続することができる。その結果、液晶表示パネル１０には、画像表示に寄与しない余分な接続領域が生じない。
【００３７】
なお、本例で示した数値は一例に過ぎず、これらの数値に限定されるものではない。ここで、ドライバＩＣの個数が少なければ少ないほど低コスト化に有利であり、逆に多ければ回路の一部に不良箇所が発生した場合にその不良箇所を含むＩＣのみを交換することで対応できるという利点がある。したがって、ドライバＩＣの出力ピン数を設定するに際しては、その出力ピン数で決まるドライバＩＣの個数などを考慮して決めるようにすれば良い。
【００３８】
また、本実施形態では、ＸＧＡ（１０２４画素×７６８画素）表示に適用した場合について説明したが、他の表示方式、例えばＮＴＳＣ（６４０画素×４８０画素）表示、ＶＧＡ（８００画素×６００画素）表示、ＳＸＧＡ（１２８０画素×１０２４画素）表示、ＵＸＧＡ（１６００画素×１４００画素）表示にも適用できることは言うまでもない。
【００３９】
さらに、上記各実施形態においては、外部ドライバＩＣ１４-1，１４-2，１４-3，……の各出力ピンと信号ライン１２-1，１２-2，１２-3，……とが１対１の対応関係にある液晶表示装置に適用した場合を例に採って説明したが、１：１の対応関係にない液晶表示装置にも適用可能である。すなわち、いわゆる時分割駆動法を用いた液晶表示装置では、外部ドライバＩＣの出力ピンと信号ラインとは１：１の対応関係になく、この種の液晶表示装置にも適用可能である。
【００４０】
ここで、時分割駆動法とは、複数本の信号ラインを１単位（ブロック）とし、この１分割ブロック内の複数本の信号ラインに与える信号を時系列でドライバＩＣから出力する一方、液晶表示パネルには複数本の信号ラインを１単位として時分割スイッチを設け、これら時分割スイッチにてドライバＩＣから出力される時系列の信号を時分割して複数本の信号ラインに順次与える駆動方法である。この時分割駆動法を用いることで、ドライバＩＣの出力ピン数を削減できる。
【００４１】
図６は、時分割駆動法を用いたマトリクス型液晶表示装置における液晶表示部の配線図である。このマトリクス型液晶表示装置は、複数行分のゲートライン４１-1，４１-2，４１-3，……と複数列分の信号ライン４２-1，４２-2，４２-3，……が、液晶の表面にマトリクス状に配線され、その液晶の裏面側にバックライトが配置された構造となっている。そして、ゲートライン４１-1，４１-2，４１-3，……と信号ライン４２-1，４２-2，４２-3，……の交差点が画素となり、液晶表示パネル４０を形成している。この画素は、例えば図２に示す構成となっている。
【００４２】
複数行分のゲートライン４１-1，４１-2，４１-3，……の各一端は、垂直駆動回路４３の対応する行の各出力端にそれぞれ接続されている。垂直駆動回路４３は、上記液晶表示パネルと同一の基板上に薄膜トランジスタによって形成されており、ゲートライン４１-1，４１-2，４１-3，……に順に走査パルスを与えて各画素を行単位で選択することによって垂直走査を行う。
【００４３】
また、信号ライン４２-1，４２-2，４２-3，……に画像データに応じた所定の電圧を印加する複数のドライバＩＣ（図６には、その１段目のドライバＩＣ４４のみを示す）が、上記液晶表示パネル４０の外部回路として設けられている。このドライバＩＣ４４には、例えば８階調以上で５１２色以上の表示を可能にするデジタル画像データが入力される。ドライバＩＣ４４は、例えば図３に示す構成となっている。
【００４４】
そして、ドライバＩＣ４４としては、ドット反転駆動用ＩＣが用いられる。このドライバＩＣ４４は、ドット反転駆動を実現するために、各出力端子の奇数、偶数ごとに電位が反転する信号電圧を出力する。ここに、ドット反転駆動とは、隣接するドット（画素）に印加する電圧の極性を反転させる駆動法であり、画質向上に良好な駆動法とされている。
【００４５】
すなわち、ドット反転駆動により、隣接の画素に印加する電圧を逆極性にすることにより、信号ラインとゲートラインのクロス容量に起因する信号ラインからの飛び込み電位がキャンセルされることから、画素電位が安定して入力されるようになり、液晶表示時のフリッカーが軽減されるため、画質を向上できるのである。
【００４６】
ドライバＩＣ４４はさらに、時分割駆動を実現するために、複数の信号ラインを１単位とし、これら複数の信号ラインに与える信号を時系列で出力する構成となっている。これに対応して、ドライバＩＣ４４の出力ライン４５-1，４５-2，４５-3，……と信号ライン４２-1，４２-2，４２-3，……の間には、ＣＭＯＳ、ＰＭＯＳあるいはＮＭＯＳ構成のアナログスイッチ（以下、時分割スイッチと称す）４６が設けられている。
【００４７】
図７に、Ｒ，Ｇ，Ｂに対応した３時分割駆動の場合における時分割スイッチ４６の接続構成の一例を示す。この３時分割駆動の場合には、ドライバＩＣ４４の各出力端子からは、Ｒ，Ｇ，Ｂの３画素分の信号電圧が順に時系列で出力ライン４５-1，４５-2，４５-3，……を介して出力される。
【００４８】
具体的には、図９のタイミングチャートに示すように、ドライバＩＣ４４の信号出力として、ＯＤＤ端子１から出力ライン４５-1にはＲ１，Ｇ１，Ｂ１の各画素の信号が、ＥＶＥＮ端子１から出力ライン４５-2にはＲ２，Ｇ２，Ｂ２の各画素の信号が、ＯＤＤ端子２から出力ライン４５-3にはＲ３，Ｇ３，Ｂ３の各画素の信号が、……という具合に出力される。
【００４９】
これに対して、出力ライン４５-1と３本の信号ライン４２-1，４２-2，４２-3の間に時分割スイッチ４６-1，４６-2，４６-3が、出力ライン４５-2と３本の信号ライン４２-4，４２-5，４２-6の間に時分割スイッチ４６-4，４６-5，４６-6が、出力ライン４５-3と３本の信号ライン４２-7，４２-8，４２-9の間に時分割スイッチ４６-7，４６-8，４６-9が、……という具合に、３時分割に対応して１本の出力ラインに対して時分割スイッチが３個ずつ設けられている。
【００５０】
ここで、ある１組の時分割スイッチ４６-1，４６-2，４６-3の具体的な構成について、図１０の回路図を用いて説明する。
【００５１】
時分割スイッチ４６-1，４６-2，４６-3は、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタが並列接続されてなるＣＭＯＳアナログスイッチ（トランスミッションスイッチ）からなり、液晶表示パネル４０と同一基板上に薄膜トランジスタによって形成されている。そして、３個の時分割スイッチ４６-1，４６-2，４６-3の各入力端は共通に接続され、その共通接続点は出力ライン４５-1に接続されている。
【００５２】
これにより、ドライバＩＣ４４から時系列で出力される信号電位が、出力ライン４５-1を経由して３個の時分割スイッチ４６-1，４６-2，４６-3の各入力端に与えられる。これら時分割スイッチ４６-1，４６-2，４６-3の各出力端は、３本の信号ライン４１-1，４１-2，４１-3の各一端に接続されている。
【００５３】
また、液晶表示パネル４０と同一基板上において、１個の時分割スイッチにつき２本、計６本の制御ライン４７-1〜４７-6が、ゲートライン４１-1，４１-2，４３-3，……の配線方向に沿って配線されている。そして、時分割スイッチ４６-1の２つの制御入力端（即ち、Ｎｃｈ，ＰｃｈＭＯＳトランジスタの各ゲート）が制御ライン４７-1，４７-2に、時分割スイッチ４６-2の２つの制御入力端が制御ライン４７-3，４７-4に、時分割スイッチ４６-3の２つの制御入力端が制御ライン４７-5，４７-6にそれぞれ接続されている。
【００５４】
なお、ここでは、６本の制御ライン４７-1〜４７-6に対する時分割スイッチ４６-1，４６-2，４６-3の接続関係について説明したが、他の時分割スイッチ４６-4，４６-5，４６-6，……についても全く同じ接続関係となっている。
【００５５】
６本の制御ライン４７-1〜４７-6には、各組の３個の時分割スイッチを選択するための制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３が外部から与えられる。ただし、制御信号ＸＳ１〜ＸＳ３は、制御信号Ｓ１〜Ｓ３の反転信号である。この制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３は、ドライバＩＣ４４から出力される時系列の信号電位に同期して、各組の３個の時分割スイッチを順次オンさせるための信号である。
【００５６】
これら各組の時分割スイッチ４６-1，４６-2，４６-3，４６-4，４６-5，４６-6，４６-7，４６-8，４６-9、……は、垂直駆動回路４３を構成するトランジスタなどと共に、例えば図１１（ａ）に示すボトムゲート構造あるいは同図（ｂ）に示すトップゲート構造の薄膜トランジスタによって液晶表示パネル４０内に形成される。
【００５７】
図１１（ａ）に示すボトムゲート構造の薄膜トランジスタでは、ガラス基板５１の上にゲート電極５２が形成され、その上にゲート絶縁膜５３を介してポリシリコン（Ｐｏｌｙ−Ｓｉ）層５４が形成され、さらにその上に層間絶縁膜５５が形成されている。また、ゲート電極５２の側方のゲート絶縁膜５３上には、Ｎ+ 拡散層からなるソース領域５６およびドレイン領域５７が形成され、これらの領域５６，５７にはソース電極５８およびドレイン電極５９がそれぞれ接続されている。
【００５８】
図１１（ｂ）に示すトップゲート構造の薄膜トランジスタでは、ガラス基板６１の上にポリシリコン層６２が形成され、その上にゲート絶縁膜６３を介してゲート電極６４が形成され、さらにその上に層間絶縁膜６５が形成されている。また、ポリシリコン層６２の側方のガラス基板６１上には、Ｎ+ 拡散層からなるソース領域６６およびドレイン領域６７が形成され、これらの領域６６，６７にはソース電極６８およびドレイン電極６９がそれぞれ接続されている。
【００５９】
これらの時分割スイッチ４６-1，４６-2，４６-3、４６-4，４６-5，４６-6、４６-7，４６-8，４６-9、……は、外部から与えられるゲート選択信号Ｓ１，Ｓ２，Ｓ３（図９のタイミングチャートを参照）に応答して順次オン状態となることにより、ドライバＩＣ４４から出力ライン４５-1，４５-2，４５-3，……に出力される時系列の信号を、１水平走査期間に３時分割して対応する信号ラインに供給する。
【００６０】
上述した３時分割駆動の場合には、時分割数が奇数であることから、図８から明らかなように、１ラインの隣接画素間で極性が反転するドット反転駆動が行われる。なお、図８は、図７に示す３時分割駆動の場合の信号電圧の各画素への書き込み状態を示している。同図において、横方向は走査順、縦方向は時分割スイッチの動作順をそれぞれ示し、またＨは高電圧、Ｌは低電圧の書き込み状態をそれぞれ示している。
【００６１】
また、図６において、ドライバＩＣ４４から信号ライン４２-1，４２-2，４２-3，……に信号電位を入力する場合、時分割スイッチ４６がオフとなった信号ラインはハイインピーダンス状態となり、外来の飛び込み電位等の影響を受けやすくなり、信号ラインの電位が変動しやすい。このため、例えば図１２（Ａ）に示すような４時分割などの場合は、１つの画素がＲ，Ｇ，Ｂ一組ではないので、各色ごとの信号ラインの電位変動が一定せず、縦方向の色むらの原因となる。
【００６２】
これに対し、図１２（Ｂ）に示すように、Ｒ，Ｇ，Ｂの３本の信号ラインを３時分割すれば、外来の飛び込み電位等に起因する各色ごとの信号ラインの電位変動がほぼ均一となるため、多少の電位変動は強調されないようにすることができる。言い換えれば、ＲならばＲ、ＧならばＧ、ＢならばＢで変動するため、ドライバＩＣ４４に供給する色信号データにオフセットを持たせることで、所定の信号電位にすることが可能である。また、許容範囲内のソース電位の変動ならば、色度信号としてのずれは発生しなくなる。
【００６３】
以上の説明から明らかなように、液晶表示装置に時分割駆動を適用することにより、ドライバＩＣ４４の出力ピン数を削減できることになる。具体的には、３時分割駆動の場合には、時分割駆動を用いない場合に比べてドライバＩＣ４４の出力ピン数を１／３に削減できるため、ドライバＩＣのピン配列方向のサイズの縮小化が図れることになる。
【００６４】
このとき、先述した第２実施形態のように、ドライバＩＣ４４の出力ピン数を信号ラインの総本数の約数に設定する場合を考えたとき、第２実施形態の数値に対応させると、信号ラインの総本数３０７２に対する約数は１５３６（＝５１２×３）となる。このピン数の設定により、ドライバＩＣと信号ラインとの接続部分において、画像表示に寄与しない余分な接続領域が生じないようにすることができる。
【００６５】
その結果、今後、ＳＸＧＡ(superＸＧＡ）やＵＸＧＡ(ultraＸＧＡ）などのように、表示画素が増加する傾向にある表示方式に対して、ドット反転駆動によって良質な画質を安定して供給しつつ、液晶表示モジュールとしてコンパクト化が図れるとともに、安価な液晶表示パネルでカラー表示の多色化を実現することが可能となる。
【００６６】
なお、上記実施形態においては、ＸＧＡ表示方式を例に採って説明したが、水平方向の画素数が同じＳＨＸＧＡ(super half ＸＧＡ）およびＨＸＧＡ(half ＸＧＡ）の各表示方式にも同様に適用可能である。
【００６７】
ＳＨＸＧＡ表示方式の規格は、１０２４画素×４８０画素の画像表示規格であり、アスペクト比を３２：１５とする。これは横スクロールすることなく、ＸＧＡ規格信号を表示でき、またＶＧＡ(video graphics array)規格をフル表示できることを特徴としている。一方、ＨＸＧＡ表示方式の規格は、１０２４画素×３８４画素の画像表示規格であり、アスペクト比を８：３とする。これはＸＧＡ規格の携帯用端末規格と考えられている。
【００６８】
これらの表示規格から明らかなように、ＸＧＡ、ＳＨＸＧＡ、ＨＸＧＡの各表示方式は、水平方向の画素数がいずれも１０２４画素であることから、信号ラインの総本数はいずれも３０７２本であり、信号ラインを駆動するドライバＩＣ４４については共通に考えることができる。
【００６９】
ところで、液晶表示装置の分野では近年、装置のコンパクト化、特に液晶表示パネルの狭幅化が積極的に押し進められている。液晶表示パネルの狭幅化を実現するには、液晶表示パネルの額縁部分のサイズ（以下、額縁サイズと略称する）をできるだけ小さくすれば良い。現行の製造技術のもとでは、一例として、４ｍｍ以下の額縁サイズが狙いとなる。
【００７０】
一方、液晶表示パネルの外部回路であるドライバＩＣ４４の実装方式として例えばＴＡＢ(Tape Automated Bonding)方式を用いた場合、ＴＡＢのパッドサイズが現行２ｍｍ程度であることから、額縁サイズ４ｍｍ以下を満足するためには、ＴＡＢと時分割スイッチ４６-1，４６-2，４６-3，４６-4，４６-5，４６-6，４６-7，４６-8，４６-9，……との間の配線および接続に要する領域のサイズを２ｍｍ以下に抑えることが必要となる。
【００７１】
以上のことを踏まえて、ドライバＩＣの出力ピン数を信号ラインの総本数の約数に設定するようにした第２実施形態のもとに、Ｒ，Ｇ，Ｂ３時分割駆動の場合を例に採って、ドライバＩＣの個数の設定についての具体例を各表示方式ごとに以下に説明する。
【００７２】
先ず、ＳＸＧＡ表示方式の液晶表示装置の場合について説明する。ＳＸＧＡ表示方式の規格は、１２８０画素×１０２４画素であり、１画素がＲ，Ｇ，Ｂの３ドットからなることから、信号ラインの総本数（＝水平方向のドット数）は３８４０（＝１２８０×３）本となる。
【００７３】
一方、現行のパターニング技術では、配線幅が４μｍ程度、配線間隔が３．５μｍ程度であることから、１本の配線につき７．５μｍ程度のスペースが必要となる。先述したように、液晶表示パネルの額縁サイズとして４ｍｍ以下を狙った場合、配線および接続に許容されるスペースは２ｍｍ以下であることから、額縁部分に配線可能な最大配線本数として、２６６（≒２ｍｍ／７．５μｍ）本程度という数値が導き出される。
【００７４】
ただし、ドライバＩＣの出力ピンのピッチに対して信号ラインの配線ピッチの方が広いことから、ドライバＩＣの出力ピンと時分割スイッチとの間を電気的に接続するフレキシブルケーブルは、液晶表示パネルの額縁部分で左右に半分ずつ分けられることになることから、ドライバＩＣの出力ピン数としては最大、最大配線可能本数（２６６本）の２倍、即ち５３２本程度となる。
【００７５】
以上のことから明らかなように、ＳＸＧＡ表示方式の場合は、５３２本以下でかつ信号ライン数（３８４０ライン）の約数であることが条件となることから、ドライバＩＣの出力ピン数として例えば３２０本が設定される。そして、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（３８４０ライン）の３分の１で良いことから、本例では、ドライバＩＣの個数として、４（＝１２８０／３２０）個が設定される。
【００７６】
すなわち、ＳＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採った場合には、図１３に示すように、各々３２０本の出力ピンを持つ４個のドライバＩＣ４４-1〜４４-4が、液晶表示パネル４０とは別体の外部基板（図示せず）上に一定の間隔をもって配置され、フレキシブルケーブル１５を介して液晶表示パネル４０の額縁の接続部分１６にて時分割スイッチ（図示せず）と接続されることになる。
【００７７】
このように、ＳＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採ることにより、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、ドライバＩＣの個数が４個で済むため、３時分割駆動を採らず、例えば３８４ピンの汎用ドライバＩＣを用いると、１０（＝３８４０／３８４）個のドライバＩＣを必要としていた場合に比べて、スタンバイ電力は５分の２以下となる。
【００７８】
また、ドライバＩＣのコスト低減にもつながる。しかも、今後、集積回路技術の進歩に伴い、これ以上のドライバＩＣのピン数が期待され、それに伴って３個以下のドライバＩＣの個数の設定も可能となるため、消費電力と製品コストのより低減を期待できることになる。
【００７９】
ところで、ＳＸＧＡ表示方式の水平走査時間は、規格上、２１．５３７μｓ、１５．６３μｓ、１２．５０４μｓおよび１０．９７１μｓと決められている。この規格のもとで、図１０および図１３の構成を実現するためには、例えば一番短い水平走査時間である１０．９７１μｓに合わせる必要がある。
【００８０】
ここで、３時分割を行う訳であるから、１０．９７１μｓの３分割以下の時間で選択する必要がある。つまり、サンプリング時間が３．６５７μｓ以下であることが必要となる。同様に、水平走査時間が２１．５３７μｓならば７．１７９μｓ、１５．６３μｓならば５．２１μｓ、１２．５０４μｓならば４．１６８μｓ以下のサンプリング時間となる。
【００８１】
また、図１４のタイミングチャートにおいて、ドライバＩＣ４４から信号ラインに対して出力される出力波形の立ち上がり、立ち下がり時間（スルーレート）については、上記サンプリング時間内に終了する必要があるため、選択期間よりも小さくする必要がある。なお、ドライバＩＣ４４の立ち上がり、立ち下がりの定義は、電位が０％⇔９９．７５％まで変位する時間である。一例として、信号ラインの信号振幅が９Ｖである場合、０．００２２５Ｖの誤差となる。
【００８２】
また、Ｒの時分割スイッチが選択された後、２つ目の時分割スイッチが選択されるまでの期間にブランキング期間を設ける必要がある。これは、電位が確定した非選択信号ラインの信号電位が変動するためである。時分割スイッチに接続された選択信号ラインは大型化していくと、どうしても寄生容量や配線抵抗が存在すようになり、これに起因して選択ライン時間に遅延が発生する。すると、隣接する時分割スイッチが同時にオン／オフすることになるため、非選択の信号ラインの信号電位は確定できなくなる。
【００８３】
これを示したのが、図１５の波形図である。図１５において、（Ａ）は入力端子での時分割スイッチで選択する期間を、（Ｂ）は液晶基板内での時分割スイッチで選択する期間を、（Ｃ）は時分割スイッチ後の信号出力をそれぞれ示している。また、実線がブランキング期間を設けた場合を、点線がブランキング期間を設けない場合をそれぞれ表している。
【００８４】
図１５（Ｃ）から明らかなように、ブランキング期間を設けない場合（点線）は、電位が確定した非選択信号ラインの信号電位が一点鎖線で示す如く変動することから、ＳＸＧＡ表示方式の液晶表示装置を作製する際には、図１４のタイミングチャートに示すように、（水平方向の走査時間−選択時間×３）／３の時間以下のブランキング期間（ａ），（ｂ），（ｃ）を設定することが必要である。また、ブランキング期間（ｃ）では、図１４のタイミングに示すように、各段のゲートラインを選択するゲート選択パルスが切り替わらなければならない。
【００８５】
このゲート選択パルスについても遅延時間が発生し、このため隣接するゲートラインが同時にオン／オフすることになり、画素電位の変動を引き起こすことになる。これを防止するために、ゲート選択パルスの切り替え期間にもブランキング期間が必要となる。したがって、ブランキング期間（ｃ）として、（水平方向の走査時間−選択時間×３）／３で不十分であれば、それ以上の時間を必要とすることになる。現有する選択スイッチの駆動回路では、短いブランキング期間は４０ｎｓは必要であり、これが最小値となる。
【００８６】
また、図１６に示す液晶画素の回路構成において、ゲートライン４１-1，４２-2，４１-3，……と信号ライン（ソースライン）４２-1，４２-2，４３-3，４３-4，……との間に寄生する容量Ｃｇｓや、画素の対向電極にコモン電圧ＶＣＯＭを供給するＣｓライン４８-1，４８-2，４８-3，……と信号ライン４２-1，４２-2，４３-3，４３-4，……との間に寄生する容量Ｃｃｓに起因する信号ライン４２-1，４２-2，４３-3，４３-4，……からの飛び込み電位により、図１７の波形図に示すように、ゲートライン４１-1，４２-2，４１-3，……のゆれやＣｓライン４８-1，４８-2，４８-3，……の周期的な変動が誘起される。その結果、横方向のクロストークが発生する。
【００８７】
特にこのＣｓライン４８-1，４８-2，４８-3，……のゆれの変動電位が、図１９に示すΔｓ１、Δｓ２、Δｓ３となる。ここに、Δｓ１、Δｓ２、Δｓ３は、クロストーク発生領域と非発生領域との電位差である。この電位差Δｓ１、Δｓ２、Δｓ３は、７０ｍＶ以下であれば、画像として判断されないことがわかっている。つまり、現状、これを満たせば、横方向のクロストークとしては判断されない訳である。
【００８８】
このゲートライン‐信号ライン間容量Ｃｇｓ、Ｃｓライン‐信号ライン間容量Ｃｃｓに起因するゲートライン４１-1，４２-2，４１-3，……のゆれやＣｓライン４８-1，４８-2，４８-3，……の周期的な変動を防ぐために、大型液晶表示装置では、先述したように、隣接する画素間の極性を対向電極を基準に反転させるドット反転駆動方式を採用している。このドット反転駆動方式の場合には、立ち上がり時間、立ち下がり時間が、信号ライン４２-1，４２-2，４２-3，……が１対１でドライバＩＣ４４の出力ピンに接続されている従来の液晶表示装置に比べて無視できない時間となる。
【００８９】
時分割数が３の場合には、Ｃｓライン４８-1，４８-2，４８-3，……を安定させる時間は従来の３分の１となり、条件は厳しくなる。この対策として、特に、Ｃｓライン４８-1，４８-2，４８-3，……のゆれに起因する横方向のクロストークをなくす必要がある。そのためには、図１８の波形図に示すように、ドライバＩＣ４４の立ち上がり波形と立ち下がり波形を時間軸に対して対称にする、即ち立ち上がり時間と立ち下がり時間を等しくする必要がある。
【００９０】
このように、ドット反転駆動においては、ドライバＩＣ４４の立ち上がり波形と立ち下がり波形を時間軸に対して対称にすることにより、逆極性の信号によって変動電位分をキャンセルできることになるため、ゲートライン４１-1，４１-2，４１-3，……およびＣｓライン４８-1，４８-2，４８-3，……の変動がほとんどなくなる。この変動分が小さければ小さいだけ、Ｃｓライン４８-1，４８-2，４８-3，……の電位が安定する時間は短くなる。
【００９１】
図２０に、一例として、１７インチＳＸＧＡ表示方式の場合のシミュレーション結果を示す。このシミュレーション結果から考えると、３τｒｉｓｅ（立ち上がり）、３τｆａｌｌ（立ち下がり）の時間差は、５００ｎｓ以下であることが望ましいことがわかる。これにより、下記の条件を満たすことが必要となる。
｜３τｒｉｓｅ−３τｆａｌｌ｜≦５００ｎｓ
もしくは、
｜２τｒｉｓｅ−２τｆａｌｌ｜≦５００ｎｓ
ここに、τは０．５μｓ一定であり、３τは０％から９０％推移を、２τは０％から８６％推移をそれぞれ表している。
【００９２】
ここで、立ち上がり波形と立ち下がり波形が対称性をあらわすものとして、０％⇔６３％の変位時間、０％⇔８６％の変位時間、０％⇔９５％の変位時間、０％⇔９８％の変位時間、０％⇔９９．３％の変位時間、０％⇔９９．８％の変位時間が同じであることが条件となる。図２１に、ＳＸＧＡ表示方式の液晶表示装置を作製する場合における期間の数値の一例を示す。
【００９３】
次に、ＵＸＧＡ表示方式の液晶表示装置の場合について説明する。ＵＸＧＡ表示方式の規格は、１６００画素×１２００画素であり、１画素がＲ，Ｇ，Ｂの３ドットからなることから、信号ラインの総本数は４８００（＝１６００×３）本となる。
【００９４】
ここで、先述したＳＸＧＡ表示方式の場合と同様の条件のもとに、ドライバＩＣの出力ピン数として例えば３２０本を設定したとすると、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（４８００ライン）の３分の１で良いことから、本例では、ドライバＩＣの個数として、５（＝１６００／３２０）個が設定される。
【００９５】
すなわち、ＵＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採った場合には、図２２に示すように、各々３２０本の出力ピンを持つ５個のドライバＩＣ４４-1〜４４-5が、液晶表示パネル４０とは別体の外部基板（図示せず）上に一定の間隔をもって配置され、フレキシブルケーブル１５を介して液晶表示パネル４０の額縁の接続部分１６にて時分割スイッチ（図示せず）と接続されることになる。
【００９６】
このように、ＵＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採ることにより、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、ドライバＩＣの個数が５個で済むため、３時分割駆動を採らず、例えば３８４ピンの汎用ドライバＩＣを用いると、１３（＝４８００／３８４＝１２余り９２）個のドライバＩＣ（内、１個は９２ピンのみ使用）を必要としていた場合に比べて、スタンバイ電力は１３分の５以下となる。
【００９７】
また、ドライバＩＣのコスト低減にもつながる。しかも、今後、集積回路技術の進歩に伴い、これ以上のドライバＩＣのピン数が期待され、それに伴って４個以下のドライバＩＣの個数の設定も可能となるため、消費電力と製品コストのより低減が期待できることになる。
【００９８】
ところで、ＵＸＧＡ表示方式の水平走査時間は、規格上、１６μｓ、１３．３３３μｓ、１２．３０８μｓ、１１．４２９μｓ、１０．６６７μｓ、１０μｓおよび９．４１２μｓと決められている。この規格のもとで、図１０および図２２の構成を実現するためには、例えば一番短い水平走査時間である９．４１２μｓに合わせる必要がある。ここで、３時分割を行う訳であるから、９．４１２μｓの３分割以下の時間で選択する必要がある。つまり、サンプリング時間が３．１３７μｓ以下であることが必要となる。
【００９９】
同様に、水平走査時間が１６μｓならば５．３３３μｓ、１３．３３３μｓならば４．４４４μｓ、１２．３０８μｓならば４．１０３μｓ、１１．４２９μｓならば３．８１０μｓ、１０μｓならば３．３３３μｓ以下のサンプリング時間となる。
【０１００】
なお、ドライバＩＣ４４の出力波形の立ち上がり、立ち下がり時間（スルーレート）、ブランキング期間の設定およびドライバＩＣ４４の出力の立ち上がり波形と立ち下がり波形との対称性については、先述したＳＸＧＡ表示方式の場合と同様のことが言える。図２３に、ＵＸＧＡ表示方式の液晶表示装置を作製する場合における期間の数値の一例を示す。
【０１０１】
以上、ＳＸＧＡ、ＵＸＧＡの各表示方式の液晶表示装置の場合について述べてたが、続いて、ＶＧＡ、ＨＶＧＡ(half ＶＧＡ）、ＱＶＧＡ(quarterＶＧＡ）の各表示方式の液晶表示装置の場合について述べる。
【０１０２】
先ず、ＶＧＡ表示方式の液晶表示装置の場合について説明する。ＶＧＡ表示方式の規格は、６４０画素×４８０画素であり、１画素がＲ，Ｇ，Ｂの３ドットからなることから、信号ラインの総本数は１９２０（＝６４０×３）本となる。
【０１０３】
ここで、先述したＳＸＧＡ、ＵＸＧＡの各表示方式の場合と同様の条件のもとに、ドライバＩＣの出力ピン数として例えば３２０本を設定したとすると、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（４８００ライン）の３分の１で良いことから、本例では、ドライバＩＣの個数として、２（＝６４０／３２０）個が設定される。
【０１０４】
すなわち、ＶＧＡ表示方式の液晶表示装置において、３時分割駆動を採った場合には、図２４に示すように、各々３２０本の出力ピンを持つ２個のドライバＩＣ４４-1，４４-2が、液晶表示パネル４０とは別体の外部基板（図示せず）上に一定の間隔をもって配置され、フレキシブルケーブル１５を介して液晶表示パネル４０の額縁の接続部分１６にて時分割スイッチ（図示せず）と接続されることになる。
【０１０５】
このように、ＶＧＡ表示方式の液晶表示装置において、３時分割駆動を採ることにより、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、ドライバＩＣの個数が２個で済むため、３時分割駆動を採らず、例えば３８４ピンの汎用ドライバＩＣを用いると、６（＝１９２０／３８４＝５余り１０）個のドライバＩＣ（内、１個は１０ピンのみ使用）を必要としていた場合に比べて、スタンバイ電力は３分の１以下となる。
【０１０６】
また、ドライバＩＣのコスト低減にもつながる。しかも、今後、集積回路技術の進歩に伴い、これ以上のドライバＩＣのピン数が期待され、それに伴ってドライバＩＣの１個の設定も可能となるため、消費電力と製品コストのより低減が期待できることになる。
【０１０７】
なお、ＨＶＧＡ表示方式の規格は、６４０画素×２４０画素であり、水平方向の画素数についてはＶＧＡ表示方式と同じであることから、信号ラインの総本数についても同じ１９２０本である。したがって、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、設定されるドライバＩＣの個数も同じ２個となる。
【０１０８】
一方、ＱＶＧＡ表示方式の規格は、３２０画素×２４０画素であることから、信号ラインの総本数は９６０本となる。ここで、ドライバＩＣの出力ピン数として例えば３２０本を設定したとすると、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（９６０ライン）の３分の１で良いことから、ＱＶＧＡ表示方式では、図２５に示すように、ドライバＩＣの個数として、１（＝３２０／３２０）個が設定される。
【０１０９】
ところで、例えば、標準的なＶＧＡ規格ＩＢＭ ＶＧＡ（ｍｏｄｅ−４）表示方式では、その水平走査時間は３１．７７８μｓである。ここで、３時分割を行う訳であるから、３１．７７８μｓの３分割以下の時間で選択する必要がある。つまり、サンプリング時間が１０．５９μｓ以下であることが必要となる。ＱＶＧＡ表示方式では、例えば水平走査時間を６３μｓとすると、３時分割でサンプリング時間が１０．５９μｓ以下であることが必要となる。
【０１１０】
なお、ドライバＩＣ４４の出力波形の立ち上がり、立ち下がり時間（スルーレート）、ブランキング期間の設定およびドライバＩＣ４４の出力の立ち上がり波形と立ち下がり波形との対称性については、先述したＳＸＧＡ表示方式の場合と同様のことが言える。図２６に、ＶＧＡ，ＱＶＧＡの各表示方式の液晶表示装置を作製する場合における期間の数値の一例を示す。
【０１１１】
上述したように、例えば３時分割駆動において、液晶表示パネル４０の額縁サイズが規定されるとき、その規定された額縁サイズのもとに、その額縁部分の配線領域に配線可能な配線数によってドライバＩＣ４４の出力ピン数ｎを決定するとともに、表示方式によって決まる信号ラインの総本数をＮとするとき、ドライバＩＣ４４の個数をＮ／ｎ個に設定するようにしたことにより、時分割駆動を採らない場合に比べてドライバＩＣの個数を大幅に削減でき、スタンバイ電力を大幅に軽減できるため、液晶表示装置全体の低消費電力化が可能となる。
【０１１２】
ところで、表示方式に限らず、図１４のタイミングチャートにおけるブランキング期間（ａ），（ｂ），（ｃ）では、時分割スイッチ（アナログスイッチ）がオフ状態にあり、信号ラインの電位が確定状態にある。このため、外部ＩＣであるドライバＩＣからの出力に影響されない。したがって、このブランキング期間（ａ），（ｂ），（ｃ）にドライバＩＣの出力回路を駆動させることは、消費電力の無駄である。
【０１１３】
図３には、ドライバＩＣの内部構成の一例を示したが、実際には、図２７に示すように、Ｄ／Ａコンバータ３５の後段に出力回路３６が配されているのが一般的である。そこで、ここでは、ブランキング期間（ａ），（ｂ），（ｃ）に出力回路３６を停止させ、消費電力の低減を図ることとする。この出力回路３６は、図２８に示すように、例えば、オペアンプと出力バッファからなるボルテージフォロワの回路構成となっている。
【０１１４】
このボルテージフォロワ回路構成の出力回路３６において、例えば、ブランキング期間（ａ），（ｂ），（ｃ）にボルテージフォロワの電源をオフにすると、オペアンプ部に電流が流れなくなり、出力は高インピーダンス状態となる。このように、ブランキング期間（ａ），（ｂ），（ｃ）に出力回路３６を停止させることで、消費電力を低減できることになる。
【０１１５】
次に、信号ラインを駆動するドライバＩＣへのデータの書き込みについて説明する。通常、液晶表示パネル４０には、図２９に示すように、例えば３個のドライバＩＣ４４-1，４４-2，４４-3を経由して各々１ライン分相当の記憶容量を持つ２個のメモリ回路（１）７１，（２）７２が接続されている。
【０１１６】
そして、最初は、メモリ回路７１に１ライン分のデータを記憶し、しかる後スイッチ７３を切り替えて次の１ラインの期間中にメモリ回路７２にデータを記憶しながら、スイッチ７３に連動するスイッチ７５でＲのみを選択してメモリ回路７１からＲデータをスイッチ７４-1を介して１ライン分読み出してドライバＩＣ４４-1，４４-2，４４-3に書き込み、次にＧのみを選択して同様にＧデータを１ライン分書き込み、最後にＢのみを選択して同様にＢデータを１ライン分書き込む。
【０１１７】
次の１ライン期間にはメモリ回路７１とメモリ回路７２とを入れ替えて同様の手順を繰り返すことによって画像を構成していく。一般的に、一番端のドライバＩＣに１ドットずつ水平ドット数分のデータを転送していくと数珠状にデータが送られて１ライン分のデータが複数のドライバＩＣにセットされ、その時点で液晶表示パネル４０に一斉に１ライン分のデータを書き込むことで各色１ラインずつ画像を形成していく。この作業を垂直画素数×３回分繰り返すことで１枚の画像が構成される。
【０１１８】
ところが、昨今の液晶表示装置の高画素化に伴って水平方向の画素数も増え、また同時に、映像データの転送レートも早くなり、液晶表示パネルへの書き込み時間も短くなってきている。一例として、ＳＸＧＡ表示方式の液晶表示装置を考えた場合、映像データが２００ＭＨｚ前後のデータ転送レートであり、この速度でデータが書き込めるドライバＩＣは現時点では存在しない。
【０１１９】
そこで、本実施形態においては、複数のドライバＩＣに同時に別々のデータを書き込む手法を採ることで、既存のドライバＩＣでも使用できるようにする。これを実現するための具体的な構成の一例を図３０に示す。本例では、話を分かり易くするため、水平３０画素（Ｒ，Ｇ，Ｂ合計９０ドット）、ドライバＩＣ内のシフトレジスタ３１（図２７参照）の段数を各々１０段と仮定して説明する。
【０１２０】
図３０に示すように、各々１ライン分相当の記憶容量を持つメモリ回路（１）７１とメモリ回路（２）７２が設けられ、これらを切り替えるスイッチ７３を経由して映像データがメモリ回路７１又はメモリ回路７２に供給される。メモリ回路７１，７２の出力側には、３端子ごとに１個ずつＲ，Ｇ，Ｂの各色を切り替えるスイッチ７４-1〜７４-6が設けられ、さらにその後段に再度メモリ回路７１とメモリ回路７２とを切り替えるスイッチ７５-1〜７５-3が設けられている。そして、スイッチ７５-1〜７５-3の各選択出力がドライバＩＣ４４-1〜４４-3に与えられるようになっている。
【０１２１】
また、メモリ回路７１，７２には、ドライバＩＣの数と同じ数のＲ，Ｇ，Ｂの出力があり、これらは各々１〜１０ドット、１１〜２０ドット、２１〜３０ドットのデータを順に出力するように構成されている。一方、メモリ回路７１，７２の前段および後段に配されているスイッチ５３とスイッチ７５-1〜７５-3は互いに連動しており、片方がメモリ回路７１を選択すると、もう一方はメモリ回路７２を選択するようになっている。
【０１２２】
上記の構成において、外部から入力される映像データは、最初はスイッチ７３がメモリ回路７１側に切り替わっていることにより、このスイッチ７３を介してメモリ回路７１に１ライン分蓄えられる。その後、スイッチ７３がメモリ回路７２側に切り替わることにより、次の１ライン分の映像データはメモリ回路７２に蓄えられる。
【０１２３】
そのとき、メモリ回路７１はドライバＩＣ４４-1に対して１〜１０ドット目のデータを出力し、ドライバＩＣ４４-2に対しては１１〜２０ドット目のデータを出力し、又ドライバＩＣＩＣ４４-3に対しては２１〜３０ドット目のデータを出力する。そして、次の１ラインではメモリ回路７１とメモリ回路７２とを入れ替えて、上記と同様の動作を行ってこれを繰り返すことにより、１枚の画像が構成される。
【０１２４】
このように、最初はメモリ回路７１に１ライン分のデータを記憶し、次の１ライン期間中にメモリ回路７２にデータを記憶しながら、スイッチ７４-1〜７４-3でＲのみを選択してメモリ回路７１からＲデータを１つのドライバＩＣ分だけ読み出して当該ドライバＩＣに書き込み、同時に別のドライバＩＣにも該当するデータを読み出して当該ドライバＩＣに書き込み、ＧおよびＢについても同様の方法にて書き込みを行うことにより、ドライバＩＣの各々に同時に別々のデータを書き込むことができる。
【０１２５】
これにより、各ドライバＩＣにデータを書き込む速度を、ドライバＩＣの数をｎとすると、ｎ分の１に減速することができるので、例えば映像データの転送レートが２００ＭＨｚ、ドライバＩＣの数ｎが３個であれば、約６７ＭＨｚの動作速度を持つドライバＩＣで処理できることになり、既存のドライバＩＣでも十分に対応できることになる。また、１ライン分全てのデータを各ドライバＩＣに書き込む時間をｎ分の１に短縮することができるので、その分だけ液晶表示パネルへの書き込み時間を延ばすこともできる。
【０１２６】
ところで、従来の液晶表示装置では、Ｒ，Ｇ，Ｂの各々の電圧透過率特性は一致していなかった。その理由は、色ごとに波長が違うため、その波長に依存して液晶分子内での屈折率に差異が生じ、結果的に電圧、透過率特性がＢに対してＲが負の電圧側にずれているからである。
【０１２７】
図３１（Ａ）に、ＴＮ(twist nematic) 液晶を使用した場合の液晶の透過率と液晶に印加する電圧の特性カーブ（Ｖ−Ｔカーブ）を示す。この特性図から明らかなように、通常、Ｒ（透過波長が６００ｎｍ〜６６０ｎｍ）、Ｇ（透過波長が３７０ｎｍ〜４６０ｎｍ）、Ｇ（透過波長が５３０ｎｍ〜５５０ｎｍ）で、Ｖ−Ｔカーブがシフトしている。
【０１２８】
これは波長に依存して液晶分子の屈折率に差異があるためである。波長の長いＲの方が屈折率が小さいため、液晶に電圧を印加したとき、いち早く液晶による光の９０度回転が損なわれる。Ｂは屈折率が大きいため、光の９０度回転が最後まで維持される。このため、Ｖ−Ｔカーブにおいて、同じ電圧を印加しても透過率に差異が発生する。
【０１２９】
液晶基板内の水平方向に時分割スイッチ（アナログスイッチ）を配置した構成の本発明に係る液晶表示装置において、選択スイッチ以外の信号ラインはフローティング状態となっており、この状態では、隣接する信号ライン間での信号電位の飛び込みの影響を受ける。つまり、画素の信号ライン間にはライン間の容量が存在し、時分割スイッチの周辺の等価回路を示す図３２において、例えばスイッチＳ１が選択（ａ）された後にスイッチＳ２が選択（ｂ）されると、スイッチＳ２の“Ｈ”レベルの信号がスイッチＳ１に飛び込み、保持されている電圧が飛び込み容量分だけ増加する。
【０１３０】
これは、信号ライン間の容量をＣsig1とし、一つの信号ラインの容量をＣsig2とすると、飛び込みによる電圧ΔＶは、
ΔＶ＝Ｖsig ×Ｃsig1／（Ｃsig1＋Ｃsig2）…(1)
となる。ここで、Ｖsig は、選択された信号ラインに入力される信号電圧の振幅電圧である。この値を、ちょうど、液晶のＶ−Ｔカーブでの中間調の同じ透過率の状態での印加電圧のシフト量を補完するように定めれば良い。
【０１３１】
ＲとＢの電圧のシフト量は０．３Ｖであり、これを飛び込みによる電圧ΔＶに当てはめる。ちなみに、１ＨＶＣＯＭ（コモン）反転駆動法では、１Ｈ時間は同一極性の電圧が信号ラインに印加されるため、先に選択されたスイッチＳ１については、次のスイッチＳ２が選択された場合に、保持された信号ラインの電位は増加する。
【０１３２】
また、スイッチＳ３が次に選択（ｃ）される。これは、スイッチＳ１に隣接するスイッチＳ３′から飛び込み電位が入力されることを意味する。最終的には、スイッチＳ１に関しては２回、スイッチＳ２に関しては１回、信号ライン間の飛び込みの影響を受けることになる。
【０１３３】
ここでは、この現象に着目して、液晶の色に依存してＶ−Ｔカーブの電圧シフトを補完する方法について述べる。ちなみに、１Ｈ反転駆動法に関しては、図３３のタイミングチャートから明らかなように、１番目に選択される信号ラインをＢ、２番目に選択される信号ラインをＧ、３番目に選択される信号ラインをＲとする配置として、先に述べたＶ−Ｔカーブの補完を行っている。
【０１３４】
一方、ドット反転駆動を行う場合、隣接する信号ライン間には常に逆の極性が印加されるため、信号電位（振幅電位）としては、小さくなる方向で飛び込み電圧が発生する。つまり、図３４に示すように、スイッチＳ１が“Ｈ”レベルで書き込まれ（ａ）、その後スイッチＳ２が“Ｌ”レベルで書き込まれると（ｂ）、非選択状態のスイッチＳ１に対して“Ｌ”レベルの電位が飛び込む。その後、スイッチＳ３に“Ｈ”レベルが書き込まれるが（ｃ）、スイッチＳ３に隣接するスイッチＳ１′に対しては、同様に“Ｈ”レベルの飛び込みが発生する。
【０１３５】
しかし、スイッチＳ１に隣接するスイッチＳ３′はドット反転駆動であるため“Ｌ”レベルとなる。これがスイッチＳ１に飛び込み、さらに電圧が減少する。結局、一番最初に選択されたスイッチＳ１に対しては、信号電圧を減少させる電圧が２回発生し、スイッチＳ２に対しては、信号電圧を減少させる電圧が１回発生する。
【０１３６】
これを、液晶のＲ，Ｇ，ＢのＶ−Ｔカーブにおける電圧シフトを補完させるようにするためには、図３５のタイミングチャートから明らかなように、一番最初に選択される信号ラインをＲとし、２番目をＧ、３番目をＢとすることが好ましいことがわかる。
【０１３７】
以上の方法を採ることにより、図３１（Ｂ）に示すように、中間調での電圧−透過率の特性カーブは補完され、画像信号に忠実な表示が可能となる。図３６には、本発明に係る画素配列と時分割スイッチの走査方向の関係を示す。同図において、（Ａ）は１Ｈ反転駆動法の場合を、（Ｂ）はドット反転駆動法の場合をそれぞれ示している。
【０１３８】
なお、上述した方法は、信号ライン間に存在する容量を積極的に、液晶の電圧−透過率特性の補完に使用しているため、複雑な回路構成を必要とせず、色配列だけを所定の順番にすることにより達成できる点で、その効果は極めて大きいと言える。
【０１３９】
ただし、信号ライン間の容量Ｃsig1と信号ライン自体の容量Ｃsig2は、先に示した（１）式に対して、ΔＶ＝Ｖsig ×Ｃsig1／（Ｃsig1＋Ｃsig2）≦（液晶内での電圧−透過率特性のＲとＧの電圧差）の条件を満たすことが必要となる。例えば、液晶内での電圧−透過率特性のＲとＧの電圧差が０．１５Ｖ、選択された信号ラインに入力される信号電圧の振幅電圧Ｖsig が９Ｖである場合、これを補正するには、Ｃsig1／（Ｃsig1＋Ｃsig2）が０．０１７となるように設計すれば良い。
【０１４０】
このように、各表示方式の液晶表示装置において、ドライバＩＣ４４からは、Ｒ，Ｇ，Ｂの電圧−透過率（Ｖ−Ｔ）特性のカーブを補正するような信号電位を発生するようにしたことにより、中間調付近でのＲ，Ｇ，Ｂの透過率が一致するため、画像信号に対してより忠実な色表現が可能となる。また、複雑な回路構成を必要としないため、製造歩留りを低下させることなく、色精度を向上させることができる。
【０１４１】
【発明の効果】
以上説明したように、本発明による表示装置においては、複数のドライバ回路のそれぞれの出力端子数を、複数列分の信号ラインの総本数の約数に設定するようにしたことにより、信号ラインには端数が生じず、ドライバ回路の出力端子を余らせることなく信号ラインの各々と接続することができるため、液晶表示パネルには画像表示に寄与しない余分な接続領域が生じず、よって液晶表示パネルの水平方向の狭幅化が可能になる。加えて、時分割スイッチの選択期間の間に生じるブランキング期間に、ドライバ回路の出力回路の動作を停止させることで、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るマトリクス型液晶表示装置における液晶表示部の配線図である。
【図２】画素の回路構成図である。
【図３】ドライバＩＣの内部構成の一例を示すブロック図である。
【図４】本発明の第１実施形態を示す概略構成図である。
【図５】本発明の第２実施形態を示す概略構成図である。
【図６】時分割駆動を用いたマトリクス型液晶表示装置における液晶表示部の配線図である。
【図７】３時分割駆動の場合の時分割スイッチの接続構成図である。
【図８】３時分割駆動の場合の信号電圧の各画素への書込み状態を示す図である。
【図９】３時分割駆動の場合の各信号のタイミングチャートである。
【図１０】ある１組の時分割スイッチの具体的な構成を示す回路図である。
【図１１】薄膜トランジスタの一例を示す断面構造図であり、（ａ）はボトムゲート構造の場合を、（ｂ）はトップゲート構造の場合をそれそれ示している。
【図１２】４時分割の場合（Ａ）と３時分割の場合（Ｂ）との比較図である。
【図１３】ＳＸＧＡ表示方式の液晶表示装置の一例の構成図である。
【図１４】ＳＸＧＡ表示方式の動作説明のためのタイミングチャートである。
【図１５】ブランキング期間を設けた場合（実線）と設けない場合（点線）の違いを説明するための波形図である。
【図１６】液晶画素の回路構成を示す回路図である。
【図１７】ドライバＩＣの立ち上がり波形と立ち下がり波形が時間軸に対して非対称の場合の波形図である。
【図１８】ドライバＩＣの立ち上がり波形と立ち下がり波形が時間軸に対して対称の場合の波形図である。
【図１９】Ｃｓラインの電位のゆれの説明図である。
【図２０】１７インチＳＸＧＡ表示方式の場合のτｒｉｓｅ，τｆａｌｌの時間差とＣｓラインのゆれのシミュレーション結果を示す図である。
【図２１】ＳＸＧＡ表示方式の場合の期間の数値の一例を示す図である。
【図２２】ＵＸＧＡ表示方式の液晶表示装置の一例の構成図である。
【図２３】ＵＸＧＡ表示方式の場合の期間の数値の一例を示す図である。
【図２４】ＶＧＡ表示方式の液晶表示装置の一例の構成図である。
【図２５】ＱＶＧＡ表示方式の液晶表示装置の一例の構成図である。
【図２６】ＶＧＡ，ＱＶＧＡの各表示方式の場合の期間の数値の一例を示す図である。
【図２７】ドライバＩＣの内部構成の他の例を示すブロック図である。
【図２８】ドライバＩＣ内の出力回路の構成の一例を示すブロック図である。
【図２９】メモリ回路周辺の構成の従来例を示すブロック図である。
【図３０】メモリ回路周辺の構成の改良例を示すブロック図である。
【図３１】ＴＮ液晶を使用した場合の液晶のＶ−Ｔカーブの特性図である。
【図３２】時分割スイッチの周辺の構成の一例を示す等価回路図である。
【図３３】図３０の等価回路の動作を説明するためのタイミングチャートである。
【図３４】時分割スイッチの周辺の構成の他の例を示す等価回路図である。
【図３５】図３２の等価回路の動作を説明するためのタイミングチャートである。
【図３６】画素配列と時分割スイッチの走査方向の関係を示す図であり、（Ａ）は１Ｈ反転駆動法の場合を、（Ｂ）はドット反転駆動法の場合をそれぞれ示している。
【図３７】従来例を示す概略構成図である。
【符号の説明】
１０，４０…液晶表示パネル、１１-1〜１１-3，４１-1〜４１-3…ゲートライン、１２-1〜１２-6，４２-1〜４２-6…信号ライン、１３，４３…垂直駆動回路、１４-1〜１４-3，４４-1〜４４-5…ドライバＩＣ、２０…画素、２１…薄膜トランジスタ、２２…付加容量、２３…液晶容量、３１…水平転送レジスタ、３２…サンプリングスイッチ群、３３…レベルシフタ、３４…データラッチ群、３５…Ｄ／Ａコンバータ（デジタルアナログ変換回路）、３６…出力回路、７１，７２…メモリ回路
【発明の属する技術分野】
本発明は、液晶表示装置（ＬＣＤ；Liquid Crystal Display）等の表示装置に関し、特に各画素に信号電位を与えるドライバ回路を、液晶表示パネルの外部回路として設けてなるマトリクス型表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータやワードプロセッサなどに用いられている液晶表示装置は、マトリクス型が主力となっている。このマトリクス型液晶表示装置は、応答速度や画像品質の面で優れており、近年のカラー化に最適な表示装置となってきている。この種の表示装置において、液晶表示パネルの各画素には、トランジスタあるいはダイオードなどの非線形な素子が用いられている。具体的には、ガラス基板上に薄膜トランジスタ（ＴＦＴ；thin film transistor）を形成した構造となっている。
【０００３】
ところで、特に大型の液晶表示装置においては、各画素に所定の電圧を印加するドライバＩＣを、液晶表示パネルの外部に設けた構成を採っている。そして、外部のドライバＩＣの出力と液晶表示パネルの信号ラインとは、通常、１対１の対応関係となっている。すなわち、ドライバＩＣの各出力端子からの出力電圧はそのまま対応する信号ラインに与えられるようになっている。
【０００４】
したがって、例えばＲ（赤），Ｇ（緑），Ｂ（青）の各色ごとに１０２４本、即ち３０７２（＝１０２４×３）本の信号ラインを持つＸＧＡ(extended graphics array）表示方式の液晶表示装置において、各信号ラインに対して例えば１２０本の出力ピン（出力端子）を持つ既存の汎用ドライバＩＣを接続しようとすると、合計で２６個のドライバＩＣを必要とすることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、表示方式によって総本数が決まる信号ラインに対して汎用ドライバＩＣを使用すると、ドライバＩＣのピン数が余ることが発生する。例えば、３０７２本の信号ラインに対して、１２０本の出力ピンを持つ汎用ドライバＩＣを２６個用いた場合、最後に配置されるドライバＩＣの出力ピンが４８（＝１２０×２６−３０７２）個だけ余ることになる。
【０００６】
そして、液晶表示パネルのサイズの観点から考えると、図３７に示すように、ドライバＩＣ１０１の出力ピンにおける余分なピン部分が、画像表示に寄与しない余分な接続領域となり、液晶表示パネル１０２の左右の額縁部分を占めることになるため、液晶表示パネル１０２の水平方向のサイズが増すことになり、その結果、液晶表示装置全体のコンパクト化の妨げとなる。なお、図３７において、ドライバＩＣ１０１は、フレキシブルケーブル１０３を介して液晶表示パネル１０２上の接続部分１０４にて信号ラインの各々に接続される。
【０００７】
また、階調を伴うカラー表示を行う場合には、各画素の薄膜トランジスタに印加する電圧を出力する出力バッファ回路や階調制御回路の構成が複雑になり、ドライバＩＣ自体も高価なものとなる。このような高価なドライバＩＣを、その余った出力ピンに対応する回路部分が表示に全く寄与しない状態で用いることは無駄であり、また液晶表示装置のコストアップにもつながる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、外部ドライバＩＣを用いる場合において、表示パネルの水平方向の狭幅化を可能とした表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明による表示装置は、
複数行分のゲートラインと複数列分の信号ラインとの交差部に対応して複数個の画素がマトリクス状に２次元配置されてなる表示部と、
前記複数列分の信号ラインの総本数の約数に設定された数の出力端子をそれぞれが有し、前記表示部の各画素に前記複数列分の信号ラインを介して信号電位を与える複数のドライバ回路と、前記複数のドライバ回路の各々から出力される信号電位を時分割にて前記複数列分の信号ラインに与える時分割スイッチとを備え、
前記複数のドライバ回路は、前記時分割スイッチの選択期間の間に生じるブランキング期間においてその出力回路の動作を停止する機能を持つ
構成となっている。
【００１０】
時分割駆動法を採る表示装置において、時分割スイッチの選択期間の間に生じるブランキング期間に、ドライバ回路の出力回路の動作を停止させることで、消費電力の低減を図ることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明に係るマトリクス型液晶表示装置における液晶表示部の配線図である。このマトリクス型液晶表示装置は、複数行分のゲートライン１１-1，１１-2，１１-3，……と複数列分の信号ライン１２-1，１２-2，１２-3，……が、液晶の表面にマトリクス状に配線され、その液晶の裏面側にバックライトが配置された構造となっている。そして、ゲートライン１１-1，１１-2，１１-3，……と信号ライン１２-1，１２-2，１２-3，……の交差点が画素となり、液晶表示パネル（表示部）１０を形成している。この画素の構成については後述する。
【００１５】
複数行分のゲートライン１１-1，１１-2，１１-3，……の各一端は、垂直駆動回路１３の対応する行の各出力端にそれぞれ接続されている。垂直駆動回路１３は、上記液晶表示パネルと同一の基板上に薄膜トランジスタによって形成されており、ゲートライン１１-1，１１-2，１１-3，……に順に走査パルスを与えて各画素を行単位で選択することによって垂直走査を行う。なお、本例では、垂直駆動回路１３を液晶表示パネル１０の片側にのみ配する構成としたが、液晶表示パネル１０の両側に配する構成であっても良いことは勿論である。
【００１６】
また、信号ライン１２-1，１２-2，１２-3，……に画像データに応じた所定の電圧を印加する複数のドライバＩＣ１４-1，１４-2，１４-3，……が、上記液晶表示パネル１０の外部回路として設けられている。複数のドライバＩＣ１４-1，１４-2，１４-3，……には、例えば８階調以上で５１２色以上の表示を可能にするデジタル画像データが入力される。
【００１７】
図２は、画素の回路構成図である。同図から明らかなように、各画素２０は、薄膜トランジスタ２１、付加容量２２および液晶容量２３から構成されている。薄膜トランジスタ２１は、そのゲート電極がゲートライン１１-1，１１-2，１１-3，……に、そのソース電極が信号ライン１２-1，１２-2，１２-3，……にそれぞれ接続されている。
【００１８】
この画素構造において、液晶容量２３は、薄膜トランジスタ２１で形成される画素電極と、これに対応して形成される対向電極との間で発生する容量を意味する。そして、この画素電極に保持される電位は、“Ｈ”もしくは“Ｌ”の電位で書き込まれる。ここで、“Ｈ”は高電圧書き込み状態を示し、“Ｌ”は低電圧書き込み状態を示す。
【００１９】
液晶の駆動に際しては、対向電極の電位（コモン電位ＶＣＯＭ）を例えば６ＶのＤＣ電位に設定し、これに対して信号電圧を高電圧Ｈ、低電圧Ｌで１フィールド周期にて周期的に変動させることにより、交流駆動が実現できる。この交流駆動は、液晶分子の分極作用を減少することができ、液晶分子の帯電もしくは電極表面に存在する絶縁膜の帯電を防ぐことが可能となる。
【００２０】
一方、画素２０では、薄膜トランジスタ２１がオン状態となると、液晶での光の透過率が変化するとともに、付加容量２２が充電される。この充電により、薄膜トランジスタ２１がオフ状態となっても、付加容量２２の充電電圧による液晶での光透過率状態が、次に薄膜トランジスタ２１がオン状態となるまでの間保持される。このような方式により、液晶表示パネル１０の画像における画質向上が図られる。
【００２１】
図３は、ドライバＩＣ１４-1，１４-2，１４-3，……の内部構成の一例を示すブロック図である。図３から明らかなように、これらドライバＩＣは、水平シフトレジスタ回路３１、サンプリングスイッチ群３２、レベルシフタ３３、データラッチ回路３４およびデジタルアナログ変換回路３５を有し、本例では、例えば５ビットのデジタル画像データｄａｔａ１〜ｄａｔａ５や電源電圧Ｖｄｄ，Ｖｓｓを水平シフトレジスタ回路３１のシフト方向における両側から取り込む構成となっている。
【００２２】
上記構成のドライバＩＣ１４-1，１４-2，１４-3，……において、水平シフトレジスタ回路３１は、水平走査パルスを順次出力することによって水平走査（列走査）を行う。サンプリングスイッチ群３２におけるサンプリングスイッチの各々は、水平シフトレジスタ回路３１からの水平走査パルスに応答して、入力されるデジタル画像データｄａｔａ１〜ｄａｔａ５を順次サンプリングする。
【００２３】
レベルシフタ３３は、サンプリングスイッチ群３２でサンプリングされた例えば５Ｖのデジタルデータを液晶駆動電圧のデジタルデータに昇圧する。データラッチ回路３４は、レベルシフタ３３で昇圧されたデジタルデータを１水平期間分蓄積するメモリである。デジタルアナログ変換回路３５は、データラッチ回路３４から出力される１水平期間分のデジタルデータをアナログ信号に変換して出力する。
【００２４】
上述した構成の液晶表示装置において、本発明の特徴とするところは、液晶表示パネル１０の信号ライン１２-1，１２-2，１２-3，……の各々と、複数のドライバＩＣ１４-1，１４-2，１４-3，……の各出力ピン（出力端子）との接続部分の構成にある。以下に、その具体的な実施形態について説明する。
【００２５】
先ず、例えばＸＧＡ表示方式の液晶表示装置に適用した第１実施形態につき、図４を用いて説明する。
【００２６】
液晶表示パネル１０は、ＸＧＡ表示の場合、Ｒ，Ｇ，Ｂの各色ごとに１０２４本、即ち３０７２（＝１０２４×３）本の信号ライン１２-1，１２-2，１２-3，……を持っている。一方、ドライバＩＣ１４-1，１４-2，１４-3，……として、例えば１２０本の出力ピンを持つ汎用ドライバＩＣを用い、信号ライン１２-1，１２-2，１２-3，……の各々に対応して順に配置するものとする。
【００２７】
このとき、１２０本の出力ピンを持つ汎用ドライバＩＣを２５個配置したとすると、信号ラインには７２（＝３０７２−１２０×２５）本の端数が出る。そこで、この端数の７２本の信号ラインを担うドライバＩＣとして、１２０本の出力ピンを持つ汎用のドライバＩＣではなく、７２本の出力ピンを持つドライバＩＣを用い、当該ドライバＩＣを含む計２６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-26 を水平方向に順に配置するようにする。
【００２８】
この７２本の出力ピンを持つドライバＩＣは、例えば図４に示すように、ドライバＩＣを順に配置する際に、例えば２６番目に配置されるドライバＩＣ１４-26 として用いられる。すなわち、他の２５個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-25 に割り当てられる信号ラインの本数は１２０本であるのに対し、２６番目のドライバＩＣ１４-26 に割り当てられる信号ラインの本数は７２本となる。
【００２９】
このように配置された２６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-26 は、各々の出力ピンがフレキシブルケーブル１５を介して液晶表示パネル１０上の接続部分１６にて信号ライン１２-1，１２-2，１２-3，……の各々に接続され、これら信号ライン１２-1，１２-2，１２-3，……を介して各画素に所定の電圧を印加するようになる。
【００３０】
上述したように、ドライバＩＣ１４-1，１４-2，１４-3，……として出力ピン数が同数の例えば汎用ドライバＩＣを用いる場合において、これらのドライバＩＣを信号ライン１２-1，１２-2，１２-3，……の各々と対応関係を持って順に配置する際に、信号ラインに端数が出るとき、ドライバＩＣ１４-1，１４-2，１４-3，……のうちの１つの出力ピン数をその端数に設定することで、最終的に信号ラインには端数が生じず、ドライバＩＣの出力ピンを余らせることなく信号ラインの各々と接続することができる。その結果、液晶表示パネル１０には、画像表示に寄与しない余分な接続領域が生じない。
【００３１】
なお、本実施形態においては、信号ラインの端数分を担うドライバＩＣが配置される位置を最後（本例では、２６番目）としたが、これに限られるものではなく、どの位置に配置することも可能である。また、本例で示した数値は一例に過ぎず、これらの数値に限定されるものではない。
【００３２】
次に、例えばＸＧＡ表示方式の液晶表示装置に適用した第２実施形態につき、図５を用いて説明する。
【００３３】
液晶表示パネル１０は、ＸＧＡ表示の場合、先述したように、Ｒ，Ｇ，Ｂの各色ごとに１０２４本、即ち３０７２本の信号ライン１２-1，１２-2，１２-3，……を持っている。この３０７２本の信号ライン１２-1，１２-2，１２-3，……に対して、複数のドライバＩＣ１４-1，１４-2，１４-3，……を配置するのであるが、このとき、ドライバＩＣ１４-1，１４-2，１４-3，……の出力ピン数を、信号ライン１２-1，１２-2，１２-3，……の総本数（即ち、水平表示ドット数）の約数に設定する。
【００３４】
ＸＧＡ表示では、信号ライン１２-1，１２-2，１２-3，……の総本数が３０７２本であることから、一例として、ドライバＩＣ１４-1，１４-2，１４-3，……の出力ピン数を３０７２の約数でかつ好ましくは２のべき乗（累乗）である５１２（＝２9 ）本に設定する。これにより、６（＝３０７２／５１２）個のドライバＩＣが必要となり、この６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-6を信号ライン１２-1，１２-2，１２-3，……の各々と対応関係をもって順に配置すれば良いことになる。
【００３５】
このように配置された６個のドライバＩＣ１４-1，１４-2，１４-3，……，１４-6は、各々の出力ピンがフレキシブルケーブル１５を介して液晶表示パネル１０上の接続部分１６にて信号ライン１２-1，１２-2，１２-3，……の各々に接続され、これら信号ライン１２-1，１２-2，１２-3，……を介して各画素に所定の電圧を印加するようになる。
【００３６】
上述したように、ドライバＩＣ１４-1，１４-2，１４-3，……の出力ピン数を設定する際に、各々の出力ピン数を信号ライン１２-1，１２-2，１２-3，……の総本数の約数に設定し、この出力ピン数で決まる個数のドライバＩＣを配置することで、信号ラインには端数が生じず、ドライバＩＣの出力ピンを余らせることなく信号ラインの各々と接続することができる。その結果、液晶表示パネル１０には、画像表示に寄与しない余分な接続領域が生じない。
【００３７】
なお、本例で示した数値は一例に過ぎず、これらの数値に限定されるものではない。ここで、ドライバＩＣの個数が少なければ少ないほど低コスト化に有利であり、逆に多ければ回路の一部に不良箇所が発生した場合にその不良箇所を含むＩＣのみを交換することで対応できるという利点がある。したがって、ドライバＩＣの出力ピン数を設定するに際しては、その出力ピン数で決まるドライバＩＣの個数などを考慮して決めるようにすれば良い。
【００３８】
また、本実施形態では、ＸＧＡ（１０２４画素×７６８画素）表示に適用した場合について説明したが、他の表示方式、例えばＮＴＳＣ（６４０画素×４８０画素）表示、ＶＧＡ（８００画素×６００画素）表示、ＳＸＧＡ（１２８０画素×１０２４画素）表示、ＵＸＧＡ（１６００画素×１４００画素）表示にも適用できることは言うまでもない。
【００３９】
さらに、上記各実施形態においては、外部ドライバＩＣ１４-1，１４-2，１４-3，……の各出力ピンと信号ライン１２-1，１２-2，１２-3，……とが１対１の対応関係にある液晶表示装置に適用した場合を例に採って説明したが、１：１の対応関係にない液晶表示装置にも適用可能である。すなわち、いわゆる時分割駆動法を用いた液晶表示装置では、外部ドライバＩＣの出力ピンと信号ラインとは１：１の対応関係になく、この種の液晶表示装置にも適用可能である。
【００４０】
ここで、時分割駆動法とは、複数本の信号ラインを１単位（ブロック）とし、この１分割ブロック内の複数本の信号ラインに与える信号を時系列でドライバＩＣから出力する一方、液晶表示パネルには複数本の信号ラインを１単位として時分割スイッチを設け、これら時分割スイッチにてドライバＩＣから出力される時系列の信号を時分割して複数本の信号ラインに順次与える駆動方法である。この時分割駆動法を用いることで、ドライバＩＣの出力ピン数を削減できる。
【００４１】
図６は、時分割駆動法を用いたマトリクス型液晶表示装置における液晶表示部の配線図である。このマトリクス型液晶表示装置は、複数行分のゲートライン４１-1，４１-2，４１-3，……と複数列分の信号ライン４２-1，４２-2，４２-3，……が、液晶の表面にマトリクス状に配線され、その液晶の裏面側にバックライトが配置された構造となっている。そして、ゲートライン４１-1，４１-2，４１-3，……と信号ライン４２-1，４２-2，４２-3，……の交差点が画素となり、液晶表示パネル４０を形成している。この画素は、例えば図２に示す構成となっている。
【００４２】
複数行分のゲートライン４１-1，４１-2，４１-3，……の各一端は、垂直駆動回路４３の対応する行の各出力端にそれぞれ接続されている。垂直駆動回路４３は、上記液晶表示パネルと同一の基板上に薄膜トランジスタによって形成されており、ゲートライン４１-1，４１-2，４１-3，……に順に走査パルスを与えて各画素を行単位で選択することによって垂直走査を行う。
【００４３】
また、信号ライン４２-1，４２-2，４２-3，……に画像データに応じた所定の電圧を印加する複数のドライバＩＣ（図６には、その１段目のドライバＩＣ４４のみを示す）が、上記液晶表示パネル４０の外部回路として設けられている。このドライバＩＣ４４には、例えば８階調以上で５１２色以上の表示を可能にするデジタル画像データが入力される。ドライバＩＣ４４は、例えば図３に示す構成となっている。
【００４４】
そして、ドライバＩＣ４４としては、ドット反転駆動用ＩＣが用いられる。このドライバＩＣ４４は、ドット反転駆動を実現するために、各出力端子の奇数、偶数ごとに電位が反転する信号電圧を出力する。ここに、ドット反転駆動とは、隣接するドット（画素）に印加する電圧の極性を反転させる駆動法であり、画質向上に良好な駆動法とされている。
【００４５】
すなわち、ドット反転駆動により、隣接の画素に印加する電圧を逆極性にすることにより、信号ラインとゲートラインのクロス容量に起因する信号ラインからの飛び込み電位がキャンセルされることから、画素電位が安定して入力されるようになり、液晶表示時のフリッカーが軽減されるため、画質を向上できるのである。
【００４６】
ドライバＩＣ４４はさらに、時分割駆動を実現するために、複数の信号ラインを１単位とし、これら複数の信号ラインに与える信号を時系列で出力する構成となっている。これに対応して、ドライバＩＣ４４の出力ライン４５-1，４５-2，４５-3，……と信号ライン４２-1，４２-2，４２-3，……の間には、ＣＭＯＳ、ＰＭＯＳあるいはＮＭＯＳ構成のアナログスイッチ（以下、時分割スイッチと称す）４６が設けられている。
【００４７】
図７に、Ｒ，Ｇ，Ｂに対応した３時分割駆動の場合における時分割スイッチ４６の接続構成の一例を示す。この３時分割駆動の場合には、ドライバＩＣ４４の各出力端子からは、Ｒ，Ｇ，Ｂの３画素分の信号電圧が順に時系列で出力ライン４５-1，４５-2，４５-3，……を介して出力される。
【００４８】
具体的には、図９のタイミングチャートに示すように、ドライバＩＣ４４の信号出力として、ＯＤＤ端子１から出力ライン４５-1にはＲ１，Ｇ１，Ｂ１の各画素の信号が、ＥＶＥＮ端子１から出力ライン４５-2にはＲ２，Ｇ２，Ｂ２の各画素の信号が、ＯＤＤ端子２から出力ライン４５-3にはＲ３，Ｇ３，Ｂ３の各画素の信号が、……という具合に出力される。
【００４９】
これに対して、出力ライン４５-1と３本の信号ライン４２-1，４２-2，４２-3の間に時分割スイッチ４６-1，４６-2，４６-3が、出力ライン４５-2と３本の信号ライン４２-4，４２-5，４２-6の間に時分割スイッチ４６-4，４６-5，４６-6が、出力ライン４５-3と３本の信号ライン４２-7，４２-8，４２-9の間に時分割スイッチ４６-7，４６-8，４６-9が、……という具合に、３時分割に対応して１本の出力ラインに対して時分割スイッチが３個ずつ設けられている。
【００５０】
ここで、ある１組の時分割スイッチ４６-1，４６-2，４６-3の具体的な構成について、図１０の回路図を用いて説明する。
【００５１】
時分割スイッチ４６-1，４６-2，４６-3は、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタが並列接続されてなるＣＭＯＳアナログスイッチ（トランスミッションスイッチ）からなり、液晶表示パネル４０と同一基板上に薄膜トランジスタによって形成されている。そして、３個の時分割スイッチ４６-1，４６-2，４６-3の各入力端は共通に接続され、その共通接続点は出力ライン４５-1に接続されている。
【００５２】
これにより、ドライバＩＣ４４から時系列で出力される信号電位が、出力ライン４５-1を経由して３個の時分割スイッチ４６-1，４６-2，４６-3の各入力端に与えられる。これら時分割スイッチ４６-1，４６-2，４６-3の各出力端は、３本の信号ライン４１-1，４１-2，４１-3の各一端に接続されている。
【００５３】
また、液晶表示パネル４０と同一基板上において、１個の時分割スイッチにつき２本、計６本の制御ライン４７-1〜４７-6が、ゲートライン４１-1，４１-2，４３-3，……の配線方向に沿って配線されている。そして、時分割スイッチ４６-1の２つの制御入力端（即ち、Ｎｃｈ，ＰｃｈＭＯＳトランジスタの各ゲート）が制御ライン４７-1，４７-2に、時分割スイッチ４６-2の２つの制御入力端が制御ライン４７-3，４７-4に、時分割スイッチ４６-3の２つの制御入力端が制御ライン４７-5，４７-6にそれぞれ接続されている。
【００５４】
なお、ここでは、６本の制御ライン４７-1〜４７-6に対する時分割スイッチ４６-1，４６-2，４６-3の接続関係について説明したが、他の時分割スイッチ４６-4，４６-5，４６-6，……についても全く同じ接続関係となっている。
【００５５】
６本の制御ライン４７-1〜４７-6には、各組の３個の時分割スイッチを選択するための制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３が外部から与えられる。ただし、制御信号ＸＳ１〜ＸＳ３は、制御信号Ｓ１〜Ｓ３の反転信号である。この制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３は、ドライバＩＣ４４から出力される時系列の信号電位に同期して、各組の３個の時分割スイッチを順次オンさせるための信号である。
【００５６】
これら各組の時分割スイッチ４６-1，４６-2，４６-3，４６-4，４６-5，４６-6，４６-7，４６-8，４６-9、……は、垂直駆動回路４３を構成するトランジスタなどと共に、例えば図１１（ａ）に示すボトムゲート構造あるいは同図（ｂ）に示すトップゲート構造の薄膜トランジスタによって液晶表示パネル４０内に形成される。
【００５７】
図１１（ａ）に示すボトムゲート構造の薄膜トランジスタでは、ガラス基板５１の上にゲート電極５２が形成され、その上にゲート絶縁膜５３を介してポリシリコン（Ｐｏｌｙ−Ｓｉ）層５４が形成され、さらにその上に層間絶縁膜５５が形成されている。また、ゲート電極５２の側方のゲート絶縁膜５３上には、Ｎ+ 拡散層からなるソース領域５６およびドレイン領域５７が形成され、これらの領域５６，５７にはソース電極５８およびドレイン電極５９がそれぞれ接続されている。
【００５８】
図１１（ｂ）に示すトップゲート構造の薄膜トランジスタでは、ガラス基板６１の上にポリシリコン層６２が形成され、その上にゲート絶縁膜６３を介してゲート電極６４が形成され、さらにその上に層間絶縁膜６５が形成されている。また、ポリシリコン層６２の側方のガラス基板６１上には、Ｎ+ 拡散層からなるソース領域６６およびドレイン領域６７が形成され、これらの領域６６，６７にはソース電極６８およびドレイン電極６９がそれぞれ接続されている。
【００５９】
これらの時分割スイッチ４６-1，４６-2，４６-3、４６-4，４６-5，４６-6、４６-7，４６-8，４６-9、……は、外部から与えられるゲート選択信号Ｓ１，Ｓ２，Ｓ３（図９のタイミングチャートを参照）に応答して順次オン状態となることにより、ドライバＩＣ４４から出力ライン４５-1，４５-2，４５-3，……に出力される時系列の信号を、１水平走査期間に３時分割して対応する信号ラインに供給する。
【００６０】
上述した３時分割駆動の場合には、時分割数が奇数であることから、図８から明らかなように、１ラインの隣接画素間で極性が反転するドット反転駆動が行われる。なお、図８は、図７に示す３時分割駆動の場合の信号電圧の各画素への書き込み状態を示している。同図において、横方向は走査順、縦方向は時分割スイッチの動作順をそれぞれ示し、またＨは高電圧、Ｌは低電圧の書き込み状態をそれぞれ示している。
【００６１】
また、図６において、ドライバＩＣ４４から信号ライン４２-1，４２-2，４２-3，……に信号電位を入力する場合、時分割スイッチ４６がオフとなった信号ラインはハイインピーダンス状態となり、外来の飛び込み電位等の影響を受けやすくなり、信号ラインの電位が変動しやすい。このため、例えば図１２（Ａ）に示すような４時分割などの場合は、１つの画素がＲ，Ｇ，Ｂ一組ではないので、各色ごとの信号ラインの電位変動が一定せず、縦方向の色むらの原因となる。
【００６２】
これに対し、図１２（Ｂ）に示すように、Ｒ，Ｇ，Ｂの３本の信号ラインを３時分割すれば、外来の飛び込み電位等に起因する各色ごとの信号ラインの電位変動がほぼ均一となるため、多少の電位変動は強調されないようにすることができる。言い換えれば、ＲならばＲ、ＧならばＧ、ＢならばＢで変動するため、ドライバＩＣ４４に供給する色信号データにオフセットを持たせることで、所定の信号電位にすることが可能である。また、許容範囲内のソース電位の変動ならば、色度信号としてのずれは発生しなくなる。
【００６３】
以上の説明から明らかなように、液晶表示装置に時分割駆動を適用することにより、ドライバＩＣ４４の出力ピン数を削減できることになる。具体的には、３時分割駆動の場合には、時分割駆動を用いない場合に比べてドライバＩＣ４４の出力ピン数を１／３に削減できるため、ドライバＩＣのピン配列方向のサイズの縮小化が図れることになる。
【００６４】
このとき、先述した第２実施形態のように、ドライバＩＣ４４の出力ピン数を信号ラインの総本数の約数に設定する場合を考えたとき、第２実施形態の数値に対応させると、信号ラインの総本数３０７２に対する約数は１５３６（＝５１２×３）となる。このピン数の設定により、ドライバＩＣと信号ラインとの接続部分において、画像表示に寄与しない余分な接続領域が生じないようにすることができる。
【００６５】
その結果、今後、ＳＸＧＡ(superＸＧＡ）やＵＸＧＡ(ultraＸＧＡ）などのように、表示画素が増加する傾向にある表示方式に対して、ドット反転駆動によって良質な画質を安定して供給しつつ、液晶表示モジュールとしてコンパクト化が図れるとともに、安価な液晶表示パネルでカラー表示の多色化を実現することが可能となる。
【００６６】
なお、上記実施形態においては、ＸＧＡ表示方式を例に採って説明したが、水平方向の画素数が同じＳＨＸＧＡ(super half ＸＧＡ）およびＨＸＧＡ(half ＸＧＡ）の各表示方式にも同様に適用可能である。
【００６７】
ＳＨＸＧＡ表示方式の規格は、１０２４画素×４８０画素の画像表示規格であり、アスペクト比を３２：１５とする。これは横スクロールすることなく、ＸＧＡ規格信号を表示でき、またＶＧＡ(video graphics array)規格をフル表示できることを特徴としている。一方、ＨＸＧＡ表示方式の規格は、１０２４画素×３８４画素の画像表示規格であり、アスペクト比を８：３とする。これはＸＧＡ規格の携帯用端末規格と考えられている。
【００６８】
これらの表示規格から明らかなように、ＸＧＡ、ＳＨＸＧＡ、ＨＸＧＡの各表示方式は、水平方向の画素数がいずれも１０２４画素であることから、信号ラインの総本数はいずれも３０７２本であり、信号ラインを駆動するドライバＩＣ４４については共通に考えることができる。
【００６９】
ところで、液晶表示装置の分野では近年、装置のコンパクト化、特に液晶表示パネルの狭幅化が積極的に押し進められている。液晶表示パネルの狭幅化を実現するには、液晶表示パネルの額縁部分のサイズ（以下、額縁サイズと略称する）をできるだけ小さくすれば良い。現行の製造技術のもとでは、一例として、４ｍｍ以下の額縁サイズが狙いとなる。
【００７０】
一方、液晶表示パネルの外部回路であるドライバＩＣ４４の実装方式として例えばＴＡＢ(Tape Automated Bonding)方式を用いた場合、ＴＡＢのパッドサイズが現行２ｍｍ程度であることから、額縁サイズ４ｍｍ以下を満足するためには、ＴＡＢと時分割スイッチ４６-1，４６-2，４６-3，４６-4，４６-5，４６-6，４６-7，４６-8，４６-9，……との間の配線および接続に要する領域のサイズを２ｍｍ以下に抑えることが必要となる。
【００７１】
以上のことを踏まえて、ドライバＩＣの出力ピン数を信号ラインの総本数の約数に設定するようにした第２実施形態のもとに、Ｒ，Ｇ，Ｂ３時分割駆動の場合を例に採って、ドライバＩＣの個数の設定についての具体例を各表示方式ごとに以下に説明する。
【００７２】
先ず、ＳＸＧＡ表示方式の液晶表示装置の場合について説明する。ＳＸＧＡ表示方式の規格は、１２８０画素×１０２４画素であり、１画素がＲ，Ｇ，Ｂの３ドットからなることから、信号ラインの総本数（＝水平方向のドット数）は３８４０（＝１２８０×３）本となる。
【００７３】
一方、現行のパターニング技術では、配線幅が４μｍ程度、配線間隔が３．５μｍ程度であることから、１本の配線につき７．５μｍ程度のスペースが必要となる。先述したように、液晶表示パネルの額縁サイズとして４ｍｍ以下を狙った場合、配線および接続に許容されるスペースは２ｍｍ以下であることから、額縁部分に配線可能な最大配線本数として、２６６（≒２ｍｍ／７．５μｍ）本程度という数値が導き出される。
【００７４】
ただし、ドライバＩＣの出力ピンのピッチに対して信号ラインの配線ピッチの方が広いことから、ドライバＩＣの出力ピンと時分割スイッチとの間を電気的に接続するフレキシブルケーブルは、液晶表示パネルの額縁部分で左右に半分ずつ分けられることになることから、ドライバＩＣの出力ピン数としては最大、最大配線可能本数（２６６本）の２倍、即ち５３２本程度となる。
【００７５】
以上のことから明らかなように、ＳＸＧＡ表示方式の場合は、５３２本以下でかつ信号ライン数（３８４０ライン）の約数であることが条件となることから、ドライバＩＣの出力ピン数として例えば３２０本が設定される。そして、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（３８４０ライン）の３分の１で良いことから、本例では、ドライバＩＣの個数として、４（＝１２８０／３２０）個が設定される。
【００７６】
すなわち、ＳＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採った場合には、図１３に示すように、各々３２０本の出力ピンを持つ４個のドライバＩＣ４４-1〜４４-4が、液晶表示パネル４０とは別体の外部基板（図示せず）上に一定の間隔をもって配置され、フレキシブルケーブル１５を介して液晶表示パネル４０の額縁の接続部分１６にて時分割スイッチ（図示せず）と接続されることになる。
【００７７】
このように、ＳＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採ることにより、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、ドライバＩＣの個数が４個で済むため、３時分割駆動を採らず、例えば３８４ピンの汎用ドライバＩＣを用いると、１０（＝３８４０／３８４）個のドライバＩＣを必要としていた場合に比べて、スタンバイ電力は５分の２以下となる。
【００７８】
また、ドライバＩＣのコスト低減にもつながる。しかも、今後、集積回路技術の進歩に伴い、これ以上のドライバＩＣのピン数が期待され、それに伴って３個以下のドライバＩＣの個数の設定も可能となるため、消費電力と製品コストのより低減を期待できることになる。
【００７９】
ところで、ＳＸＧＡ表示方式の水平走査時間は、規格上、２１．５３７μｓ、１５．６３μｓ、１２．５０４μｓおよび１０．９７１μｓと決められている。この規格のもとで、図１０および図１３の構成を実現するためには、例えば一番短い水平走査時間である１０．９７１μｓに合わせる必要がある。
【００８０】
ここで、３時分割を行う訳であるから、１０．９７１μｓの３分割以下の時間で選択する必要がある。つまり、サンプリング時間が３．６５７μｓ以下であることが必要となる。同様に、水平走査時間が２１．５３７μｓならば７．１７９μｓ、１５．６３μｓならば５．２１μｓ、１２．５０４μｓならば４．１６８μｓ以下のサンプリング時間となる。
【００８１】
また、図１４のタイミングチャートにおいて、ドライバＩＣ４４から信号ラインに対して出力される出力波形の立ち上がり、立ち下がり時間（スルーレート）については、上記サンプリング時間内に終了する必要があるため、選択期間よりも小さくする必要がある。なお、ドライバＩＣ４４の立ち上がり、立ち下がりの定義は、電位が０％⇔９９．７５％まで変位する時間である。一例として、信号ラインの信号振幅が９Ｖである場合、０．００２２５Ｖの誤差となる。
【００８２】
また、Ｒの時分割スイッチが選択された後、２つ目の時分割スイッチが選択されるまでの期間にブランキング期間を設ける必要がある。これは、電位が確定した非選択信号ラインの信号電位が変動するためである。時分割スイッチに接続された選択信号ラインは大型化していくと、どうしても寄生容量や配線抵抗が存在すようになり、これに起因して選択ライン時間に遅延が発生する。すると、隣接する時分割スイッチが同時にオン／オフすることになるため、非選択の信号ラインの信号電位は確定できなくなる。
【００８３】
これを示したのが、図１５の波形図である。図１５において、（Ａ）は入力端子での時分割スイッチで選択する期間を、（Ｂ）は液晶基板内での時分割スイッチで選択する期間を、（Ｃ）は時分割スイッチ後の信号出力をそれぞれ示している。また、実線がブランキング期間を設けた場合を、点線がブランキング期間を設けない場合をそれぞれ表している。
【００８４】
図１５（Ｃ）から明らかなように、ブランキング期間を設けない場合（点線）は、電位が確定した非選択信号ラインの信号電位が一点鎖線で示す如く変動することから、ＳＸＧＡ表示方式の液晶表示装置を作製する際には、図１４のタイミングチャートに示すように、（水平方向の走査時間−選択時間×３）／３の時間以下のブランキング期間（ａ），（ｂ），（ｃ）を設定することが必要である。また、ブランキング期間（ｃ）では、図１４のタイミングに示すように、各段のゲートラインを選択するゲート選択パルスが切り替わらなければならない。
【００８５】
このゲート選択パルスについても遅延時間が発生し、このため隣接するゲートラインが同時にオン／オフすることになり、画素電位の変動を引き起こすことになる。これを防止するために、ゲート選択パルスの切り替え期間にもブランキング期間が必要となる。したがって、ブランキング期間（ｃ）として、（水平方向の走査時間−選択時間×３）／３で不十分であれば、それ以上の時間を必要とすることになる。現有する選択スイッチの駆動回路では、短いブランキング期間は４０ｎｓは必要であり、これが最小値となる。
【００８６】
また、図１６に示す液晶画素の回路構成において、ゲートライン４１-1，４２-2，４１-3，……と信号ライン（ソースライン）４２-1，４２-2，４３-3，４３-4，……との間に寄生する容量Ｃｇｓや、画素の対向電極にコモン電圧ＶＣＯＭを供給するＣｓライン４８-1，４８-2，４８-3，……と信号ライン４２-1，４２-2，４３-3，４３-4，……との間に寄生する容量Ｃｃｓに起因する信号ライン４２-1，４２-2，４３-3，４３-4，……からの飛び込み電位により、図１７の波形図に示すように、ゲートライン４１-1，４２-2，４１-3，……のゆれやＣｓライン４８-1，４８-2，４８-3，……の周期的な変動が誘起される。その結果、横方向のクロストークが発生する。
【００８７】
特にこのＣｓライン４８-1，４８-2，４８-3，……のゆれの変動電位が、図１９に示すΔｓ１、Δｓ２、Δｓ３となる。ここに、Δｓ１、Δｓ２、Δｓ３は、クロストーク発生領域と非発生領域との電位差である。この電位差Δｓ１、Δｓ２、Δｓ３は、７０ｍＶ以下であれば、画像として判断されないことがわかっている。つまり、現状、これを満たせば、横方向のクロストークとしては判断されない訳である。
【００８８】
このゲートライン‐信号ライン間容量Ｃｇｓ、Ｃｓライン‐信号ライン間容量Ｃｃｓに起因するゲートライン４１-1，４２-2，４１-3，……のゆれやＣｓライン４８-1，４８-2，４８-3，……の周期的な変動を防ぐために、大型液晶表示装置では、先述したように、隣接する画素間の極性を対向電極を基準に反転させるドット反転駆動方式を採用している。このドット反転駆動方式の場合には、立ち上がり時間、立ち下がり時間が、信号ライン４２-1，４２-2，４２-3，……が１対１でドライバＩＣ４４の出力ピンに接続されている従来の液晶表示装置に比べて無視できない時間となる。
【００８９】
時分割数が３の場合には、Ｃｓライン４８-1，４８-2，４８-3，……を安定させる時間は従来の３分の１となり、条件は厳しくなる。この対策として、特に、Ｃｓライン４８-1，４８-2，４８-3，……のゆれに起因する横方向のクロストークをなくす必要がある。そのためには、図１８の波形図に示すように、ドライバＩＣ４４の立ち上がり波形と立ち下がり波形を時間軸に対して対称にする、即ち立ち上がり時間と立ち下がり時間を等しくする必要がある。
【００９０】
このように、ドット反転駆動においては、ドライバＩＣ４４の立ち上がり波形と立ち下がり波形を時間軸に対して対称にすることにより、逆極性の信号によって変動電位分をキャンセルできることになるため、ゲートライン４１-1，４１-2，４１-3，……およびＣｓライン４８-1，４８-2，４８-3，……の変動がほとんどなくなる。この変動分が小さければ小さいだけ、Ｃｓライン４８-1，４８-2，４８-3，……の電位が安定する時間は短くなる。
【００９１】
図２０に、一例として、１７インチＳＸＧＡ表示方式の場合のシミュレーション結果を示す。このシミュレーション結果から考えると、３τｒｉｓｅ（立ち上がり）、３τｆａｌｌ（立ち下がり）の時間差は、５００ｎｓ以下であることが望ましいことがわかる。これにより、下記の条件を満たすことが必要となる。
｜３τｒｉｓｅ−３τｆａｌｌ｜≦５００ｎｓ
もしくは、
｜２τｒｉｓｅ−２τｆａｌｌ｜≦５００ｎｓ
ここに、τは０．５μｓ一定であり、３τは０％から９０％推移を、２τは０％から８６％推移をそれぞれ表している。
【００９２】
ここで、立ち上がり波形と立ち下がり波形が対称性をあらわすものとして、０％⇔６３％の変位時間、０％⇔８６％の変位時間、０％⇔９５％の変位時間、０％⇔９８％の変位時間、０％⇔９９．３％の変位時間、０％⇔９９．８％の変位時間が同じであることが条件となる。図２１に、ＳＸＧＡ表示方式の液晶表示装置を作製する場合における期間の数値の一例を示す。
【００９３】
次に、ＵＸＧＡ表示方式の液晶表示装置の場合について説明する。ＵＸＧＡ表示方式の規格は、１６００画素×１２００画素であり、１画素がＲ，Ｇ，Ｂの３ドットからなることから、信号ラインの総本数は４８００（＝１６００×３）本となる。
【００９４】
ここで、先述したＳＸＧＡ表示方式の場合と同様の条件のもとに、ドライバＩＣの出力ピン数として例えば３２０本を設定したとすると、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（４８００ライン）の３分の１で良いことから、本例では、ドライバＩＣの個数として、５（＝１６００／３２０）個が設定される。
【００９５】
すなわち、ＵＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採った場合には、図２２に示すように、各々３２０本の出力ピンを持つ５個のドライバＩＣ４４-1〜４４-5が、液晶表示パネル４０とは別体の外部基板（図示せず）上に一定の間隔をもって配置され、フレキシブルケーブル１５を介して液晶表示パネル４０の額縁の接続部分１６にて時分割スイッチ（図示せず）と接続されることになる。
【００９６】
このように、ＵＸＧＡ表示方式の液晶表示装置において、３時分割駆動を採ることにより、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、ドライバＩＣの個数が５個で済むため、３時分割駆動を採らず、例えば３８４ピンの汎用ドライバＩＣを用いると、１３（＝４８００／３８４＝１２余り９２）個のドライバＩＣ（内、１個は９２ピンのみ使用）を必要としていた場合に比べて、スタンバイ電力は１３分の５以下となる。
【００９７】
また、ドライバＩＣのコスト低減にもつながる。しかも、今後、集積回路技術の進歩に伴い、これ以上のドライバＩＣのピン数が期待され、それに伴って４個以下のドライバＩＣの個数の設定も可能となるため、消費電力と製品コストのより低減が期待できることになる。
【００９８】
ところで、ＵＸＧＡ表示方式の水平走査時間は、規格上、１６μｓ、１３．３３３μｓ、１２．３０８μｓ、１１．４２９μｓ、１０．６６７μｓ、１０μｓおよび９．４１２μｓと決められている。この規格のもとで、図１０および図２２の構成を実現するためには、例えば一番短い水平走査時間である９．４１２μｓに合わせる必要がある。ここで、３時分割を行う訳であるから、９．４１２μｓの３分割以下の時間で選択する必要がある。つまり、サンプリング時間が３．１３７μｓ以下であることが必要となる。
【００９９】
同様に、水平走査時間が１６μｓならば５．３３３μｓ、１３．３３３μｓならば４．４４４μｓ、１２．３０８μｓならば４．１０３μｓ、１１．４２９μｓならば３．８１０μｓ、１０μｓならば３．３３３μｓ以下のサンプリング時間となる。
【０１００】
なお、ドライバＩＣ４４の出力波形の立ち上がり、立ち下がり時間（スルーレート）、ブランキング期間の設定およびドライバＩＣ４４の出力の立ち上がり波形と立ち下がり波形との対称性については、先述したＳＸＧＡ表示方式の場合と同様のことが言える。図２３に、ＵＸＧＡ表示方式の液晶表示装置を作製する場合における期間の数値の一例を示す。
【０１０１】
以上、ＳＸＧＡ、ＵＸＧＡの各表示方式の液晶表示装置の場合について述べてたが、続いて、ＶＧＡ、ＨＶＧＡ(half ＶＧＡ）、ＱＶＧＡ(quarterＶＧＡ）の各表示方式の液晶表示装置の場合について述べる。
【０１０２】
先ず、ＶＧＡ表示方式の液晶表示装置の場合について説明する。ＶＧＡ表示方式の規格は、６４０画素×４８０画素であり、１画素がＲ，Ｇ，Ｂの３ドットからなることから、信号ラインの総本数は１９２０（＝６４０×３）本となる。
【０１０３】
ここで、先述したＳＸＧＡ、ＵＸＧＡの各表示方式の場合と同様の条件のもとに、ドライバＩＣの出力ピン数として例えば３２０本を設定したとすると、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（４８００ライン）の３分の１で良いことから、本例では、ドライバＩＣの個数として、２（＝６４０／３２０）個が設定される。
【０１０４】
すなわち、ＶＧＡ表示方式の液晶表示装置において、３時分割駆動を採った場合には、図２４に示すように、各々３２０本の出力ピンを持つ２個のドライバＩＣ４４-1，４４-2が、液晶表示パネル４０とは別体の外部基板（図示せず）上に一定の間隔をもって配置され、フレキシブルケーブル１５を介して液晶表示パネル４０の額縁の接続部分１６にて時分割スイッチ（図示せず）と接続されることになる。
【０１０５】
このように、ＶＧＡ表示方式の液晶表示装置において、３時分割駆動を採ることにより、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、ドライバＩＣの個数が２個で済むため、３時分割駆動を採らず、例えば３８４ピンの汎用ドライバＩＣを用いると、６（＝１９２０／３８４＝５余り１０）個のドライバＩＣ（内、１個は１０ピンのみ使用）を必要としていた場合に比べて、スタンバイ電力は３分の１以下となる。
【０１０６】
また、ドライバＩＣのコスト低減にもつながる。しかも、今後、集積回路技術の進歩に伴い、これ以上のドライバＩＣのピン数が期待され、それに伴ってドライバＩＣの１個の設定も可能となるため、消費電力と製品コストのより低減が期待できることになる。
【０１０７】
なお、ＨＶＧＡ表示方式の規格は、６４０画素×２４０画素であり、水平方向の画素数についてはＶＧＡ表示方式と同じであることから、信号ラインの総本数についても同じ１９２０本である。したがって、ドライバＩＣの出力ピン数として例えば３２０本を設定した場合、設定されるドライバＩＣの個数も同じ２個となる。
【０１０８】
一方、ＱＶＧＡ表示方式の規格は、３２０画素×２４０画素であることから、信号ラインの総本数は９６０本となる。ここで、ドライバＩＣの出力ピン数として例えば３２０本を設定したとすると、３時分割駆動の場合は、ドライバＩＣの総出力ピン数としては、信号ライン数（９６０ライン）の３分の１で良いことから、ＱＶＧＡ表示方式では、図２５に示すように、ドライバＩＣの個数として、１（＝３２０／３２０）個が設定される。
【０１０９】
ところで、例えば、標準的なＶＧＡ規格ＩＢＭ ＶＧＡ（ｍｏｄｅ−４）表示方式では、その水平走査時間は３１．７７８μｓである。ここで、３時分割を行う訳であるから、３１．７７８μｓの３分割以下の時間で選択する必要がある。つまり、サンプリング時間が１０．５９μｓ以下であることが必要となる。ＱＶＧＡ表示方式では、例えば水平走査時間を６３μｓとすると、３時分割でサンプリング時間が１０．５９μｓ以下であることが必要となる。
【０１１０】
なお、ドライバＩＣ４４の出力波形の立ち上がり、立ち下がり時間（スルーレート）、ブランキング期間の設定およびドライバＩＣ４４の出力の立ち上がり波形と立ち下がり波形との対称性については、先述したＳＸＧＡ表示方式の場合と同様のことが言える。図２６に、ＶＧＡ，ＱＶＧＡの各表示方式の液晶表示装置を作製する場合における期間の数値の一例を示す。
【０１１１】
上述したように、例えば３時分割駆動において、液晶表示パネル４０の額縁サイズが規定されるとき、その規定された額縁サイズのもとに、その額縁部分の配線領域に配線可能な配線数によってドライバＩＣ４４の出力ピン数ｎを決定するとともに、表示方式によって決まる信号ラインの総本数をＮとするとき、ドライバＩＣ４４の個数をＮ／ｎ個に設定するようにしたことにより、時分割駆動を採らない場合に比べてドライバＩＣの個数を大幅に削減でき、スタンバイ電力を大幅に軽減できるため、液晶表示装置全体の低消費電力化が可能となる。
【０１１２】
ところで、表示方式に限らず、図１４のタイミングチャートにおけるブランキング期間（ａ），（ｂ），（ｃ）では、時分割スイッチ（アナログスイッチ）がオフ状態にあり、信号ラインの電位が確定状態にある。このため、外部ＩＣであるドライバＩＣからの出力に影響されない。したがって、このブランキング期間（ａ），（ｂ），（ｃ）にドライバＩＣの出力回路を駆動させることは、消費電力の無駄である。
【０１１３】
図３には、ドライバＩＣの内部構成の一例を示したが、実際には、図２７に示すように、Ｄ／Ａコンバータ３５の後段に出力回路３６が配されているのが一般的である。そこで、ここでは、ブランキング期間（ａ），（ｂ），（ｃ）に出力回路３６を停止させ、消費電力の低減を図ることとする。この出力回路３６は、図２８に示すように、例えば、オペアンプと出力バッファからなるボルテージフォロワの回路構成となっている。
【０１１４】
このボルテージフォロワ回路構成の出力回路３６において、例えば、ブランキング期間（ａ），（ｂ），（ｃ）にボルテージフォロワの電源をオフにすると、オペアンプ部に電流が流れなくなり、出力は高インピーダンス状態となる。このように、ブランキング期間（ａ），（ｂ），（ｃ）に出力回路３６を停止させることで、消費電力を低減できることになる。
【０１１５】
次に、信号ラインを駆動するドライバＩＣへのデータの書き込みについて説明する。通常、液晶表示パネル４０には、図２９に示すように、例えば３個のドライバＩＣ４４-1，４４-2，４４-3を経由して各々１ライン分相当の記憶容量を持つ２個のメモリ回路（１）７１，（２）７２が接続されている。
【０１１６】
そして、最初は、メモリ回路７１に１ライン分のデータを記憶し、しかる後スイッチ７３を切り替えて次の１ラインの期間中にメモリ回路７２にデータを記憶しながら、スイッチ７３に連動するスイッチ７５でＲのみを選択してメモリ回路７１からＲデータをスイッチ７４-1を介して１ライン分読み出してドライバＩＣ４４-1，４４-2，４４-3に書き込み、次にＧのみを選択して同様にＧデータを１ライン分書き込み、最後にＢのみを選択して同様にＢデータを１ライン分書き込む。
【０１１７】
次の１ライン期間にはメモリ回路７１とメモリ回路７２とを入れ替えて同様の手順を繰り返すことによって画像を構成していく。一般的に、一番端のドライバＩＣに１ドットずつ水平ドット数分のデータを転送していくと数珠状にデータが送られて１ライン分のデータが複数のドライバＩＣにセットされ、その時点で液晶表示パネル４０に一斉に１ライン分のデータを書き込むことで各色１ラインずつ画像を形成していく。この作業を垂直画素数×３回分繰り返すことで１枚の画像が構成される。
【０１１８】
ところが、昨今の液晶表示装置の高画素化に伴って水平方向の画素数も増え、また同時に、映像データの転送レートも早くなり、液晶表示パネルへの書き込み時間も短くなってきている。一例として、ＳＸＧＡ表示方式の液晶表示装置を考えた場合、映像データが２００ＭＨｚ前後のデータ転送レートであり、この速度でデータが書き込めるドライバＩＣは現時点では存在しない。
【０１１９】
そこで、本実施形態においては、複数のドライバＩＣに同時に別々のデータを書き込む手法を採ることで、既存のドライバＩＣでも使用できるようにする。これを実現するための具体的な構成の一例を図３０に示す。本例では、話を分かり易くするため、水平３０画素（Ｒ，Ｇ，Ｂ合計９０ドット）、ドライバＩＣ内のシフトレジスタ３１（図２７参照）の段数を各々１０段と仮定して説明する。
【０１２０】
図３０に示すように、各々１ライン分相当の記憶容量を持つメモリ回路（１）７１とメモリ回路（２）７２が設けられ、これらを切り替えるスイッチ７３を経由して映像データがメモリ回路７１又はメモリ回路７２に供給される。メモリ回路７１，７２の出力側には、３端子ごとに１個ずつＲ，Ｇ，Ｂの各色を切り替えるスイッチ７４-1〜７４-6が設けられ、さらにその後段に再度メモリ回路７１とメモリ回路７２とを切り替えるスイッチ７５-1〜７５-3が設けられている。そして、スイッチ７５-1〜７５-3の各選択出力がドライバＩＣ４４-1〜４４-3に与えられるようになっている。
【０１２１】
また、メモリ回路７１，７２には、ドライバＩＣの数と同じ数のＲ，Ｇ，Ｂの出力があり、これらは各々１〜１０ドット、１１〜２０ドット、２１〜３０ドットのデータを順に出力するように構成されている。一方、メモリ回路７１，７２の前段および後段に配されているスイッチ５３とスイッチ７５-1〜７５-3は互いに連動しており、片方がメモリ回路７１を選択すると、もう一方はメモリ回路７２を選択するようになっている。
【０１２２】
上記の構成において、外部から入力される映像データは、最初はスイッチ７３がメモリ回路７１側に切り替わっていることにより、このスイッチ７３を介してメモリ回路７１に１ライン分蓄えられる。その後、スイッチ７３がメモリ回路７２側に切り替わることにより、次の１ライン分の映像データはメモリ回路７２に蓄えられる。
【０１２３】
そのとき、メモリ回路７１はドライバＩＣ４４-1に対して１〜１０ドット目のデータを出力し、ドライバＩＣ４４-2に対しては１１〜２０ドット目のデータを出力し、又ドライバＩＣＩＣ４４-3に対しては２１〜３０ドット目のデータを出力する。そして、次の１ラインではメモリ回路７１とメモリ回路７２とを入れ替えて、上記と同様の動作を行ってこれを繰り返すことにより、１枚の画像が構成される。
【０１２４】
このように、最初はメモリ回路７１に１ライン分のデータを記憶し、次の１ライン期間中にメモリ回路７２にデータを記憶しながら、スイッチ７４-1〜７４-3でＲのみを選択してメモリ回路７１からＲデータを１つのドライバＩＣ分だけ読み出して当該ドライバＩＣに書き込み、同時に別のドライバＩＣにも該当するデータを読み出して当該ドライバＩＣに書き込み、ＧおよびＢについても同様の方法にて書き込みを行うことにより、ドライバＩＣの各々に同時に別々のデータを書き込むことができる。
【０１２５】
これにより、各ドライバＩＣにデータを書き込む速度を、ドライバＩＣの数をｎとすると、ｎ分の１に減速することができるので、例えば映像データの転送レートが２００ＭＨｚ、ドライバＩＣの数ｎが３個であれば、約６７ＭＨｚの動作速度を持つドライバＩＣで処理できることになり、既存のドライバＩＣでも十分に対応できることになる。また、１ライン分全てのデータを各ドライバＩＣに書き込む時間をｎ分の１に短縮することができるので、その分だけ液晶表示パネルへの書き込み時間を延ばすこともできる。
【０１２６】
ところで、従来の液晶表示装置では、Ｒ，Ｇ，Ｂの各々の電圧透過率特性は一致していなかった。その理由は、色ごとに波長が違うため、その波長に依存して液晶分子内での屈折率に差異が生じ、結果的に電圧、透過率特性がＢに対してＲが負の電圧側にずれているからである。
【０１２７】
図３１（Ａ）に、ＴＮ(twist nematic) 液晶を使用した場合の液晶の透過率と液晶に印加する電圧の特性カーブ（Ｖ−Ｔカーブ）を示す。この特性図から明らかなように、通常、Ｒ（透過波長が６００ｎｍ〜６６０ｎｍ）、Ｇ（透過波長が３７０ｎｍ〜４６０ｎｍ）、Ｇ（透過波長が５３０ｎｍ〜５５０ｎｍ）で、Ｖ−Ｔカーブがシフトしている。
【０１２８】
これは波長に依存して液晶分子の屈折率に差異があるためである。波長の長いＲの方が屈折率が小さいため、液晶に電圧を印加したとき、いち早く液晶による光の９０度回転が損なわれる。Ｂは屈折率が大きいため、光の９０度回転が最後まで維持される。このため、Ｖ−Ｔカーブにおいて、同じ電圧を印加しても透過率に差異が発生する。
【０１２９】
液晶基板内の水平方向に時分割スイッチ（アナログスイッチ）を配置した構成の本発明に係る液晶表示装置において、選択スイッチ以外の信号ラインはフローティング状態となっており、この状態では、隣接する信号ライン間での信号電位の飛び込みの影響を受ける。つまり、画素の信号ライン間にはライン間の容量が存在し、時分割スイッチの周辺の等価回路を示す図３２において、例えばスイッチＳ１が選択（ａ）された後にスイッチＳ２が選択（ｂ）されると、スイッチＳ２の“Ｈ”レベルの信号がスイッチＳ１に飛び込み、保持されている電圧が飛び込み容量分だけ増加する。
【０１３０】
これは、信号ライン間の容量をＣsig1とし、一つの信号ラインの容量をＣsig2とすると、飛び込みによる電圧ΔＶは、
ΔＶ＝Ｖsig ×Ｃsig1／（Ｃsig1＋Ｃsig2）…(1)
となる。ここで、Ｖsig は、選択された信号ラインに入力される信号電圧の振幅電圧である。この値を、ちょうど、液晶のＶ−Ｔカーブでの中間調の同じ透過率の状態での印加電圧のシフト量を補完するように定めれば良い。
【０１３１】
ＲとＢの電圧のシフト量は０．３Ｖであり、これを飛び込みによる電圧ΔＶに当てはめる。ちなみに、１ＨＶＣＯＭ（コモン）反転駆動法では、１Ｈ時間は同一極性の電圧が信号ラインに印加されるため、先に選択されたスイッチＳ１については、次のスイッチＳ２が選択された場合に、保持された信号ラインの電位は増加する。
【０１３２】
また、スイッチＳ３が次に選択（ｃ）される。これは、スイッチＳ１に隣接するスイッチＳ３′から飛び込み電位が入力されることを意味する。最終的には、スイッチＳ１に関しては２回、スイッチＳ２に関しては１回、信号ライン間の飛び込みの影響を受けることになる。
【０１３３】
ここでは、この現象に着目して、液晶の色に依存してＶ−Ｔカーブの電圧シフトを補完する方法について述べる。ちなみに、１Ｈ反転駆動法に関しては、図３３のタイミングチャートから明らかなように、１番目に選択される信号ラインをＢ、２番目に選択される信号ラインをＧ、３番目に選択される信号ラインをＲとする配置として、先に述べたＶ−Ｔカーブの補完を行っている。
【０１３４】
一方、ドット反転駆動を行う場合、隣接する信号ライン間には常に逆の極性が印加されるため、信号電位（振幅電位）としては、小さくなる方向で飛び込み電圧が発生する。つまり、図３４に示すように、スイッチＳ１が“Ｈ”レベルで書き込まれ（ａ）、その後スイッチＳ２が“Ｌ”レベルで書き込まれると（ｂ）、非選択状態のスイッチＳ１に対して“Ｌ”レベルの電位が飛び込む。その後、スイッチＳ３に“Ｈ”レベルが書き込まれるが（ｃ）、スイッチＳ３に隣接するスイッチＳ１′に対しては、同様に“Ｈ”レベルの飛び込みが発生する。
【０１３５】
しかし、スイッチＳ１に隣接するスイッチＳ３′はドット反転駆動であるため“Ｌ”レベルとなる。これがスイッチＳ１に飛び込み、さらに電圧が減少する。結局、一番最初に選択されたスイッチＳ１に対しては、信号電圧を減少させる電圧が２回発生し、スイッチＳ２に対しては、信号電圧を減少させる電圧が１回発生する。
【０１３６】
これを、液晶のＲ，Ｇ，ＢのＶ−Ｔカーブにおける電圧シフトを補完させるようにするためには、図３５のタイミングチャートから明らかなように、一番最初に選択される信号ラインをＲとし、２番目をＧ、３番目をＢとすることが好ましいことがわかる。
【０１３７】
以上の方法を採ることにより、図３１（Ｂ）に示すように、中間調での電圧−透過率の特性カーブは補完され、画像信号に忠実な表示が可能となる。図３６には、本発明に係る画素配列と時分割スイッチの走査方向の関係を示す。同図において、（Ａ）は１Ｈ反転駆動法の場合を、（Ｂ）はドット反転駆動法の場合をそれぞれ示している。
【０１３８】
なお、上述した方法は、信号ライン間に存在する容量を積極的に、液晶の電圧−透過率特性の補完に使用しているため、複雑な回路構成を必要とせず、色配列だけを所定の順番にすることにより達成できる点で、その効果は極めて大きいと言える。
【０１３９】
ただし、信号ライン間の容量Ｃsig1と信号ライン自体の容量Ｃsig2は、先に示した（１）式に対して、ΔＶ＝Ｖsig ×Ｃsig1／（Ｃsig1＋Ｃsig2）≦（液晶内での電圧−透過率特性のＲとＧの電圧差）の条件を満たすことが必要となる。例えば、液晶内での電圧−透過率特性のＲとＧの電圧差が０．１５Ｖ、選択された信号ラインに入力される信号電圧の振幅電圧Ｖsig が９Ｖである場合、これを補正するには、Ｃsig1／（Ｃsig1＋Ｃsig2）が０．０１７となるように設計すれば良い。
【０１４０】
このように、各表示方式の液晶表示装置において、ドライバＩＣ４４からは、Ｒ，Ｇ，Ｂの電圧−透過率（Ｖ−Ｔ）特性のカーブを補正するような信号電位を発生するようにしたことにより、中間調付近でのＲ，Ｇ，Ｂの透過率が一致するため、画像信号に対してより忠実な色表現が可能となる。また、複雑な回路構成を必要としないため、製造歩留りを低下させることなく、色精度を向上させることができる。
【０１４１】
【発明の効果】
以上説明したように、本発明による表示装置においては、複数のドライバ回路のそれぞれの出力端子数を、複数列分の信号ラインの総本数の約数に設定するようにしたことにより、信号ラインには端数が生じず、ドライバ回路の出力端子を余らせることなく信号ラインの各々と接続することができるため、液晶表示パネルには画像表示に寄与しない余分な接続領域が生じず、よって液晶表示パネルの水平方向の狭幅化が可能になる。加えて、時分割スイッチの選択期間の間に生じるブランキング期間に、ドライバ回路の出力回路の動作を停止させることで、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るマトリクス型液晶表示装置における液晶表示部の配線図である。
【図２】画素の回路構成図である。
【図３】ドライバＩＣの内部構成の一例を示すブロック図である。
【図４】本発明の第１実施形態を示す概略構成図である。
【図５】本発明の第２実施形態を示す概略構成図である。
【図６】時分割駆動を用いたマトリクス型液晶表示装置における液晶表示部の配線図である。
【図７】３時分割駆動の場合の時分割スイッチの接続構成図である。
【図８】３時分割駆動の場合の信号電圧の各画素への書込み状態を示す図である。
【図９】３時分割駆動の場合の各信号のタイミングチャートである。
【図１０】ある１組の時分割スイッチの具体的な構成を示す回路図である。
【図１１】薄膜トランジスタの一例を示す断面構造図であり、（ａ）はボトムゲート構造の場合を、（ｂ）はトップゲート構造の場合をそれそれ示している。
【図１２】４時分割の場合（Ａ）と３時分割の場合（Ｂ）との比較図である。
【図１３】ＳＸＧＡ表示方式の液晶表示装置の一例の構成図である。
【図１４】ＳＸＧＡ表示方式の動作説明のためのタイミングチャートである。
【図１５】ブランキング期間を設けた場合（実線）と設けない場合（点線）の違いを説明するための波形図である。
【図１６】液晶画素の回路構成を示す回路図である。
【図１７】ドライバＩＣの立ち上がり波形と立ち下がり波形が時間軸に対して非対称の場合の波形図である。
【図１８】ドライバＩＣの立ち上がり波形と立ち下がり波形が時間軸に対して対称の場合の波形図である。
【図１９】Ｃｓラインの電位のゆれの説明図である。
【図２０】１７インチＳＸＧＡ表示方式の場合のτｒｉｓｅ，τｆａｌｌの時間差とＣｓラインのゆれのシミュレーション結果を示す図である。
【図２１】ＳＸＧＡ表示方式の場合の期間の数値の一例を示す図である。
【図２２】ＵＸＧＡ表示方式の液晶表示装置の一例の構成図である。
【図２３】ＵＸＧＡ表示方式の場合の期間の数値の一例を示す図である。
【図２４】ＶＧＡ表示方式の液晶表示装置の一例の構成図である。
【図２５】ＱＶＧＡ表示方式の液晶表示装置の一例の構成図である。
【図２６】ＶＧＡ，ＱＶＧＡの各表示方式の場合の期間の数値の一例を示す図である。
【図２７】ドライバＩＣの内部構成の他の例を示すブロック図である。
【図２８】ドライバＩＣ内の出力回路の構成の一例を示すブロック図である。
【図２９】メモリ回路周辺の構成の従来例を示すブロック図である。
【図３０】メモリ回路周辺の構成の改良例を示すブロック図である。
【図３１】ＴＮ液晶を使用した場合の液晶のＶ−Ｔカーブの特性図である。
【図３２】時分割スイッチの周辺の構成の一例を示す等価回路図である。
【図３３】図３０の等価回路の動作を説明するためのタイミングチャートである。
【図３４】時分割スイッチの周辺の構成の他の例を示す等価回路図である。
【図３５】図３２の等価回路の動作を説明するためのタイミングチャートである。
【図３６】画素配列と時分割スイッチの走査方向の関係を示す図であり、（Ａ）は１Ｈ反転駆動法の場合を、（Ｂ）はドット反転駆動法の場合をそれぞれ示している。
【図３７】従来例を示す概略構成図である。
【符号の説明】
１０，４０…液晶表示パネル、１１-1〜１１-3，４１-1〜４１-3…ゲートライン、１２-1〜１２-6，４２-1〜４２-6…信号ライン、１３，４３…垂直駆動回路、１４-1〜１４-3，４４-1〜４４-5…ドライバＩＣ、２０…画素、２１…薄膜トランジスタ、２２…付加容量、２３…液晶容量、３１…水平転送レジスタ、３２…サンプリングスイッチ群、３３…レベルシフタ、３４…データラッチ群、３５…Ｄ／Ａコンバータ（デジタルアナログ変換回路）、３６…出力回路、７１，７２…メモリ回路
Claims (11)
- 複数行分のゲートラインと複数列分の信号ラインとの交差部に対応して複数個の画素がマトリクス状に２次元配置されてなる表示部と、
前記複数列分の信号ラインの総本数の約数に設定された数の出力端子をそれぞれが有し、前記表示部の各画素に前記複数列分の信号ラインを介して信号電位を与える複数のドライバ回路と、
前記複数のドライバ回路の各々から出力される信号電位を時分割にて前記複数列分の信号ラインに与える時分割スイッチとを備え、
前記複数のドライバ回路は、前記時分割スイッチの選択期間の間に生じるブランキング期間においてその出力回路の動作を停止する機能を持つ
表示装置。 - 前記複数のドライバ回路のそれぞれの出力端子数が２のべき乗である
請求項１記載の表示装置。 - 前記複数のドライバ回路は、前記表示部が形成される透明絶縁基板の外部に配されたドライバＩＣである
請求項１記載の表示装置。 - 前記複数のドライバ回路に書き込むためのデータを一時的に記憶する記憶回路と、
前記複数のドライバ回路に対して同時に別々のデータを前記記憶回路から書き込むべく制御する制御回路とを有する
請求項１記載の表示装置。 - 前記表示部に隣接する額縁部分のサイズが規定されるとき、その規定された額縁サイズのもとに、その額縁部分の配線領域に配線可能な配線数によって前記複数のドライバ回路のそれぞれの出力端子数ｎが決定される
請求項１記載の表示装置。 - 前記複数のドライバ回路の信号出力波形は、立ち上がり、立ち下がり共に時間軸に対して対称である
請求項１記載の表示装置。 - 前記時分割スイッチの時分割数が３である
請求項１記載の表示装置。 - 前記時分割スイッチで選択する期間は、水平走査期間の３分の１以下の期間である
請求項７記載の表示装置。 - 前記複数のドライバ回路の立ち上がり時間および立ち下がり時間は、前記時分割スイッチで選択する期間以下である
請求項８記載の表示装置。 - 前記時分割スイッチの選択期間の間に生じるブランキング期間は、（水平走査期間−時分割スイッチの選択期間×３）／３以下である
請求項８記載の表示装置。 - 前記複数のドライバ回路は、Ｒ（赤），Ｇ（緑），Ｂ（青）の電圧−透過率特性のカーブを補正するような信号電位を発生する
請求項７記載の表示装置。
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