KR101633103B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은, 액정패널과 인쇄회로기판을 연결하는 연성회로기판; 연성회로기판 상에 실장되며 액정패널의 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 연성회로기판 상에 실장되며 데이터 구동회로에 구동신호를 공급하는 타이밍콘트롤러를 포함하는 액정표시장치를 제공한다.
액정표시장치, 타이밍콘트롤러, 분기

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.
액정표시장치는 액정패널, 액정패널에 빛을 조사하는 백라이트 유닛, 외부로부터 전달된 시스템신호 중 일부를 구동신호와 게이트신호 등으로 변환하여 출력하는 타이밍콘트롤러, 구동신호를 데이터전압으로 변환하여 액정패널의 데이터라인들에 공급하는 데이터 구동회로, 게이트신호를 스캔전압으로 변환하여 액정패널의 스캔라인들에 공급하는 게이트 구동회로 등을 구비한다.
종래 액정표시장치는 타이밍콘트롤러와 데이터 구동회로가 인쇄회로기판(Printed Circuit Board, PCB)과 연성회로기판(Tape Carrier Package, TCP) 상에 각각 구분되어 실장된 구조나 타이밍콘트롤러와 데이터 구동회로가 하나의 칩(Chip)으로 집적된 구조가 사용되었다. 그런데, 타이밍콘트롤러와 데이터 구동회로가 하나의 칩으로 집적된 구조의 경우, 칩의 발열에 의한 회로 오류 등의 문제가 있었다. 이와 달리, 타이밍콘트롤러와 데이터 구동회로가 각각 인쇄회로기판과 연성회로기판 상에 형성된 구조의 경우, 인쇄회로기판 상에 많은 신호배선들이 배선되어 있어 액정표시장치의 슬림화 및 인쇄회로기판의 크기 축소가 어려운 문제가 있었다. 따라서, 종래 액정표시장치는 장치 통합시 장치의 구동 안정성을 높이며 저비용 및 슬림화를 추구하기 위해 위와 같은 문제를 해결해야 할 필요성이 있다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은, 타이밍콘트롤러로와 데이터 구동회로가 하나의 칩으로 집적된 구조보다 발열에 의한 회로 오류 등의 문제를 개선함과 아울러 인쇄회로기판의 크기를 줄일 수 있도록 설계하여 구동 안정성을 높이며 저비용 및 슬림화가 가능한 액정표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은, 액정패널과 인쇄회로기판을 연결하는 연성회로기판; 연성회로기판 상에 실장되며 액정패널의 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 연성회로기판 상에 실장되며 데이터 구동회로에 구동신호를 공급하는 타이밍콘트롤러를 포함하는 액정표시장치를 제공한다.
연성회로기판에는 적어도 두 개의 데이터 구동회로들이 실장되며, 데이터 구동회로들은, 타이밍콘트롤러로부터 분기되어 출력된 구동신호를 동일하게 공급받되, 데이터 구동회로들 각각은 구동신호를 데이터전압으로 순차 변환하여 데이터라인들에 공급할 수 있다.
데이터 구동회로들은, 데이터전압이 액정패널에 순차 공급되도록 앞단에 위치하는 제1데이터 구동회로로부터 형성된 캐리신호가 뒷단에 위치하는 제2데이터 구동회로에 전달될 수 있다.
연성회로기판은, 인쇄회로기판과 액정패널 사이를 연결하도록 접착되는 부위 의 일정 영역이 제거될 수 있다.
연성회로기판은, 데이터 구동회로들 중 적어도 두 개의 사이가 이격되도록 액정패널과 접착되는 부위의 일정 영역이 제거될 수 있다.
인쇄회로기판 또는 연성회로기판에는, 타이밍콘트롤러, 데이터 구동회로 및 액정패널 중 어느 하나 이상에 구동전압을 공급하는 전원부가 실장되는 것을 포함할 수 있다.
액정패널은, 영상을 표시하는 표시영역의 외곽에 형성되며 타이밍콘트롤러로부터 출력된 게이트신호를 게이트전압으로 변환하여 액정패널의 스캔라인들에 공급하는 게이트 구동회로들이 위치하는 것을 포함할 수 있다.
본 발명은, 액정패널에 부착되는 연성회로기판 상에 타이밍콘트롤러로와 데이터 구동회로를 실장함으로써 종래 타이밍콘트롤러로와 데이터 구동회로가 하나의 칩으로 집적된 구조보다 발열에 의한 회로 오류 등의 문제를 개선함과 아울러 인쇄회로기판의 크기를 줄일 수 있도록 설계하여 구동 안정성을 높이며 저비용 및 슬림화가 가능한 액정표시장치를 제공하는 효과가 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이고, 도 2 내지 도 4는 도 1에 도시된 화소 어레이를 나타내는 등가 회로도이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정패널(10), 액정패널(10)의 데이터라인들(D1~Dm)에 접속된 데이터 구동회로(12), 액정패널(10)의 게이트라인들(G1~Gn)에 접속된 게이트 구동회로(13), 데이터 구동회로(12)와 게이트 구동회로(13)를 제어하기 위한 타이밍콘트롤러(11) 및 전원을 생성하는 전원부(15)를 구비한다.
액정패널(10)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정패널(10)은 비디오 데이터를 표시하는 화소 어레이를 포함한다. 하부 유리기판의 화소 어레이에는 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)의 교차부마다 형성되는 TFT들과, TFT에 접속된 화소전극을 포함한다. 화소 어레이의 액정셀들 각각은 TFT를 통해 데이터전압을 충전하는 화소전극(1)에 인가되는 데이터전압과, 공통전극(2)에 인가되는 공통전압(Vcom)의 전압차에 의해 구동되어 백라이트 유닛(16)으로부터 입사되는 빛의 투과양을 조정하여 비디오 데이터의 화상을 표시한다.
화소 어레이는 도 2 내지 도 4 중 어느 하나의 등가 회로 형태로 구성될 수 있다. 도 2는 노말한 형태의 화소 어레이 등가 회로를 나타낸다. 반면, 도 3은 도 2에 도시된 형태 대비 데이터라인들의 개수가 1/2로 저감되도록 구현된 형태의 화소 어레이 등가 회로를 나타낸다. 이는 양쪽에 위치하는 화소들이 하나의 데이터라인을 공유함으로써 데이터라인들의 개수를 도 2의 구조 대비 1/2로 저감할 수 있게 된다. 반면, 도 4는 도 2에 도시된 형태 대비 데이터라인들의 개수가 1/3로 저감되도록 구현된 형태의 화소 어레이 등가 회로를 나타낸다. 이는 R, G, B 화소들이 하나의 데이터라인을 공유함으로써 데이터라인들의 개수를 도 2의 구조 대비 1/3로 저감할 수 있게 된다.
액정패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명에서 적용 가능한 액정패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛(16)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 직하형 백라이트 유닛의 단면 구조는 액정패널(10)의 아래에 다수의 광학시트들과 확산판이 적층되고 확산판의 아래에 다수의 광원들이 배치되는 구조를 갖는다. 에지형 백라이트 유닛은 도광판의 측면에 대향되도록 광원이 배치되고 액정패널과 도광판 사이에 다수의 광학시트들이 배치되는 구조를 갖는다. 백라이트 유닛의 광원 은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나 또는 두 종류 이상의 광원을 포함할 수 있다.
시스템보드(14)는 방송 수신회로나 외부 비디오 소스로부터 입력된 RGB 비디오 데이터와 함께, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(CLK) 등의 시스템신호를 LVDS(Low Voltage Differential Signaling) 인터페이스 또는 TMDS(Transition Minimized Differential Signaling) 인터페이스 송신회로를 통해 타이밍콘트롤러(11)에 전송한다. 시스템보드(14)에는 방송 수신회로나 외부 비디오 소스로부터 입력된 RGB 비디오 데이터의 해상도를 액정패널의 해상도에 맞게 보간하고 신호 보간 처리하는 스케일러 등의 그래픽 처리회로와, 전원부(15)에 공급될 전압(Vin)을 생성하는 전원회로를 포함한다.
전원부(15)는 시스템보드(14)로 공급되는 전압(Vin)을 조정하여 구동전압으로 생성하고 생성된 구동전압을 타이밍콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 액정패널(10) 중 어느 하나 이상에 공급한다. 전원부(15)는 직류-직류 변환기로 형성된다. 전원부(15)에서 생성된 구동전압은 15V~20V 사이의 고전위 전원전압(Vdd), 약 3.3V의 로직 전원전압(Vcc), 15V 이상의 게이트 하이전압(VGH), -3V 이하의 게이트 로우전압(VGL), 7V~8V 사이의 공통전압(Vcom), 정극성/부극성 감마기준전압들(VGMA1∼VGMA10), 1.2V~1.8V 사이의 코어 파워 전압(Core power voltage) 등을 포함한다. 고전위 전원전압(Vdd)은 액정패널(10)의 액정셀들에 충전 될 최대 데이터전압이다. 로직 전원전압(Vcc)은 타이밍콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13) 등의 디지털 로직 소자의 전원 전압이다. 게이트 하이전압(VGH)은 화소 어레이에 형성된 TFT들의 문턱전압 이상으로 설정된 게이트 펄스의 하이논리전압이고, 게이트 로우전압(VGL)은 화소 어레이에 형성된 TFT들의 문턱전압 미만의 전압으로 설정된 게이트 펄스의 로우논리전압으로써 게이트 구동회로(13)에 공급된다. 공통전압(Vcom)은 액정셀들(Clc)의 공통전극(2)에 공급된다. 데이터 구동회로(12)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압으로써 공통전압(Vcom)을 데이터라인들(D1~Dm)에 공급할 수 있다. 스토리지 온 컴온(Storage on common) 방식에서, 스토리지 커패시터(Cst)의 스토리지 전극은 절연층을 사이에 두고 액정셀들의 화소 전극(1)과 중첩되도록 액정패널(10)의 하부 유리기판에 형성될 수 있다. 스토리지 온 컴온 방식에서 스토리지 전극에는 공통전압(Vcom)이 공급될 수 있다. 코어 파워 전압은 mini LVDS 데이터전압을 생성하기 위한 로직 전압이다.
타이밍콘트롤러(11)는 LVDS 인터페이스, TMDS 인터페이스 등의 인터페이스 수신회로를 통해 시스템보드(14)로부터 예컨대, RGB 디지털 비디오 데이터, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호와 같은 시스템신호를 입력받는다. 타이밍콘트롤러(11)는 데이터의 전송경로 상에서 EMI와 데이터전압의 스윙폭을 줄이기 위하여, mini LVDS(low-voltage differential signaling) 인터페이스 방식으로 3개의 RGB 디지털 비디오 데이터를 데이터 구동회로에 전송한다. 타이밍콘트롤러(11)는 타이밍신호(Vsync, Hsync, DE, CLK)를 이용하여 데이터 구동회로를 제어하기 위한 데이터 제어신호(SOE, POL) 등과 같은 구동신호와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GSP, GSC, GOE) 등과 같은 게이트신호를 발생한다. 타이밍콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정패널(10)의 화소 어레이에서 재생될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i Hz의 프레임 주파수 기준으로 체배할 수 있다.
데이터 타이밍 제어신호는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 타이밍콘트롤러(11)와 데이터 구동회로(12) 사이의 신호 전송체계가 mini LVDS 인터페이스이므로 기존 TTL 인터페이스에서 필요하였던 소스 스타트 펄스(Source Start Pulse, SSP)와 소스 샘플링 클럭(Source Sampling Clock, SSC)은 생략될 수 있다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다. 데이터 구동회로(12)는 데이터라인들(D1~Dm)에 공급되는 데이터전압의 극성이 바뀔 때 소스 출력 인에이블신호(SOE)의 펄스에 응답하여 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 데이터라인들(D1~Dm)에 공급하고, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 데이터전압을 데이터라인들(D1~Dm)에 공급한다. 차지쉐어전압은 서로 상반된 극성의 데이터전압들이 공급되는 이웃한 데이터라인들의 평균전압이이다. 극성제어신호(POL)는 데이터 구동회로(12)로부터 출력되는 데이터전압의 극성 을 N(N은 양의 정수) 수평기간의 주기로 반전시킨다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(13)의 출력 타이밍을 제어한다.
데이터 구동회로(12)는 타이밍콘트롤러(11)로부터의 mini LVDS 인터페이스 규격의 R, G, B 데이터와 mini LVDS 클럭에 따라 RGB 디지털 비디오 데이터(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동회로(12)는 병렬 데이터 전송 체계로 변환된 디지털 비디오 데이터를 극성제어신호(POL)에 응답하여 정극성/부극성 감마기준전압들(VGMA1~VGMA10)을 이용하여 액정셀들에 충전될 정극성/부극성 아날로그 비디오 데이터전압으로 변환한 다음, 타이밍콘트롤러(11)로부터의 소스 출력 인에이블(SOE)에 응답하여 데이터라인들(D1~Dm)에 공급한다.
게이트 구동회로(13)는 타이밍콘트롤러(11)로부터의 게이트 타이밍 제어신호(GSP, GSC, GOE)에 응답하여 게이트 구동전압을 순차적으로 쉬프트하는 쉬프트 레지스터를 포함하여 게이트라인들(G1~Gn)에 게이트펄스(또는 스캔펄스)를 순차적으로 공급한다.
이하, 데이터 구동회로에 대해 더욱 자세히 설명한다.
도 5는 데이터 구동회로를 상세히 나타내는 회로도이다.
도 5를 참조하면, 데이터 구동회로(12)는 쉬프트 레지스터(21), 데이터 수신부(22), 제1 래치 어레이(23), 제2 래치 어레이(24), 디지털/아날로그 변환기(이하, "DAC"라 한다)(25), 차지쉐어회로(Charge Share Circuit)(26) 및 출력회로(27) 등을 구비한다.
데이터 수신부(22)는 타이밍콘트롤러(11)로부터 입력된 mini LVDS 데이터(RGB)와 mini LVDS 클럭을 수신하여 mini LVDS 인터페이스의 복원 방법으로 TTL 레벨의 RGB 디지털 비디오 데이터를 복원하고 TTL 레벨의 소스 샘플링 클럭(SSC)을 발생한다.
쉬프트레지터(21)는 소스 샘플링 클럭(SSC)을 쉬프트시켜 샘플링 클럭을 발생하고, 제1 래치 어레이(23)의 래치 수를 초과하는 데이터가 공급될 때 캐리신호(Carry, CAR)를 발생한다. 제1 래치 어레이(23)는 쉬프트 레지스터(21)로부터 순차적으로 입력되는 샘플링 클럭에 응답하여 데이터 수신부(22)로부터 복원된 디지털 비디오 데이터들(RGB)을 샘플링하고, 그 데이터들(RGB)을 1 수평라인 분씩 래치한 다음, 1 수평라인 분의 데이터를 동시에 출력한다.
제2 래치 어레이(24)는 제1 래치 어레이(23)로부터 입력되는 1 수평라인분의 디지털 비디오 데이터를 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 제2 래치 어레이(24)에 래치된 디지털 비디오 데이터들(RGBeven, RGBodd)을 출력한다.
DAC(25)는 정극성 감마보상전압(GH)이 공급되는 P-디코더, 부극성 감마보상전압(GL)이 공급되는 N-디코더, 극성제어신호(POL)에 응답하여 P-디코더의 출력과 N-디코더의 출력을 선택하는 멀티플렉서를 포함한다. P-디코더는 제2 래치 어레이(24)로부터 입력되는 디지털 비디오 데이터들(RGB)을 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압(GH)을 출력하고, N-디코더는 제2 래치 어레이(24)로부터 입력되는 디지털 비디오 데이터들을 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압(GL)을 출력한다. 멀티플렉서는 극성제어신호에 응답하여 정극성의 감마보상전압과 부극성의 감마보상전압을 선택한다.
차지쉐어회로(26)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 이웃한 데이터 출력채널들을 단락(short)시켜 이웃한 데이터전압들의 평균값을 차지쉐어전압으로 출력하거나, 공통전압(Vcom)을 출력하여 정극성 데이터전압과 부극성 데이터전압의 급격한 변화를 줄인다.
출력회로(27)는 버퍼를 이용하여 데이터라인(D1 내지 Dk, k는 m 보다 작은 양의 정수)으로 공급되는 정극성/부극성 아날로그 데이터전압의 신호 감쇠를 줄인다.
이하, 본 발명의 실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤러와 데이터 구동회로의 연결 구조에 대해 설명한다.
<제1실시예>
도 6은 본 발명의 제1실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤 러와 데이터 구동회로의 연결 구조를 개략적으로 나타내는 도면이다.
도 6을 참조하면, 인쇄회로기판(40), 연성회로기판(30) 및 액정패널(10)이 도시된다. 다만, 실시예에서는 전원부(15)가 연성회로기판(30) 상에 실장된 것과 게이트 구동회로들(13A, 13B)이 액정패널(10)의 좌우측에 형성된 것을 일례로 한다.
인쇄회로기판(40)에는 시스템보드(14)로부터 출력된 시스템신호가 공급된다. 연성회로기판(30) 상에는 인쇄회로기판(40)으로부터 전달된 시스템신호 중 일부를 구동신호로 변환하여 출력하는 타이밍콘트롤러(11)와 타이밍콘트롤러로(11)부터 출력된 구동신호를 데이터전압으로 변환하여 액정패널(10)의 데이터라인들(D1~Dm)에 공급하는 데이터 구동회로(12)가 실장된다. 연성회로기판(30)은 인쇄회로기판(40)과 액정패널(10) 사이를 연결하도록 이방성 도전성 필름(ACF) 등에 의해 인쇄회로기판(40)의 일측과 액정패널(10)의 일측에 부착된다. 이 구조는 액정패널(10)이 도 4에 도시된 화소 어레이 등가 회로를 가질 때, 효과적인 적용성을 발휘할 수 있다. 그 이유는 도 4에 도시된 화소 어레이의 경우 도 2 또는 도 3보다 데이터라인들의 개수가 상대적으로 적어 연성회로기판(30)에 실장되는 데이터 구동회로(12)의 크기와 개수 저감에 용이하기 때문이다. 그러나, 이는 일례일 뿐 실시예는 이에 한정되지 않고, 액정패널(10)이 도 2 및 도 3뿐만 아니라 다른 화소 어레이 구조를 갖는 경우에도 적용 가능하다.
이상 제1실시예는 인쇄회로기판(40) 상에 위치하는 신호배선들의 점유도를 낮추어 인쇄회로기판(40)의 크기를 축소할 수 있도록 연성회로기판(30) 상에 타이 밍콘트롤러로(11)와 데이터 구동회로(12)가 함께 실장된 것을 일례로 한다. 이로써, 제1실시예에 따른 액정표시장치는 인쇄회로기판(40)의 크기 축소가 어려운 문제를 해결함과 동시에 액정표시장치의 슬림화의 용이성을 줄 수 있게 된다. 또한, 연성회로기판(30) 상에 타이밍콘트롤러로(11)와 데이터 구동회로(12)를 구분하여 실장함으로써 종래 이들이 하나의 칩으로 집적된 구조보다 발열에 의한 회로 오류 등의 문제를 개선할 수 있게 된다.
<제2실시예>
도 7은 본 발명의 제2실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤러와 데이터 구동회로들의 연결 구조를 개략적으로 나타내는 도면이고, 도 8은 도 7에 도시된 타이밍콘트롤러와 데이터 구동회로들의 연결 구조를 상세히 나타내는 도면이며, 도 9 및 도 10은 mini LVDS 데이터 및 클럭신호의 일예를 나타내는 파형도이다.
도 7 내지 도 10을 참조하면, 인쇄회로기판(40), 연성회로기판(30) 및 액정패널(10)이 도시된다. 다만, 실시예에서는 전원부(15)가 인쇄회로기판(40) 상에 실장된 것과 게이트 구동회로들(13A, 13B)이 액정패널(10)의 좌우측에 형성된 것을 일례로 한다.
인쇄회로기판(40)에는 시스템보드(14)로부터 출력된 시스템신호가 공급된다. 연성회로기판(30) 상에는 인쇄회로기판(40)으로부터 전달된 시스템신호 중 일부를 구동신호로 변환하여 출력하는 타이밍콘트롤러(11)와 타이밍콘트롤러로(11)부터 출 력된 구동신호를 데이터전압으로 변환하여 액정패널(10)의 데이터라인들(D1~Dm)에 공급하는 제1 및 제2데이터 구동회로들(12a, 12b)이 실장된다. 이에 따라, 액정패널(10)의 제1표시영역(10A)은 제1데이터 구동회로(12a)로부터 데이터전압을 공급받고, 액정패널(10)의 제2표시영역(10B)은 제2데이터 구동회로(12b)로부터 데이터 전압을 공급받게 된다. 연성회로기판(30)은 인쇄회로기판(40)과 액정패널(10) 사이를 연결하도록 이방성 도전성 필름(ACF) 등에 의해 인쇄회로기판(40)의 일측과 액정패널(10)의 일측에 부착된다.
타이밍콘트롤러(11)는 시스템보드(14)로부터 수신된 TTL(transistor-to-transistor) 레벨인 약 3.3V 정도의 디지털 비디오 데이터(RGB)를 우수 데이터와 기수 데이터로 분리하지 않고 약 300mV~600mV 정도의 스윙폭을 가지는 mini LVDS 데이터로 변환하여 mini LVDS 클럭과 함께 데이터 구동회로들(12a, 12b)에 전송한다. 타이밍콘트롤러(11)에 입력되는 도트 클럭의 주파수에 비하여 데이터 구동회로들(12a, 12b)에 전송되는 mini LVDS 클럭의 주파수는 약 4 배 정도로 체배된다. 타이밍콘트롤러(11)에서 데이터가 기수 데이터와 우수 데이터로 분리되면 데이터 구동회로들(12a, 12b)에 전송되는 mini LVDS 데이터들은 R 기수 데이터, R 우수 데이터, G 기수 데이터, G 우수 데이터, B 기수 데이터, B 우수 데이터을 포함한다. 이 경우에, 연성회로기판(30)에 최소 12 개의 데이터 버스라인들이 형성된다. 이에 비하여, 실시예는 min LVDS 데이터를 기수 데이터와 우수 데이터로 변환하지 않아도 데이터를 전송할 수 있다. 따라서, 실시예의 경우 R 데이터, G 데이터, 및 B 데이터를 전송하기 위한 데이터 라인들의 개수는 6 개로 만으로도 가능하게 된다.
타이밍콘트롤러(11)로부터 출력되는 mini LVDS 데이터(RGB)와 min LVDS 클럭 각각은 도 8과 같은 데이터 버스 라인들과 클럭신호 라인들을 통해 데이터 구동회로들(12a, 12b)에 전송될 수 있다. 데이터 버스 라인들과 클럭신호 라인들 각각은 타이밍콘트롤러(11)의 데이터/클럭 출력단자에 연결되고 다수의 데이터 구동회로들(12a, 12b)에 공통으로 연결된다. 이를 위하여, 데이터 버스 라인들과 클럭신호 라인들 각각은 타이밍콘트롤러(11)의 출력단자로부터 분기된 형태로 데이터 구동회로들(12a, 12b)의 입력단자들에 접속된다. 데이터 구동회로들(12a, 12b) 각각을 제어하기 위한 데이터 타이밍 제어신호(SOE, POL)는 제어신호 라인들을 통해 데이터 구동회로들(12a, 12b)에 동시에 전송된다. 제어신호 라인들 역시, 타이밍콘트롤러(11)의 출력단자로부터 분기된 형태로 데이터 구동회로들(12a, 12b)의 입력단자들에 접속된다. 여기서, 데이터 버스 라인들, 클럭신호 라인들, 제어신호 버스라인들 각각은 연성회로기판(30) 상에 형성된다. 위와 같은 구성에 의해, 데이터 구동회로들(12a, 12b)은 데이터전압이 액정패널(10)의 제1 및 제2표시영역(10A, 10B)에 순차 공급되도록 앞단에 위치하는 제1데이터 구동회로(12a)로부터 형성된 캐리신호(CAR)가 뒷단에 위치하는 제2데이터 구동회로(12b)에 전달된다.
한편, 도 9 및 도 10을 참조하면, mini LVDS 데이터는 상호 역위상의 정극성 및 부극성 데이터를 포함한 R 데이터, 상호 역위상의 정극성 및 부극성 데이터를 포함한 G 데이터, 및 상호 역위상의 정극성 및 부극성 데이터를 포함한 B 데이터를 포함할 수 있다. 그리고 min LVDS 클럭은 상호 역위상의 정극성 및 부극성 클럭을 포함한 클럭(min LVDS CLK)을 포함할 수 있다. 이 경우, 도 5에 도시된 데이터 수 신부(22)는 타이밍콘트롤러(11)로부터 입력되는 mini LVDS 데이터(RGB) 각각에서 정극성 데이터(P)가 하이 논리일 때 '1'을 발생하고, 정극성 데이터(P)가 로우 논리일 때 '0'을 발생하여 데이터를 복원하여 제1 래치 어레이(23)에 공급하게 된다.
이 구조는 액정패널(10)이 도 2 또는 도 3에 도시된 화소 어레이 등가 회로를 가질 때, 효과적인 적용성을 발휘할 수 있다. 그 이유는 도 2 또는 도 3에 도시된 화소 어레이의 경우 도 4보다 데이터라인들의 개수가 상대적으로 많으므로 연성회로기판(30)에 실장되는 데이터 구동회로(12)의 크기와 개수 저감에 용이하기 때문이다. 그러나, 이는 일례일 뿐 실시예는 이에 한정되지 않고, 액정패널(10)이 도 4뿐만 아니라 다른 화소 어레이 구조를 갖는 경우에도 적용 가능하다.
이상 제2실시예는 인쇄회로기판(40) 상에 위치하는 신호배선들의 점유도를 낮추어 인쇄회로기판(40)의 크기를 축소할 수 있도록 연성회로기판(30) 상에 타이밍콘트롤러로(11)와 제1 및 제2데이터 구동회로들(12a, 12b)이 함께 실장된다. 이로써, 제2실시예에 따른 액정표시장치는 인쇄회로기판(40)의 크기 축소가 어려운 문제를 해결함과 동시에 액정표시장치의 슬림화의 용이성을 줄 수 있게 된다. 또한, 연성회로기판(30) 상에 타이밍콘트롤러로(11)와 데이터 구동회로들(12a, 12b)을 구분하여 실장함으로써 이들이 종래 하나의 칩으로 집적된 구조보다 발열에 의한 회로 오류 등의 문제를 개선할 수 있게 된다. 또한, 액정패널(10)의 크기에 따라 데이터 구동회로들(12a, 12b)의 개수를 N(N은 2 이상)개 이상으로 배치할 수 있어 대면적 액정표시장치 구현시 용이성을 줄 수 있게 된다.
<제3실시예>
도 11은 본 발명의 제3실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤러와 데이터 구동회로들의 연결 구조를 개략적으로 나타내는 도면이다.
도 11을 참조하면, 제3실시예는 제2실시예와 동일하게 인쇄회로기판(40), 연성회로기판(30) 및 액정패널(10)에 위치하는 장치가 구성된다. 다만, 제3실시예의 연성회로기판(30)의 경우 인쇄회로기판(40)과 액정패널(10) 사이를 연결하도록 접착되는 부위의 일정 영역이 제거된 구조를 갖는다. 실시예에서는 제1 및 제2데이터 구동회로들(12a, 12b)의 사이가 이격되도록 액정패널(10)과 접착되는 부위의 일정 영역이 제거된 절단부(CA)를 갖는 것을 일례로 하였다. 하지만, 데이터 구동회로들(12a, 12b)이 두 개 이상으로 형성될 경우 절단부(CA)는 데이터 구동회로들(12a, 12b) 중 적어도 두 개의 사이가 이격되도록 형성될 수도 있다.
이상 제3실시예는 인쇄회로기판(40) 상에 위치하는 신호배선들의 점유도를 낮추어 인쇄회로기판(40)의 크기를 축소할 수 있도록 연성회로기판(30) 상에 타이밍콘트롤러로(11)와 데이터 구동회로들(12a, 12b)이 함께 실장된다. 이로써, 제2실시예에 따른 액정표시장치는 인쇄회로기판(40)의 크기 축소가 어려운 문제를 해결함과 동시에 액정표시장치의 슬림화의 용이성을 줄 수 있게 된다. 또한, 연성회로기판(30) 상에 타이밍콘트롤러로(11)와 데이터 구동회로들(12a, 12b)을 구분하여 실장함으로써 이들이 종래 하나의 칩으로 집적된 구조보다 발열에 의한 회로 오류 등의 문제를 개선할 수 있게 된다. 또한, 액정패널(10)의 크기에 따라 데이터 구동회로들(12a, 12b)의 개수를 N(N은 2 이상)개 이상으로 배치할 수 있어 대면적 액정 표시장치 구현시 용이성을 줄 수 있게 된다. 또한, 연성회로기판(30)과 액정패널(10) 간의 부착시 데이터 구동회로들(12a, 12b)의 개수가 증가하더라도 연성회로기판(30)의 열팽창 불일치로 본딩(bonding) 면이 울거나 떨어지는 문제를 방지할 수 있게 된다.
이상 본 발명은 액정패널에 부착되는 연성회로기판 상에 타이밍콘트롤러로와 데이터 구동회로를 실장함으로써 종래 타이밍콘트롤러로와 데이터 구동회로가 하나의 칩으로 집적된 구조보다 발열에 의한 회로 오류 등의 문제를 개선함과 아울러 인쇄회로기판의 크기를 줄일 수 있도록 설계하여 구동 안정성을 높이며 저비용 및 슬림화가 가능한 액정표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도.
도 2 내지 도 4는 도 1에 도시된 화소 어레이를 나타내는 등가 회로도.
도 5는 본 발명의 데이터 구동회로를 상세히 나타내는 블록도.
도 6은 본 발명의 제1실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤러와 데이터 구동회로의 연결 구조를 개략적으로 나타내는 도면.
도 7은 본 발명의 제2실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤러와 데이터 구동회로들의 연결 구조를 개략적으로 나타내는 도면.
도 8은 도 7에 도시된 타이밍콘트롤러와 데이터 구동회로들의 연결 구조를 상세히 나타내는 도면.
도 9 및 도 10은 mini LVDS 데이터 및 클럭신호의 일예를 나타내는 파형도.
도 11은 본 발명의 제3실시예에 따라 연성회로기판 상에 실장된 타이밍콘트롤러와 데이터 구동회로들의 연결 구조를 개략적으로 나타내는 도면.
<도면의 주요 부분에 관한 부호의 설명>
10: 액정패널 11: 타이밍 콘트롤러
12: 데이터 구동회로 13: 게이트 구동회로
15: 전원부 30: 연성회로기판
40: 인쇄회로기판

Claims (8)

  1. 액정패널과 인쇄회로기판을 연결하는 연성회로기판;
    상기 연성회로기판 상에 실장되며 상기 액정패널의 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    상기 연성회로기판 상에 실장되며 상기 데이터 구동회로에 구동신호를 공급하는 타이밍콘트롤러를 포함하고,
    상기 연성회로기판에는 적어도 두 개의 데이터 구동회로들이 실장되며,
    상기 연성회로기판 상에는 상기 타이밍콘트롤러의 출력단자에 연결된 데이터 버스 라인들과 클럭신호 라인들이 위치하고,
    상기 데이터 버스 라인들과 상기 클럭신호 라인들 각각은 상기 타이밍콘트롤러의 출력단자로부터 분기되어 배선되고 상기 데이터 구동회로들의 입력단자들에 공통으로 접속되고,
    상기 데이터 구동회로들은 상기 타이밍콘트롤러로부터 분기되어 출력된 상기 구동신호를 동일하게 공급받되, 상기 데이터 구동회로들 각각은 상기 구동신호를 상기 데이터전압으로 순차 변환하여 상기 데이터라인들에 공급하는 것을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 데이터 구동회로들은,
    상기 데이터전압이 상기 액정패널에 순차 공급되도록 앞단에 위치하는 제1데이터 구동회로로부터 형성된 캐리신호가 뒷단에 위치하는 제2데이터 구동회로에 전달되는 것을 특징으로 하는 액정표시장치.
  4. 제1항에 있어서,
    상기 연성회로기판은,
    상기 인쇄회로기판과 상기 액정패널 사이를 연결하도록 접착되는 부위의 일정 영역이 제거된 것을 특징으로 하는 액정표시장치.
  5. 제4항에 있어서,
    상기 연성회로기판은,
    상기 데이터 구동회로들 중 적어도 두 개의 사이가 이격되도록 상기 액정패널과 접착되는 부위의 일정 영역이 제거된 절단부를 갖는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서,
    상기 인쇄회로기판 또는 상기 연성회로기판에는,
    상기 타이밍콘트롤러, 상기 데이터 구동회로 및 상기 액정패널 중 어느 하나 이상에 구동전압을 공급하는 전원부가 실장되는 것을 포함하는 액정표시장치.
  7. 제1항에 있어서,
    상기 액정패널은,
    영상을 표시하는 표시영역의 외곽에 형성되며
    상기 타이밍콘트롤러로부터 출력된 게이트신호를 게이트전압으로 변환하여 상기 액정패널의 스캔라인들에 공급하는 게이트 구동회로들이 위치하는 것을 포함하는 액정표시장치.
  8. 제1항에 있어서,
    상기 데이터 버스 라인들과 상기 클럭신호 라인들 각각은
    상기 타이밍콘트롤러로부터 출력되는 mini LVDS 데이터와 min LVDS 클럭을 각각 전달하는 액정표시장치.
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