KR102097329B1 - 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판 - Google Patents

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체;
상기 내부전극과 연결되는 전극층; 및 상기 전극층 상에 형성되며 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판{Multi-layered ceramic capacitor, manufacturing method thereof and board for mounting the same}
본 발명은 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
그러나 도전성 수지층을 전극층 상에 적용하는 경우 등가직렬저항(ESR)이 상승하게 되어 이를 개선한 적층 세라믹 커패시터가 요구된다.
한국 공개 특허공보 제 2005-0102767호
본 발명은 충격 흡수 및 도금액 침투 방지 특성을 유지하면서도 등가직렬저항(ESR)이 낮은 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체;
상기 내부전극과 연결되는 전극층; 및 상기 전극층 상에 형성되며 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 제1 도전체는 구형 및 플레이크 형상 중 적어도 하나 이상일 수 있다.
상기 제2 도전체는 유연성을 가질 수 있다.
상기 제2 도전체의 지름를 D, 길이를 L라고 할 때, L/D ≥ 1.0일 수 있다.
상기 제2 도전체의 직경을 D라고 할 때, 1nm ≤ D ≤ 100nm 일 수 있다.
상기 제2 도전체는 탄소나노튜브일 수 있다.
상기 제2 도전체는 단일벽 탄소나노튜브(SWNT)일 수 있다.
상기 제2 도전체는 다중벽 탄소나노튜브(MWNT)일 수 있다.
상기 베이스 수지는 열경화성 수지일 수 있다.
상기 적층 세라믹 커패시터는 상기 도전성 수지층 상에 형성된 도금층을 더 포함할 수 있다.
본 발명의 다른 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 내부전극과 연결되도록 전극층을 형성하는 단계; 상기 전극층 상에 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계; 및 상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 유전체 층 및 내부전극을 포함하는 세라믹 본체, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며, 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
충격 흡수 및 도금액 침투 방지 특성을 유지하면서도 등가직렬저항이 낮은 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P영역에 대한 확대도이다.
도 4는 본 발명의 일 구성인 섬유 형상의 도전체를 확대하여 개략적으로 도시한 확대도이다.
도 5는 본 발명 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 6은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 나타내는 사시도이다.
도 7은 도 6의 B-B' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 및 외부전극(130a, 130b)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 층과, 상하 마진부로서 액티브 층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브 층은 유전체 층(111)과 내부전극(121, 122)을 포함하며,
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극(121, 122)은 제1 내부전극(121) 및 제2 내부전극(122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부전극(130a, 130b)과 전기적으로 연결될 수 있다. 보다 구체적으로 상기 외부전극은 제1 외부전극(130a) 및 제2 외부전극(130b)을 포함하며, 제1 내부전극은 제1 외부전극(130a)과 연결되고 제2 내부전극은 제2 내부전극(130b)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130a, 130b)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(130a)은 제1 전극층(131a) 및 도전성 수지층(132)을 포함할 수 있으며, 상기 제2 외부전극(130a)은 제2 전극층(131a) 및 도전성 수지층(132)을 포함할 수 있다.
상기 제1 및 제2 전극층(131a, 131b)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 131b)은 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 131b)은 도전성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전극층(131a, 131b) 상에는 도전성 수지층(132)이 배치될 수 있다.
즉, 세라믹 본체의 외부면에 제1 및 제2 전극층이 배치되고, 상기 제1 및 제2 전극층의 외측에 도전성 수지층(132)이 배치될 수 있다.
본 명세서에서 외부전극을 기준으로 세라믹 본체(110)가 존재하는 방향을 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 외측으로 정의한다.
도 3은 도 2의 P영역을 확대하여 나타낸 도면으로, 도 3에 도시된 바와 같이 상기 도전성 수지층(132)은 제1 도전체(32a), 제2 도전체(32b) 및 베이스 수지(32c)를 포함할 수 있다.
상기 제1 도전체(32a)는 이에 한정되는 것은 아니나 구리(Cu), 은(Ag), 니켈(Ni)및 이들의 합금 중 적어도 하나 이상을 포함할 수 있으며, 구형 또는 플레이크 형상을 가질 수 있다.
상기 제2 도전체(32b)는 도전성을 띠며 섬유 형상을 가질 수 있다.
본 발명에서 섬유 형상이란 가늘고 긴 형상을 통틀어 이르는 말로, 줄 형상을 의미할 수 있다.
상기 제2 도전체는 속이 채워지거나 비어있는 기둥 형상일 수 있다. 또한 상기 제2 도전체는 내부에 통로가 형성된 관(pipe) 형상일 수 있다.
상기 기둥 형상은 원 기둥 형상 및 다각 기둥 형상을 모두 포함할 수 있으며, 상기 관 형상은 원형의 관 및 다각형의 관을 모두 포함할 수 있다.
즉, 본 발명의 섬유 형상은 상술한 기둥 형상 및 관 형상과 같이 가늘고 긴 형상을 모두 통틀어 이르는 말로 사용될 수 있다.
도 4는 본 발명의 일 구성인 섬유 형상의 제2 도전체를 확대하여 개략적으로 도시한 확대도이다.
본 발명의 제2 도전체는 유연성을 가질수 있으며, 도 4는 제2 도전체를 직선이 되도록 배치한 상태의 확대도이다. 도전성 수지층 내에서 상기 제2 도전체는 반드시 도 4에 도시된 바와 같이 배치되지 않고 직선 또는 곡선 형태로 자유롭게 배치될 수 있다.
구체적으로 상기 제2 도전체는 탄소나노튜브를 포함할 수 있으며, 단일벽 탄소나노튜브 및 다중벽 탄소나노 중 적어도 하나 이상을 포함할 수 있다.
상기 베이스 수지(32c)는 열경화성 수지일 수 있으며, 이에 한정되는 것은 아니나 에폭시 수지를 포함할 수 있다.
상기 도전성 수지층은 전극층 상에 형성되어 전극층 및 세라믹 본체 내부로의 도금액 침투를 방지하고 외부에서 가해지는 물리적 충격을 흡수하여 적층 세라믹 커패시터를 보호하는 역할을 할 수 있다.
다만 도전성 수지층은 베이스 수지를 포함하는 관계로 소성 타입 전극인 전극층에 비하여 전기도전도가 낮은 문제가 있다.
구체적으로 도전성 수지층은 베이스 수지 내 분포된 도전체 사이의 접촉 또는 터널링 효과에 의해 전류의 흐름이 발생하므로 수지의 함량이 증가할수록 등가 직렬 저항(ESR)이 상승하는 문제가 있다.
도전성 수지층 내에 포함된 베이스 수지의 함량을 낮추고 도전체의 함량을 증가시키는 경우 등가 직렬 저항(ESR) 값은 다소 낮출 수 있으나, 외부 충격의 흡수 및 도금액 침투 방지의 기능이 저하될 수 있다.
하지만 본 발명에 의하면 도전성 수지층이 섬유 형상의 제2 도전체를 포함함으로써, 외부 충격의 흡수 및 도금액 침투 방지를 위한 일정 수준의 베이스 수지를 포함하더라도 낮은 등가 직렬 저항 값을 가질 수 있다.
구체적으로 섬유 형상의 제2 도전체가 제1 도전체 사이에 분포하여 제1 및 제2 도전체 사이의 접촉을 향상시켜 전류가 흐르는 경로가 증가하게 되므로 등가 직렬 저항을 현저히 감소시킬 수 있다.
특히 섬유 형상의 제2 도전체가 나노 사이즈를 가지는 경우 바이모달 시스템 이론에 따라 입자의 충진률을 향상시킬 수 있는 장점이 있다.
또한 상기 제2 도전체가 유연성을 가지는 경우 제1 도전체와 제2 도전체 사이의 접촉을 더욱 용이하게 형성할 수 있다.
도 4를 참고하면, 본 발명의 일 실시형태에 따르면 상기 제2 도전체의 직경을 D, 길이를 L이라고 할 때, 제2 도전체의 직경 D는 1nm ≤ D ≤ 100nm 를 만족할 수 있다.
상기 제2 도전체의 직경 D 가 1nm 미만인 경우 도전성 수지층의 제조 시 도전성 수지 페이스트에 포함된 제2 도전체가 분산 과정에서 끊어져 도전체로서의 효과를 상실하는 문제가 발생할 수 있으며, 100nm를 초과하는 경우 조대 선형 고형분 증가에 따른 도전성 수지 페이스트의 충진율이 저하되어 적층 세라믹 커패시터의 신뢰성이 낮아질 수 있다.
본 발명의 일 실시형태에 따르면 L/D ≥ 1.0 일 수 있다. 상기 L/D이 1.0 미만인 경우 제2 도전체에 의한 제1 도전체 입자 사이에 전류의 흐름 경로를 형성하는 역할이 미약하여 등가 직렬 저항(ESR)을 개선하는 효과가 미미하다.
나아가 보다 바람직하게 본 발명의 일 실시형태에 의하면 L/D ≥ 2 일 수 있다.
본 발명의 일 실시형태에 의하면 상기 제2 도전체는 탄소나노튜브일 수 있다.
탄소나노튜브는 나노 수준의 직경을 가지는 섬유 형상의 전도체로 그 길이에 비해 부피가 매우 작아, 작은 부피 비율로 첨가하더라도 제1 도전체 입자 사이의 전류 흐름 경로(전도성 채널)를 증가시켜 등가 직렬 저항(ESR)을 감소시킬 수 있다.
또한 제1 도전체와 직접 접하고 있지 않더라도, 제1 도전체 사이에 배치되어 전자가 터널링 효과에 의해 이동하는 경로를 증가시킬 수 있어 등가 직렬 저항(ESR)을 효율적으로 감소시킬 수 있다.
나아가 탄소나노튜브는 유연성을 가지므로 구형 및 플레이크형의 제1 도전체 사이에 효율적으로 배치될 수 있다.
상기 도전성 수지층 상에는 도금층(미도시)이 형성될 수 있다. 상기 도금층은 니켈 도금층 및 주석 도금층을 포함할 수 있으며, 도전성 수지층 상에 니켈 도금층이 배치되고 상기 니켈 도금층 상에 주석 도금층이 배치될 수 있다.
본 발명은 도전성 수지층은 구형 및 플레이크 중 적어도 하나 이상의 형상의 제1 도전체 및 섬유 형상의 제2 도전체를 포함하여, 충격 흡수 및 도금액 침투 방지 특성을 유지하면서도 등가직렬저항(ESR)이 낮은 적층 세라믹 커패시터를 제공할 수 있다.
적층 세라믹 커패시터의 제조방법
도 5는 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 5를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계(S1); 상기 내부전극과 연결되도록 전극층을 형성하는 단계(S2); 상기 전극층 상에 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계(S3); 및 상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계(S4); 를 포함할 수 있다.
본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 설계된 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 금속 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극(121, 122)으로 형성될 수 있다.
상기 내부전극과 전기적으로 연결되도록 전극층이 형성될 수 있다.
구체적으로 상기 제1 및 제2 내부전극(121, 122)과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,131b)이 형성될 수 있다. 상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층의 외측에 제1 도전체, 제2 도전체 및 베이스 수지를 포함하는 도전성 페이스트를 도포할 수 있다. 상기 제1 도전성 분말은 구형 또는 플레이크 형상일 수 있으며 이에 제한되는 것은 아니나 구리, 은, 니켈 및 이들의 합금 중 적어도 하나 이상을 포함할 수 있다.
상기 제2 도전체를 유연성을 가질 수 있으며, 제2 도전체의 직경을 D, 길이를 L라고 할 때, L/D ≥ 1.0 일 수 있다.
또한 상기 제2 도전체의 직경을 D라고 할 때, 1nm ≤ D ≤ 100nm 일 수 있다.
상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
상기 도전성 페이스트를 열경화하여 도전성 수지층을 형성할 수 있다.
나아가 도전성 수지층 상에 도금층을 형성할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 6은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이고, 도 7은 도 6의 B-B' 단면도이다.
도 6 및 도 7을 참조하면 본 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품(100);을 포함하며 상기 적층 세라믹 커패시터는 유전체 층 및 내부전극을 포함하는 세라믹 본체(110), 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며, 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함을 포함하는 도전성 수지층을 포함할 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
실험 예
하기 표 1은 적층 세라믹 커패시터의 도전성 수지층에 포함된 제2 도전체의 직경에 대한 길이 비(L/D) 값의 변화에 따른 등가직렬저항(ESR)의 변화를 나타낸다.
L/D 등가직렬저항(mΩ)
0.8 75.3
0.9 71.1
1 49.7
1.1 42.8
2 16.7
5 17.2
상기 표 1에 나타난 바와 같이 L/D 이 1 미만인 경우 등가직렬저항이 70Ω 이상이나, L/D이 1 이상인 경우 등가직렬저항이 50Ω 미만이 되어 큰 폭으로 감소하는 것을 알 수 있다.
또한 L/D이 2 이상인 경우 등가직렬저항이 또 한번 큰 폭으로 감소하는 경향을 나타낸다. 따라서 L/D이 2 이상인 경우 20mΩ이하의 등가직렬저항을 구현할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
130a, 130b : 외부전극
200 : 적층 세라믹 커패시터의 실장 기판
210 : 인쇄회로기판
221, 222 : 제1 및 제2 전극 패드
230 : 솔더링

Claims (12)

  1. 유전체 층 및 내부전극을 포함하는 세라믹 본체;
    상기 내부전극과 연결되는 전극층; 및
    상기 전극층 상에 형성되며 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층;
    을 포함하고,
    상기 전극층은 도전성 금속 및 글라스를 포함하며,
    상기 제1 도전체는 구형 또는 플레이크 형상이고,
    상기 제2 도전체의 지름을 D, 길이를 L라고 할 때, L/D ≥ 1.0 인 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 도전체는 유연성을 가지는 적층 세라믹 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 도전체의 직경을 D라고 할 때, 1nm ≤ D ≤ 100nm 인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제2 도전체는 탄소나노튜브인 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제2 도전체는 단일벽 탄소나노튜브(SWNT)인 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제2 도전체는 다중벽 탄소나노튜브(MWNT)인 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 베이스 수지는 열경화성 수지인 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 도전성 수지층 상에 형성된 도금층을 더 포함하는 적층 세라믹 커패시터.
  11. 유전체 층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
    상기 내부전극과 연결되도록 전극층을 형성하는 단계;
    상기 전극층 상에 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 페이스트를 도포하는 단계; 및
    상기 도전성 페이스트를 경화하여 도전성 수지층을 형성하는 단계; 를 포함하고,
    상기 전극층은 도전성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성되며,
    상기 제1 도전체는 구형 또는 플레이크 형상이고,
    상기 제2 도전체의 지름을 D, 길이를 L라고 할 때, L/D ≥ 1.0 인 적층 세라믹 커패시터의 제조방법.
  12. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
    상기 적층 세라믹 커패시터는 유전체 층 및 내부전극을 포함하는 세라믹 본체, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며, 제1 도전체, 섬유 형상의 제2 도전체 및 베이스 수지를 포함하는 도전성 수지층을 포함하고,
    상기 전극층은 도전성 금속 및 글라스를 포함하며,
    상기 제1 도전체는 구형 또는 플레이크 형상이고,
    상기 제2 도전체의 지름을 D, 길이를 L라고 할 때, L/D ≥ 1.0 인 적층 세라믹 커패시터의 실장 기판.
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