KR20190116179A - 적층 세라믹 전자부품 - Google Patents
적층 세라믹 전자부품Info
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Abstract
본 발명은 유전체 층 및 내부전극을 포함하는 세라믹 바디, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 전도성 탄소는 상기 전도성 금속 100 중량부 대비 0.5 내지 5.0 중량부를 포함하는 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 휨강도 및 전기전도도가 높은 적층 세라믹 전자부품에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체 층, 유전체 층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
상기 내부전극 및 외부전극은 일반적으로 도전성 금속 분말을 포함한 페이스트를 이용하여 제조된다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
한편, 최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
전장용 적층 세라믹 커패시터는 차체의 진동이나 물리적 충격 및 고온, 고습과 같은 열 충격에 견딜 수 있도록 외부전극에 전도성 수지층을 적용하고 있다.
전도성 수지층은 에폭시와 같은 고분자 물질을 적용하여 내 충격성을 향상시키고, 고분자 물질에 금속 분말을 혼합하여 전기적 특성을 구현한다.
금속 분말로서, Cu, Sn, Ni, Ag 등의 단일 성분 혹은 혼합물을 연구하고 있으며, 특히 저융점 금속 분말인 Sn에 대한 연구가 활발히 진행되고 있다.
최근 연구에서는 저융점 금속 분말인 Sn과 고융점 금속 분말인 Cu 분말을 적용하고, Sn의 융점 이상의 온도에서 열처리함으로써, Cu-Sn 합금을 형성하여 하부에 배치되는 전극층과의 계면 밀착력을 향상시키고 전기 전도도를 증가시키고 있다.
그러나, Sn의 함량이 높을 경우 Sn 간 네트워크 형성으로 인해 전도성 수지층의 내 충격성 열화가 발생하는 문제가 있다.
따라서, 소량의 Sn 만을 포함하더라도 하부 전극층과의 계면 밀착력을 향상시키고 전기 전도도를 증가시킬 수 있는 연구가 요구되고 있다.
본 발명의 일 실시형태는 휨강도 및 전기전도도가 높은 적층 세라믹 전자부품을 제공하고자 한다.
본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 바디, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 전도성 탄소는 상기 전도성 금속 100 중량부 대비 0.5 내지 5.0 중량부를 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 바디, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 전도성 수지층의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출되는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 외부전극 중 전도성 수지층이 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하고, 전도성 금속보다 저융점을 갖는 금속과 전도성 탄소의 함량을 조절함으로써, 휨강도를 향상시킬 수 있으며, 높은 전기전도도를 갖는 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 일 구성인 그래핀을 확대하여 개략적으로 도시한 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트의 NMR (Nuclear Magnetic Resonance) 분석 결과를 나타내는 그래프이다.
도 6은 본 발명의 일 실시형태에 따른 그래핀을 포함하는 전도성 수지층에 대한 라만(Raman) 분석 결과를 나타내는 그래프이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 일 구성인 그래핀을 확대하여 개략적으로 도시한 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트의 NMR (Nuclear Magnetic Resonance) 분석 결과를 나타내는 그래프이다.
도 6은 본 발명의 일 실시형태에 따른 그래핀을 포함하는 전도성 수지층에 대한 라만(Raman) 분석 결과를 나타내는 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 1 내지 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체 층(111) 및 내부전극(121, 122)을 포함하는 세라믹 바디(110), 상기 내부전극(121, 122)과 연결되는 전극층(131a, 131b) 및 상기 전극층(131a, 131b) 상에 형성되며 전도성 금속(32a), 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b), 전도성 탄소(32c) 및 베이스 수지(32d)를 포함하는 전도성 수지층(132a, 132b)을 포함한다.
구체적으로, 유전체 층(111)을 포함하는 세라믹 바디(110), 상기 세라믹 바디(110) 내에서 상기 유전체 층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(121, 122), 상기 제1 내부전극(121)과 전기적으로 연결된 제1 전극층(131a) 및 상기 제2 내부전극(122)과 전기적으로 연결된 제2 전극층(131b) 및 상기 제1 전극층(131a) 상에 형성되는 제1 전도성 수지층(132a) 및 상기 제2 전극층(131b) 상에 형성되는 제2 전도성 수지층(132b)을 포함하며, 제1 전도성 수지층(132a) 및 제2 전도성 수지층(132b)은 전도성 금속(32a), 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b), 전도성 탄소(32c) 및 베이스 수지(32d)를 포함한다.
상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a), 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b), 전도성 탄소(32c) 및 베이스 수지(32d)를 포함하는 외부전극 페이스트를 적용하여 형성하며, 상기 전도성 탄소(32c)는 상기 전도성 금속(32a) 100 중량부 대비 0.5 내지 5.0 중량부를 포함한다.
상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)은 주석(Sn)일 수 있으며, 상기 주석(Sn)은 상기 전도성 금속(32a) 100 중량부 대비 10 내지 50 중량부를 포함할 수 있다.
또한, 상기 전도성 탄소(32c)는 그래핀, 탄소나노튜브 및 블랙카본 중 어느 하나 이상일 수 있으며, 특히 상기 전도성 탄소(32c)는 그래핀일 수 있다.
상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)과 전도성 탄소(32c)에 대한 보다 자세한 사항은 후술하도록 한다.
상기 베이스 수지(32d)는 접합성 및 충격흡수성을 가지고, 전도성 금속(32a) 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 베이스 수지(32d)는 상기 전도성 금속 100 중량부 대비 5 내지 30 중량부를 포함할 수 있다.
상기 베이스 수지(32d)의 함량이 5 중량부 미만인 경우, 수지 부족으로 페이스트 제조 작업이 어렵고 상안정성이 떨어져 상분리나 점도 경시변화를 유발할 수 있으며 금속의 분산성이 떨어져 충진율이 떨어지고 이로 인한 치밀도 저하를 유발할 수 있다. 베이스 수지(32d)의 함량이 30 중량부를 초과하는 경우 수지 함량 과다로 금속간 접촉성이 떨어져 비저항이 증가하며 표면 부분의 수지 면적이 증가하여 제1 및 제2 전도성 수지층(132a, 132b)을 형성한 후 도금층 형성 시, 미도금 문제가 발생할 수 있다.
종래, 전장용 적층 세라믹 커패시터는 차체의 진동이나 물리적 충격 및 고온, 고습과 같은 열 충격에 견딜 수 있도록 외부전극에 전도성 수지층을 적용하고 있다.
일반적으로, 적층 세라믹 커패시터의 외부전극에 전도성 수지층이 배치될 경우, 전도성 수지층이 내부전극과 전기적으로 연결되는 전극층을 전체적으로 덮는 형태로 제작되는데, 외부와 전기적 도통을 위해 전류는 전도성 수지층을 거쳐 흐르게 된다.
상기 전도성 수지층은 전기전도도 확보를 위한 전도성 금속과 충격흡수를 위한 베이스 수지를 포함하여 형성될 수 있다. 상기 전도성 수지층이 베이스 수지를 포함하는 경우 적층 세라믹 전자부품의 휘어짐과 같은 외부자극에 대한 내구성을 향상시킬 수 있다.
전도성 수지층은 에폭시와 같은 고분자 물질을 적용하여 내 충격성을 향상시키고, 고분자 물질에 금속 분말을 혼합하여 전기적 특성을 구현한다.
금속 분말로서, Cu, Sn, Ni, Ag 등의 단일 성분 혹은 혼합물을 연구하고 있으며, 특히 저융점 금속 분말인 Sn에 대한 연구가 활발히 진행되고 있다.
최근 연구에서는 저융점 금속 분말인 Sn과 고융점 금속 분말인 Cu 분말을 적용하고, Sn의 융점 이상의 온도에서 열처리함으로써, Cu-Sn 합금을 형성하여 하부에 배치되는 전극층과의 계면 밀착력을 향상시키고 전기 전도도를 증가시키고 있다.
그러나, Sn의 함량이 높을 경우 Sn 간 네트워크 형성으로 인해 전도성 수지층의 내 충격성 열화가 발생하는 문제가 있다.
그러나, 본 발명의 일 실시형태에 따르면 제1 및 제2 전도성 수지층(132a, 132b)이 전도성 금속(32a), 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b), 전도성 탄소(32c) 및 베이스 수지(32d)를 포함하고, 상기 전도성 탄소(32c)는 상기 전도성 금속(32a) 100 중량부 대비 0.5 내지 5.0 중량부를 포함함으로써, 소량의 Sn 만을 포함하더라도 휨강도를 향상시킬 수 있으며, 높은 전기전도도를 갖는 적층 세라믹 전자부품을 구현할 수 있다.
즉, 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)은 주석(Sn)일 수 있으며, 상기 주석(Sn)은 상기 전도성 금속(32a) 100 중량부 대비 10 내지 50 중량부를 포함할 수 있다.
또한, 상기 전도성 탄소(32c)는 그래핀, 탄소나노튜브 및 블랙카본 중 어느 하나 이상일 수 있으며, 특히 상기 전도성 탄소(32c)는 그래핀일 수 있다.
구체적으로, 상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 100 중량부 대비 0.5 내지 5.0 중량부의 전도성 탄소(32c)를 포함함으로써, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 휨강도가 향상되고, 전기전도도 역시 높아질 수 있다.
상기 전도성 탄소(32c)의 함량이 0.5 중량부 미만인 경우 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현할 수 없으며, Sn 간 네트워크 형성으로 인해 내 충격성 열화가 발생할 수 있다.
한편, 상기 전도성 탄소(32c)의 함량이 5.0 중량부를 초과하는 경우, 제1 및 제2 전도성 수지층(132a, 132b) 상부에 도금층 형성시 미도금 불량이나 고착강도 저하가 나타나게 된다.
상기 전도성 탄소(32c)의 함량은 외부전극 페이스트 내에 포함되는 함량으로 표현할 경우 약 0.4 wt% 내지 5.0 wt%의 함량에 해당하며, 0.4 wt% 미만의 경우 상기와 같이 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현할 수 없으며, 내 충격성 열화가 발생할 수 있다.
한편, 상기 전도성 탄소(32c)의 함량이 5.0 wt%를 초과하는 경우에는 제1 및 제2 전도성 수지층(132a, 132b) 상부에 도금층 형성시 미도금 불량이나 고착강도 저하가 나타날 수 있다.
특히, 상기 전도성 탄소(32c)의 함량이 5.0 wt%를 초과하는 경우에는 제1 및 제2 전도성 수지층(132a, 132b) 내부의 수지 부족 현상으로 점도비가 높아져서 전도성 수지층 형성용 페이스트를 바디 외측에 도포시 바디의 코너부가 얇아져서 내습 특성이 불량하게 되며 이로 인한 신뢰성 저하가 문제될 수 있다.
상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 상기 전도성 금속(32a) 100 중량부 대비 10 내지 50 중량부로 포함함으로써, 전극층(131a, 131b)과 전도성 수지층(132a, 132b) 사이의 계면 밀착력이 개선되어, 휨강도를 향상시킬 수 있다.
상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 상기 전도성 금속(32a) 100 중량부 대비 10 중량부 미만으로 포함할 경우, 전극층과 전도성 수지층 사이의 계면 밀착력이 저하되어, 휨강도에 문제가 생길 수 있다.
한편, 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 상기 전도성 금속(32a) 100 중량부 대비 50 중량부 초과로 포함할 경우, Sn 간 네트워크 형성으로 인해 내 충격성 열화가 발생할 수 있다.
도 3을 참조하면, 상기 전도성 수지층(131b,132b) 내에서, 상기 전도성 탄소(32c)는 상기 베이스 수지(32d) 내에 분산된 형태로 존재할 수 있으며, 상기 전도성 금속(32a)의 표면에 흡착되어 있을 수 있다.
또한, 상기 전도성 탄소(32c)는 상기 전도성 금속(32a)과 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 서로 연결할 수 있다.
상기 전도성 탄소(32c)가 상기 전도성 금속(32a)과 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 연결함으로써, 소량의 주석(Sn)에 의해 전극층(131a, 131b)과 전도성 수지층(132a, 132b) 사이의 계면 밀착력을 향상시킴과 동시에 전도성 탄소(32c)로 인하여 높은 전기전도도를 확보할 수 있다.
또한, 상기 전도성 탄소(32c)는 상기 베이스 수지(32c) 내에 분산된 형태로 존재함으로써, 상기 베이스 수지(32c)로 인한 적층 세라믹 전자부품의 등가직렬저항(ESR, Equivalent Serial Resistance)의 증가를 상쇄시킬 수도 있다.
구체적으로, 등가직렬저항(ESR, Equivalent Serial Resistance)을 증가시키는 베이스 수지(32c) 내에 비저항이 낮고 전기 전도도가 우수한 전도성 탄소(32c)가 분산됨으로써, 적층 세라믹 전자부품의 등가직렬저항(ESR, Equivalent Serial Resistance)을 낮출 수 있다.
한편, 상기 전도성 탄소(32c)는 그래핀일 수 있으며, 전도성 탄소(32c)가 그래핀일 경우, 상기 전도성 수지층(132a, 132b) 내에서, 상기 그래핀은 판상형으로 분산되어 있을 수 있다.
상기 그래핀이 상기 제1 및 제2 전도성 수지층(132a, 132b) 내에서 판상형으로 분산되어 있기 때문에, 비표면적이 커 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 보다 우수할 수 있다.
종래에 외부전극에 포함되는 전도성 수지층으로 인하여 적층 세라믹 전자부품의 등가직렬저항(ESR)이 증가하는 문제를 해결하기 위하여 전도성 수지층 내에 탄소나노튜브(CNT)를 포함하는 시도가 있었다.
상기 탄소나노튜브(CNT)는 단일벽 탄소나노튜브 및 다중벽 탄소나노 중 적어도 하나 이상을 포함하도록 제작되었다.
그러나, 상기 탄소나노튜브(CNT)는 속이 채워지거나 비어있는 기둥 형상이거나, 내부에 통로가 형성된 관(pipe) 형상을 가지기 때문에, 탄소나노튜브(CNT)의 함량을 일정 이상 많이 함유하지 않을 경우에는 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 미비하였다.
또한, 전도성 수지층 내에서 금속 간 접촉(Contact) 및 터널링을 돕기 위해서는 외부전극 페이스트 내에서의 분산이 필수적으로 요구된다.
반면에, 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과를 크게 하기 위하여 탄소나노튜브(CNT)의 함량을 과량으로 투입할 경우에는 외부전극 페이스트 내에서 탄소나노튜브(CNT)의 분산에 문제가 생길 수 있다.
또한, 탄소나노튜브(CNT)의 함량이 과량일 경우 전도성 수지층 상부에 도금층 형성시 미도금 불량이나 고착강도 저하의 문제가 발생할 수 있다.
또한, 탄소나노튜브(CNT)의 함량이 과량일 경우 전도성 수지층 내에 함유되는 베이스 수지의 함량이 상대적으로 적게 함유될 수 밖에 없어서, 전도성 수지층의 탄성에 의한 충격 완화 효과를 얻을 수 없게 된다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 전도성 수지층(132a, 132b) 내에 전도성 탄소(32c)로서, 비표면적이 큰 판상형의 그래핀(32c)을 포함함으로써, 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 보다 우수할 수 있다.
즉, 본 발명의 일 실시형태에 따른 그래핀(32c)은 판상형으로서 비표면적이 크기 때문에 탄소나노튜브에 비하여 소량의 함량만으로도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 우수할 수 있다.
또한, 그래핀(32c)은 탄소나노튜브에 비하여 소량의 함량만으로도 전기적 특성의 효과가 있으므로, 외부전극 페이스트 제조시 고르게 분산시킬 수 있어 신뢰성이 우수할 수 있다.
또한, 제1 및 제2 전도성 수지층(132a, 132b)이 전도성 탄소로서 그래핀(32c)을 일정 범위의 함량으로 포함함으로써, 상부에 도금층 형성시 미도금 불량이나 고착강도 저하의 문제가 발생하지 않는다.
또한, 제1 및 제2 전도성 수지층(132a, 132b)이 그래핀(32c)을 소량 함유하더라도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과를 얻을 수 있으므로, 베이스 수지 함량을 종래와 유사하게 포함할 수 있어, 전도성 수지층의 탄성에 의한 충격 완화 효과를 종래 대비 유사하게 얻을 수 있다.
또한, 상술한 바와 같이 제1 및 제2 전도성 수지층(132a, 132b)이 전도성 금속(32a)과 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 포함하며, 전도성 탄소(32c)가 상기 전도성 금속(32a)과 주석(Sn)(32b)을 연결함으로써, 적층 세라믹 커패시터의 휨강도 향상 및 높은 전기전도도를 구현할 수 있다.
상기 전도성 탄소로서, 그래핀(32c)은 장축의 길이가 0.2 nm 내지 10 ㎛ 이고, 단축의 길이가 0.2 nm 내지 10 ㎛ 일 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 그래핀(32c)은 상기 제1 및 제2 전도성 수지층(132a, 132b)에서 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에 적어도 1개 이상 배치될 수 있다.
상기 그래핀(32c)의 측정은 특별히 제한되지 않으나, 예를 들어, 제1 및 제2 전도성 수지층(132a, 132b)에서의 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에서 측정될 수 있다.
예를 들어, 상기 제1 및 제2 전도성 수지층(132a, 132b)에서의 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내 그래핀(32c)의 측정은 적층 세라믹 캐패시터의 길이-두께 방향 단면을 투과전자현미경(TEM, Transmission Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 적층 세라믹 캐패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 투과전자현미경(TEM, Transmission Eletron Microscope)으로 스캔한 이미지에서 추출된 제1 및 제2 전도성 수지층(132a, 132b) 영역에 대해서, 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에서 그래핀(32c)을 측정하여 구할 수 있다.
도 4는 본 발명의 일 구성인 그래핀을 확대하여 개략적으로 도시한 확대도이다.
도 4를 참조하면, 상기 그래핀(32c)은 복수의 판상형 구조체가 적층된 형태일 수 있다.
상기 그래핀(32c)이 복수의 판상형 구조체가 적층된 형태로서, 각 판상형 구조체의 비표면적이 크기 때문에 소량의 함량만으로도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 우수할 수 있다.
즉, 비저항이 낮고 전기 전도도가 우수한 그래핀(32c)은 비표면적이 큰 판상형 구조로서, 각 판상형 구조체가 복수로 적층되어 있기 때문에, 소량의 함량만으로도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 우수할 수 있다.
또한, 제1 및 제2 전도성 수지층(132a, 132b)이 그래핀(32c)을 소량 함유하더라도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과를 얻을 수 있으므로, 베이스 수지 함량을 종래와 유사하게 포함할 수 있어, 전도성 수지층의 탄성에 의한 충격 완화 효과를 종래 대비 유사하게 얻을 수 있다.
또한, 상기 제1 및 제2 전도성 수지층(132a, 132b)이 전도성 금속(32a)과 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 포함하며, 전도성 탄소(32c)가 상기 전도성 금속(32a)과 주석(Sn)(32b)을 연결함으로써, 적층 세라믹 커패시터의 휨강도 향상 및 높은 전기전도도를 구현할 수 있다.
상기 전도성 금속(32a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며 이에 제한되는 것은 아니다.
상기 유전체 층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 또한 상기 유전체 층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다.
상기 제1 및 제2 전극층(131a, 131b)은 제1 및 제2 내부 전극(121, 122)과 직접적으로 연결되어 제1 및 제2 외부전극(130a, 130b)과 제1 및 제2 내부 전극(121, 122) 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 131b)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 131b)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전도성 수지층(132a, 132b) 상에는 도금층이 형성될 수 있다. 상기 도금층은 니켈 도금층 및 주석 도금층을 포함할 수 있으며, 제1 및 제2 전도성 수지층(132a, 132b) 상에 니켈 도금층이 배치되고 상기 니켈 도금층 상에 주석 도금층이 배치될 수 있다.
아래의 표 1은 적층 세라믹 커패시터의 제1 및 제2 전도성 수지층(132a, 132b) 내 포함되는 전도성 금속(32a)과 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)의 함량을 기준으로, 전도성 탄소(32c)의 함량을 변화시키면서, 초기 등가직렬저항(ESR, Equivalent Serial Resistance) 및 휨강도 평가시 크랙 발생률을 평가한 결과를 나타낸다.
상기 전도성 금속(32a)은 구리(Cu)를 사용하였으며, 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)은 주석(Sn), 그리고 전도성 탄소(32c)는 그래핀을 사용하였다.
하기 표 1에서 구리(Cu):주석(Sn)의 함량비가 9:1인 경우에, 그래핀을 0 wt% 포함한 경우는 전도성 탄소를 포함하지 않아 비교예 1에 해당하며, 실시예 1,2 및 3은 각각 그래핀(32c)을 0.1 wt%, 1.0 wt% 및 5.0 wt%를 포함하고 있다.
다음으로, 구리(Cu):주석(Sn)의 함량비가 5:5인 경우는 전도성 금속 100 중량부 대비 전도성 금속보다 저융점을 갖는 금속의 함량이 100 중량부인 경우로서 비교예 2 내지 5에 해당한다.
상기 비교예 2 내지 5의 경우에, 각각 그래핀을 0 wt%, 0.1 wt%, 1.0 wt% 및 5.0 wt%를 포함하고 있다.
비교예 및 각 실시예에 따른 적층 세라믹 커패시터는 3216 사이즈 (길이X폭이 3.2mm X 1.6 mm)로 제작되었으며, 하기 표 1에서는 적층 세라믹 커패시터의 초기 등가직렬저항(ESR, Equivalent Serial Resistance)과 휨강도 평가시 크랙 발생률의 결과를 나타내었다.
| 그래핀 첨가량 |
0 wt% |
0.1 wt% |
1.0 wt% |
5.0 wt% |
|
| 구리(Cu):주석(Sn)의 함량비 (9:1) |
등가직렬저항(ESR, Equivalent Serial Resistance) (mΩ) |
20 |
17 |
8 |
5 |
| 휨강도 평가시 크랙 발생률 (%) |
0 |
0 |
0 |
0 |
|
| 구리(Cu):주석(Sn)의 함량비 (5:5) |
등가직렬저항(ESR, Equivalent Serial Resistance) (mΩ) |
5 |
5 |
5 |
5 |
| 휨강도 평가시 크랙 발생률 (%) |
80 |
80 |
80 |
80 |
|
상기 표 1을 참조하면, 구리(Cu):주석(Sn)의 함량비가 9:1인 경우로서, 그래핀을 0 wt% 포함한 비교예 1의 경우에는 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance) 값이 높아서 문제가 있음을 알 수 있다.
다음으로, 구리(Cu):주석(Sn)의 함량비가 5:5인 비교예 2 내지 5의 경우에는 주석(Sn)의 함량이 너무 많아 주석(Sn) 간 네트워크 형성에 의해 휨강도 평가시 크랙 발생률이 높음을 알 수 있다.
반면, 구리(Cu):주석(Sn)의 함량비가 9:1인 경우로서, 그래핀을 각각 0.1 wt%, 1.0 wt% 및 5.0 wt%를 포함하고 있는 실시예 1 내지 3의 경우에는 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance) 값이 낮으면서도 휨강도 평가시 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 하기와 같이 제작될 수 있다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층(111)을 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 바디(110)를 만들 수 있다. 상기 세라믹 바디는 제1 및 제2 내부전극(121, 122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 바디의 외부면에 제1 및 제2 전극층(131a, 131b)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층(131a, 131b)의 외측에 구리를 포함하는 전도성 수지 조성물을 도포하여 제1 및 제2 전도성 수지층(132a, 132b)을 형성할 수 있다. 상기 전도성 수지 조성물은 구리를 포함하는 전도성 금속(32a) 분말과 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn) 및 베이스 수지(32d)를 포함할 수 있으며, 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 100 중량부 대비 0.5 내지 5.0 중량부의 전도성 탄소(32c)를 포함한다.
상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 100 중량부 대비 0.5 내지 5.0 중량부의 전도성 탄소(32c)를 포함함으로써, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 등가직렬저항이 낮아질 수 있다.
또한, 상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 100 중량부 대비 0.5 내지 5.0 중량부의 전도성 탄소(32c)를 포함함으로써, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 휨강도가 향상되고, 전기전도도 역시 높아질 수 있다.
또한, 상기 제1 및 제2 전도성 수지층(132a, 132b)은 상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 상기 전도성 금속(32a) 100 중량부 대비 10 내지 50 중량부로 포함할 수 있다.
상기 전도성 금속(32a)보다 저융점을 갖는 금속(32b)인 주석(Sn)을 상기 전도성 금속(32a) 100 중량부 대비 10 내지 50 중량부로 포함함으로써, 전극층(131a, 131b)과 전도성 수지층(132a, 132b) 사이의 계면 밀착력이 개선되어, 휨강도를 향상시킬 수 있다.
상기 제1 및 제2 전도성 수지층(132a, 132b) 형성 이후 그 상부에 니켈 도금층 및 주석 도금층을 더 형성하는 단계를 포함할 수 있다.
도 5는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트의 NMR (Nuclear Magnetic Resonance) 분석 결과를 나타내는 그래프이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트에 대하여 NMR (Nuclear Magnetic Resonance) 분석을 하였을 경우, sp2 carbon에 의한 피크(peak)(a)가 검출됨을 알 수 있다.
상기 sp2 carbon에 의한 피크(peak)(a)는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트를 적용한 적층 세라믹 커패시터의 외부전극에 대하여 분석하였을 경우에도 동일하게 검출될 수 있다.
도 6은 본 발명의 일 실시형태에 따른 그래핀을 포함하는 전도성 수지층에 대한 라만(Raman) 분석 결과를 나타내는 그래프이다.
도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체 층(111) 및 내부전극(121, 122)을 포함하는 세라믹 바디(110), 상기 내부전극(121, 122)과 연결되는 전극층(131a, 131b) 및 상기 전극층(131a, 131b) 상에 형성되며 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하는 전도성 수지층(132a, 132b)을 포함하며, 상기 전도성 수지층(132a, 132b)의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출된다.
도 6의 라만 분석 그래프에 도시된 바와 같이, 실시예 1 내지 3의 경우에는 본 발명의 실시형태의 샘플로서, 2개의 피크(Peak)가 검출되며, 비교예 1의 경우에는 그래파이트(graphite)의 라만 분석 그래프로서, 1개의 피크(Peak)만이 검출된다.
본 발명의 다른 실시형태에서, 상기 2개의 피크(Peak)는 D 밴드(band) 및 G 밴드(band)에서 검출된다.
또한, 비교예 1의 경우에는 G 밴드(band)에서 1개의 피크(Peak)만이 검출된다.
본 발명의 다른 실시형태에서, 상기 전도성 수지층(132a, 132b)은 전도성 탄소로서 그래핀을 포함할 수 있다.
상기 전도성 수지층(132a, 132b)의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출되는 것은 상기 전도성 수지층(132a, 132b)이 그래핀을 포함하기 때문이며, 다른 탄소 재료와는 라만 분석 그래프가 다르게 나타난다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 바디 111: 유전체 층
121: 제1 내부전극 122: 제2 내부전극
130a, 130b: 제1 및 제2 외부전극
131a: 제1 전극층 131b: 제2 전극층
132a: 제1 전도성 수지층 132b: 제2 전도성 수지층
110: 세라믹 바디 111: 유전체 층
121: 제1 내부전극 122: 제2 내부전극
130a, 130b: 제1 및 제2 외부전극
131a: 제1 전극층 131b: 제2 전극층
132a: 제1 전도성 수지층 132b: 제2 전도성 수지층
Claims (15)
- 유전체 층 및 내부전극을 포함하는 세라믹 바디;
상기 내부전극과 연결되는 전극층; 및
상기 전극층 상에 형성되며 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하는 전도성 수지층;
을 포함하며, 상기 전도성 탄소는 상기 전도성 금속 100 중량부 대비 0.5 내지 5.0 중량부를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 전도성 금속보다 저융점을 갖는 금속은 주석(Sn)인 적층 세라믹 전자부품.
- 제2항에 있어서,
상기 주석(Sn)은 상기 전도성 금속 100 중량부 대비 10 내지 50 중량부를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 전도성 탄소는 그래핀, 탄소나노튜브 및 블랙카본 중 어느 하나 이상인 적층 세라믹 전자부품.
- 제4항에 있어서,
상기 전도성 탄소 중 그래핀은 장축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
- 제4항에 있어서,
상기 전도성 탄소 중 그래핀은 단축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 전도성 탄소는 상기 전도성 수지층에서 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에 적어도 1개 이상 배치된 적층 세라믹 전자부품.
- 유전체 층 및 내부전극을 포함하는 세라믹 바디;
상기 내부전극과 연결되는 전극층; 및
상기 전극층 상에 형성되며 전도성 금속, 상기 전도성 금속보다 저융점을 갖는 금속, 전도성 탄소 및 베이스 수지를 포함하는 전도성 수지층;을 포함하며,
상기 전도성 수지층의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출되는 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 2개의 피크(Peak)는 D 밴드(band) 및 G 밴드(band)에서 검출되는 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 전도성 탄소는 그래핀인 적층 세라믹 전자부품.
- 제10항에 있어서,
상기 그래핀은 상기 전도성 금속 100 중량부 대비 0.5 내지 5.0 중량부를 포함하는 적층 세라믹 전자부품.
- 제10항에 있어서,
상기 그래핀은 장축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
- 제10항에 있어서,
상기 그래핀은 단축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 전도성 금속보다 저융점을 갖는 금속은 주석(Sn)인 적층 세라믹 전자부품.
- 제14항에 있어서,
상기 주석(Sn)은 상기 전도성 금속 100 중량부 대비 10 내지 50 중량부를 포함하는 적층 세라믹 전자부품.
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