KR102095811B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체 재료를 채용한 박막 트랜지스터를 사용한 반도체 장치의 고이동도화, 고온 전류화를 실현하며, 또한, 문턱전위 제어가 용이한 저비용, 고수율의 제조, 안정한 특성을 제공하는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 게이트 전극과 소스 전극과 드레인 전극을 구비하고, 게이트 전극과 소스 전극 사이, 및, 게이트 전극과 드레인 전극 사이에는, 게이트 절연막과 산화물 반도체 채널층을 갖고, 게이트 절연막은 게이트 전극과 산화물 반도체 채널층 사이에 존재하는 반도체 장치로서, 산화물 반도체 채널층이, 적어도 아연을 포함하고, 인듐을 함유하지 않는 제 1 산화물층과, 적어도 인듐을 함유하는 제 2 산화물층을 구비하는 반도체 장치의 제조 방법이 개시된다. 이 제조 방법에서는, 제 1 산화물층을 성막할 때의 산소 첨가 비율을 a, 제 2 산화물층을 성막할 때의 산소 첨가 비율을 b라고 했을 때, a가 1.1b보다 크고, 1.6b보다 작은 것을 조건으로 한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 특히, 산화물 반도체 디바이스 및 산화물 반도체 박막 트랜지스터에 관한 것이다.
박막 트랜지스터를 화소 스위치에 사용하는 액정 디스플레이에 있어서는, 박막 트랜지스터(TFT)의 채널층에 비정질 실리콘(아모르포스(amorphous) 실리콘)을 채용한 액정 디스플레이가 주류이다. 그러나, 4K, 8K로 디스플레이가 고정세화(高精細化)되면 화소 사이즈는 미세화할 수밖에 없어, 당연히 박막 트랜지스터도 미세화되게 된다. 이것은 단위면적당의 전류값를 증대시키는 것을 의미하며, 아모르포스 실리콘을 채용한 채널층에서는, 온 특성(이동도나 온 전류)이 부족해, 대응이 곤란하게 되어 있다.
한편, 온 특성이 우수한 저온 폴리 실리콘(LTPS)에서는, 충분하게 고정세화에 대응하지만, 레이저 어닐 등의 고비용 프로세스를 사용하기 때문에, 대화면 제조는 곤란하여, 고정세에 대응하는 높은 온 특성과 대면적 제조를 실현하는 반도체 재료가 요구되고 있다. 그래서 최근, 이 영역을 커버하는 박막 반도체 재료로서 산화물 반도체 재료가 주목받고 있다. 최근에는, 자발광 디바이스이며 대(大)전류 구동이 필요한 유기 EL(electro luminescence)의 백플레인용 박막 트랜지스터로서도, 실용화 검토가 행해지고 있다.
산화물 반도체는, 화학증착법(CVD)으로 성막되는 아모르포스 실리콘과는 달리, 스퍼터링법으로 성막할 수 있기 때문에, 막의 균일성이 뛰어나, 디스플레이의 대형화, 고정세화의 요구에 대응할 수 있다. 또한 산화물 반도체는, 아모르포스 실리콘보다 온 특성이 뛰어나, 고휘도·고콘트라스트화, 고속 구동에 유리한데다가, 오프(off)시의 리크(leak) 전류가 낮아, 소비 전력 저감(전력 절약화)도 기대할 수 있다. 또한, 스퍼터링법은, 대면적에의 고균일 성막이 가능한데다가, 화학증착법에 비해서 저온에서의 성막이 가능하기 때문에, 박막 트랜지스터를 구성하는 재료로서 내열성이 낮은 재료를 선택할 수 있다는 이점도 있다.
디스플레이용 TFT의 채널층에 적합한 산화물 반도체로서, 예를 들면 인듐 갈륨 아연 복합 산화물(이하,「IGZO」라고 함) 등이 알려져 있으며, IGZO를 채용한 반도체 디바이스도 알려져 있다(예를 들면 특허문헌 1 참조).
IGZO는 전극 가공 프로세스에 대한 내성이 부족한 것이나 보호막 형성 프로세스에 대한 내성이 부족하기 때문에, H 스톱층의 형성이 필요하는 등, 저비용 제조가 곤란했다. 한편, 인듐 주석 아연 복합 산화물(이하, ITZO라고 함), 아연 주석 복합 산화물(이하, ZTO라고 함)과 같은 전극 가공 프로세스에의 내성이 큰 산화물 반도체 재료도 제안되게 되어 있다(예를 들면, 특허문헌 2,3 참조). 특히, ZTO는 희소금속이나 산업 이용율이 높은 원소를 별로 사용하고 있지 않기 때문에, 비용면, 지속성의 관점에서 유망한 산화물 반도체 재료이다.
한편, 이들 산화물 반도체 재료도, 실용적으로는 이동도로서 6∼10cm2/Vs 정도가 일반적이어서, 앞으로의 디스플레이 고정세화에는 불충분하다. 대응하기 위해서는, 20cm2/Vs 이상, 바람직하게는 25cm2/Vs 정도가 요망되고 있지만, 산화물 반도체 재료의 캐리어 밀도를 증가시키는 것만으로는, 문턱전위가 디플리트를 일으키기 쉬워지거나, 보호막 프로세스에 대한 내성이 더욱 민감해지거나 하기 쉬워, 재료적인 기술만으로는 그 대응이 곤란해지고 있다.
이러한 상황을 타개하기 위해서, 산화물 반도체 채널층을 다른 재료계로 다층화한 구조, 예를 들면 소스·드레인(SD) 전극에 접촉하는 측에 산화인듐을 포함하지 않고 산화아연을 포함한 산화물 반도체층(ZTO 등), 게이트 절연막 측에 산화인듐을 포함하는 산화물 반도체층(인듐 주석 복합 산화물(이하「ITO」라고 함) 등)을 구비한 적층 산화물 TFT 구조도 제안되어, 50cm2/Vs 정도의 고이동도화를 실현하고 있다(특허문헌 4 참조).
일본국 특개 2006-165532호 공보 일본국 특개 2008-243928호 공보 일본국 특개 2012-033699호 공보 일본국 특허 제5503667호 공보
상기한 종래 기술에 있어서, 소스·드레인 전극에 접하는 측의 제 1 산화물층으로서 산화인듐을 포함하지 않고, 산화아연을 포함하는 산화물 반도체층(ZTO 등), 게이트 절연막 측의 제 2 산화물층으로서 산화인듐을 포함하는 산화물 반도체층(ITO 등)을 채널층에 채용한 적층형 박막 트랜지스터를 이용하여, 액정 모니터를 제조하려고 하면, 이하와 같은 과제가 존재한다.
상기 산화물 반도체층을 박막 트랜지스터로서 유효하게 동작시키기 위해, 어닐 처리 등의 활성화 처리가 필요하다. 그 때에, 산화인듐을 포함하지 않고, 산화아연을 포함하는 제 1 산화물 반도체층(ZTO 등)과 산화인듐을 포함하는 제 2 산화물 반도체층(인듐 아연 복합 산화물(이하,「IZO」라고 함), ITO 등)의 성막시의 첨가 산소 조건에 의해, 전류-전압 특성이 Hump 형상을 나타내거나, 크게 디플리트되거나 하여, 박막 트랜지스터로서 실용화에 부적당한 특성으로 되는 경우가 있다.
도 1은 박막 트랜지스터의 특성의 일례를 나타내는 도면이며, 가로축은 게이트 전압(V), 세로축은 드레인 전류(A)로 하여, 드레인 전압을 0.1V, 1V, 10V의 3종류로 그래프화한 것이다. 도 1의 (a)는, ZTO/IZO 적층 TFT의 ZTO/IZO 성막시 산소 첨가 비율이, 각각 40%/20%인 경우이며, 박막 트랜지스터는 도전화되어버려서 기능하지 않는다. 또한 도 1의 (b)는, ZTO/IZO 적층 TFT의 ZTO/IZO 성막시 산소 첨가 비율이, 각각 40%/40%인 경우이며, Hump가 형성되어 있다.
이 원인은 명확하게 이해되어 있는 것은 아니지만, 제 1 산화물 반도체층 중의 산소 조성과 제 2 산화물 반도체층 중의 산소 조성의 불균형에 의해, 층간을 산소 원자가 이동함으로써, 계면 근방의 어느 한쪽의 산화물 반도체층 측에 산소 결손에 따르는 도전층이 형성되기 때문인 것으로 생각된다. 그 때문에, 문턱전위(Vth)가 2단으로 되는 것 같은 Hump 형상이나 마이너스 바이어스 하에서도 도통이 시작되어버리는 디플리트로서 관찰된다. 이러한 특성에 의해서는, 고정세 디스플레이의 화소 스위치나 OLED 디스플레이의 드라이브로서는 부적당하다. 그 때문에 문턱전위를 > 0V로 적정하게 제어하여, 안정적으로 동작이 가능한 고이동도 박막 트랜지스터의 디바이스 구조나 제조 방법이 요망된다.
또, 본 과제는 제 1 산화물층이 ZTO 등 산화인듐을 포함하지 않고 산화아연을 포함하는 산화물 반도체층, 제 2 산화물층이 IZO, ITO, IGZO 등 인듐 산화물을 포함하는 비교적 고도전성 산화물 반도체층 등, 적층 채널을 갖는 박막 트랜지스터에 특유한 과제이다.
본 발명은, 발명자들에 의해서 발견된 상기와 같은 과제를 감안하여 이루어진 것으로서, 산화물 TFT의 고이동도화와 저비용 프로세스를 양립하는 산화물 반도체 디바이스를 제공하는 것을 목적으로 한다.
본 발명의 일 측면은, 게이트 전극과 소스 전극과 드레인 전극을 구비하고, 게이트 전극과 소스 전극 사이, 및, 게이트 전극과 드레인 전극 사이에는, 게이트 절연막과 산화물 반도체 채널층을 갖고, 게이트 절연막은 게이트 전극과 산화물 반도체 채널층 사이에 존재하는 반도체 장치로서, 산화물 반도체 채널층이, 적어도 아연을 포함하고, 인듐을 함유하지 않는 제 1 산화물층과, 적어도 인듐을 함유하는 제 2 산화물층을 구비하는 반도체 장치의 제조 방법이다. 이 제조 방법에서는, 제 1 산화물층을 성막할 때의 산소 첨가 비율을 a, 제 2 산화물층을 성막할 때의 산소 첨가 비율을 b라고 했을 때, a가 1.1b보다 크고, 1.6b보다 작은 것을 조건으로 한다.
본 발명에 의하면, 산화물 반도체 재료를 채용한 박막 트랜지스터를 사용한 반도체 장치의 고이동도화, 높은 온 전류화가 실현되며, 또한, 문턱전위 제어가 용이한 저비용, 고수율의 제조, 안정한 특성이 제공된다.
도 1은 ZTO/IZO 적층 TFT에 있어서, ZTO/IZO 성막시 산소 첨가 비율이 TFT의 특성에 미치는 영향을 설명하는 그래프 도면.
도 2는 실시예에서 기대되는 ZTO/IZO 적층 TFT의 특성을 나타내는 그래프 도면.
도 3a는 본 발명의 실시예에 따른, 바텀 게이트 탑 컨택트형 박막 트랜지스터의 제조 공정을 설명하는 공정 단면도.
도 3b는 본 발명의 실시예에 따른, 바텀 게이트 탑 컨택트형 박막 트랜지스터의 제조 공정을 설명하는 공정 단면도.
도 3c는 본 발명의 실시예에 따른, 디스플레이 화소 전극 주변의 구조와 TFT의 구조를 나타내는 상면 모식도.
도 4a는 실시예 1이 나타내는 ZTO/IZO 적층 구조 TFT를 시작(試作)했을 경우의 TFT 특성(전류-전압 특성, 이동도)과 IZO 성막시 산소 첨가 비율의 관계를 설명하는 그래프 도면.
도 4b는 본 발명의 실시예 1에 따른 ZTO 성막시의 산소 첨가 비율을 40%로 했을 경우의 IZO 성막시 산소 첨가 비율을 20∼40%의 범위에서 조사한 TFT 특성에 대해 정리한 표 도면.
도 5a는 실시예 2가 나타내는 ZTO/IZO 적층 구조 TFT를 시작했을 경우의 TFT 특성(전류-전압 특성, 이동도)과 ZTO 성막시 산소 첨가 비율의 관계를 설명하는 그래프 도면.
도 5b는 본 발명의 실시예 2에 따른 IZO 성막시의 산소 첨가 비율을 30%로 했을 경우의 ZTO 성막시 산소 첨가 비율을 8∼50%의 범위에서 조사한 TFT 특성에 대해 정리한 표 도면.
도 6a는 실시예 3이 나타내는 ZTO/ITO 적층 구조 TFT를 시작했을 경우의 TFT 특성과 ZTO 성막시 산소 첨가 비율의 관계를 설명하는 그래프 도면.
도 6b는 본 발명의 실시예 3에 따른 ZTO/ITO 적층 TFT 제조에 관하여, ITO 성막시의 산소 첨가 비율을 33%로 했을 경우의 ZTO 성막시 산소 첨가 비율을 25∼53%의 범위에서 조사한 TFT 특성에 대해 정리한 표 도면.
도 7a는 실시예 3이 나타내는 ZTO/IGZO 적층 구조 TFT를 시작했을 경우의 TFT 특성과 IGZO 성막시 산소 첨가 비율의 관계를 설명하는 그래프 도면.
도 7b는 본 발명의 실시예 3에 따른 ZTO/IGZO 적층 TFT 제조에 관하여, IGZO 성막시의 산소 첨가 비율을 25%로 했을 경우의 ZTO 성막시 산소 첨가 비율을 25∼40%의 범위에서 조사한 TFT 특성에 대해 정리한 표 도면.
실시형태에 대해, 도면을 이용하여 상세히 설명한다. 단, 본 발명은 이하에 나타내는 실시형태의 기재 내용이나 수치에 한정해서 해석되는 것이 아니다. 본 발명의 사상 또는 취지로부터 일탈하지 않는 범위에서, 그 구체적 구성을 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다.
본 명세서 등에 있어서의「제 1」,「제 2」,「제 3」등의 표기는, 구성요소를 식별하기 위해서 첨부하는 것이며, 반드시 수 또는 순서를 한정하는 것은 아니다.
도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해의 간단화를 위해서, 실제의 위치, 크기, 범위 등을 나타내고 있지 않을 경우가 있다. 이 때문에, 본 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
이하의 실시예에서 설명되는 구성의 일례는, 채널층이 적어도 산화아연을 포함하고, 산화인듐을 포함하지 않는 제 1 산화물층과, 적어도 산화인듐을 포함하는 제 2 산화물층의 적층 구조를 형성하는 산화물 반도체 성막 공정에 있어서, 제 1 산화물층 및 제 2 산화물층의 성막에 적절한 산소 첨가 비율 및 그 조합을 제공한다. 그것에 의해 그 후의 채널층 활성화 처리 공정시에 층간의 산소 이동에 의해 발생하는 박막 트랜지스터의 특성 열화를 방지하고, 문턱전위를 적절한 상태로 제어한 고이동도 트랜지스터를 실현할 수 있다.
도 2는 상기 구성에 의해 기대되는 이상적인 박막 트랜지스터의 특성의 일례를 나타내는 도면이며, 가로축은 게이트 전압(V), 세로축은 드레인 전류(A)로 하고, 드레인 전압을 0.1V, 1V, 10V의 3종류로 그래프화한 것이다.
구체예로서는, 제 1 아연을 포함하고 In을 포함하지 않는 산화물 반도체층 성막시의 산소 첨가 비율을 a, 제 2 In을 포함하는 산화물 반도체층 성막시의 산소 첨가 비율을 b라고 할 때, a>b, 또한, a가 1.1b보다 크고, 또한, 1.6b보다 작고, a<50%, b>20%를 만족시키는 조건에서 형성된 산화물 반도체 적층 구조로 한다. 상기의 성막 조건으로 함으로써, 형성후 어닐 처리에 따른 산화물 반도체 적층 채널층간의 산소 이동을 방지하고, 고이동도와 양호한 스위칭 특성을 양립하는 박막 트랜지스터를 실현 가능하다.
[실시예 1]
이하, 본 실시예의 산화물 박막 트랜지스터의 일례에 대해 설명한다. 본 실시예의 채널층은, 제 1 산화물 반도체층이 ZTO(막두께 30nm)이며, 제 2 산화물층이 IZO(막두께 5nm)이다.
도 3a 및 도 3b는 본 실시예의 산화물 박막 트랜지스터를 제조하는 공정의 일례를 나타내는 단면도이다.
기판(10) 상에 게이트 전극이 되는 전극층(1), 예를 들면 Mo 층이나 MoW 층(막두께 100nm)을 DC 마그네트론 스퍼터법 등에 의해 성막한다. 그 후에, 포토레지스트 패턴을 형성하고, 이것을 마스크로 하여 게이트 전극 가공을 행한다(도 3a의 (a)).
형성된 게이트 전극의 패턴으로 가공된 전극층(1)을 피복하는 모양으로, PE-CVD법 등에 의해 게이트 절연막층(2)을 형성한다. 여기에서는, SiOx(막두께 100nm)을 형성한다(도 3a의 (b)). 그 후에, 채널층이 되는 산화물층(3과 4)을 DC 마그네트론 스퍼터법에 의해 연속적으로 성막한다(도 3a의 (c)).
먼저, 제 2 산화물층(3)인 IZO층(막두께 5nm)은, 아연 조성 10at%의 타겟재를 사용하고, 성막 조건, 상온, 성막 압력 0.5Pa, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 10∼50%), DC 파워 50W에서 성막했다. 여기서, 산소 첨가 비율은 Ar/O2의 유량 비율로 정의하고 있다. 실용적으로는, 가스 유량의 비율로 생각해도 된다. 즉 산소 첨가 비율 10∼50%이란, Ar과 O2 전체의 유량을 100%로 했을 때의 산소 유량의 비율을 나타내고 있다(이하 마찬가지).
또한, 제 1 산화물층(4)인 ZTO층(막두께 50nm)은, 주석 조성 30at%의 타겟재(Al 350ppm 첨가)를 사용하고, 성막 조건, 상온, 성막 압력 0.5Pa, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 40%)를 사용하여 성막했다. 또, ZTO층은 아연 주석 복합 산화물로 형성할 경우 이외에, 아연 주석 복합 산화물을 주요한 성분으로 한 산화물로서 형성할 경우도 있을 수 있다. 즉, 아연 주석 복합 산화물의 특성을 개선 혹은 조정하기 위해서, 여러 가지 다른 원소를 첨가할 경우가 있을 수 있다.
그 후에, 포토레지스트층(5)에 의해 채널 패턴을 형성하고(도 3a의 (c)), 이것을 마스크로 하여 산화물 채널 영역의 가공을 행한다. 가공에는, 예를 들면 옥살산계 에칭액 등 ITO 가공에 일반적으로 이용될 수 있는 에칭액을 사용한다. 상기 산화물막 두께이면, 3분정도의 처리 시간에서 면내 분포 등을 고려해도 산화물층(3 및 4)을 충분하게 제거할 수 있다(도 3a의 (d)).
가공 후의 산화물층은, 중심 파장 254nm의 수은 램프에 의한 약 25mW/cm2의 UV광 조사 하에, 온도 200℃의 조건에서 1시간 활성화 어닐 처리를 실시한다. 그 후에, 소스·드레인 전극층(6)이 되는 예를 들면 Mo/Al/Mo 층이나 Mo, Mo 합금층을, 마그네트론 DC 스퍼터링이나 증착법에 의해 형성한다(도 3b의 (e)). 소스·드레인 전극층(6)은 또한 포토레지스트층(7)에 의한 소스·드레인 전극 패턴을 마스크로 하여 PAN계 에칭액 등에 의해 SD 전극 패턴으로 가공을 행하고(도 3b의 (f)), 그 후, 표면 보호를 위해, SiNx/SiOx 등의 보호막(8)을 PE-CVD법 등에 의해 형성하여, 본 실시예의 박막 트랜지스터가 완성된다(도 3b의 (g)).
발명자들의 고찰에 따르면, 상기 프로세스에 있어서, 산화물 적층 채널 내에서 활성화 어닐에 따라 산소 결손이 발생해 TFT 특성이 열화할 가능성이 있지만, 본 실시예에서 개시하는 산화물층(3 및 4)의 성막 조건을 채용함으로써, 이 문제는 해결할 수 있다.
도 3c는, 완성된 TFT를 상면(上面)으로부터 본 모식도이다. 화소 전극(투명 전극)(23)에 대하여, TFT(20)를 사이에 두고, 게이트 선(21)과 데이터 선(22)이 배치된다. 이 TFT는, 디스플레이 등의 화소 전극 제어용으로 사용되는 경우가 많다. 도 3c는, 그 경우의 게이트 선(21), 데이터 선(22), 화소 전극(23)의 위치 관계 개략을 나타낸 것이며, 디스플레이의 경우에는 이것이 어레이 형상으로 연속해서 형성되게 된다. 또한, 도 3b의 (g)의 단면에 대응한, TFT(20)의 부분 확대 평면 개략을 함께 나타낸다.
본 실시예에서는, 제 1 산화물층(4)으로 ZTO를 채용하고, 그 성막시 산소 첨가 비율을 40%로 했을 경우에, 제 2 산화물층(3)인 IZO의 성막시 산소 첨가 비율을 20%∼40%의 범위에서 변화시켰을 경우의, 이 적층 구조 TFT의 전류-전압 특성을 조사했다.
도 4a 및 도 4b에 그 결과를 나타낸다. 도 4a는, 대표적인 성막 조건에서의 전류-전압 특성과 이동도의 결과를 나타낸 것이다. ZTO 성막시의 산소 첨가 비율은 40%로 하고, IZO 성막시의 산소 첨가 비율을, 위로부터 (a) 20%, (b) 25%, (c) 30%, (d) 40%로 변화시켰다. 가로축은 게이트 전압(V), 세로축은 드레인 전류(A)와 이동도(cm2/Vs)로 하여, 드레인 전압을 0.1V, 1V, 10V의 3종류로 그래프화한 것이다(이하 그 밖의 전류-전압 특성의 그래프에서도 마찬가지).
IZO 성막시의 산소 첨가 비율 20%에서는, 전류-전압 특성은 OFF되지 않아 TFT로서는 부적당한 것을 알 수 있다. IZO 성막시의 산소 첨가 비율을 25%까지 증가시키면, OFF 동작은 하지만, 전류-전압 특성에 Hump가 보이며, 채널층 이외의 리크 패스가 형성되어 있는 것을 알 수 있다. IZO 성막시의 산소 첨가 비율을 더 증가시켜, 30%로 하면 Hump는 보이지 않고, 양호한 전류-전압 특성을 나타내며, 문턱전위(Vth)가 1V 이상으로 제어되어, 이동도 μFE도 32 이상의 양호한 값으로 되어 있다. 그러나, IZO 성막시의 산소 첨가량을 40% 이상으로 하면, 반대로 Hump가 보여지는 전류-전압 특성을 나타낸다. 이상과 같이, IZO 성막시의 산소 첨가 비율에는 적정값이 존재하는 것을 이해할 수 있다.
도 4b에는, 또한 상세한 IZO 성막시 산소 첨가 비율과 TFT 특성의 관계를 조사한 결과를 나타낸다. 이 결과로부터, IZO 성막시의 산소 첨가 비율이 26∼36%일 때에 문턱값 전압이 플러스로 되고, Hump가 보이지 않는다. 따라서, 이 데이터로부터는, 제 1 산화물층(ZTO) 성막시의 산소 첨가 비율을 a, 제 2 산화물층(IZO) 성막시 산소 첨가 비율을 b라고 했을 경우, 적어도 a=1.11∼1.54b의 범위에서는 적절한 조건을 만족시키는 것을 이해할 수 있다.
본 실시예에서는, 채널층의 제 1, 제 2 산화물층 성막시의 각각의 산소 첨가 비율을 적절하게 제어함으로써, 층간의 산소 이동을 방지하고, 고이동도화와 > 0V의 양호한 문턱전위 제어를 가능하게 하는 것이 가능하다. 또한, 프로세스상 마스크 수의 증대 등은 초래하지 않고, 실현할 수 있기 때문에, 저비용 프로세스와 고이동도의 양립도 가능하다.
또, 본 실시예 중에서 나타낸, 채널층 및 전극층의 막두께, 성막 방법, 가공(에칭) 방법 등에 대해서는, 당연히 제조할 디바이스에 요구되는 특성에 따라, 여러 가지 변경이 가능하다. 또한, 본 실시예에서는 전형적인 성막 방법으로서 DC 마그네트론 스퍼터법을 사용하였지만, 종래의 RF, DC 스퍼터, RF 마그네트론 스퍼터, ECR 스퍼터, 이온 플레이팅, 반응성 증착법 등 다양한 성막 방법으로 동일한 효과를 기대할 수 있다.
[실시예 2]
다음으로, 실시예 1의 산화물 적층 구조와 동일하고, 제조 공정도 거의 동일한 산화물 TFT 구조이며, 제 1 산화층인 ZTO의 성막시 산소 첨가 비율을 8%∼50%로 하고, 제 2 산화물층인 IZO 성막시 산소 첨가 비율을 30%로 했을 경우의 TFT 특성에 대해 기술한다.
도 5a가 대표적인 성막 조건에 있어서의 전류-전압 특성과 이동도이다. IZO 성막시의 산소 첨가 비율은 30%로 하고, ZTO 성막시의 산소 첨가 비율을, 위로부터 (a) 8%, (b) 33%, (c) 40%, (d) 45%로 변화시켰다.
ZTO 성막시 산소 첨가 비율이 8%일 때에, TFT의 특성은 OFF되지 않는, 도통 상태가 되어, TFT로서 부적당한 것을 알 수 있다. 다음으로, ZTO 성막시 산소 첨가 비율이 33%일 때에, OFF 상태는 확보될 수 있고, 양호한 전류-전압 특성인 것을 알 수 있지만, 문턱전위에 대해서는, -5.4V로 디플리트가 관측되어, 디스플레이에 적용하기에는 불충분한 특성이다. 또한, ZTO 성막시 산소 첨가 비율이 40%일 때에, 문턱전위도 > 0V로 제어되고, 이동도도 > 30cm2/Vs를 확보하고 있고, Hump도 보이지 않아 양호한 특성이라고 할 수 있다.
도 5b에, 상세한 ZTO 성막시 산소 첨가 비율과 TFT 특성의 평가 결과를 정리하였다. 이 결과로부터, ZTO 성막시의 산소 첨가 비율이 34∼45%일 때에 문턱값 전압이 플러스로 되고, Hump가 보이지 않는다. 따라서, 이 데이터로부터는, 제 1 산화물층(ZTO) 성막시의 산소 첨가 비율을 a, 제 2 산화물층(IZO) 성막시 산소 첨가 비율을 b라고 했을 경우, 적어도 a=1.13∼1.50b의 범위에서 적절한 조건을 만족시키는 것을 이해할 수 있다.
이상의 결과를 보아도, 실시예 1 기재의 고이동도화와 문턱전위 제어를 양립하는 성막시 산소 첨가 조건과 정합(整合)하는 것을 확인할 수 있었다. 도 4b 및 도 5b의 데이터로부터는, a가 1.1b보다 크고, 1.6b보다 작은 범위 내에는 트랜지스터로서 부적절한 조건이 포함되어 있지 않다는 것을 이해할 수 있다.
또한, 실시예 1, 2의 결과로부터 본 실시예에 적합한 산소 첨가 비율의 임계값은, IZO 성막시의 산소 첨가 비율 b에 대해서 20% 이상(그 이하에서는 OFF될 수 없어 TFT로서 부적당), ZTO 성막시의 산소 첨가 비율 a에 대해서 50% 이하(그 이상에서는 실효적인 스퍼터 속도가 저하되어, 제조 기술로서 부적당)라고 생각된다.
또, 실시예 1과 마찬가지로 본 실시예에 있어서 나타나 있는, 채널층 및 전극층의 막두께, 성막 방법, 가공(에칭) 방법 등에 대해서는, 요구되는 디바이스의 특성 등에 따라, 여러 가지 변경이 가능하다.
[실시예 3]
다음으로, 제 1 산화물층에는 실시예 1 및 2와 마찬가지로, ZTO(주석 조성 33at%, Al 250ppm, Si 100ppm 첨가)를, 제 2 산화물 반도체층을 ITO, IGZO(4:1:1)로 구성한 TFT의 특성에 대해 기술한다. 제 2 산화물층인 ITO, IGZO의 성막에 대해서는, 각각 주석 조성 10at%, 인듐 조성 67at%의 타겟 재료를 사용하여, 성막 조건, 상온, 성막 압력 0.5Pa, 스퍼터 가스 Ar/O2 혼합 가스(성막시 산소 첨가 비율 20%∼40%), DC 파워 50W에서 성막했다. 그 밖의 공정에 대해서는, 실시예 1과 거의 마찬가지이다.
상기 공정에 의해 형성된 박막 트랜지스터의 대표적인 전류-전압 특성을 도 6a, 도 7a에 나타낸다. 각각 이동도 62.1cm2/Vs, 28.1cm2/Vs이며, 또한, 문턱전위가 > 0V로 제어된 양호한 트랜지스터 특성을 얻을 수 있었다. 그 밖의 성막 조건의 상세한 데이터는 도 6b, 도 7b에 정리하였다.
도 6a는, 상기 조건에서 ZTO/ITO 적층 구조 TFT를 시작했을 경우의 TFT 특성(전류-전압 특성, 이동도)과 ZTO 성막시 산소 첨가 비율의 관계를 설명하는 그래프 도면이다.
도 6b는, ZTO/ITO 적층 TFT 제조에 관하여, ITO 성막시의 산소 첨가 비율을 33%로 했을 경우의, ZTO 성막시 산소 첨가 비율을 25∼53%의 범위에서 조사한 TFT 특성에 대해 정리한 표 도면이다.
이 결과로부터, ZTO 성막시의 산소 첨가 비율이 40∼45%일 때에 문턱값 전압이 플러스로 되고, Hump가 보이지 않는다. 따라서, 이 데이터로부터는, 제 1 산화물층(ZTO) 성막시의 산소 첨가 비율을 a, 제 2 산화물층(ITO) 성막시 산소 첨가 비율을 b라고 했을 경우, 적어도 a=1.21∼1.36b의 범위는 적절한 것을 이해할 수 있다.
도 7a는, 상기 조건에서 ZTO/IGZO 적층 구조 TFT를 시작했을 경우의 TFT 특성(전류-전압 특성, 이동도)과 IGZO 성막시 산소 첨가 비율의 관계를 설명하는 그래프 도면이다.
도 7b는, ZTO/IGZO 적층 TFT 제조에 관하여, IGZO 성막시의 산소 첨가 비율을 25%로 했을 경우의 ZTO 성막시 산소 첨가 비율을 25∼40%의 범위에서 조사한 TFT 특성에 대해 정리한 표 도면이다.
이 결과로부터, ZTO 성막시의 산소 첨가 비율이 30∼35%일 때에 문턱값 전압이 플러스로 되고, Hump가 보이지 않는다. 따라서, 이 데이터로부터는, 제 1 산화물층(ZTO) 성막시의 산소 첨가 비율을 a, 제 2 산화물층(IGZO) 성막시 산소 첨가 비율을 b라고 했을 경우, 적어도 a=1.20∼1.40b의 범위는 적절한 것을 이해할 수 있다.
도 6b 및 도 7b의 데이터로부터는, a가 1.1b보다 크고, 1.6b보다 작은 범위 내에는 트랜지스터로서 부적절한 조건이 포함되어 있지 않다는 것을 이해할 수 있다.
이상 실시예 1∼실시예 3의 결과를 종합하면, 제 1 산화물층(ZTO) 성막시의 산소 첨가 비율을 a, 제 2 산화물층(IZO, ITO, IGZO) 성막시 산소 첨가 비율을 b라고 했을 경우, 대략 a가 1.1b보다 크고, 1.6b보다 작은 범위 내에서는, 디바이스의 제조 조건으로서 부적절한 조건이 포함되지 않음을 이해할 수 있다. 상기의 데이터로부터 보다 범위를 한정하면, 제 2 산화물층이 IZO일 경우에는, 대략 a=1.11∼1.54b의 범위 내에 적정한 조건이 포함되고, 제 2 산화물층이 ITO 또는 IGZO일 경우에는, 대략 a=1.20∼1.40b의 범위 내에 적정한 조건이 포함된다는 것이 나타나 있다.
또, 실시예 1, 2와 마찬가지로 실시예 3에 있어서 나타나 있는, 채널층 및 전극층의 막두께, 성막 방법, 가공(에칭) 방법 등에 대해서는, 요구되는 디바이스의 특성 등에 따라, 여러 가지 변경이 가능하다.
이 성막 프로세스의 결과, 동일 파라미터에서 비교했을 때에, 제 1 산화물층(ZTO)에는, 제 2 산화물층(IZO, ITO, IGZO)보다 소정량 많은 산소를 받아들이고 있으며, 그 결과 제 1 산화물 반도체층 중의 산소 조성과 제 2 산화물 반도체층 중의 산소 조성이 디바이스의 동작상 균형을 이룸으로써, 상기의 TFT 특성이 얻어지고 있는 것이 추측된다. 즉, 제 1 산화물 반도체층 중의 산소 조성과 제 2 산화물 반도체층 중의 산소 조성의 균형에 의해, 층간을 산소 원자가 이동하는 것이 억제되어, 계면 근방의 어느 한쪽의 산화물 반도체층 측에 산소 결손에 따르는 도전층이 형성되는 것이 억제되어 있기 때문인 것으로 생각된다. 그 때문에, 문턱전위(Vth)가 2단으로 되는 것 같은 Hump 형상이나 마이너스 바이어스 하에서도 도통이 시작되어버리는 디플리트가 보이지 않는 것으로 추정된다.
본 발명은 상기한 실시형태에 한정되는 것이 아니며, 여러 가지 변형예가 포함된다. 예를 들면, 발명의 취지를 일탈하지 않는 범위에서, 어느 실시형태의 구성의 일부를 다른 실시형태의 구성으로 대체하는 것이 가능하며, 또한 어느 실시형태의 구성에 다른 실시형태의 구성을 더하는 것이 가능하다. 또한, 각 실시형태의 구성의 일부에 대해, 다른 구성의 추가·삭제·치환을 하는 것이 가능하다.
본원 발명은, 반도체 장치의 제조 분야에 적용할 수 있다.
1…게이트 전극
2…게이트 절연막
3…제 2 산화물 반도체층(산화인듐을 포함함)
4…제 1 산화물 반도체층(산화아연 포함하며, 산화인듐 포함하지 않음)
5…포토레지스트층(채널 패턴)
6…소스·드레인 전극층
7…포토레지스트층(소스·드레인 전극 패턴)
8…보호막
10…기판
20…TFT
21…게이트 선
22…데이터 선
23…화소 전극(투명 전극)

Claims (9)

  1. 게이트 전극과 소스 전극과 드레인 전극을 구비하는 반도체 장치로서,
    상기 게이트 전극과 상기 소스 전극 사이, 및, 상기 게이트 전극과 상기 드레인 전극 사이에는, 게이트 절연막과 산화물 반도체 채널층을 갖고,
    상기 게이트 절연막은 상기 게이트 전극과 상기 산화물 반도체 채널층 사이에 존재하고,
    상기 산화물 반도체 채널층은, 적어도 아연을 포함하고, 인듐을 함유하지 않는 제 1 산화물층과, 적어도 인듐을 함유하는 제 2 산화물층을 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 제 1 산화물층을 성막할 때의 산소 첨가 비율을 a, 상기 제 2 산화물층을 성막할 때의 산소 첨가 비율을 b라고 했을 때, a=1.20b∼1.40b인 것을 조건으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화물층의 성막시의 산소 첨가 비율이 a < 0.5인,
    반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 산화물층의 성막시의 산소 첨가 비율이 b > 0.2인,
    반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 산화물층이, 아연 주석 복합 산화물(ZTO), 혹은, 아연 주석 복합 산화물을 주요한 성분으로 한 산화물인,
    반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 산화물층이, 인듐 아연 복합 산화물(IZO)인,
    반도체 장치의 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 산화물층이, 인듐 주석 복합 산화물(ITO) 및 인듐 갈륨 아연 복합 산화물(IGZO)로부터 선택되는 적어도 하나인,
    반도체 장치의 제조 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제 1 산화물층은, 상기 제 2 산화물층보다 상대적으로 상기 소스 전극 및 상기 드레인 전극에 가까운 측에 배치되고,
    상기 제 2 산화물층은, 상기 제 1 산화물층보다 상대적으로 상기 게이트 절연막에 가까운 측에 배치되는,
    반도체 장치의 제조 방법.
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