KR20120098055A - 메모리 장치 및 이의 리프레쉬 제어방법 - Google Patents

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Abstract

본 발명에 따른 메모리 장치는, 다수의 뱅크; 상기 다수의 뱅크에 각각 대응되며, 리프레쉬 동작을 할 때 상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트를 카운팅하는 다수의 제1카운팅부; 및 리프레쉬 동작을 할 때 상기 다수의 뱅크의 상기 로우 어드레스의 상위 비트를 카운팅하는 제2카운팅부를 포함한다.

Description

메모리 장치 및 이의 리프레쉬 제어방법{MEMORY DEVICE AND METHOD FOR REFRESH CONTROLLING THE SAME}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치(예를 들면, Dynamic Random Access Memory;DRAM)의 경우, 하나의 트랜지스터와 하나의 커패시터로 기본 셀이 구성되고, 커패시터에 데이타가 저장된다. 그런데 반도체 기판 위에 형성되는 커패시터는 주변과 완전히 전기적으로 분리되지 않아 저장된 데이타 즉 전하가 보존되지 않고 방전된다. 즉 메모리 반도체 중에서도 DRAM등은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flash Memory)와 달리 시간이 흐름에 따라 메모리 셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다. 이는 커패시터에 저장된 전하를 유지하기 위한 동작에 해당한다.
일반적인 리프레쉬 동작에는 정기적으로 입력되는 리프레쉬 명령에 대응하여 내부적으로 어드레스를 카운트하며 순차적으로 단위셀에 저장된 전하량들을 리프레쉬 하는 오토리프레쉬 동작과, 초기 리프레쉬 명령의 입력이후 내부적으로 생성된 어드레스와 리프레쉬 명령에 응답하여 순차적으로 단위셀에 저장된 전하량들을 리프레쉬 하는 셀프 리프레쉬 동작이 있다. 셀프 리프레쉬 동작은 사용자가 메모리 장치의 동작을 오랫동안 멈춘 동안에 사용되는 것이고, 오토 리프레쉬 동작은 사용자가 반도체장치와 리드/라이트 동작을 주고받는 중간 중간에 이용되는 것이다. 셀프 리프레쉬 동작과 오토 리프레쉬 동작에 대해 좀 더 살펴보면 다음과 같다.
셀프 리프레쉬 동작을 할 때 셀프 리프레시 오실레이터는 셀프 리프레쉬 커맨드(self refresh command)에 응답하여 주기신호의 펄스를 생성한다. 주기신호의 펄스가 생성될 때마다 리프레쉬 카운터는 리프레쉬 동작이 수행되는 메모리 셀에 엑세스하기 위한 어드레스(address)를 순차적으로 카운팅한다. 따라서, 어드레스에 의해 엑세스(acess)된 메모리 셀에 대한 리프레쉬 동작이 순차적으로 수행된다.
오토 리프레쉬 동작을 할 때 정기적으로 입력되는 리프레쉬 명령에 응답하여 어드레스 카운터에 의해 내부적으로 어드레스를 카운트 된다. 그러면 셀프 리프레쉬 동작 때와 같이 어드레스에 의해 엑세스(acess)된 메모리 셀에 대한 리프레쉬 동작이 순차적으로 수행된다. 오토 리프레쉬의 경우 4k/64ms의 리프레쉬 사이클을 가진 반도체장치에서는 64 밀리 세컨드(ms) 내에 4096번의 오토 리프레쉬 명령을 하면 내부적으로 카운터가 순차적으로 모든 셀을 리프레쉬 한다.
리프레쉬 동작 모드를 갖는 메모리 장치는 외부 커맨드에 의해 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행한다. 내부 어드레스를 순차적으로 카운팅하는 동작을 수행하는 것이 어드레스 카운터(address counter)이다. 종래의 경우 리프레쉬 동작을 할 때 칩에 포함된 모든 뱅크에 대해 공통적으로 어드레스를 카운팅하기 때문에 어드레스 카운터는 칩에 대해 하나만 구비되면 되었다. 즉 리프레쉬 동작은 모든 뱅크에서 동일한 어드레스에 대해 진행되었던 것이다.
그러나 메모리 장치의 동작속도를 높이기 위해 칩에 포함된 다수의 뱅크들이 각 뱅크별로 다른 동작을 수행해야하는 필요성이 증대되었다. 예를 들어 어떤 뱅크는 액티브 동작(리드 동작 혹은 라이트 동작 등)을 수행하면서 어떤 뱅크는 리프레쉬 동작을 수행할 필요가 있게 된 것이다. 각 뱅크를 따로 제어하는 메모리 장치는 메모리 컨트롤러(예를 들어 CPU)의 입장에서 스케쥴링(scheduling)에도 유리하다는 장점이 있다. 한편 각 뱅크를 따로 제어하기 위해서는 리프레쉬 동작을 할 때 뱅크마다 따로 어드레스를 카운팅해야 하는데 종래의 경우 칩에 리프레쉬 카운터를 하나밖에 구비되지 않아 뱅크별로 어드레스를 카운팅할 수 없었다.
본 발명은 리프레쉬 동작을 할 때 뱅크별로 어드레스를 따로 카운팅 하면서도 어드레스 카운터의 크기는 최소화한 메모리 장치를 제공한다.
본 발명에 따른 메모리 장치는, 다수의 뱅크; 상기 다수의 뱅크에 각각 대응되며, 리프레쉬 동작을 할 때 상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트를 카운팅하는 다수의 제1카운팅부; 및 리프레쉬 동작을 할 때 상기 다수의 뱅크의 상기 로우 어드레스의 상위 비트를 카운팅하는 제2카운팅부를 포함할 수 있다.
상기 다수의 제1카운팅부 전부의 카운팅 동작이 완료될 때마다 상기 제2카운팅부를 카운팅하기 위한 카운팅 신호를 생성하는 신호 생성부를 더 포함할 수 있다.
또한 본 발명에 따른 메모리 장치는, 다수의 뱅크; 상기 다수의 뱅크에 각각 대응되며, 리프레쉬 동작을 할 때 활성화된 경우 상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트를 카운팅하는 다수의 제1카운팅부; 리프레쉬 동작을 할 때 상기 다수의 제1카운팅부 중 하나 이상의 제1카운팅부를 활성화하는 제어부; 및 리프레쉬 동작을 할 때 상기 다수의 뱅크 중 상기 활성화된 하나 이상의 제1카운팅부에 대응되는 뱅크의 상기 로우 어드레스의 상위 비트를 카운팅하는 제2카운팅부를 포함할 수 있다.
상기 활성화된 하나 이상의 제1카운팅부 전부의 카운팅 동작이 완료될 때마다 상기 제2카운팅부를 카운팅하기 위한 카운팅 신호를 생성하는 신호 생성부를 더 포함할 수 있다.
또한 본 발명에 따른 리프레쉬 제어방법은, 리프레쉬 동작을 할 때 다수의 뱅크에 각각 대응되는 다수의 로우 어드레스를 카운팅하기 위한 메모리 장치의 리프레쉬 제어방법에 있어서, 상기 다수의 로우 어드레스의 하위 비트를 개별적으로 카운팅하는 단계; 및 상기 다수의 로우 어드레스 전부의 하위 비트 카운팅 동작이 완료될 때마다, 상기 다수의 로우 어드레스의 상위 비트를 일괄적으로 카운팅하는 단계를 포함하고, 상기 다수의 로우 어드레스의 하위 비트 및 상기 다수의 로우 어드레스의 상위 비트가 모두 카운팅 완료되면 리프레쉬 동작을 종료할 수 있다.
본 발명에 따른 메모리 장치는 리프레쉬 동작을 할 때 각 뱅크에 대응되는 제1카운터와 모든 뱅크에 대응되는 제2카운터를 이용하여 각 뱅크의 어드레스를 카운팅함으로써 리프레쉬 동작을 할 때 뱅크별로 어드레스를 따로 카운팅하여 리프레쉬 동작의 자유도를 높인다.
또한 각 뱅크의 어드레스 중 하위 비트는 제1카운터에서 카운팅하고, 상위 비트는 제2카운터에서 카운팅함으로써 상위 비트의 수와 하위 비트의 수를 조절하여 어드레스 카운터의 면적을 최소화할 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성도,
도 2는 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도,
도 3은 본 발명에 따른 리프레쉬 제어방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
뱅크 동작의 자유로를 높이기 위해서는 리프레쉬 동작을 할 때 각 뱅크의 어드레스를 카운팅하는 어드레스 카운터를 따로 구비하여야 한다. 따라서 뱅크마다 어드레스 카운터를 따로 구비하기 위해서는 종래와 같이 로우 어드레스를 일괄적으로 카운팅하는 것보다 어드레스 카운터를 위해 필요한 면적이 많이 증가한다. 예를 들어 뱅크가 K인 경우 종래에 비해 어드레스 카운터를 위한 면적이 약 K배 증가한다는 문제점이 있다. 참고로 각각의 어드레스 카운터의 크기는 자신이 카운팅하려는 어드레스의 비트 수에 비례한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 1에 도시된 바와 같이 메모리 장치는 다수의 뱅크(Bank0 내지 Bank3), 다수의 뱅크(Bank0 내지 Bank3)에 각각 대응되며, 리프레쉬 동작을 할 때 다수의 뱅크(Bank0 내지 Bank3) 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 카운팅하는 다수의 제1카운팅부(101 내지 104) 및 리프레쉬 동작을 할 때 다수의 뱅크(Bank0 내지 Bank3)의 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅하는 제2카운팅부(105)를 포함한다. 또한 다수의 제1카운팅부(101 내지 104) 전부의 카운팅 동작이 완료될 때마다 제2카운팅부(105)를 카운팅하기 위한 카운팅 신호(CNT)를 생성하는 신호 생성부(106)를 포함한다. 도 1은 뱅크가 4개인 경우를 도시하고 있으나 뱅크의 개수는 설계에 따라 변경이 가능하다.
이하에서 도 1을 참조하여 메모리 장치의 동작에 대해 설명한다.
리프레쉬 동작을 할 때 로우 어드레스가 카운팅 될 때마다 다수의 뱅크(Bank0 내지 Bank3)에서 로우 어드레스에 대응되는 워드라인에 연결된 메모리 셀들이 리프레쉬 된다. 본 발명은 리프레쉬 동작을 할 때 각 뱅크에 대응되는 로우 어드레스의 일부 비트(하위비트)를 따로 카운팅하고 일부 비트(상위비트)는 일괄적으로 카운팅한다.
각 뱅크에 대응되는 로우 어드레스는 다수의 제1카운팅부(101 내지 104)에 의해 카운팅되는 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)와 제2카운팅부(105)에 의해 카운팅되는 로우 어드레스의 상위비트(ADD<0:K>)를 합쳐서 구성된다. 예를 들어 Bank0의 로우 어드레스는 ADD<0:K> 및 ADD1<K+1:N>를 합친 것이 된다.
다수의 제1카운팅부(101 내지 104)는 다수의 뱅크(Bank0 내지 Bank3)에 각각 대응된다. 다수의 제1카운팅부(101 내지 104)는 다수의 뱅크(Bank0 내지 Bank3) 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 카운팅 한다. 이때 각 뱅크의 로우 어드레스를 카운팅하는 동작은 뱅크 별로 제어되므로 다수의 제1카운팅부(101 내지 104)는 제1 내지 4카운팅 신호(CNT0 내지 CNT3) 중 자신에게 대응되는 카운팅 신호가 활성화되면 카운팅 동작을 수행한다.
다수의 제1카운팅부(101 내지 104)는 다수의 뱅크(Bank0 내지 Bank3) 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트의 카운팅(ADD1<K+1:N> 내지 ADD4<K+1:N>)이 완료되면 락킹(locking)되었다가, 로우 어드레스의 상위 비트(ADD<0:K>)가 카운팅(즉 카운팅 신호(CNT)가 활성화)되면 처음부터 다시 카운팅 동작을 수행한다. 락킹(locking)이란 카운팅부의 카운팅이 완료(어드레스의 하위비트를 가장 낮은 코드값에서 가장 높은 코드값까지 카운팅함, 혹은 반대)되면 리셋 될 때까지 자신에게 대응되는 카운팅 신호가 활성화되어도 더 이상 카운팅을 수행하지 않는 상태를 나타낸다. 다수의 제1카운팅부(101 내지 104)는 뱅크의 로우 어드레스의 하위 비트의 카운팅(ADD1<K+1:N> 내지 ADD4<K+1:N>)이 완료되면 각각 제1 내지 4완료신호(L0 내지 L3)를 활성화한다.
참고로 제1 내지 4카운팅 신호(CNT0 내지 CNT3) 중 리프레쉬 동작을 수행하는 뱅크에 대응되는 카운팅 신호는 셀프 리프레쉬 동작을 할 때 셀프 리프레쉬 명령인가 후 주기적으로 활성화되는 주기신호에 응답하여 활성화되고, 오토 리프레쉬 동작을 할 때에는 리프레쉬 명령에 응답하여 활성화된다.
제2카운팅부(105)는 다수의 제1카운팅부(101 내지 104) 전부의 카운팅이 완료될 때마다, 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅한다. 이를 위해 신호 생성부(106)는 다수의 제1카운팅부(101 내지 104) 전부의 카운팅이 완료될 때마다(즉 제1내지 4완료신호(L0, L1, L2, L3)가 모두 활성화될 때마다), 제2카운팅 신호(CNT)를 생성한다. 제2카운팅부(105)는 카운팅 신호(CNT)에 응답하여 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅한다(카운팅 신호(CNT)가 활성화될 때마다 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅함). 참고로 제2카운팅부(105)는 로우 어드레스의 하위 비트들(ADD1<K+1:N> 내지 ADD4<K+1:N>)을 직접 입력받아 카운팅 신호(CNT)를 활성화할 수도 있다.
위와 같이 동작을 하는 경우 다수의 뱅크(Bank0 내지 Bank3)의 로우 어드레스 중 다수의 제1카운팅부(101 내지 104)에 의해 카운팅되는 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)는 값이 서로 다를 수 있고, 제2카운팅부(105)에 의해 카운팅되는 로우 어드레스의 상위 비트(ADD<0:K>)는 값이 동일하게 된다.
다수의 제1카운팅부(101 내지 104) 및 제2카운팅부(105)의 카운팅 동작이 모두 완료되면 메모리 장치의 리프레쉬 동작이 완료된다.
이하 본 발명에 따른 메모리 장치의 동작을 예를 들어 설명한다. 이때 로우 어드레스의 상위 비트와 하위 비트는 각각 2비트씩이라고 가정한다. 각 뱅크에 대응되는 로우 어드레스는 '0000'부터 카운팅된다. 먼저 Bank0를 리프레쉬 하기 위해 제1카운팅 신호(CNT1)가 활성화 될때마다 제1카운팅부(101)는 Bank0에 대응되는 로우 어드레스의 하위 비트(ADD1<K+1:N>)를 카운팅한다. 제1카운팅부(101)가 Bank0에 대응되는 로우 어드레스의 하위 비트(ADD1<K+1:N>)'00'부터 '11'까지 카운팅하면 제1카운팅부(101)는 락킹된다. 그리고 제1카운팅부(101)는 제1완료신호(L0)를 활성화한다.
위와 동일하게 제2 내지 4카운팅 신호(CNT2, CNT3, CNT4)가 활성화될 때마다 제1카운팅부(102, 103, 104)는 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트(ADD2<K+1:N> 내지 ADD2<K+1:N>)를 각각 '00'부터 '11'까지 카운팅하고 락킹된다. 또한 위와 마찬가지로 제1카운팅부들(102, 103, 104)은 각각 제2 내지 4완료신호(L1, L2, L3)를 활성화한다.
이와 같이 모든 뱅크에 대응되는 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)가 카운팅 완료되면 제1 내지 4완료신호(L0 내지 L3)가 모두 활성화된다. 신호 생성부(106)는 제1 내지 4완료신호(L0 내지 L3)가 모두 활성화되면 카운팅 신호(CNT)를 활성화한다. 카운팅 신호(CNT)에 응답하여 제2카운팅부(106)는 로우 어드레스의 상위 비트(ADD<0:K>)를 '00'에서 '01'로 카운팅한다. 동시에 다수의 제1카운팅부(101 내지 104)가 카운팅 신호(CNT)에 의해 리셋되어 다시 처음부터 카운팅 동작을 수행한다.
상술한 동작이 반복되어 로우 어드레스의 상위 비트(ADD<0:K>)가 '00'부터 '11'까지 카운팅 완료되고, 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)가 '00'부터 '11'까지 카운팅 완료되면 리프레쉬 동작이 완료된다.
본 발명은 다수의 뱅크(Bank0 내지 Bank3)에 대응되는 로우 어드레스의 하위 비트 2자리의 경우 개별적으로 카운팅 될 수 있어 뱅크 동작의 자유도가 증가한다. 참고로 뱅크 동작의 자유도는 다수의 뱅크를 포함하는 메모리 장치에서 어떤 뱅크는 리프레쉬 동작을 어떤 뱅크는 액티브 동작을 수행하는 등 각 뱅크가 서로 다른 동작을 수행할 수 있는 정도를 의미한다. 상술한 예에서 각 뱅크에서 로우 어드레스가 '0000'에서 '0011', '0100'에서 '0111', '1000'에서 '1011', '1100'에서 '1111'까지의 구간은 뱅크별로 로우 어드레스를 카운팅하여 리프레쉬 동작을 수행할 수 있다. 즉 뱅크동작의 자유도가 증가한다.
한편 상위 비트 2자리의 경우 공유하여 하나의 제2카운팅부(106) 만으로 카운팅하므로 카운팅부가 차지하는 면적이 상대적으로 줄어들게 된다. 종래의 경우 4개의 뱅크를 구비하고 로우 어드레스가 4비트 신호인 경우 어드레스 카운터가 차지하는 면적은 약 16(4비트 × 4뱅크)가 된다. 그러나 본 발명의 메모리 장치의 경우 어드레스 카운터가 차지하는 면적은 약 10( 2비트(제2카운터(106)) + 2비트 × 4뱅크(제1카운터(101 내지 105)))이 된다.
다수의 제1카운팅부(101 내지 104)에 의해 카운팅될 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)의 비트 수와 제2카운팅부(105)에 의해 카운팅될 로우 어드레스의 상위 비트(ADD<0:K>)의 비트 수는 사용자의 설계에 따라 달라질 수 있다.
다수의 제1카운팅부(101 내지 104)에 의해 카운팅될 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)의 비트 수가 늘어날수록 뱅크의 리프레쉬 동작의 자유도는 증가하지만 이와 함께 어드레스 카운터 부분의 면적이 증가한다. 반대로 제2카운팅부(105)에 의해 카운팅될 로우 어드레스의 상위 비트(ADD<0:K>)의 비트 수가 늘어날수록 뱅크의 리프레쉬 동작의 자유도는 감소하지만 어드레스 카운터 부분의 면적은 줄일 수 있다. 따라서 본 발명에 따른 메모리 장치의 경우 뱅크 동작의 자유도와 어드레스 카운터의 면적에서 트레이드 오프(trade off)를 취하여 로우 어드레스 카운터를 최적화할 수 있다는 장점이 있다.
도 2는 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도이다.
도 2의 메모리 장치의 경우도 도 1과 같이 로우 어드레스의 하위 비트를 뱅크별로 카운팅하고, 로우 어드레스의 상위 비트를 일괄적으로 카운팅하여 뱅크 동작의 자유도 및 어드레스 카운터의 면적을 조절하는 방법은 동일하다. 그러나 도 2의 메모리 장치는 더 나아가 다수의 제1카운팅부(101 내지 104) 중 일부 제1카운팅부만을 활성화함으로써 도 1과 같이 뱅크별로 로우 어드레스를 카운팅할 수 있는 범위를 로우 어드레스의 하위 비트에 한정하지 않고, 상위 비트까지 확장하였다. 도 2는 뱅크가 4개인 경우를 도시하고 있으나 뱅크의 개수는 얼마든지 변경이 가능하다.
도 2에 도시된 바와 같이 메모리장치는, 다수의 뱅크(Bank0 내지 Bank3), 다수의 뱅크(Bank0 내지 Bank3)에 각각 대응되며, 리프레쉬 동작을 할 때 활성화된 경우 다수의 뱅크(Bank0 내지 Bank3) 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 카운팅하는 다수의 제1카운팅부(201 내지 204), 리프레쉬 동작을 할 때 다수의 제1카운팅부(201 내지 204) 중 하나 이상의 제1카운팅부를 활성화하는 제어부(207) 및 리프레쉬 동작을 할 때 다수의 뱅크(Bank0 내지 Bank3) 중 활성화된 하나 이상의 제1카운팅부에 대응되는 뱅크의 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅하는 제2카운팅부(205)를 포함한다. 또한 활성화된 하나 이상의 제1카운팅부 전부의 카운팅 동작이 완료될 때마다 제2카운팅부(205)를 카운팅하기 위한 카운팅 신호(CNT)를 생성하는 신호 생성부(206)을 포함한다.
이하에서 도 2를 참조하여 메모리 장치의 동작에 대해 설명한다.
먼저 제1카운팅부(201 내지 204 중 일부)가 활성화되었다는 의미는 다음과 같다. 활성화된 제1카운팅부(201 내지 204 중 일부)에 대응되는 뱅크는 리프레쉬 동작이 수행되고 있는 뱅크로서 로우 어드레스 카운터에 의해 카운팅되는 어드레스에 대응되는 워드라인에 연결된 메모리 셀들이 리프레쉬 된다.
따라서 활성화된 제1카운팅부(201 내지 204 중 일부)에 의해 카운팅되는 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N> 중 일부)의 카운팅만 완료되면 카운팅 제2카운팅부(205)에 의해 로우 어드레스의 상위 비트(ADD<0:K>)가 카운팅된다.
참고로 제1카운팅부(201 내지 204)의 활성화 방식은 여러가지가 있을 수 있다. 비활성화된 제1카운팅부라고 하여 꼭 카운팅 동작을 수행하지 않는 것은 아니고 그 출력이 제2카운팅부(206)의 카운팅 동작에 영향을 미치지 않는다면 도 2의 실시예가 아닌 다른 방식으로 제어부(207)를 구성하는 것도 가능하다.
각 뱅크에 대응되는 로우 어드레스는 도 1의 메모리 장치와 같이 상위 비트와 하위 비트로 나누어 카운팅 된다. 따라서 도 1의 설명에서 상술한 바와 같이 로우 어드레스의 상위 비트(ADD<0:K>)와 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 합친 것이 각 뱅크에 대응되는 로우 어드레스가 된다.
다수의 제1카운팅부(201 내지 204)는 각각 자신에게 대응되는 인에이블 신호(EN1 내지 EN4)에 의해 활성화되거나 비활성화된다. 제어부(207)는 인에이블 정보(EN<0:A>)에 응답하여 제1 내지 4인에이블 신호(EN1 내지 EN4) 중 일부를 활성화한다. 인에이블 정보(EN<0:A>)는 다수의 뱅크(Bank0 내지 Bank3) 중 어떤 뱅크를 리프레쉬 할 것인가에 의해 결정된다.
활성화된 제1카운팅부(201 내지 204 중 일부)는 자신에게 대응되는 카운팅 신호(CNT1 내지 CNT4)가 활성화될 때마다 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD1<K+1:N> 중 일부)를 카운팅한다.
활성화된 하나 이상의 제1카운팅부(201 내지 204 중 일부)는 다수의 뱅크(Bank0 내지 Bank3) 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD1<K+1:N> 중 일부)의 카운팅이 완료되면 락킹(locking)되었다가, 로우 어드레스의 상위 비트(ADD<0:K>)가 카운팅되면 처음부터 다시 카운팅 동작을 수행한다. 다수의 제1카운팅부(101 내지 104)는 뱅크의 로우 어드레스의 하위 비트의 카운팅(ADD1<K+1:N> 내지 ADD4<K+1:N>)이 완료되면 각각 제1 내지 4완료신호(L0 내지 L3)를 활성화한다.
이때 다수의 제1카운팅부(201 내지 204) 중 어떤 제1카운팅부(201 내지 204)가 활성화되었는지 알기 위해 제어부(207)로부터 또는 외부로부터 인에이블 정보(ENS<0:B>)를 입력받는다. ENS<0:B>)는 EN<0:A>와 동일할 수도 있다. 락킹의 의미는 도 1의 설명에서 상술한 바와 동일하다.
제2카운팅부(205)는 활성화된 하나 이상의 제1카운팅부(201 내지 204 중 일부) 전부의 카운팅이 완료될 때마다, 다수의 뱅크(Bank0 내지 Bank3) 중 활성화된 하나 이상의 제1카운팅부(201 내지 204 중 일부)에 대응되는 뱅크의 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅한다. 이를 위해 신호 생성부(206)는 활성화된 제1카운팅부(201 내지 204 중 일부)에 대응되는 완료신호들(L0 내지 L3 중 일부) 모두가 활성화되면 카운팅 신호(CNT)를 생성한다. 제2카운팅부(205)는 카운팅 신호(CNT)에 응답하여 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅한다.
도 2의 메모리 장치의 경우 각 뱅크별로 로우 어드레스의 모든 비트를 개별적으로 카운팅 할 수 있다. 이를 위해 활성화된 하나 이상의 제1카운팅부(201 내지 204)의 카운팅 동작이 시작되기에 앞서 이전의 리프레쉬 동작에서 카운팅 되었던 로우 어드레스의 상위 비트(ADD<0:K>)를 셋팅하기 위해 셋팅정보(SET<0:K>)을 입력받는다.
셋팅정보(SET<0:K>)는 당해 활성화된 하나 이상의 제1카운팅부(201 내지 204 중 일부)가 이전의 리프레쉬 동작에서 로우 어드레스의 상위 비트(ADD<0:K>)가 어디까지 카운팅 되었는지를 나타낸다. 일부 뱅크에 대해 리프레쉬 동작을 수행하는 경우 이전의 리프레쉬 동작이 완료되었을 때 로우 어드레스의 상위 비트(ADD<0:K>)를 저장하였다가 위의 일부 뱅크들에 대해 다시 리프레쉬 동작을 하는 경우 위에서 저장된 로우 어드레스의 상위 비트(ADD<0:K>) 값부터 로우 어드레스를 다시 카운팅하는 것이다. 이를 위해 저장된 로우 어드레스의 상위 비트(ADD<0:K>) 값을 셋팅정보(SET<0:K>)로서 제2카운팅부(205)에 입력하는 것이다.
제어부(207)는 인에이블 정보(EN<0:A>)에 응답하여 다수의 제1카운팅부(201 내지 204) 중 일부 또는 전부를 활성화하고, 활성화된 하나 이상의 제1카운팅부(201 내지 204 중 일부) 모두의 카운팅 동작이 완료되면 카운팅 신호(CNT)가 활성화되도록 신호 생성부(206)를 제어한다.
도 1의 경우 다수의 제1카운팅부(101 내지 104) 모두의 카운팅 동작이 완료되어야 카운팅 신호(CNT)가 활성화되었는데, 도 2의 경우 활성화된 하나 이상의 제1카운팅부(201 내지 204 중 일부) 모두의 카운팅 동작이 완료되면 카운팅 신호(CNT)를 활성화하므로 이러한 제어를 하는 것이다.
상술한 방법을 이용하여 통해 도 1의 어드레스 카운터와 어드레스 카운터의 면적은 동일하게 유지하면서 로우 어드레스의 모든 비트를 뱅크별로 카운팅할 수 있다. 다수의 제1카운팅부(201 내지 204) 및 제2카운팅부(205)의 카운팅 동작이 모두 완료되면 리프레쉬 동작이 완료된다.
이하 본 발명에 다른 메모리 장치의 동작을 예를 들어 설명한다. 이때 로우 어드레스의 상위 비트와 하위 비트는 각각 2비트씩이라고 가정한다. 각 뱅크에 대응되는 로우 어드레스는 '0000'부터 카운팅된다.
먼저 Bank0와 Bank1에 대해 리프레쉬 동작이 수행되고 Bank0와 Bank1의 로우 어드레스가 '1100'까지 카운팅된 후, Bank2와 Bank3의 리프레쉬 동작이 수행되어 Bank2와 Bank3의 로우 어드레스가 '1000'까지 카운팅 되었다고 하자. 그 후 뱅크들이 액티브 되었다가 다시 Bank2와 Bank3의 리프레쉬 동작을 수행하는 경우 제2카운팅부(205)에는 로우 어드레스의 상위 비트(ADD<0:K>)를 '10'부터 카운팅 하도록 셋팅정보(SET<0:K>)가 입력된다. 또한 다시 Bank0와 Bank1의 리프레쉬 동작을 수행하는 경우 제2카운팅부(205)에는 로우 어드레스의 상위 비트(ADD<0:K>)를 '11'부터 카운팅 하도록 셋팅정보(SET<0:K>)가 입력된다.
Bank0와 Bank1의 리프레쉬 동작을 수행하는 경우에는 제1카운팅부(201 내지 204) 중 201, 202가 활성화되어 201, 202가 '00'에서 '11'까지 카운팅되면 제1, 2완료신호(L0, L1)이 활성화된다. 신호 생성부(206)는 제1, 2완료신호(L0, L1)가 활성화되면 카운팅 신호(CNT)를 생성한다. 제2카운팅부(205)는 카운팅 신호(CNT)에 응답하여 Bank0 및 Bank1에 대응되는 로우 어드레스의 상위 비트(ADD<0:K>)를 카운팅 한다. 201 및 202는 카운팅 신호(CNT)에 응답하여 처음부터 다시 카운팅 동작을 수행한다. Bank2와 Bank3의 리프레쉬 동작을 수행하는 경우에도 이와 비슷하다. 리프레쉬 동작이 완료되지 않은 상태에서 액티브 동작을 수행하는 경우 제2카운팅부(206)에서 카운팅 중이던 로우 어드레스의 상위 비트(ADD<0:K>)를 저장했다가, 다음 리프레쉬 동작을 할 때 이 값을 셋팅정보(SET<0:K>)로 사용하게 된다.
도 2의 메모리 장치의 효과는 도 1의 메모리 장치의 효과와 비슷하되 도 2의 설명에서 상술한 바와 같이 어드레스 카운터의 면적을 늘리지 않으면서 뱅크별로 로우 어드레스의 모든 비트를 각각 카운팅할 수 있다는 장점이 있다.
도 3은 본 발명에 따른 리프레쉬 제어방법을 설명하기 위한 순서도이다.
도 3에 도시된 바와 같이 리프레쉬 동작을 할 때 다수의 뱅크(101 내지 104)에 각각 대응되는 다수의 로우 어드레스를 카운팅하기 위한 메모리 장치의 리프레쉬 제어방법에 있어서, 리프레쉬 제어방법은, 다수의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 개별적으로 카운팅하는 단계(S301) 및 다수의 로우 어드레스 전부의 하위 비트 카운팅(ADD1<K+1:N> 내지 ADD4<K+1:N>) 동작이 완료될 때마다, 다수의 로우 어드레스의 상위 비트(ADD<0:K>)를 일괄적으로 카운팅하는 단계(S302)를 포함한다.
이하 도 1 및 도 3을 참조하여 리프레쉬 제어방법에 대해 설명한다.
리프레쉬 제어방법은 도 1의 설명에서 상술한 바와 같이 각 뱅크 어드레스에 대응되는 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 개별적으로 카운팅하되(S301) 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>) 모두의 카운팅이 완료(L0 내지 L3가 모두 활성화)되면 로우 어드레스의 상위 비트(ADD<0:K>)를 일괄적으로 카운팅한다(S302). 다수의 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>) 및 다수의 로우 어드레스의 상위 비트(ADD<0:K>)가 모두 카운팅 완료되면 리프레쉬 동작을 종료한다.
이를 위해 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>) 모두가 카운팅 완료되지 않은 경우 'S1'에서 'NO'를 따라가서 하위 비트 카운팅 단계(S301)가 반복되고, 로우 어드레스의 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>) 모두가 카운팅 완료된 경우 'S1'에서 'YES'를 따라가서 다음 단계로 넘어간다.
상위 비트 카운팅 단계(S302)에서는 다수의 뱅크(Bank0 내지 Bank3)에 대응되는 로우 어드레스의 상위 비트(ADD<0:K>)를 일괄적으로 카운팅한다. 다음으로 'S2'에서 로우 어드레스의 상위 비트(ADD<0:K>)가 카운팅 완료된 경우 'YES'로 가서 리프레쉬 동작이 종료되고, 그렇지 않은 경우 'NO'로 가서 다수의 로우 어드레스 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 처음부터 카운팅한다. 즉 다수의 로우 어드레스의 상위 비트(ADD<0:K>)가 카운팅될 때마다 다수의 로우 어드레스 하위 비트(ADD1<K+1:N> 내지 ADD4<K+1:N>)를 처음부터 카운팅한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (12)

  1. 다수의 뱅크;
    상기 다수의 뱅크에 각각 대응되며, 리프레쉬 동작을 할 때 상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트를 카운팅하는 다수의 제1카운팅부; 및
    리프레쉬 동작을 할 때 상기 다수의 뱅크의 상기 로우 어드레스의 상위 비트를 카운팅하는 제2카운팅부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2카운팅부는,
    상기 다수의 제1카운팅부 전부의 카운팅이 완료될 때마다, 상기 로우 어드레스의 상위 비트를 카운팅하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 다수의 제1카운팅부는,
    상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 상기 로우 어드레스의 하위 비트의 카운팅이 완료되면 락킹(locking)되었다가, 상기 로우 어드레스의 상위 비트가 카운팅되면 처음부터 다시 카운팅 동작을 수행하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 다수의 제1카운팅부 전부의 카운팅 동작이 완료될 때마다 상기 제2카운팅부를 카운팅하기 위한 카운팅 신호를 생성하는 신호 생성부
    를 더 포함하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 다수의 제1카운팅부 및 상기 제2카운팅부의 카운팅 동작이 모두 완료되면 리프레쉬 동작이 완료되는 메모리 장치.
  6. 다수의 뱅크;
    상기 다수의 뱅크에 각각 대응되며, 리프레쉬 동작을 할 때 활성화된 경우 상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 로우 어드레스의 하위 비트를 카운팅하는 다수의 제1카운팅부;
    리프레쉬 동작을 할 때 상기 다수의 제1카운팅부 중 하나 이상의 제1카운팅부를 활성화하는 제어부; 및
    리프레쉬 동작을 할 때 상기 다수의 뱅크 중 상기 활성화된 하나 이상의 제1카운팅부에 대응되는 뱅크의 상기 로우 어드레스의 상위 비트를 카운팅하는 제2카운팅부
    를 포함하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 제2카운팅부는,
    상기 활성화된 하나 이상의 제1카운팅부 전부의 카운팅이 완료될 때마다, 상기 다수의 뱅크 중 상기 활성화된 하나 이상의 제1카운팅부에 대응되는 뱅크의 로우 어드레스의 상위 비트를 카운팅하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 활성화된 하나 이상의 제1카운팅부는,
    상기 다수의 뱅크 중 자신에게 대응되는 뱅크의 상기 로우 어드레스의 하위 비트의 카운팅이 완료되면 락킹(locking)되었다가, 상기 로우 어드레스의 상위 비트가 카운팅되면 처음부터 다시 카운팅 동작을 수행하는 메모리 장치.
  9. 제 6항에 있어서,
    상기 활성화된 하나 이상의 제1카운팅부 전부의 카운팅 동작이 완료될 때마다 상기 제2카운팅부를 카운팅하기 위한 카운팅 신호를 생성하는 신호 생성부
    를 더 포함하는 메모리 장치.
  10. 제 6항에 있어서,
    상기 다수의 제1카운팅부 및 상기 제2카운팅부의 카운팅 동작이 모두 완료되면 리프레쉬 동작이 완료되는 메모리 장치.
  11. 리프레쉬 동작을 할 때 다수의 뱅크에 각각 대응되는 다수의 로우 어드레스를 카운팅하기 위한 메모리 장치의 리프레쉬 제어방법에 있어서,
    상기 다수의 로우 어드레스의 하위 비트를 개별적으로 카운팅하는 단계; 및
    상기 다수의 로우 어드레스 전부의 하위 비트 카운팅 동작이 완료될 때마다, 상기 다수의 로우 어드레스의 상위 비트를 일괄적으로 카운팅하는 단계를 포함하고,
    상기 다수의 로우 어드레스의 하위 비트 및 상기 다수의 로우 어드레스의 상위 비트가 모두 카운팅 완료되면 리프레쉬 동작을 종료하는 메모리 장치의 리프레쉬 제어방법.
  12. 제 11항에 있어서,
    상기 다수의 로우 어드레스의 하위 비트를 개별적으로 카운팅하는 단계는,
    상기 다수의 로우 어드레스의 상위 비트가 카운팅될 때마다 상기 다수의 로우 어드레스 하위 비트를 처음부터 카운팅하는 메모리 장치의 리프레쉬 제어방법.
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