KR102388615B1

KR102388615B1 - 메모리 시스템

Info

Publication number: KR102388615B1
Application number: KR1020170150558A
Authority: KR
Inventors: 정승규; 권정현; 홍도선; 신원규
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-11-13
Filing date: 2017-11-13
Publication date: 2022-04-21
Also published as: TW201919054A; CN109785886A; TWI782994B; CN109785886B; US10559354B2; US20190147949A1; KR20190054372A

Abstract

메모리 시스템은, 다수의 메모리 셀들을 포함하는 제1셀 어레이; 다수의 메모리 셀들을 포함하는 제2셀 어레이; 및 어드레스에 제1값을 더해 상기 제1셀 어레이의 억세스에 사용되는 제1셀 어레이 어드레스를 생성하고, 상기 어드레스에 제2값을 더해 상기 제2셀 어레이의 억세스에 사용되는 제2셀 어레이 어드레스를 생성하는 어드레스 연산 회로를 포함할 수 있다.

Description

메모리 시스템 {MEMORY SYSTEM}

본 특허 문헌은 메모리 시스템에 관한 것이다.

최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 장치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질 즉, 가변 저항 물질을 이용하는 저항성 메모리 장치이며, 그 대표적인 예로, PCRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 들 수 있다.

특히, 저항성 메모리 장치는 크로스 포인트 어레이(cross point array) 구조로 메모리 셀 어레이를 구성하고 있다. 크로스 포인트 어레이 구조란 복수의 하부 전극(예, 복수의 로우 라인들(워드 라인들))과 복수의 상부 전극(예, 복수의 컬럼 라인들(비트 라인들))이 서로 교차하도록 형성되고, 그 교차점들 각각에 가변 저항 소자와 선택 소자가 직렬로 연결된 메모리 셀이 배치된 구조를 의미한다.

본 발명의 실시예들은, 다수의 셀 어레이들에서 서로 다른 위치의 메모리 셀들이 억세스되도록 하는 메모리 시스템을 제공할 수 있다.

본 발명의 일실시예에 따른 메모리 시스템은, 다수의 메모리 셀들을 포함하는 제1셀 어레이; 다수의 메모리 셀들을 포함하는 제2셀 어레이; 및 어드레스에 제1값을 더해 상기 제1셀 어레이의 억세스에 사용되는 제1셀 어레이 어드레스를 생성하고, 상기 어드레스에 제2값을 더해 상기 제2셀 어레이의 억세스에 사용되는 제2셀 어레이 어드레스를 생성하는 어드레스 연산 회로를 포함할 수 있다.

본 발명의 다른 실시예에 따른 메모리 시스템은, 2개 이상의 셀 어레이들을 포함하는 제1그룹; 2개 이상의 셀 어레이들을 포함하는 제2그룹; 및 어드레스에 제1값을 더해 상기 제1그룹의 억세스에 사용되는 제1그룹 어드레스를 생성하고, 상기 어드레스에 제2값을 더해 상기 제2그룹의 억세스에 사용되는 제2그룹 어드레스를 생성하는 어드레스 연산 회로를 포함할 수 있다.

본 발명의 실시예들에 따르면, 다수의 셀 어레이들에서 서로 다른 위치의 메모리 셀들이 억세스되어, 메모리 시스템에서의 불량 발생을 줄일 수 있다.

도 1은 셀 어레이(100)를 도시한 도면.
도 2는 셀 어레이(100)에서 디스터브 현상 및 로우 회로(110)와 컬럼 회로(120)에서 발생하는 열에 의해 데이터가 유실될 가능성이 높은 메모리 셀들을 진하게 표시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 시스템(300)의 구성도.
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템(400)의 구성도.
도 5는 본 발명의 또 다른 실시예에 따른 메모리 시스템(500)의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 1은 셀 어레이(100)를 도시한 도면이다.

도 1을 참조하면, 셀 어레이(100)는 다수의 워드 라인들(WL0~WL3, 로우(row) 라인들이라고도 함), 다수의 비트 라인들(BL0~BL3, 컬럼(column) 라인들이라고도 함), 다수의 워드 라인들(WL0~WL3)과 다수의 비트 라인들(BL0~BL3)의 교차점(crosspoint)마다 형성되는 메모리 셀들(MC00~MC33)을 포함할 수 있다. 워드 라인들(WL0~WL3)과 비트 라인들(BL0~BL3)은 로우 회로(110)와 컬럼 회로(120)에 의해 제어될 수 있다. 워드 라인들(WL0~WL3)과 비트 라인들(BL0~BL3)은 서로를 구별하기 위한 상대적인 명칭일 수 있다. 즉, 도면의 워드 라인들(WL0~WL3)이 비트 라인들로 불리고, 도면의 비트 라인들(BL0~BL3)이 워드 라인들로 불릴 수 있다.

메모리 셀들(MC00~MC33) 각각은 저항성 메모리 소자(M00~M33)와 선택 소자(S00~S33)를 포함할 수 있다. 저항성 메모리 소자(M11~M33)는 저장된 데이터에 따라 저저항 상태 또는 저저항 상태를 가질 수 있다. 저항성 메모리 소자(M11~M33)는 상변화(Phase-Change) 메모리 소자일 수 있으며 이 경우에 결정질 상태(crystalline state)인 경우에는 저저항 상태를 가지고 비결정질 상태(amorphous state)인 경우에는 고저항 상태를 가질 수 있다. 선택 소자(S00~S33)는 메모리 셀 양단의 전압 레벨 차이가 큰 경우 턴온되고 작은 경우 오프될 수 있다. 선택 소자로(S00~S33)는 다이오드 및 OTS(Ovonic Threshold Switch) 소자 등이 사용될 수 있다.

로우 회로(110)는 워드 라인들(WL0~WL3) 중 로우 어드레스(R_ADD)에 대하는 워드 라인을 선택할 수 있다. 컬럼 회로(120)는 비트 라인들(BL0~BL3) 중 컬럼 어드레스(C_ADD)에 대응하는 하나의 비트 라인을 선택하고, 선택된 비트 라인을 통해 선택된 메모리 셀에 데이터(DATA)를 라이트(프로그램)하거나 선택된 메모리 셀로부터 데이터(DATA)를 리드 할 수 있다. 선택된 워드 라인과 선택된 비트 라인의 교차점에 위치한 메모리 셀이 선택된 메모리 셀이 될 수 있다. 예를 들어, 워드 라인(WL1)과 비트 라인(BL2)이 선택된 경우에는 메모리 셀(MC12)이 선택된 메모리 셀일 수 있다.

리드 동작시에 셀 어레이(100)에서는 컬럼 회로(120) -> 선택된 비트 라인 -> 선택된 메모리 셀 -> 선택된 워드 라인 -> 로우 회로(110)의 방향으로 전류가 흐르게 된다. 선택된 메모리 셀이 메모리 셀(MC23)인 경우에 전류가 흐르는 경로 상에 메모리 셀들(MC13, MC22, MC21, MC20)이 위치하므로, 메모리 셀(MC23)의 리드 동작시에 메모리 셀들(MC13, MC22, MC21, MC20)에 디스터브(disturb) 현상이 발생할 수 있다. 선택된 메모리 셀이 메모리 셀(MC02)인 경우에는 전류가 흐르는 경로 상에 메모리 셀들(MC01, MC00)이 위치하므로, 메모리 셀(MC02)의 리드 동작시에 메모리 셀들(MC01, MC00)에 디스터브 현상이 발생할 수 있다. 즉, 리드 동작시에 선택된 메모리 셀과 동일한 워드 라인에 대응하는 메모리 셀들 중 선택된 메모리 셀보다 로우 회로(110)에 더 가까운 메모리 셀들과, 선택된 메모리 셀과 동일한 비트 라인에 대응하는 메모리 셀들 중 선택된 메모리 셀보다 컬럼 회로(120)에 더 가까운 메모리 셀들에 디스터브 현상이 발생할 수 있다. 또한, 리드 동작시에 로우 회로(110)와 컬럼 회로(120)에서 열이 발생하는데 이러한 이유로 로우 회로(110)와 컬럼 회로(120)에 가까이 있는 메모리 셀들일수록 열에 의한 영향을 더 받을 수 있다.

도 2는 셀 어레이(100)에서 디스터브 현상 및 로우 회로(110)와 컬럼 회로(120)에서 발생하는 열에 의해 데이터가 유실될 가능성이 높은 메모리 셀들을 진하게 표시한 도면이다. 도 2에서는 셀 어레이가 8X8=64개의 메모리 셀들을 포함하는 것을 예시했으며, 단순한 도시를 위해 워드 라인들과 비트 라인들의 도시를 생략했다. 도 2를 참조하면, 랜덤한 리드 동작이 반복될수록 로우 회로(110)에 가깝거나 컬럼 회로(120)에 가까운 메모리 셀들, 즉 숫자가 낮은 메모리 셀들, 의 데이터가 유실될 가능성이 높다는 것을 확인할 수 있다.

도 3은 본 발명의 일실시예에 따른 메모리 시스템(300)의 구성도이다. 여기서 메모리 시스템(300)은 다수의 메모리 장치들을 포함하는 메모리 모듈일 수도 있으며, 하나의 메모리 장치일 수도 있다.

도 3을 참조하면, 메모리 시스템(300)은 제1 내지 제8셀 어레이(311~318), 제1 내지 제8로우 회로(321~328) 및 제1 내지 제8컬럼 회로(331~338)를 포함할 수 있다.

메모리 시스템(300)의 리드 및 라이트 동작시에 한번에 1비트의 데이터가 리드 및 라이트하는 경우는 많지 않으며, 대부분 멀티 비트의 데이터가 리드 및 라이트된다. 예를 들어, 리드 동작시에 한번에 8비트의 데이터(DATA<0:7>)가 리드되고, 라이트 동작시에 한번에 8비트의 데이터(DATA<0:7>)가 라이트될 수 있다. 하나의 셀 어레이에서는 한번에 1비트의 데이터만 리드 및 라이트될 수 있으므로, 8비트의 데이터(DATA<0:7>)가 리드 및 라이트되기 위해서는 8개의 셀 어레이들(331~318)이 동시에 억세스되어야 한다.

제1 내지 제8셀 어레이(311~318)는 제1 내지 제8로우 회로(321~328)와 제1 내지 제8컬럼 회로(331~338)에 의해 억세스될 수 있다. 제1 내지 제8로우 회로들(321~328)은 동일한 로우 어드레스(R_ADD)를 입력받고, 제1 내지 제8컬럼 회로들(331~338)은 동일한 컬럼 어드레스(C_ADD)를 입력받으므로, 제1 내지 제8셀 어레이(311~318)에서는 동일한 위치의 메모리 셀들이 억세스될 수 있다. 예를 들어, 제1셀 어레이(311)에서 로우, 컬럼 순으로 (0,0)의 위치에 있는 메모리 셀이 억세스되는, 즉 리드 또는 라이트되는, 경우에, 제2 내지 제8셀 어레이들(312~318)에서도 (0,0)의 위치에 있는 메모리 셀들이 억세스될 수 있다.

제1 내지 제8셀 어레이들(312~318) 모두에서 (0,0)의 위치, 즉 취약한 위치,에 있는 메모리 셀들이 리드 또는 라이트되는 경우에, 8비트의 데이터(DATA<0:7>) 중 많은 데이터에 에러가 발생할 수 있다. 이러한 경우에, 메모리 시스템(300) 자체의 에러 정정 스킴 또는 메모리 콘트롤러의 에러 정정 스킴으로는 발생한 에러를 정정하는 것이 불가능할 수 있다. 반면에 제1 내지 제8셀 어레이들(312~318)에서 (7,7)의 위치, 즉 에러가 잘 발생하지 않는 위치, 에 있는 메모리 셀들이 리드 또는 라이트되는 경우에는, 8비트의 데이터(DATA<0:7>)에서는 에러가 거의 발생하지 않을 수 있다.

도 4는 본 발명의 다른 실시예에 따른 메모리 시스템(400)의 구성도이다. 여기서 메모리 시스템(400)은 다수의 메모리 장치들을 포함하는 메모리 모듈일 수도 있으며, 하나의 메모리 장치일 수도 있다.

도 4를 참조하면, 메모리 시스템(400)은 제1 내지 제8셀 어레이(411~418), 제1 내지 제8로우 회로(421~428), 제1 내지 제8컬럼 회로(331~338) 및 어드레스 연산 회로(440)를 포함할 수 있다.

메모리 시스템(400)의 리드 및 라이트 동작시에 제1 내지 제8셀 어레이들(411~418)에서는 멀티 비트의 데이터(DATA<0:7>)가 리드 및 라이트될 수 있다.

어드레스 연산 회로(440)는 어드레스(R_ADD, C_ADD)에 서로 다른 값(0~7)을 더해 제1 내지 제8셀 어레이들(411~418)의 억세스에 사용되는 제1 내지 제8셀 어레이 어드레스들(R_ADD_0~R_ADD_7, C_ADD_0~C_ADD7)을 생성할 수 있다. 예를 들어, 어드레스 연산 회로(440)는 어드레스(R_ADD, C_ADD)에 0을 더해 제1셀 어레이 어드레스(R_ADD_0, C_ADD_0)를 생성하고, 어드레스(R_ADD, C_ADD)에 1을 더해 제2셀 어레이 어드레스(R_ADD_1, C_ADD_1)를 생성하고, 어드레스(R_ADD, C_ADD)에 2를 더해 제3셀 어레이 어드레스(R_ADD_2, C_ADD_2)를 생성하는 등 어드레스(R_ADD, C_ADD)에 서로 다른 값들을 더해 제1 내지 제8셀 어레이 어드레스(R_ADD_0~R_ADD_7, C_ADD_0~C_ADD7)를 생성할 수 있다. 어드레스(R_ADD, C_ADD)는 메모리 콘트롤러로부터 메모리 시스템(400)으로 전달된 어드레스일 수 있다.

여기서는 어드레스 연산 회로(440)가 로우 어드레스(R_ADD)에 서로 다른 값들을 더해 제1 내지 제8셀 어레이 로우 어드레스(R_ADD_0~R_ADD_7)를 생성하고, 컬럼 어드레스(C_ADD)에 서로 다른 값들을 더해 제1 내지 제8셀 어레이 컬럼 어드레스(C_ADD_0~C_ADD7)를 생성하는 것을 예시했다. 그러나 어드레스 연산 회로(440)가 로우 어드레스만(R_ADD)을 변형시켜 제1 내지 제8셀 어레이 로우 어드레스(R_ADD_0~R_ADD_7)를 생성하고 컬럼 어드레스(C_ADD)는 건드리지 않는 실시예, 즉 제1 내지 제8셀 어레이(411~418)는 동일한 컬럼 어드레스(C_ADD)를 사용함, 도 가능하고, 어드레스 연산 회로가 로우 어드레스(R_ADD)는 건드리지 않고 컬럼 어드레스(C_ADD)만을 변형시켜 제1 내지 제8셀 어레이 컬럼 어드레스(C_ADD_0~C_ADD7)를 생성하는 실시예, 즉 제1 내지 제8셀 어레이(411~418)는 동일한 로우 어드레스(R_ADD)를 사용함, 도 가능함은 당연하다.

어드레스 연산 회로(440)는 로우 어드레스(R_ADD)에 서로 다른 값을 더해 제1 내지 제8셀 어레이 로우 어드레스(R_ADD_0~R_ADD_7)를 생성하기 위한 덧셈기들(441~448) 및 컬럼 어드레스(C_ADD)에 서로 다른 값을 더해 제1 내지 제8셀 어레이 컬럼 어드레스(C_ADD_0~C_ADD_7)를 생성하기 위한 덧셈기들(451~458)을 포함할 수 있다.

제1 내지 제8셀 어레이(411~418)는 제1 내지 제8로우 회로(421~428)와 제1 내지 제8컬럼 회로(431~438)에 의해 억세스될 수 있다. 제1 내지 제8로우 회로(421~428)는 서로 다른 로우 어드레스(R_ADD_0~R_ADD_7)를 입력받으므로 제1 내지 제8셀 어레이(411~418)에서는 서로 다른 로우가 억세스될 수 있으며, 제1 내지 제8컬럼 회로(431~438)는 서로 다른 컬럼 어드레스(C_ADD_0~C_ADD_7)를 입력받으므로 제1 내지 제8셀 어레이(411~418)에서는 서로 다른 컬럼이 억세스될 수 있다. 즉, 리드 및 라이트 동작시에 제1 내지 제8셀 어레이(411~418)에서는 서로 다른 위치의 메모리 셀들이 억세스되어 리드 및 라이트될 수 있다.

예를 들어, 제1셀 어레이(431)에서 (0,0) 위치의 메모리 셀이 억세스되는 경우에, 제2셀 어레이에서(432)는 (1,1) 위치의 메모리 셀이 억세스되고, 제3셀 어레이에서(433)는 (2,2) 위치의 메모리 셀이 억세스되고, 제4셀 어레이에서(434)는 (3,3) 위치의 메모리 셀이 억세스되고, 제5셀 어레이에서(435)는 (4,4) 위치의 메모리 셀이 억세스되고, 제6셀 어레이에서(436)는 (5,5) 위치의 메모리 셀이 억세스되고, 제7셀 어레이에서(437)는 (6,6) 위치의 메모리 셀이 억세스되고, 제8셀 어레이에서(438)는 (7,7) 위치의 메모리 셀이 억세스될 수 있다. 마찬가지로, 제1셀 어레이(431)에서 (2,5) 위치의 메모리 셀이 억세스되는 경우에, 제2셀 어레이(432)에서는 (3,6) 위치의 메모리 셀이 억세스되고, 제3셀 어레이(433)에서는 (4,7) 위치의 메모리 셀이 억세스되고, 제4셀 어레이(434)에서는 (5,0) 위치의 메모리 셀이 억세스되고, 제5셀 어레이(435)에서는 (6,1) 위치의 메모리 셀이 억세스되고, 제6셀 어레이(436)에서는 (7,2) 위치의 메모리 셀이 억세스되고, 제7셀 어레이(437)에서는 (0,3) 위치의 메모리 셀이 억세스되고, 제8셀 어레이(438)에서는 (1,4) 위치의 메모리 셀이 억세스될 수 있다.

리드 및 라이트 동작시에 제1 내지 제8셀 어레이(431~438)에서 서로 다른 위치의 메모리 셀들이 억세스되므로, 모든 셀 어레이들(431~438)에서 취약한 위치(예, (0,0))의 메모리 셀들이 억세스되고 다량의 에러가 발생하는 상황이 발생하지 않을 수 있다. 소량의 에러는 메모리 시스템(400)의 자체적인 또는 메모리 시스템(400)을 제어하는 메모리 콘트롤러의 에러 정정(error correction) 스킴에 의해 정정이 가능하므로 문제가 되지 않을 수 있다.

앞서 설명한 바와 같이, 메모리 시스템(400)은 하나의 메모리 장치일 수도 있고, 다수의 메모리 장치들을 포함하는 메모리 모듈일 수도 있다. 메모리 시스템(400)이 하나의 메모리 장치인 경우에 도 4의 모든 구성들은 하나의 메모리 장치에 포함될 수 있다. 메모리 시스템(400)이 메모리 모듈인 경우에는 제1 내지 제8셀 어레이(411~418), 제1 내지 제8로우 회로(421~428), 제1 내지 제8컬럼 회로(431~438) 및 어드레스 연산 회로(440)가 4개의 메모리 장치들 또는 8개의 메모리 장치들 내에 분산되어 포함될 수 있다. 또한, 어드레스 연산 회로(440)는 메모리 모듈에는 포함되지만 메모리 모듈에 포함된 메모리 장치들의 외부에 존재할 수도 있다.

도 4에서는 메모리 시스템(400)에 8개의 셀 어레이가 포함되고, 각각의 셀 어레이들이 8X8의 로우와 컬럼을 포함하는 것을 예시했지만, 실제의 메모리 시스템에는 8개보다 훨씬 많은 개수의 셀 어레이가 포함되고, 각각의 셀 어레이들이 수백 또는 수천개의 로우와 컬럼을 포함할 수도 있음은 당연하다.

또한, 모든 종류의 메모리 장치에서 셀 어레이 내에서의 위치에 따라 메모리 셀들의 특성이 균일하지 않으므로, 동시에 억세스되는 다수개의 셀 어레이들에서 서로 다른 위치의 메모리 셀들이 억세스되게 하는 것은 모든 종류의 메모리 장치에서 장점을 발휘할 수 있으므로, 도 4의 실시예가 모든 종류의 메모리 시스템에 적용 가능함은 당연하다.

도 5는 본 발명의 또 다른 실시예에 따른 메모리 시스템(500)의 구성도이다. 여기서 메모리 시스템(500)은 다수의 메모리 장치들을 포함하는 메모리 모듈일 수도 있으며, 하나의 메모리 장치일 수도 있다.

도 5를 참조하면, 메모리 시스템(500)은 제1 내지 제64그룹(GRP0~GRP63)과 어드레스 연산 회로(540)를 포함할 수 있다. 제1 내지 제64그룹(GRP0~GRP63)들 각각은 2개의 셀 어레이들(511_GRP0, 512_GRP0, ..., 511_GRP63, 512_GRP63) 2개의 로우 회로들(521_GRP0, 522_GRP0, ..., 521_GRP63, 522_GRP63) 및 2개의 컬럼 회로들(531_GRP0, 532_GRP0, ..., 531_GRP63, 532_GRP63)을 포함할 수 있다.

메모리 시스템(500)의 리드 및 라이트 동작시에 제1 내지 제64그룹(GRP0~GRP63) 내의 셀 어레이들(511_GRP0~511_GRP63, 512_GRP0~512_GRP_63), 즉 128개의 셀 어레이들, 에서 멀티 비트의 데이터(DATA<0:127>)가 리드 및 라이트될 수 있다.

어드레스 연산 회로(540)는 어드레스(R_ADD, C_ADD)에 서로 다른 값(0~63)을 더해 제1 내지 제64그룹들(GRP0~GRP63)에서 사용되는 제1 내지 제64그룹 어드레스(R_ADD_GRP0~R_ADD_GRP63, C_ADD_GRP_0~C_ADD_GRP63)를 생성할 수 있다. 예들 들어, 어드레스 연산 회로(540)는 어드레스(R_ADD, C_ADD)에 5를 더해 제6그룹 어드레스(R_ADD_GRP5, C_ADD_GRP5)를 생성하고, 어드레스(R_ADD, C_ADD)에 63을 더해 제64그룹 어드레스(R_ADD_GRP63, C_ADD_GRP63)를 생성할 수 있다.

어드레스 연산 회로(540)는 로우 어드레스(R_ADD)에 서로 다른 값들을 더해 제1 내지 제64그룹 로우 어드레스(R_ADD_GRP0~R_ADD_GRP63)를 생성하기 위한 덧셈기들(541_GRP0~541_GRP63) 및 컬럼 어드레스(C_ADD)에 서로 다른 값들을 더해 제1 내지 제64그룹 컬럼 어드레스(C_ADD_GRP0~C_ADD_GRP63)를 생성하기 위한 덧셈기들(542_GRP0~542_GRP63)을 포함할 수 있다.

여기서는 어드레스 연산 회로(540)가 로우 어드레스(R_ADD)에 서로 다른 값들을 더해 제1 내지 제64그룹 로우 어드레스(R_ADD_GRP0~R_ADD_GRP63)를 생성하고, 컬럼 어드레스(C_ADD)에 서로 다른 값들을 더해 제1 내지 제64그룹 컬럼 어드레스(C_ADD_GRP0~C_ADD_GRP63)를 생성하는 것을 예시했다. 그러나 어드레스 연산 회로(540)가 로우 어드레스만(R_ADD)을 변형시켜 제1 내지 제64그룹 로우 어드레스(R_ADD_GRP0~R_ADD_GRP63)를 생성하고 컬럼 어드레스(C_ADD)는 건드리지 않는 실시예, 즉 제1 내지 제64그룹(GRP0~GRP63)는 동일한 컬럼 어드레스(C_ADD)를 사용하는 실시예, 도 가능하고, 어드레스 연산 회로(540)가 로우 어드레스(R_ADD)는 건드리지 않고 컬럼 어드레스(C_ADD)만을 변형시켜 제1 내지 제64그룹 컬럼 어드레스(C_ADD_GRP0~C_ADD_GRP63)를 생성하는 실시예, 즉 제1 내지 제64그룹(GRP0~GRP63)은 동일한 로우 어드레스(R_ADD)를 사용하는 실시예, 도 가능함은 당연하다.

제1 내지 제64그룹(GRP0~GRP63)에서는 서로 다른 어드레스가 사용되므로, 제1 내지 제64그룹(GRP0~GRP63)의 리드 및 라이트 동작시에, 서로 다른 그룹에서는 서로 다른 위치의 메모리 셀들이 억세스될 수 있다. 예를 들어, 제1그룹(GRP0)의 셀 어레이들에서는 (1,0) 위치의 메모리 셀들이 억세스되는 경우에, 제3그룹의 셀 어레이들에서는 (3,2)위치의 메모리 셀들이 억세스될 수 있다. 리드 및 라이트 동작시에 제1 내지 제64그룹들(GRP0~GRP63) 마다 서로 다른 위치의 메모리 셀들이 억세스되므로, 모든 그룹(GRP0~GRP63)에서 취약한 위치의 메모리 셀들이 억세스되고 다량의 에러가 발생하는 상황을 방지할 수 있다.

메모리 시스템(500)은 하나의 메모리 장치일 수도 있고, 다수의 메모리 장치들을 포함하는 메모리 모듈일 수도 있다. 예를 들어, 도 5의 모든 구성이 하나의 메모리 장치에 포함될 수도 있으며, 각 그룹들(GRP0~GRP63) 마다 서로 다른 메모리 장치들(예, 64개의 메모리 장치들)에 포함되고 어드레스 연산 회로(540)도 서로 다른 메모리 장치들에 분산 배치될 수 있다.

또한, 모든 종류의 메모리 장치에서 셀 어레이 내에서의 위치에 따라 메모리 셀들의 특성이 균일하지 않으므로, 동시에 억세스되는 다수개의 셀 어레이들에서 서로 다른 위치의 메모리 셀들이 억세스되게 하는 것은 모든 종류의 메모리 장치에서 장점을 발휘할 수 있으므로, 도 5의 실시예가 모든 종류의 메모리 시스템에 적용 가능함은 당연하다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

400: 메모리 시스템
411~418: 셀 어레이들
421~428: 로우 회로들
431~438: 컬럼 회로들
440: 어드레스 연산 회로

Claims

다수의 메모리 셀들을 포함하는 제1셀 어레이;
다수의 메모리 셀들을 포함하는 제2셀 어레이; 및
어드레스에 제1값을 더해 상기 제1셀 어레이의 억세스에 사용되는 제1셀 어레이 어드레스를 생성하고, 상기 어드레스에 제2값을 더해 상기 제2셀 어레이의 억세스에 사용되는 제2셀 어레이 어드레스를 생성하는 어드레스 연산 회로를 포함하고,
상기 어드레스, 상기 제1셀 어레이 어드레스 및 상기 제2셀 어레이 어드레스 각각은 로우 어드레스와 컬럼 어드레스를 포함하고,
상기 어드레스 연산 회로는
상기 어드레스의 로우 어드레스에 상기 제1값을 더해 상기 제1셀 어레이 어드레스의 로우 어드레스를 생성하고, 상기 어드레스의 컬럼 어드레스에 상기 제1값을 더해 상기 제1셀 어레이 어드레스의 컬럼 어드레스를 생성하고, 상기 어드레스의 로우 어드레스에 상기 제2값을 더해 상기 제2셀 어레이 어드레스의 로우 어드레스를 생성하고, 상기 어드레스의 컬럼 어드레스에 상기 제2값을 더해 상기 제2셀 어레이 어드레스의 컬럼 어드레스를 생성하는
메모리 시스템.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 제1셀 어레이와 상기 제2셀 어레이는 동시에 억세스되는
메모리 시스템.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 어드레스, 상기 제1셀 어레이 어드레스 및 상기 제2셀 어레이 어드레스 각각은 로우 어드레스를 포함하는
메모리 시스템.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 어드레스, 상기 제1셀 어레이 어드레스 및 상기 제2셀 어레이 어드레스 각각은 컬럼 어드레스를 포함하는
메모리 시스템.
삭제
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 제1셀 어레이와 상기 제2셀 어레이는 동일한 메모리 장치에 포함되는
메모리 시스템.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 제1셀 어레이와 상기 제2셀 어레이는 서로 다른 메모리 장치에 포함되는
메모리 시스템.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 어드레스 연산 회로는
적어도 2 이상의 덧셈기를 포함하는
메모리 시스템.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 어드레스는 메모리 콘트롤러로부터 상기 어드레스 연산 회로로 전달된 어드레스인
메모리 시스템.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 2항에 있어서,
상기 제1셀 어레이에서 상기 제1셀 어레이 어드레스에 의해 억세스되는 메모리 셀의 위치와 상기 제2셀 어레이에서 상기 제2셀 어레이 어드레스에 의해 억세스되는 메모리 셀의 위치는 서로 다른
메모리 시스템.
2개 이상의 셀 어레이들을 포함하는 제1그룹;
2개 이상의 셀 어레이들을 포함하는 제2그룹; 및
어드레스에 제1값을 더해 상기 제1그룹의 억세스에 사용되는 제1그룹 어드레스를 생성하고, 상기 어드레스에 제2값을 더해 상기 제2그룹의 억세스에 사용되는 제2그룹 어드레스를 생성하는 어드레스 연산 회로를 포함하고,
상기 어드레스, 상기 제1그룹 어드레스 및 상기 제2그룹 어드레스 각각은 로우 어드레스와 컬럼 어드레스를 포함하고,
상기 어드레스 연산 회로는
상기 어드레스의 로우 어드레스에 상기 제1값을 더해 상기 제1그룹 어드레스의 로우 어드레스를 생성하고, 상기 어드레스의 컬럼 어드레스에 상기 제1값을 더해 상기 제1그룹 어드레스의 컬럼 어드레스를 생성하고, 상기 어드레스의 로우 어드레스에 상기 제2값을 더해 상기 제2그룹 어드레스의 로우 어드레스를 생성하고, 상기 어드레스의 컬럼 어드레스에 상기 제2값을 더해 상기 제2그룹 어드레스의 컬럼 어드레스를 생성하는
메모리 시스템.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 제1그룹과 상기 제2그룹은 동시에 억세스되는
메모리 시스템.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 어드레스, 상기 제1그룹 어드레스 및 상기 제2그룹 어드레스 각각은 로우 어드레스를 포함하는
메모리 시스템.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 어드레스, 상기 제1그룹 어드레스 및 상기 제2그룹 어드레스 각각은 컬럼 어드레스를 포함하는
메모리 시스템.
삭제
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 제1그룹과 상기 제2그룹은 동일한 메모리 장치에 포함되는
메모리 시스템.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 제1그룹과 상기 제2그룹은 서로 다른 메모리 장치에 포함되는
메모리 시스템.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 12항에 있어서,
상기 제1그룹의 셀 어레이들에서 상기 제1그룹 어드레스에 의해 억세스되는 메모리 셀들의 위치와 상기 제2그룹의 셀 어레이들에서 상기 제2그룹 어드레스에 의해 억세스되는 메모리 셀들의 위치는 서로 다른
메모리 시스템.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 어드레스는 메모리 콘트롤러로부터 상기 어드레스 연산 회로로 전달된 어드레스인
메모리 시스템.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 11항에 있어서,
상기 제1그룹과 상기 제2그룹으로부터 리드된 데이터의 에러를 정정하기 위한 에러 정정 회로를 더 포함하는
메모리 시스템.