KR102069351B1 - 게이트 인 패널 회로를 구동하는 방법과 평판 디스플레이 장치 - Google Patents

게이트 인 패널 회로를 구동하는 방법과 평판 디스플레이 장치 Download PDF

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Abstract

GIP 회로, 상기 GIP 회로를 구동하는 방법 및 상기 GIP회로를 가지는 평판 디스플레이. 상기 GIP 회로는 구조가 간단하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있다. 이는 더 나은 구동을 허용하고 리플을 회피할 수 있도록 하며, 상기 평판 디스플레이 장치에 대해 보다 고화질을 획득한다.

Description

게이트 인 패널 회로를 구동하는 방법과 평판 디스플레이 장치
본 발명은 평판 디스플레이 분야에 관한 것으로, 보다 구체적으로, 게이트 인 패널(GIP) 회로, 상기 GIP 회로를 구동하는 방법 및 평판 디스플레이 장치에 관한 것이다.
최근에 정보 기술, 무선 이동 통신 및 정보 기기의 급속한 발전과 적용으로 인하여, 전자 제품에 대한 의존도가 증가하고 다양한 디스플레이 기술과 장치가 번창하게 되었다. 평판 디스플레이 장치는, 완벽한 평면도, 경량성, 슬림성, 보다 높은 에너지 효율성, 그 외 다른 장점으로 인해 광범위하게 사용되고 있다.
현재 평판 디스플레이의 제조 비용을 절감하고 베젤의 폭을 줄이기 위해, 게이트 구동 회로(즉, 게이트 인 패널(GIP) 회로)를 평판 디스플레이 패널에 바로 집적하도록 GIP 기술이 주로 사용된다. 이러한 게이트 구동 회로는 다중 레벨의 GIP 신호들을 발생하기 위해 다중 구동부를 포함한다.
도 1을 참조하면, 종래의 평판 디스플레이의 일부가 도시되어 있다. 도 1에 도시된 바와 같이, 상기 종래의 평판 디스플레이(100)는 행렬(미도시) 형태로 배열된 복수 개의 픽셀, 복수 개의 스캔 라인(S1 내지 Sn), 및 각각 GIP 신호를 발생하고 출력하기 위한 복수 개의 캐스케이딩된(cascaded) 구동부(미도시)를 구비하는 GIP 회로(10)을 포함하고, 상기 GIP 신호들은 첫째 행의 픽셀들을 위한 스캔 라인에 제공되는 제 1 캐스케이드 GIP 신호, 둘째 행의 픽셀들을 위한 스캔 라인에 제공되는 제 2 캐스케이드 GIP 신호,?, 그리고 n번째 행의 픽셀들을 위한 스캔 라인에 제공되는 제 n 캐스케이드 GIP 신호를 포함한다.
상기 평판 디스플레이(100)의 픽셀들은 상기 스캔 라인들의 관련 GIP 신호들을 바탕으로 게이트되고, 서로 다른 GIP 신호들의 정확성은 평판 디스플레이의 화질에 직접적인 영향을 끼친다. 일단 특정 케스케이드로부터 제공된 GIP 신호가 부정확하면, 해당 픽셀들은 게이트되지 못하여, 화면 작동 실패, 화면을 가로지르는 선에서의 부정확한 디스플레이, 또는 이러한 결함을 보정하여 디스플레이한 후의 비정상적인 이미지 디스플레이와 같이, 평판 디스플레이(100)의 디스플레이 화면이 비정상적으로 디스플레이 될 수 있다.
그러나, 종래의 GIP 회로(10)의 구동부는 대개, 상대적으로 많은 박막 트랜지스터(TFT)를 포함하는, 복잡한 소위 10T3C 구조의 회로들이다. 또한, 구동부에 의해 발생된 GIP 신호는 깨끗하게 하이 레벨에서 로우 레벨로 하강될 수 없다.
종래의 GIP 신호에 대한 시뮬레이션을 도시하는 도 2를 참조한다. 도 2에 도시된 바와 같이, 특정 케스케이드로부터 제공되는 GIP 신호는 하이 레벨로 상승된 후 로우 레벨로 하강하기는 하지만, 하강이 깨끗하게 되지 않고, 다음 케스케이드의 GIP 신호 역시 하이 레벨에서 로우 레벨로 깨끗하게 하강되지 못한다. 결과적으로, 평판 디스플레이 장치의 화질에 치명적인 리플(ripples)을 초래할 수 있다.
따라서, 구조가 단순하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있는 GIP 회로가 본 분야에서 필요하다.
종래의 GIP 회로(10)의 구동부는 대개, 상대적으로 많은 박막 트랜지스터(TFT)를 포함하는, 복잡한 소위 10T3C 구조의 회로들이다. 또한, 구동부에 의해 발생된 GIP 신호는 깨끗하게 하이 레벨에서 로우 레벨로 하강될 수 없다.
종래의 GIP 신호에 대한 시뮬레이션을 도시하는 도 2를 참조한다. 도 2에 도시된 바와 같이, 특정 케스케이드로부터 제공되는 GIP 신호는 하이 레벨로 상승된 후 로우 레벨로 하강하기는 하지만, 하강이 깨끗하게 되지 않고, 다음 케스케이드의 GIP 신호 역시 하이 레벨에서 로우 레벨로 깨끗하게 하강되지 못한다. 결과적으로, 평판 디스플레이 장치의 화질에 치명적인 리플(ripples)을 초래할 수 있다.
따라서, 구조가 단순하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있는 GIP 회로가 본 분야에서 필요하다.
본 발명의 목적은, 구조가 단순하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있는 GIP 회로, 상기 회로를 구동하는 방법 및 평판 디스플레이 장치를 제안하는 것이다.
상기 기술적 문제를 해결하기 위해, 본 발명은, 순차적으로 연결된 복수 개의 구동부를 구비하고, 상기 구동부 각각은 구동 제어 라인, 제 1 게이트 라인, 제 2 게이트 라인, 제 1 클럭 신호 라인 및 제 2 클럭 신호 라인에 연결되는, 게이트 인 패널(GIP) 회로를 제공한다.
상기 구동부는 제 1 내지 제 8 트랜지스터, 제 1 커패시터 및 제 2 커패시터를 구비한다. 상기 제 1 트랜지스터는 상기 구동 제어 신호 라인과 제 1 노드 사이에 연결되고, 상기 제 1 클럭 신호 라인에 연결되는 게이트를 가진다. 상기 제 2 트랜지스터는 상기 제 1 클럭 신호 라인과 제 3 노드 사이에 연결되고, 상기 제 1 노드에 연결되는 게이트를 가진다. 상기 제 3 트랜지스터는 상기 제 2 클럭 신호 라인과 제 4 노드 사이에 연결되고, 상기 제 3 노드에 연결되는 게이트를 가진다. 상기 제 4 트랜지스터는 제 2 노드와 상기 제 4 노드 사이에 연결되고, 상기 제 2 클럭 신호 라인에 연결되는 게이트를 가진다. 상기 제 5 트랜지스터는 상기 제 3 노드와 상기 제 2 게이트 라인 사이에 연결되고, 상기 제 1 클럭 신호 라인에 연결되는 게이트를 가진다. 상기 제 6 트랜지스터는 상기 제 1 게이트 라인과 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드에 연결되는 게이트를 가진다. 상기 제 7 트랜지스터는 상기 제 1 게이트 라인과 출력단 사이에 연결되고, 상기 제 2 노드에 연결되는 게이트를 가진다. 상기 제 8 트랜지스터는 상기 제 2 게이트 라인과 상기 출력단 사이에 연결되고, 상기 제 1 노드에 연결되는 게이트를 가진다. 상기 제 1 커패시터는 상기 제 3 노드와 상기 제 4 노드 사이에 연결되고, 상기 제 2 커패시터는 상기 제 1 노드와 상기 출력단 사이에 연결된다.
선택적으로, 상기 GIP 회로에서, 상기 제 1 내지 제 8 트랜지스터 각각은 P-형 박막 트랜지스터일 수 있다.
선택적으로, 상기 GIP 회로에서, 상기 제 1 트랜지스터 및 제 5 트랜지스터 각각은 상기 제 1 클럭 신호 라인으로부터 제공되는 제 1 클럭 신호의 제어 하에 온 되거나 오프 될 수 있고, 상기 제 4 트랜지스터는 상기 제 2 클럭 신호 라인으로부터 제공되는 제 2 클럭 신호의 제어 하에 온 되거나 오프 될 수 있고, 상기 제 2 트랜지스터 및 제 6 트랜지스터 각각은 상기 제 1 노드의 전위의 제어 하에 온 되거나 오프 될 수 있고, 상기 제 3 트랜지스터는 상기 제 3 노드의 전위의 제어 하에 온 되거나 오프 될 수 있다.
선택적으로, 상기 GIP 회로에서, 상기 제 8 트랜지스터는 상기 제 1 노드의 전위의 제어 하에 온 되거나 오프 되고, 상기 제 7 트랜지스터는 상기 제 2 노드의 전위의 제어 하에 온 되거나 오프 될 수 있다.
선택적으로, 상기 GIP 회로에서, 상기 제 1 게이트 라인에 의해 제공되는 신호는 하이 레벨이고, 상기 제 2 게이트 라인에 의해 제공되는 신호는 로우 레벨일 수 있다.
따라서, 본 발명은 또한 상기 GIP 회로를 구동하는 방법을 제공한다. 상기 방법은 제 1 구간, 제 2 구간, 제 3 구간, 제 4 구간 및 제 5 구간에서 주기적인 스캐닝을 하는 단계를 포함한다.
제 1 구간에서, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨이다. 상기 구동 제어 라인은 하이 레벨의 제어신호를 제공하고, 상기 제 1 노드의 전위는 로우 레벨에서 하이 레벨로 천이한다. 상기 제 2 노드의 전위는 하이 레벨로 유지되고, 상기 제 7 트랜지스터 및 제 8 트랜지스터는 오프 된다. 결과적으로, 상기 출력단의 출력이 저 레벨이 된다.
제 2 구간에서, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨이고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨에서 로우 레벨로 하강한다. 상기 구동 제어 라인에 의해 제공되는 상기 제어 신호는 하이 레벨로 유지되고, 상기 제 1 노드의 전위는 하이 레벨로 유지된다. 상기 제 2 노드의 전위는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 7 트랜지스터는 온 된다. 결과적으로, 상기 출력단의 출력이 하이 레벨이 된다.
제 3 구간에서, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨이 된다. 상기 구동 제어 라인에 의해 제공되는 상기 제어 신호는 하이 레벨로 유지되고, 상기 제 1 노드의 전위는 하이 레벨로 상승된다. 상기 제 2 노드의 전위는 로우 레벨로 유지된다. 결과적으로, 상기 출력단의 출력을 하이 레벨로 유지된다.
제 4 구간에서, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨이고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨에서 로우 레벨로 하강한다. 상기 구동 제어 라인에 의해 제공되는 상기 제어신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 1 노드의 전위는 하이 레벨로 유지된다. 상기 제 2 노드의 전위는 로우 레벨로 유지된다. 결과적으로, 상기 출력단의 출력은 하이 레벨이 된다.
제 5 구간에서, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨이다. 상기 구동 제어 라인에 의해 제공되는 상기 제어신호는 로우 레벨로 유지되고, 상기 제 1 노드의 전위는 하이 레벨에서 로우 레벨로 하강한다. 상기 제 2 노드의 전위는 로우 레벨에서 하이 레벨로 천이하고, 상기 제 8 트랜지스터는 온 된다. 결과적으로 상기 출력단의 출력은 로우 레벨이 된다.
선택적으로, 상기 GIP 회로를 구동하는 방법에서, 상기 제 1, 제 2, 제 3, 제 4 및 제 5 구간 내내, 상기 제 1 게이트 라인에 의해 제공되는 신호는 하이 레벨로 유지될 수 있고, 상기 제 2 게이트 라인에 의해 제공되는 신호는 로우 레벨로 유지된다.
따라서 본 발명은 또한 상기 GIP 회로를 구비하는 평판 디스플레이 장치를 제공한다.
선택적으로, 상기 평판 디스플레이 장치에서, 상기 GIP 회로는 상기 평판 디스플레이 장치의 비표시 영역에 배치될 수 있다.
선택적으로, 상기 평판 디스플레이 장치는 유기 발광 다이오드 디스플레이 장치, 액정 디스플레이 장치, 플라즈마 디스플레이 패널 장치, 진공 형광 디스플레이 장치, 또는 플렉서블 디스플레이 장치일 수 있다.
요약하면, 상기 제안된 GIP 회로, 구동 방법 및 평판 디스플레이는, 구조가 간단하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있어서, 더 나은 구동을 허용하고 리플을 회피할 수 있도록 하며, 상기 제안된 평판 디스플레이 장치가 개선된 화질을 가지도록 하는, 새로운 GIP 회로를 사용한다.
상기 제안된 GIP 회로, 구동 방법 및 평판 디스플레이는, 구조가 간단하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있어서, 더 나은 구동을 허용하고 리플을 회피할 수 있도록 하며, 상기 제안된 평판 디스플레이 장치가 개선된 화질을 가지도록 하는, 새로운 GIP 회로를 사용한다.
도 1은 종래의 평판 디스플레이 장치의 부분 개략도이다.
도 2는 시뮬레이션한 종래의 GIP 신호를 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 GIP 회로의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 GIP 회로를 구동하는 방법의 파형 타이밍도이다.
도 5는 본 발명의 일 실시예에 따라 시뮬레이션된 GIP 신호를 도시한다.
본 발명에서 제안하는, 상기 GIP 회로, 구동 방법 및 평판 디스플레이 장치를 첨부된 도면과 함께 읽어야 하는 특정 실시예들을 참조하여 상세히 설명할 것이다. 본 발명의 특징과 장점은 하기 상세한 설명으로부터 보다 더 명확해질 것이다. 단지 본 발명의 설명의 편의와 명확성을 위해, 도면은 정확한 비례가 아닌 매우 단순화한 형태로 제공되었음을 유의해야 한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 GIP 회로가 개략적으로 도시된다. 도 3에 도시된 바와 같이, 상기 GIP 회로는, 각각 구동 제어 라인(IN), 제 1 게이트 라인(VGH), 제 2 게이트 라인(VGL), 제 1 클럭 신호 라인(CLK1) 및 제 2 클럭 신호 라인(CLK1B)에 연결되고, 제 1 내지 제 8 트랜지스터(M1-M8), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함하는 복수 개의 캐스케이드된 구동부(20)를 포함한다. 게이트가 제 1 클럭 신호 라인(CLK1)에 연결된 상태로, 제 1 트랜지스터(M1)는 구동 제어 신호 라인(IN)과 제 1 노드(N1) 사이에 연결된다. 게이트가 제 1 노드(N1)에 연결된 상태로, 제 2 트랜지스터(M2)는 제 1 클럭 신호 라인(CLK1)와 제 3 노드(N3) 사이에 연결된다. 게이트가 제 3 노드(N3)에 연결된 상태로, 제 3 트랜지스터(M3)는 제 2 클럭 신호 라인(CLK1B)와 제 4 노드(N4) 사이에 연결된다. 게이트가 제 2 클럭 신호 라인(CLK1B)에 연결된 상태로, 제 4 트랜지스터(M4)는 제 2 노드(N2)와 제 4 노드(N4) 사이에 연결된다. 게이트가 제 1 클럭 신호 라인(CLK1)에 연결된 상태로, 제 5 트랜지스터(M5)는 제 3 노드(N3)와 제 2 게이트 라인(VGL) 사이에 연결된다. 게이트가 제 1 노드(N1)에 연결된 상태로, 제 6 트랜지스터(M6)는 제 1 게이트 라인(VGH)와 제 2 노드(N2) 사이에 연결된다. 게이트가 제 2 노드(N2)에 연결된 상태로, 제 7 트랜지스터(M7)는 제 1 게이트 라인(VGH)과 출력단(EMOUT) 사이에 연결된다. 게이트가 제 1 노드(N1)에 연결된 상태로, 제 8 트랜지스터(M8)는 제 2 게이트 라인(VGL)과 출력단(EMOUT) 사이에 연결된다. 제 1 커패시터(C1)는 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결되고, 제 2 커패시터(C2)는 제 1 노드(N1)와 출력단(EMOUT) 사이에 연결된다.
구체적으로, 상기 GIP 회로는, 각 구동부의 출력단이 바로 다음 구동부의 입력단에 연결되도록 순차적으로 연결된 복수 개의 구동부를 포함한다. 달리 말하면, 각 구동부의 출력단은 바로 다음 구동부의 구동 제어 라인(IN)에 연결된다. 또한 각 구동부는 제 1 게이트 라인(VGH), 제 2 게이트 라인(VGL), 제 1 클럭 신호 라인(CLK1) 및 제 2 클럭 신호 라인(CLK1B)에 연결된다. 제 1 게이트 라인(VGH)은 항상 하이 레벨로 유지되는 신호를 제공할 수 있고, 제 2 게이트 라인(VGL)은 항상 로우 레벨로 유지되는 신호를 제공할 수 있다.
각 구동부(20)는 8개의 트랜지스터와 2개의 커패시터를 포함하는 8T2C 구조일 수 있으며, 이 구조에서 제 7 트랜지스터(M7)와 제 8 트랜지스터(M8)는 구동 트랜지스터 역할을 하고, 제 1 게이트 라인(VGH)과 제 2 게이트 라인(VGL) 사이에 연결된다. 또한, 상기 구동부의 출력단(EMOUT)은 제 7 트랜지스터(M7)와 제 8 트랜지스터(M8) 사이에 배치되고, 제 1 내지 제 6 트랜지스터(M1-M6)는 모두 스위칭 트랜지스터로 기능할 수 있다.
본 실시예에서 제 1 내지 제 8 트랜지스터(M1-M8)는 모두 P 타입 박막 트랜지스터일 수 있다.
도 3을 계속 참조하면, 제 1 트랜지스터(M1) 및 제 5 트랜지스터(M5)는 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호의 제어 하에 온 되거나 오프 될 수 있고, 반면에 제 4 트랜지스터(M4)는 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호의 제어 하에 온 되거나 오프 될 수 있다. 또한 제 2 트랜지스터(M2), 제 6 트랜지스터(M6) 및 제 8 트랜지스터(M8) 각각은 제 1 노드(N1)의 레벨에 따라 온 되거나 오프 될 수 있고, 제 3 트랜지스터(M3)는 제 3 노드(N3)의 레벨에 따라 온 되거나 오프 될 수 있다. 또한, 제 7 트랜지스터(M7)는 제 2 노드(N2)의 레벨에 따라 온 되거나 오프 될 수 있다.
종래의 회로와 비교해보면, 상기 GIP 회로의 구동부(20)의 (8개의 트랜지스터와 2개의 커패시터를 포함하는) 8T2C 구조는, 보다 더 적은 개수의 트랜지스터와 커패시터를 포함하기 때문에 더 간단하다. 또한, 구동부는 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있어, 상기 GIP 회로가 더 강력하고 양호하게 구동할 수 있다.
따라서, 본 발명은 또한 상기 GIP 회로를 구동하는 방법을 제공한다. 도 3과 도 4를 참조하면, 상기 방법은 주기적인 스캐닝을 실시하는 단계를 포함하고, 상기 스캐닝 각각은 제 1 구간(t1), 제 2 구간(t2), 제 3 구간(t3), 제 4 구간(t4) 및 제 5 구간(t5)으로 구분된다.
제 1 구간(t1)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 하이 레벨이다. 또한 구동 제어 라인(IN)은 하이 레벨의 제어신호를 제공하고, 제 1 노드(N1)는 로우 레벨에서 하이 레벨로 점프한다. 또한, 제 2 노드(N2)는 하이 레벨로 유지되고, 제 7 및 제 8 트랜지스터(M7, M8)는 오프 된다. 결과적으로, 출력단(EMOUT)의 출력은 저 레벨이다.
제 2 구간(t2)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 하이 레벨이고, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 하이 레벨에서 로우 레벨로 하강한다. 또한 구동 제어 라인(IN)에 의해 제공되는 제어 신호는 하이 레벨로 유지되고, 제 1 노드(N1) 또한 하이 레벨로 유지된다. 또한, 제 2 노드(N2)는 하이 레벨에서 로우 레벨로 하강하고, 제 7 트랜지스터(M7)는 온 된다. 결과적으로, 출력단(EMOUT)의 출력은 하이 레벨로 천이한다. 도 4에서 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 제 1 구간(t1)의 끝에서 로우 레벨에서 하이 레벨로 천이하는 것으로 도시되어 있으나, 제 1 클럭 신호가 제 2 구간(t2) 내내 하이 레벨을 유지한다면 상기 로우 레벨에서 하이 레벨로의 천이는 제 2 구간(t2)의 시작에서도 일어날 수 있으므로, 본 발명은 이에 한정되지 않는다.
제 3 구간(t3)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 하이 레벨이다. 또한 구동 제어 라인(IN)에 의해 제공되는 제어 신호는 하이 레벨로 유지되고, 제 1 노드(N1) 또한 하이 레벨로 상승된다. 또한, 제 2 노드(N2)는 로우 레벨로 유지됨으로써, 출력단(EMOUT)의 출력은 하이 레벨로 유지된다. 도 4에서 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 제 2 구간(t2)의 끝에서 로우 레벨에서 하이 레벨로 천이하는 것으로 도시되어 있으나, 제 2 클럭 신호가 제 3 구간(t3) 내내 하이 레벨을 유지한다면 상기 로우 레벨에서 하이 레벨로의 천이는 제 3 구간(t3)의 시작에서도 일어날 수 있으므로, 본 발명은 이에 한정되지 않는다.
제 4 구간(t4)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 하이 레벨이고, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 하이 레벨에서 로우 레벨로 하강한다. 구동 제어 라인(IN)에 의해 제공되는 제어신호는 하이 레벨에서 로우 레벨로 천이하고, 제 1 노드(N1)는 하이 레벨로 유지된다. 제 2 노드(N2)는 로우 레벨로 유지됨으로써, 출력단(EMOUT)의 출력은 하이 레벨로 유지된다. 도 4에서 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 제 3 구간(t3)의 끝에서 로우 레벨에서 하이 레벨로 천이하는 것으로 도시되어 있으나, 제 1 클럭 신호가 제 4 구간(t4) 내내 하이 레벨을 유지한다면 상기 로우 레벨에서 하이 레벨로의 천이는 제 4 구간(t4)의 시작에서도 일어날 수 있으므로, 본 발명은 이에 한정되지 않는다.
제 5 구간(t5)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 하이 레벨이다. 구동 제어 라인(IN)에 의해 제공되는 제어신호는 로우 레벨로 유지되고, 제 1 노드(N1)는 하이 레벨에서 로우 레벨로 하강한다. 제 2 노드(N2)는 로우 레벨에서 하이 레벨로 점프하고, 제 8 트랜지스터(M8)는 온 된다. 결과적으로, 출력단(EMOUT)의 출력은 로우 레벨로 하강한다. 도 4에서 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 제 4 구간(t4)의 끝에서 로우 레벨에서 하이 레벨로 천이하는 것으로 도시되어 있으나, 제 2 클럭 신호가 제 5 구간(t5) 내내 하이 레벨을 유지한다면 상기 로우 레벨에서 하이 레벨로의 천이는 제 5 구간(t5)의 시작에서도 일어날 수 있으므로, 본 발명은 이에 한정되지 않는다.
구체적으로, 본 방법에서, 제 1 게이트 라인(VGH)은 하이 레벨로 항상 유지되는 신호를 제공할 수 있고, 제 2 게이트 라인(VGL)은 로우 레벨로 항상 유지되는 신호를 제공할 수 있다.
제 1 구간(t1)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호의 하이 레벨에서 로우 레벨로의 하강에 응답하여, 제 1 클럭 신호에 의해 제어 가능한 제 1 및 제 5 트랜지스터(M1, M5)는 온 되어, 구동 제어 라인(IN)에 의해 제공되는 제어 신호가 제 1 트랜지스터(M1)를 통해 제 1 노드(N1)로 송신된다. 결과적으로, 제 1 노드(N1)는 로우 레벨에서 하이 레벨로 상승되고, 따라서 제 6 및 제 8 트랜지스터(M6, M8)는 오프 된다. 이로써, 제 2 게이트 라인(VGL)으로부터 제공되는 신호는 제 8 트랜지스터(M8)를 통해 출력단(EMOUT)으로 라우팅될 수 없다.
제 6 트랜지스터(M6)가 오프 되기 전에, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 신호는 제 6 트랜지스터(M6)를 통해 제 2 노드(N2)로 전달되어, 제 2 노드(N2)는 하이 레벨로 구동된다. 제 6 트랜지스터(M6)의 오프 이후, 제 2 노드(N2)는 하이 레벨을 유지하고, 따라서 제 7 트랜지스터(M7)가 오프 된다. 결과적으로, 제 1 게이트 라인 (VGH)으로부터 제공되는 신호는 제 7 트랜지스터(M7)를 통해 출력단(EMOUT)으로 제공될 수 없다.
이 시점에서, 출력단(EMOUT)은 로우 레벨의 출력을 제공한다. 동시에, 제 2 클럭 게이트 라인(VGL)으로부터 제공되는 신호는 제 5 트랜지스터(M5)를 통해 제 3 노드(N3)로 제공되어, 제 3 노드(N3)를 로우 레벨로 하강시킨다. 결과적으로, 제 3 노드(N3)의 레벨에 의해 제어되는 제 3 트랜지스터(M3)는 도통된다.
제 2 구간(t2)에서, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호의 하이 레벨에서 로우 레벨로의 하강에 응답하여, 제 2 클럭 신호에 의해 제어되는 제 4 트랜지스터(M4)는 온 된다. 이후, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 제 3 및 제 4 트랜지스터(M3, M4)를 통해 제 2 노드(N2)로 송신되어, 제 2 노드(N2)를 하이 레벨에서 로우 레벨로 하강시키고, 따라서 제 7 트랜지스터(M7)를 온 시켜 제 1 게이트 라인(VGH)으로부터 제공되는 신호가 제 7 트랜지스터(M7)를 통해 출력단(EMOUT)으로 라우팅된다. 결과적으로, 출력단(EMOUT)의 출력은 하이 레벨로 상승한다.
제 3 구간(t3)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호의 하이 레벨에서 로우 레벨로의 하강에 응답하여, 제 1 클럭 신호에 의해 제어되는 제 1 및 제 5 트랜지스터(M1, M5) 둘 다 온 된다. 구동 제어 라인(IN)에 의해 제공되는 제어 신호는 다시 제 1 트랜지스터(M1)를 통해 제 1 노드(N1)로 제공되어, 제 1 노드(N1)를 하이 레벨로 유지하고, 제 6 및 제 8 트랜지스터(M6, M8)는 오프 상태로 유지한다. 결과적으로, 제 2 게이트 라인(VGL)으로부터 제공되는 신호는 제 8 트랜지스터(M8)를 통해 출력단(EMOUT)으로 제공될 수 없고, 제 2 노드(N2)는 로우 레벨로 유지된다.
제 2 노드(N2)가 로우 레벨로 유지됨으로써, 제 7 트랜지스터(M7)가 온 되어, 제 1 게이트 라인(VGH)으로부터 제공되는 신호가 제 7 트랜지스터(M7)를 통해 출력단(EMOUT)으로 라우팅되도록 한다. 따라서, 출력단(EMOUT)의 출력은 하이 레벨로 유지된다.
동시에, 제 2 게이트 라인(VGL)으로부터 제공되는 신호는 다시 제 5 트랜지스터(M5)를 통해 제 3 노드(N3)로 제공되어, 제 3 노드(N3)를 로우 레벨로 하강시킴으로써, 제 3 노드(N3)의 레벨에 의해 제어되는 제 3 트랜지스터(M3)는 온 된다.
제 4 구간(t4)에서, 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호의 하이 레벨에서 로우 레벨로의 하강에 응답하여, 제 2 클럭 신호에 의해 제어되는 제 4 트랜지스터(M4)는 온 된다. 제 2 클럭 신호 라인(CLK1B)으로부터 제공되는 제 2 클럭 신호는 제 3 및 제 4 트랜지스터(M3, M4)를 통해 제 2 노드(N2)로 송신되어, 제 2 노드(N2)를 로우 레벨로 유지시키고, 따라서 제 7 트랜지스터(M7)를 온 시킨다. 따라서 제 1 게이트 라인(VGH)으로부터 제공되는 신호는 제 7 트랜지스터(M7)를 통해 출력단(EMOUT)으로 라우팅되어, 출력단(EMOUT)의 출력을 하이 레벨로 유지한다.
제 5 구간(t5)에서, 제 1 클럭 신호 라인(CLK1)으로부터 제공되는 제 1 클럭 신호의 하이 레벨에서 로우 레벨로의 하강에 응답하여, 제 1 클럭 신호에 의해 제어되는 제 1 및 제 5 트랜지스터(M1, M5) 둘 다 온 된다. 따라서 구동 제어 라인(IN)에 의해 제공되는 제어 신호는 제 1 트랜지스터(M1)를 통해 제 1 노드(N1)로 라우팅되어, 제 1 노드(N1)를 하이 레벨에서 로우 레벨로 하강시키고, 따라서 제 6 및 제 8 트랜지스터(M6, M8)는 온 된다. 결과적으로, 제 2 게이트 라인(VGL)으로부터 제공되는 신호는 출력단(EMOUT)으로 전달되어, 출력단(EMOUT)의 출력을 로우 레벨로 하강한다.
동시에, 제 1 게이트 라인(VGH)으로부터 제공되는 신호가 제 6 트랜지스터(M6)를 통해 제 2 노드(N2)로 제공되어, 제 2 노드(N2)를 로우 레벨에서 하이 레벨로 상승시키고, 따라서 제 7 트랜지스터(M7)를 오프 시킨다. 결과적으로, 제 1 게이트 라인(VGH)으로부터 제공되는 신호는 제 7 트랜지스터(M7)를 통해 출력단(EMOUT)으로 제공될 수 없다.
상기 설명으로부터, 제 2 게이트 라인(VGL)으로부터 제공되는 로우 레벨 신호를 출력단(EMOUT)으로 라우팅하기 위해 제 8 트랜지스터(M8)를 온 시킴으로써, 구동부(20)에서 로우 레벨 출력이 가능함을 알 수 있다.
본 발명의 일 실시예에 따른 GIP 신호를 시뮬레이션한 도 5를 참조한다. 도 5에 도시된 바와 같이, 특정 캐스케이드의 GIP 신호는 하이 레벨로 상승한 후, 로우 레벨로 깨끗하게 하강되고, 다음 캐스케이드의 GIP 신호 역시 하이 레벨에서 로우 레벨로 깨끗하게 하강된다.
따라서 종래의 GIP 회로와 해당 구동 방법과 비교하면, 본 발명에서 제안한 GIP 회로와 방법은 보다 나은 구동을 허용하고, 리플을 방지하며, 평판 디스플레이 장치에 대해 보다 나은 화질을 얻는다.
따라서, 본 발명은 또한 상기에 정의한 GIP 회로를 포함하는 평판 디스플레이 장치를 제공한다. 상기 장치의 세부는 상기 설명을 참조할 수 있으므로, 여기서 상기 장치에 대한 상세한 설명은 불필요한 것으로 생각된다.
상기 평판 디스플레이 장치는 일반적으로 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 상기 GIP 회로는 일반적으로 평판 디스플레이의 비표시 영역에 배치된다.
상기 평판 디스플레이 장치는 액정 디스플레이(LCD) 장치, 플라즈마 디스플레이 패널(PDP) 장치, 진공 형광 디스플레이(VFD) 장치, 유기 발광 디스플레이(OLED) 장치, 플렉서블 디스플레이 장치, 또는 그 외 다른 유형의 디스플레이 장치일 수 있으며, 본 발명은 어느 특정 유형의 디스플레이 장치에 한정되지 않는다.
요약하면, 상기 제안된 GIP 회로, 구동 방법 및 평판 디스플레이는, 구조가 간단하고, 하이 레벨에서 로우 레벨로 깨끗하게 하강할 수 있는 GIP 신호를 발생할 수 있어서, 더 나은 구동을 허용하고 리플을 회피할 수 있도록 하며, 상기 제안된 평판 디스플레이 장치가 개선된 화질을 가지도록 하는, 새로운 GIP 회로를 사용한다.
상기에 제시된 바람직한 실시예는 단지 일 예에 불과하므로 본 발명을 전혀 한정하지 않는다. 상기 설명에 근거하여 당업자가 실시하는 어떠한 변경이나 수정도 첨부된 청구범위의 범위에 포함되는 것으로 간주된다.

Claims (10)

  1. 순차적으로 연결된 복수 개의 구동부를 구비하고, 상기 구동부 각각은 구동 제어 라인, 제 1 게이트 라인, 제 2 게이트 라인, 제 1 클럭 신호 라인 및 제 2 클럭 신호 라인에 연결되는, 게이트 인 패널(GIP) 회로에 있어서,
    상기 구동부는 8T2C 구조를 갖고, 제 1 내지 제 8 트랜지스터, 제 1 커패시터 및 제 2 커패시터를 구비하고, 상기 제 1 트랜지스터는 상기 구동 제어 라인과 제 1 노드 사이에 연결되고, 상기 제 1 클럭 신호 라인에 연결되는 게이트를 가지며, 상기 제 2 트랜지스터는 상기 제 1 클럭 신호 라인과 제 3 노드 사이에 연결되고, 상기 제 1 노드에 연결되는 게이트를 가지며, 상기 제 3 트랜지스터는 상기 제 2 클럭 신호 라인과 제 4 노드 사이에 연결되고, 상기 제 3 노드에 연결되는 게이트를 가지며, 상기 제 4 트랜지스터는 제 2 노드와 상기 제 4 노드 사이에 연결되고, 상기 제 2 클럭 신호 라인에 연결되는 게이트를 가지며, 상기 제 5 트랜지스터는 상기 제 3 노드와 상기 제 2 게이트 라인 사이에 연결되고, 상기 제 1 클럭 신호 라인에 연결되는 게이트를 가지며, 상기 제 6 트랜지스터는 상기 제 1 게이트 라인과 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드에 연결되는 게이트를 가지며, 상기 제 7 트랜지스터는 상기 제 1 게이트 라인과 출력단 사이에 연결되고, 상기 제 2 노드에 연결되는 게이트를 가지며, 상기 제 8 트랜지스터는 상기 제 2 게이트 라인과 상기 출력단 사이에 연결되고, 상기 제 1 노드에 연결되는 게이트를 가지며, 상기 제 1 커패시터는 상기 제 3 노드와 상기 제 4 노드 사이에 연결되고, 상기 제 2 커패시터는 상기 제 1 노드와 상기 출력단 사이에 연결됨을 특징으로 하는, GIP 회로.
  2. 제 1 항에 있어서, 상기 제 1 내지 제 8 트랜지스터 각각은 P-형 박막 트랜지스터임을 특징으로 하는, GIP 회로.
  3. 제 1 항에 있어서, 상기 제 1 트랜지스터 및 제 5 트랜지스터 각각은 상기 제 1 클럭 신호 라인으로부터 제공되는 제 1 클럭 신호의 제어 하에 온 되거나 오프 되고, 상기 제 4 트랜지스터는 상기 제 2 클럭 신호 라인으로부터 제공되는 제 2 클럭 신호의 제어 하에 온 되거나 오프 되며,
    상기 제 2 트랜지스터 및 제 6 트랜지스터 각각은 상기 제 1 노드의 전위의 제어 하에 온 되거나 오프 되며,
    상기 제 3 트랜지스터는 상기 제 3 노드의 전위의 제어 하에 온 되거나 오프 됨을 특징으로 하는, GIP 회로.
  4. 제 1 항에 있어서, 상기 제 8 트랜지스터는 상기 제 1 노드의 전위의 제어 하에 온 되거나 오프 되고,
    상기 제 7 트랜지스터는 상기 제 2 노드의 전위의 제어 하에 온 되거나 오프 됨을 특징으로 하는, GIP 회로.
  5. 제 1 항에 있어서, 상기 제 1 게이트 라인에 의해 제공되는 신호는 하이 레벨이고, 상기 제 2 게이트 라인에 의해 제공되는 신호는 로우 레벨임을 특징으로 하는, GIP 회로.
  6. 제 1 항 내지 제 5항의 어느 한 항에 따른 상기 GIP 회로를 구동하는 방법에 있어서,
    제 1 구간, 제 2 구간, 제 3 구간, 제 4 구간 및 제 5 구간에서 주기적인 스캐닝을 하는 단계를 포함하되,
    상기 제 1 구간에서, 상기 출력단의 출력이 저 레벨이 되도록, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨이고, 상기 구동 제어 라인은 하이 레벨의 제어신호를 제공하고, 상기 제 1 노드의 전위는 로우 레벨에서 하이 레벨로 천이하고, 상기 제 2 노드의 전위는 하이 레벨로 유지되고, 상기 제 7 트랜지스터 및 제 8 트랜지스터는 오프되며;
    상기 제 2 구간에서, 상기 출력단의 출력이 하이 레벨이 되도록, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨이고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 구동 제어 라인에 의해 제공되는 상기 제어 신호는 하이 레벨로 유지되고, 상기 제 1 노드의 전위는 하이 레벨로 유지되고, 상기 제 2 노드의 전위는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 7 트랜지스터는 온 되며;
    상기 제 3 구간에서, 상기 출력단의 출력을 하이 레벨로 유지하기 위해, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨이고, 상기 구동 제어 라인에 의해 제공되는 상기 제어 신호는 하이 레벨로 유지되고, 상기 제 1 노드의 전위는 하이 레벨로 상승되고, 상기 제 2 노드의 전위는 로우 레벨로 유지되며;
    상기 제 4 구간에서, 상기 출력단의 출력을 하이 레벨로 유지하기 위해, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨이고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 구동 제어 라인에 의해 제공되는 상기 제어신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 1 노드의 전위는 하이 레벨로 유지되고, 상기 제 2 노드의 전위는 로우 레벨로 유지되며;
    상기 제 5 구간에서, 상기 출력단의 출력을 로우 레벨로 되도록, 상기 제 1 클럭 신호 라인으로부터 제공되는 상기 제 1 클럭 신호는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 클럭 신호 라인으로부터 제공되는 상기 제 2 클럭 신호는 하이 레벨이고, 상기 구동 제어 라인에 의해 제공되는 상기 제어신호는 로우 레벨로 유지되고, 상기 제 1 노드의 전위는 하이 레벨에서 로우 레벨로 하강하고, 상기 제 2 노드의 전위는 로우 레벨에서 하이 레벨로 천이하고, 상기 제 8 트랜지스터는 온 됨을 특징으로 하는, GIP 회로를 구동하는 방법.
  7. 제 6 항에 있어서, 상기 제 1, 제 2, 제 3, 제 4 및 제 5 구간 내내, 상기 제 1 게이트 라인에 의해 제공되는 신호는 하이 레벨로 유지되고, 상기 제 2 게이트 라인에 의해 제공되는 신호는 로우 레벨로 유지됨을 특징으로 하는, GIP 회로를 구동하는 방법.
  8. 제 1 항 내지 제 5항의 어느 한 항에 따른 상기 GIP 회로를 구비하는 평판 디스플레이 장치.
  9. 제 8 항에 있어서, 상기 GIP 회로는 상기 평판 디스플레이 장치의 비표시 영역에 배치됨을 특징으로 하는, 평판 디스플레이 장치.
  10. 제 8 항에 있어서, 상기 평판 디스플레이 장치는 유기 발광 다이오드 디스플레이 장치, 액정 디스플레이 장치, 플라즈마 디스플레이 패널 장치, 진공 형광 디스플레이 장치, 또는 플렉서블 디스플레이 장치임을 특징으로 하는, 평판 디스플레이 장치.

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