CN105609022B - Gip检测电路和平板显示装置 - Google Patents

Abstract

在本发明提供的GIP检测电路和平板显示装置中，利用第九晶体管将输出端所输出高电平信号提供至检测端，并利用第十晶体管将所述输出端的低电平信号耦合到检测端，由此实现GIP信号的检测。

Description

GIP检测电路和平板显示装置

技术领域

本发明涉及平板显示技术领域，特别涉及一种GIP检测电路和平板显示装置。

背景技术

近年来，随着信息技术、无线移动通讯和信息家电的快速发展与应用，人们对电子产品的依赖性与日俱增，更带来各种显示技术及显示装置的蓬勃发展。平板显示装置具有完全平面化、轻、薄、省电等特点，因此得到了广泛的应用。

目前，为了降低平板显示装置的制造成本并藉以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极驱动电路(即GIP电路)集成于平板显示面板的阵列基板上。GIP电路产生并输出多级GIP信号，平板显示面板的各个像素根据GIP电路提供的GIP信号进行选通，各级GIP信号正常与否都会直接影响平板显示面板的显示效果。一旦某一级GIP信号出现异常，就无法选通对应的像素，所述平板显示面板100就会出现屏体不工作、屏体某一行显示异常或者屏体前一部分图片显示正常而后一部分图片显示异常这些异常情况。因此，对GIP电路输出的各级GIP信号进行检测是非常必要的。如果没有对GIP信号进行检测，很难判定是不是GIP电路的问题。

目前，业内通常采用实时监控的方式，即将GIP电路的输出连接至一柔性电路板(FPC)上，通过柔性电路板(FPC)监控其输出的GIP信号。但是，如果采用这种方法来监控每一级GIP信号，则需要通过多条走线将每一级输出都连接至FPC处，这会增加边框尺寸和FPC长度，对产品外观造成不利影响，无法满足客户需求。

除此之外，则是通过委外测试的方式对GIP电路进行检测。但进行委外测试不仅费用较高，检测周期长，而且都是破坏型测试，即便问题不是出在GIP电路上，平板显示面板中的阵列基板也无法再进行利用。

基此，如何解决现有的GIP检测方式成本高、时间长、破坏产品或影响产品外观的问题，成了本领域技术人员亟待解决的一个技术问题。

发明内容

本发明的目的在于提供一种GIP检测电路和平板显示装置，以解决现有技术中GIP检测方式成本高、时间长、破坏产品或影响产品外观的问题。

为解决上述问题，本发明提供一种GIP检测电路，所述GIP检测电路包括：

第一晶体管至第十晶体管、第一电容器、第二电容器、检测端、起始信号端、第一时钟信号端、第二时钟信号端、第一栅极信号端、第二栅极信号端以及输出端；

其中，第一晶体管连接在起始信号端与第一节点之间，第一晶体管的栅极与第一时钟信号端连接；第二晶体管连接在第一时钟信号端与第三节点之间，第二晶体管的栅极连接至第一节点；第三晶体管连接在第二时钟信号端与第四节点之间，第三晶体管的栅极连接至第三节点；第四晶体管连接在第二节点与第四节点之间，第四晶体管的栅极与第二时钟信号端连接；第五晶体管连接在第三节点与第二栅极信号端之间，第五晶体管的栅极与第一时钟信号端连接；第六晶体管连接在第一栅极信号端与第二节点之间，第六晶体管的栅极连接至第一节点；第七晶体管连接在第一栅极信号端与输出端之间，第七晶体管的栅极连接至第二节点；第八晶体管连接在第二栅极信号端与输出端之间，第八晶体管的栅极连接至第一节点；第九晶体管连接在检测端与输出端之间，第九晶体管的栅极连接至第二节点；第十晶体管的源漏均与检测端连接，第十晶体管的栅极连接至输出端；第一电容器连接在第三节点与第四节点之间；第二电容器连接在第一节点与输出端之间。

可选的，在所述GIP检测电路中，所述第一栅极信号端用于接收高电平号，第二栅极信号端用于接收低电平信号。

可选的，在所述GIP检测电路中，所述第一晶体管至第十晶体管均为薄膜晶体管。

可选的，在所述GIP检测电路中，所述第一晶体管至第十晶体管均为P型薄膜晶体管。

可选的，在所述GIP检测电路中，还包括：第一检测信号线至第六检测信号线、第一时钟信号线以及第二时钟信号线，每个检测单元分别与所述第一检测信号线、第二检测信号线、第一时钟信号线以及第二时钟信号线连接。

可选的，在所述GIP检测电路中，所述第一晶体管和第五晶体管的导通和截止均由所述第一时钟信号线提供的第一时钟信号控制，所述第四晶体管的导通和截止由所述第二时钟信号线提供的第二时钟信号控制，第二晶体管、第六晶体管和第八晶体管的导通和截止均由所述第一节点的电位控制,第七晶体管和第九晶体管的导通和截止均由所述第二节点的电位控制，第三晶体管的导通和截止由所述第三节点的电位控制，第十晶体管的导通和截止由所述输出端的电位控制。

可选的，在所述GIP检测电路中，每个检测单元的第一时钟信号端均与所述第一时钟信号线连接，每个检测单元的第二时钟信号端均与所述第二时钟信号线连接；

第6n+1级检测单元的检测端均与所述第一检测信号线连接，第6n+2级检测单元的检测端均与所述第二检测信号线连接，第6n+3级检测单元的检测端均与所述第三检测信号线连接，第6n+4级检测单元的检测端均与所述第四检测信号线连接，第6n+5级检测单元的检测端均与所述第五检测信号线连接，第6n+6级检测单元的检测端均与所述第六检测信号线连接，n为大于等于0的整数。

相应的，本发明还提供了一种平板显示装置，所述平板显示装置包括：。

所述GIP检测电路设置于所述阵列基板上。

可选的，在所述的平板显示装置中，所述阵列基板具有多个像素，所述多个像素呈n行m列的阵列分布，n和m均为自然数。

可选的，在所述的平板显示装置中，所述GIP检测电路中检测单元的数量与所述像素的行数相同。

综上所述，在本发明提供的GIP检测电路和平板显示装置中，利用第九晶体管将输出端所输出高电平信号提供至检测端，并利用第十晶体管将所述输出端的低电平信号耦合到检测端，检测电路通过级联的方式，每隔6行检测输出连接在一起，仅需要6条检测信号线就可以实现整个G I P电路的检测。

附图说明

图1是本发明实施例的GIP检测电路的结构示意图；

图2是本发明实施例的检测单元的结构示意图；

图3是本发明实施例的GIP检测电路的时序波形图。

具体实施方式

以下结合附图和具体实施例对本发明提出一种GIP检测电路和平板显示装置作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请结合参考图1和图2，其为本发明实施例的GIP检测电路的结构示意图。如图1和图2所示，所述GIP检测电路100包括：多个依次连接的检测单元10，每个检测单元10均包括：第一晶体管M1至第十晶体管M10、第一电容器C1、第二电容器C2、检测端DO、起始信号端STP、第一时钟信号端EMCLK1、第二时钟信号端EMCLK1B、第一栅极信号端VGH、第二栅极信号端VGL以及输出端EMOUT；其中，第一晶体管M1连接在起始信号端STP与第一节点N1之间，第一晶体管M1的栅极与第一时钟信号端EMCLK1连接；第二晶体管M2连接在第一时钟信号端EMCLK1与第三节点N3之间，第二晶体管M2的栅极连接至第一节点N1；第三晶体管M3连接在第二时钟信号端EMCLK1B与第四节点N4之间，第三晶体管M3的栅极连接至第三节点N3；第四晶体管M4连接在第二节点N2与第四节点N4之间，第四晶体管M4的栅极与第二时钟信号端EMCLK1B连接；第五晶体管M5连接在第三节点N3与第二栅极信号端VGL之间，第五晶体管M5的栅极与第一时钟信号端EMCLK1连接；第六晶体管M6连接在第一栅极信号端VGH与第二节点N2之间，第六晶体管M6的栅极连接至第一节点N1；第七晶体管M7连接在第一栅极信号端VGH与输出端EMOUT之间，第七晶体管M7的栅极连接至第二节点N2；第八晶体管M8连接在第二栅极信号端VGL与输出端EMOUT之间，第八晶体管M8的栅极连接至第一节点N1；第九晶体管M9连接在检测端DO与输出端EMOUT之间，第九晶体管M9的栅极连接至第二节点N2；第十晶体管M10的源漏均与检测端DO连接，第十晶体管M10的栅极连接至输出端EMOUT；第一电容器C1连接在第三节点N3与第四节点N4之间；第二电容器C2连接在第一节点N1与输出端EMOUT之间。

具体的，第一晶体管M1的第一电极与起始信号端STP连接，第一晶体管M1的第二电极连接至第一节点N1，第一晶体管M1的栅极与第一时钟信号端EMCLK1连接；第二晶体管M2的第一电极与第一时钟信号端EMCLK1连接，第二晶体管M2的第二电极与第三节点N3连接，第二晶体管M2的栅极连接至第一节点N1；第三晶体管M3的第一电极与第二时钟信号端EMCLK1B连接，第三晶体管M3的第二电极连接至第四节点N4，第三晶体管M3的栅极连接至第三节点N3；第四晶体管M4的第一电极连接至第四节点N4，第四晶体管M4的第二电极连接至第二节点N2，第四晶体管M4的栅极与第二时钟信号端EMCLK1B连接；第五晶体管M5的第一电极连接至第三节点N3，第五晶体管M5的第二电极与第二栅极信号端VGL连接，第五晶体管M5的栅极与第一时钟信号端EMCLK1连接；第六晶体管M6的第一电极与第一栅极信号端VGH连接，第六晶体管M6的第二电极连接至第二节点N2，第六晶体管M6的栅极连接至第一节点N1；第七晶体管M7的第一电极与第一栅极信号端VGH连接，第七晶体管M7的第二电极与输出端EMOUT连接，第七晶体管M7的栅极连接至第二节点N2；第八晶体管M8的第一电极与输出端EMOUT连接，第八晶体管M8的第二电极与第二栅极信号端VGL连接，第八晶体管M8的栅极连接至第一节点N1；第九晶体管M9的第一电极与检测端DO连接，第九晶体管M9的第二电极与输出端EMOUT连接，第九晶体管M9的栅极连接至第二节点N2；第十晶体管M10的第一电极和第二电极短接且均与检测端DO连接，第十晶体管M10的栅极连接至输出端EMOUT。

这里，第一电极和第二电极是不同的电极。例如，当第一电极被设置为源极时，第二电极被设置为漏极。

优选的，所述第一晶体管M1至第十晶体管M10均为薄膜晶体管。所述第一晶体管M1至第十晶体管M10可以选用P型薄膜晶体管，也可以选用N型薄膜晶体管。公知的，P型薄膜晶体管在栅极信号为低电平位时导通，N型薄膜晶体管在栅极信号为高电平位时导通。因此，只要将选择的晶体管类型与导通电位相匹配即可。

本实施例中，所述第一晶体管M1至第十晶体管M10均为P型薄膜晶体管。

请继续参考图1，所述GIP检测电路100还包括第一检测信号线DO1至第六检测信号线DO6、第一时钟信号线CLK1以及第二时钟信号线CLK1B，每个检测单元10的第一时钟信号端EMCLK1均与所述第一时钟信号线CLK1连接，每个检测单元10的第二时钟信号端EMCLK1B均与所述第二时钟信号线CLK1B连接，第6n+1级检测单元10的检测端DO均与所述第一检测信号线DO1连接，第6n+2级检测单元10的检测端DO均与所述第二检测信号线DO2连接，第6n+3级检测单元10的检测端DO均与所述第三检测信号线DO3连接，第6n+4级检测单元10的检测端DO均与所述第四检测信号线DO4连接，第6n+5级检测单元10的检测端DO均与所述第五检测信号线DO5连接，第6n+6级检测单元10的检测端DO均与所述第六检测信号线DO6连接，n为大于等于0的整数。

具体的，第一检测信号线DO1与第1级、第7级、……、第6n+1级检测单元10的检测端DO连接，用于检测第1级、第7级、……、第6n+1级检测单元10的输出端EMOUT所输出的GIP信号。第二检测信号线DO2与第2级、第8级、……、第6n+2级检测单元10的检测端DO连接，用于检测第2级、第8级、……、第6n+2级检测单元10的输出端EMOUT所输出的GIP信号。第三检测信号线DO3与第3级、第9级、……、第6n+3级检测单元10的检测端DO连接，用于检测第3级、第9级、……、第6n+3级检测单元10的输出端EMOUT所输出的GIP信号。第四检测信号线DO4与第4级、第10级、……、第6n+4级检测单元10的检测端DO连接，用于检测第4级、第10级、……、第6n+4级检测单元10的输出端EMOUT所输出的GIP信号。第五检测信号线DO5与第5级、第11级、……、第6n+5级检测单元10的检测端DO连接，用于检测第5级、第11级、……、第6n+5级检测单元10的输出端EMOUT所输出的GIP信号。第六检测信号线DO6与第6级、第12级、……、第6n+6级检测单元10的检测端DO连接，用于检测第6级、第12级、……、第6n+6级检测单元10的输出端EMOUT所输出的GIP信号。本发明所提供的检测电路通过级联的方式，每隔6行检测输出连接在一起，仅需要6条检测信号线就可以实现整个G I P电路的检测。

请继续参考图1和图2，所述检测单元10的起始信号端STP用于接收起始信号，第一时钟信号端EMCLK1用于接收所述第一时钟信号线CLK1提供的第一时钟信号，第二时钟信号端EMCLK1B用于接收所述第二时钟信号线CLK1B提供的第二时钟信号，第一栅极信号端VGH用于接收高电平信号，第二栅极信号端VGL用于接收低电平信号，所述输出端EMOUT用于输出GIP信号，所述检测端DO用于输出GIP检测信号。

其中，所述第一时钟信号和第二时钟信号是高低电平相反的数字信号，即所述第一时钟信号的上升沿对应所述第二时钟信号的下降沿，所述第一时钟信号的下升沿对应所述第二时钟信号的上升沿。

请继续参考图2，所述第一晶体管M1和第五晶体管M5的导通和截止均由所述第一时钟信号线CLK1提供的第一时钟信号控制，所述第四晶体管M4的导通和截止由所述第二时钟信号线CLK1B提供的第二时钟信号控制，第二晶体管M2、第六晶体管M6和第八晶体管M8的导通和截止均由所述第一节点N1的电位控制,第七晶体管M7和第九晶体管M9的导通和截止均由所述第二节点N2的电位控制，第三晶体管M3的导通和截止由所述第第三节点N3的电位控制，第十晶体管M10的导通和截止由所述输出端EMOUT的电位控制。

当所述输出端EMOUT输出高电平信号时，所述第二节点N2为低电平，第九晶体管M9导通，检测端DO输出高电平信号。当所述输出端EMOUT输出低电平信号时，第十晶体管M10作为电容将所述输出端EMOUT的低电平信号耦合到检测端DO，检测端DO输出低电平信号。

本实施例中，所述检测单元10对GIP信号进行调制，形成并输出GIP检测信号，因此根据6条检测线分别获得的GIP检测信号，能够判断GIP信号是否正常。

下面结合图3所示的时序波形图对本发明的GIP检测电路的工作过程(即检测方法)进行说明。

在T1时间段，第1级检测单元10的输出端EMOUT输出高电平信号(1)，第九晶体管M9导通，第1级检测单元10的检测端DO输出高电平信号(1)。

在T2时间段，第1级检测单元10的输出端EMOUT输出低电平信号(0)，第十晶体管M10将所述输出端EMOUT的低电平信号(0)耦合到检测端DO，检测端DO输出低电平信号(0)。

同理，在T1’时间段，第2级检测单元10的输出端EMOUT输出高电平信号(1)，第九晶体管M9导通，第2级检测单元10的检测端DO输出高电平信号(1)。在T2’时间段，第2级检测单元10的输出端EMOUT输出低电平信号(0)，第十晶体管M10将所述输出端EMOUT的低电平信号(0)耦合到检测端DO，检测端DO输出低电平信号(0)。以此类推，即可获得图3所示的GIP检测信号。

相应的，本发明还提供一种平板显示装置。请继续参考图1，所述平板显示装置包括：一阵列基板(图中未示出)和GIP检测电路100，所述GIP检测电路100设置于所述阵列基板上。

具体的，所述阵列基板上具有多个像素，所述多个像素呈M×N的阵列分布，其中，M为像素110的列数，N为像素110的行数，M和N为均为自然数。所述GIP检测电路100中的检测单元10的数量可以与阵列基板上像素的行数相对应，从而每个检测单元10检测每行像素所对应的GIP信号，并且这些检测单元10可以是相互制约，例如只有前一个检测单元10检测正常，下一个检测单元10才会触发。

在本发明中，所述GIP检测电路100有N个检测单元10，所述N的取值和分辨率相关。其中，第1级、第7级、……、第6n+1级的检测单元10的检测端DO并联，并连接至第一检测信号线DO1。第2级、第8级、……、第6n+2级检测单元10的检测端DO并联，并连接第二检测信号线DO2。第3级、第9级、……、第6n+3级的检测单元10的检测端DO并联，并连接至第三检测信号线DO3。第4级、第10级、……、第6n+4级检测单元10的检测端DO并联，并连接第四检测信号线DO4。第5级、第11级、……、第6n+5级的检测单元10的检测端DO并联，并连接至第五检测信号线DO5。第6级、第12级、……、第6n+6级检测单元10的检测端DO并联，并连接第六检测信号线DO6。

相应的，所述GIP检测电路100具有N个输出端EMOUT，所述N个输出端EMOUT用于输出N级GIP信号。其中，第1级、第7级、……、第6n+1级GIP信号分别通过相应的检测端DO传输给第一检测信号线DO1，第2级、第8级、……、第6n+2级GIP信号分别通过相应的检测端DO传输给第二检测信号线DO2，第3级、第9级、……、第6n+3级GIP信号分别通过相应的检测端DO传输给第三检测信号线DO3，第4级、第10级、……、第6n+4级GIP信号分别通过相应的检测端DO传输给第四检测信号线DO4，第5级、第11级、……、第6n+5级GIP信号分别通过相应的检测端DO传输给第五检测信号线DO5，第6级、第12级、……、第6n+6级GIP信号分别通过相应的检测端DO传输给第六检测信号线DO6。由此，通过所述第一检测信号线DO1至和第六检测信号线DO6可分别获得GIP检测信号。

本实施例中，由于GIP检测电路100设置于阵列基板上，在阵列基板制作完成后就可直接检测GIP信号，不但能够迅速确定故障位置，有利于产品修复和故障分析，而且能够避免影响产品外观。

综上，在本发明实施例提供的GIP检测电路和平板显示装置中，利用第九晶体管将输出端所输出高电平信号提供至检测端，并利用第十晶体管将所述输出端的低电平信号耦合到检测端，由此实现GIP信号的检测。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种GIP检测电路，其特征在于，包括：多个依次连接的检测单元，每个检测单元均包括：第一晶体管至第十晶体管、第一电容器、第二电容器、检测端、起始信号端、第一时钟信号端、第二时钟信号端、第一栅极信号端、第二栅极信号端以及输出端；

其中，第一晶体管连接在起始信号端与第一节点之间，第一晶体管的栅极与第一时钟信号端连接；第二晶体管连接在第一时钟信号端与第三节点之间，第二晶体管的栅极连接至第一节点；第三晶体管连接在第二时钟信号端与第四节点之间，第三晶体管的栅极连接至第三节点；第四晶体管连接在第二节点与第四节点之间，第四晶体管的栅极与第二时钟信号端连接；第五晶体管连接在第三节点与第二栅极信号端之间，第五晶体管的栅极与第一时钟信号端连接；第六晶体管连接在第一栅极信号端与第二节点之间，第六晶体管的栅极连接至第一节点；第七晶体管连接在第一栅极信号端与输出端之间，第七晶体管的栅极连接至第二节点；第八晶体管连接在第二栅极信号端与输出端之间，第八晶体管的栅极连接至第一节点；第九晶体管连接在检测端与输出端之间，第九晶体管的栅极连接至第二节点；第十晶体管的源漏均与检测端连接，第十晶体管的栅极连接至输出端；第一电容器连接在第三节点与第四节点之间；第二电容器连接在第一节点与输出端之间。

2.如权利要求1所述的GIP检测电路，其特征在于，所述第一栅极信号端用于接收高电平号，第二栅极信号端用于接收低电平信号。

3.如权利要求1所述的GIP检测电路，其特征在于，所述第一晶体管至第十晶体管均为薄膜晶体管。

4.如权利要求3所述的GIP检测电路，其特征在于，所述第一晶体管至第十晶体管均为P型薄膜晶体管。

5.如权利要求1所述的GIP检测电路，其特征在于，还包括：第一检测信号线至第六检测信号线、第一时钟信号线以及第二时钟信号线，每个检测单元分别与所述第一检测信号线、第二检测信号线、第一时钟信号线以及第二时钟信号线连接。

6.如权利要求5所述的GIP检测电路，其特征在于，所述第一晶体管和第五晶体管的导通和截止均由所述第一时钟信号线提供的第一时钟信号控制，所述第四晶体管的导通和截止由所述第二时钟信号线提供的第二时钟信号控制，第二晶体管、第六晶体管和第八晶体管的导通和截止均由所述第一节点的电位控制,第七晶体管和第九晶体管的导通和截止均由所述第二节点的电位控制，第三晶体管的导通和截止由所述第三节点的电位控制，第十晶体管的导通和截止由所述输出端的电位控制。

7.如权利要求6所述的GIP检测电路，其特征在于，每个检测单元的第一时钟信号端均与所述第一时钟信号线连接，每个检测单元的第二时钟信号端均与所述第二时钟信号线连接；

第6n+1级检测单元的检测端均与所述第一检测信号线连接，第6n+2级检测单元的检测端均与所述第二检测信号线连接，第6n+3级检测单元的检测端均与所述第三检测信号线连接，第6n+4级检测单元的检测端均与所述第四检测信号线连接，第6n+5级检测单元的检测端均与所述第五检测信号线连接，第6n+6级检测单元的检测端均与所述第六检测信号线连接，n为大于等于0的整数。

8.一种平板显示装置，其特征在于，包括：阵列基板和如权利要求1至7中任一项所述的GIP检测电路；

所述GIP检测电路设置于所述阵列基板上。

9.如权利要求8所述的平板显示装置，其特征在于，所述阵列基板具有多个像素，所述多个像素呈N行M列的阵列分布，N和M均为自然数。

10.如权利要求9所述的平板显示装置，其特征在于，所述GIP检测电路中检测单元的数量与所述像素的行数相同。