KR102059033B1 - 발광소자 - Google Patents

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엘지이노텍 주식회사
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Abstract

ESD 내성이 강화된 발광소자가 개시된다.
일 실시예에 따른 발광소자는 제1 반도체층; 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층;을 포함하고, 상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1-2 도전형 반도체층, 제1 도전형 삽입층, 제1-3 도전형 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층을 포함하고, 상기 제1 도전형 삽입층은 상기 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층 각각의 격자 상수보다 작은 격자 상수를 가진다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시예는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
질화물 반도체 발광소자에는 GaN 등과 같은 질화물 반도체 물질과 결정구조가 동일하면서 격자 정합을 이루는 상업적인 기판이 존재하지 않기 때문에, 절연성 기판인 사파이어 기판이 사용된다. 이때, 사파이어 기판과 사파이어 기판 상에 성장되는 GaN층 간에는 격자 상수 및 열팽창 계수의 차이가 발생하게 되어 격자 부정합이 발생하여 GaN층에 많은 결정 결함이 존재하게 된다.
이러한 결정 결함은 소자의 누설전류를 증가시키고 외부 정전기가 들어왔을 경우 많은 결정 결함을 가지고 있는 발광소자의 활성층이 강한 필드에 의해서 파괴된다. 일반적으로 GaN 박막에는 1010~1012/cm2 정도의 결정 결함(관통 결함)이 존재하는 것으로 알려져 있다.
이러한 결정 결함을 많이 내포하는 질화물 반도체 발광소자는 정전기 방전(Electro Static Discharge: ESD)에 대한 내성이 취약하며, 특히 역방향 ESD 전압 특성이 더욱 취약한 것으로 알려져 있다.
이러한 ESD 특성을 개선하기 위하여 LED와 쇼트키 다이오드 또는 제너 다이오드를 병렬로 연결시켜 ESD로부터 발광소자를 보호하는 방법이 있으나, 이러한 방안들은 쇼트키 다이오드나 제너 다이오드가 별도로 필요하여 번거롭고 소자의 제조 비용을 증가시키며, 소자를 제작함에 있어 초기 전류 및 정전기로 인하여 발광소자에 데미지를 초래할 수 있는 문제점이 있다.
따라서, 질화물 반도체 발광소자의 구조를 개선하여 자체적으로 ESD 내성을 키울 필요가 있다.
실시예는 ESD에 대한 내성이 강화된 발광소자를 제공하고자 한다.
실시예에 따른 발광소자는 제1 반도체층; 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층;을 포함하고, 상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1-2 도전형 반도체층, 제1 도전형 삽입층, 제1-3 도전형 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층을 포함하고, 상기 제1 도전형 삽입층은 상기 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층 각각의 격자 상수보다 작은 격자 상수를 가진다.
상기 제1 비도핑 반도체층 또는 상기 제2 비도핑 반도체층은, 상기 제1-1 도전형 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제1-4 도전형 반도체층 각각의 두께보다 작은 두께를 가질 수 있다.
상기 제1-1 도전형 반도체층과 상기 제1-2 도전형 반도체층은 같은 도핑 농도를 갖고, 상기 제1-3 도전형 반도체층과 상기 제1-4 도전형 반도체층은 같은 도핑 농도를 가지며, 상기 제1-1 도전형 반도체층과 상기 제1-2 도전형 반도체층 각각의 도핑 농도는 상기 제1-3 도전형 반도체층과 상기 제1-4 도전형 반도체층 각각의 도핑 농도보다 작을 수 있다.
상기 제1-2 도전형 반도체층과 상기 제1-3 도전형 반도체층은 같은 도핑 농도를 갖고, 상기 제1-2 도전형 반도체층 및 상기 제1-3 도전형 반도체층 각각의 도핑 농도는 상기 제1-1 도전형 반도체층의 도핑 농도보다는 크고 상기 제1-4 도전형 반도체층의 도핑 농도보다는 작을 수 있다.
상기 제1-1 도전형 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제1-4 도전형 반도체층은 각기 다른 도핑 농도를 갖고, 상기 제1-1 도전형 반도체층에서 상기 제1-4 도전형 반도체층으로 갈수록 도핑 농도가 증가할 수 있다.
상기 제1 도전형 삽입층은 15nm 내지 100nm의 두께를 가질 수 있다.
상기 제1 비도핑 반도체층 또는 제2 비도핑 반도체층 내에 제1 도전형 도펀트가 존재할 수 있다.
상기 제1 반도체층의 일면에 배치되는 제1 전극; 및 상기 제2 반도체층의 일면에 배치되는 제2 전극;을 더 포함할 수 있다.
상기 제1 반도체층은 상기 제2 반도체층, 활성층 및 제1 반도체층의 일부가 식각되어 상기 제1-1 도전형 반도체층을 노출하는 노출면을 포함하고, 상기 노출면 상에 상기 제1 전극이 배치될 수 있다.
상기 제1-1 도전형 반도체층에 광추출 구조가 위치할 수 있다.
상기 제1 도전형 삽입층은 Al을 포함하여 이루어지고, 상기 Al의 함량이 10% 내지 30%일 수 있다.
다른 실시예에 따른 발광소자는 제1 반도체층; 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층;을 포함하고, 상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배치된 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1 도전형 삽입층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층을 포함하고, 상기 제1 도전형 삽입층은 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층 각각의 격자 상수보다 작은 격자 상수를 가지며, 상기 제1-1 도전형 반도체층의 도핑 농도가 상기 제1-4 도전형 반도체층의 도핑 농도보다 작다.
실시예에 따르면 발광소자 외부에 별도의 보호 다이오드를 구비하지 않고 발광소자 자체에서 정전기 방전에 대한 내성을 강화시킬 수 있다.
도 1은 실시예에 따른 발광소자를 간략히 도시한 측단면도.
도 2는 제1 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도.
도 3은 제2 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도.
도 4는 제3 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도.
도 5는 제4 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도.
도 6은 제5 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도.
도 7은 상술한 실시예들에 따른 발광소자를 사용하여 제작된 수평형 발광소자의 일 예시를 도시한 측단면도.
도 8은 상술한 실시예들에 따른 발광소자를 사용하여 제작된 수직형 발광소자의 일 예시를 도시한 측단면도.
도 9는 광도(IV)와 ESD 수율 측면에서 제3 실시예에 따른 발광소자와 종래의 발광소자를 비교한 실험 결과를 나타내는 이미지.
도 10은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면.
도 11은 실시예들에 따른 발광소자 또는 발광소자 패키지가 배치된 헤드램프의 일실시예를 도시한 도면.
도 12는 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면.
이하 첨부한 도면을 참조하여 실시예들을 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시예에 따른 발광소자를 간략히 도시한 측단면도이다.
도 1을 참조하면, 실시예에 따른 발광소자(100)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함한다.
발광소자(100)는 복수의 화합물 반도체층, 예를 들어 3족-5족 또는 2족-6족 원소의 반도체층을 이용한 LED(Light Emitting Diode)를 포함하며, LED는 청색, 녹색 또는 적색 등과 같은 광을 방출하는 유색 LED이거나, 백색 LED 또는 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
제1 반도체층(120)과 활성층(130) 및 제2 반도체층(140)을 합하여 발광 구조물(150)이라 칭할 수 있다.
발광 구조물(150)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 반도체층(120)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 반도체층(120)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 반도체층(120)이 p형 반도체층인 경우, 상기 제1 도전형 도펀트는 p형 도펀트로서 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정하지 않는다.
제1 반도체층(120)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
제2 반도체층(140)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제2 도전형 도펀트가 도핑될 수 있다. 제2 반도체층(140)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 반도체층(140)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정하지 않는다. 상기 제2 반도체층(140)이 n형 반도체층인 경우, 상기 제2 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다.
이하에서는, 제1 반도체층(120)이 n형 반도체층, 제2 반도체층(140)이 p형 반도체층인 경우를 예로 들어 설명한다.
제2 반도체층(140) 상에는 상기 제2 도전형과 반대의 극성을 갖는 반도체, 예컨대 상기 제2 도전형 반도체층이 p형 반도체층일 경우 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 반도체층(120)과 제2 반도체층(140) 사이에 활성층(130)이 배치된다.
활성층(130)은 전자와 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 제1 반도체층(120)이 n형 반도체층이고 제2 반도체층(140)이 p형 반도체층인 경우, 상기 제1 반도체층(120)으로부터 전자가 주입되고 상기 제2 반도체층(140)으로부터 정공이 주입될 수 있다.
활성층(130)은 단일 우물 구조, 다중 우물 구조, 양자선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(130)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자 우물(MQW) 구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(130)이 다중 양자 우물 구조로 형성되는 경우, 활성층(130)은 서로 번갈아 위치하는 복수 개의 우물층과 장벽층을 포함할 수 있다. 활성층의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 장벽층은 우물층의 에너지 밴드갭보다 큰 에너지 밴드갭을 갖는 물질로 형성될 수 있다.
활성층(130)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 활성층의 장벽층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조를 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
활성층(130)과 제2 반도체층(140) 사이에 전자 차단층(Electron Blocking Layer, 145)이 배치될 수 있다.
전자 차단층(145)은 제1 반도체층(120)에서 제공되는 전자의 이동도(mobility)가 높기 때문에, 전자가 발광에 기여하지 못하고 활성층(130)을 넘어 제2 반도체층(140)으로 빠져나가 누설 전류의 원인이 되는 것을 방지하는 전위 장벽의 역할을 한다.
전자 차단층(145)은 활성층(130)의 장벽층(132)보다 큰 에너지 밴드갭을 갖는 물질로 형성되며, InxAlyGaN1 -x-y(0≤x<1, 0<y<1)의 조성을 가질 수 있다.
발광 구조물은 기판(110) 상에 배치된다.
기판(110)은 반도체 물질 성장에 적합한 재료, 열전도성이 뛰어난 물질로 형성될 수 있다. 기판(110)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
발광 구조물과 기판(110) 사이에는 버퍼층(112)이 배치될 수 있다. 버퍼층(112)은 발광 구조물과 기판(110)의 재료의 격자 부정합 및 열팽창 계수의 차이를 완화하기 위한 것이다. 버퍼층(112)의 재료는 3족-5족 화합물 반도체, 예컨대, GaN, InN, AlN, InGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
기판(110)과 제1 반도체층(120) 사이에 언도프트 반도체층(114)이 위치할 수도 있다. 언도프트 반도체층(114)은 제1 반도체층(120)의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제1 도전형 반도체층에 비해 낮은 전기전도성을 갖는 것을 제외하고는 상기 제1 반도체층(120)과 같을 수 있다. 언도프트 반도체층(114)은 버퍼층(112)의 상부에서 제1 반도체층(120)과 접하여 배치될 수 있다. 언도프트 반도체층(114)은 버퍼층(112)의 성장 온도보다 높은 온도에서 성장되며, 버퍼층(112)에 비해 좋은 결정성을 나타낸다.
이하에서는 도 2 내지 도 6을 참조하여 제1 반도체층(120)에 대하여 좀 더 자세히 설명한다. 이하에서 설명하는 여러 실시예들에 따른 발광소자를 발광소자(100)라 통칭할 수 있다.
도 2는 제1 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도이다.
도 1 및 도 2를 참조하면, 제1 실시예에 따른 발광소자(100-1)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하고, 상기 제1 반도체층(120)은 활성층(130)에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1-2 도전형 반도체층(121-2), 제1 도전형 삽입층(123), 제1-3 도전형 반도체층(121-3), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4)을 포함한다.
제1-1 도전형 반도체층(121-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3) 및 제1-4 도전형 반도체층(121-4)은 Ga 및 N를 포함하여 이루어지며, In을 포함할 수도 있다. 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)은 서로 같은 물질로 이루어질 수 있다.
제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)에는 제1 도전형 도펀트가 도핑된다. 실시예에 따라, 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)의 도핑 농도는 서로 같을 수도 있고, 어느 하나의 층의 도핑 농도가 그 밖의 다른 층들의 도핑 농도와 다를 수도 있다.
제1-1 도전형 반도체층(121-1)과 제1-2 도전형 반도체층(121-2)의 사이에 제1 비도핑 반도체층(122-1)이 배치되고, 제1-3 도전형 반도체층(121-3)과 제1-4 도전형 반도체층(121-4)의 사이에 제2 비도핑 반도체층(122-2)이 배치된다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)에는 제1 도전형 도펀트가 도핑되지 않는다. 그러나, 제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2)에 결함(defect)이 존재하거나 다른 인접한 도전형 반도체층으로부터의 확산에 의해 제1 비도핑 반도체층(122-1)이나 제2 비도핑 반도체층(122-2)에 제1 도전형 도펀트가 존재하는 경우 제1 도전형을 나타낼 수도 있다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)은 전기 전도성이 낮기 때문에 전류를 수평적으로 퍼지게 하는 전류 스프레딩층(Current Spreading Layer)의 역할을 함으로써 발광소자(100)의 ESD 내성을 강화시킬 수 있다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)은 제1 도전형 도펀트가 도핑되지 않기 때문에 낮은 전기 전도성을 갖는 것을 제외하고는 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)의 물질과 동일한 물질을 포함하여 이루어질 수 있으나, 이에 한정하지 않는다.
제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2)은 제1-1 도전형 반도체층(121-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3) 및 제1-4 도전형 반도체층(121-4) 각각의 두께보다 작은 두께를 가질 수 있다. 실시예에 따라, 제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2) 각각은 20nm 내지 100nm의 두께로 형성될 수 있다. 제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2) 각각의 두께가 20nm보다 작을 경우 전류 스프레딩층의 역할을 제대로 수행하기 어려우며, 100nm보다 클 경우 저항이 커지기 때문에 발광소자(100)의 동작 전압이 증가할 수 있다.
제1-2 도전형 반도체층(121-2)과 제3 도전형 반도체층(121-3)의 사이에 제1 도전형 삽입층(123)이 배치된다. 제1 도전형 삽입층(123)은 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4) 각각의 격자 상수보다 작은 격자 상수를 갖는 물질로 이루어진다. 제1 도전형 삽입층(123)의 에너지 밴드갭은 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4) 각각의 에너지 밴드갭보다 클 수 있다.
제1 도전형 삽입층(123)은 제1 반도체층(120)의 그 밖의 다른 층들과 다른 이종 물질로 이루어지기 때문에, 제1 도전형 삽입층(123)의 하부에 존재하는 전위(dislocation)와 같은 결정 결함을 차단하는 역할을 한다. 따라서, 제1 도전형 삽입층(123)의 상부에서의 결정 결함을 감소시킴으로써 발광소자(100)의 ESD 내성을 강화시킬 수 있다. 또한, 제1 도전형 삽입층(123)과 접하는 제1-2 도전형 반도체층(121-2)의 계면 및 제1 도전형 삽입층(123)과 접하는 제1-3 도전형 반도체층(121-3)의 계면에는 에너지 밴드갭의 차이 및 격자 상수의 차이에 의해 분극이 발생하여 2차원 전자가스(2-Dimensional Electron Gas: 2-DEG)층이 형성된다. 이러한 2차원 전자가스층은 전류를 수평적으로 퍼지게 하는 전류 스프레딩층(Current Spreading Layer)의 역할을 함으로써 발광소자(100)의 ESD 내성을 강화시킬 수 있다.
제1 도전형 삽입층(123)에는 제1 도전형 도펀트가 도핑된다.
제1 도전형 삽입층(123)은 Ga, N, Al을 포함하여 이루어지며, In을 포함할 수도 있다. 실시예에 따라, 제1 도전형 삽입층(123)의 Al 함량은 10% 내지 30%일 수 있다. 제1 도전형 삽입층(123)의 Al의 함량이 10%보다 작으면 결정 결함의 차단 및 전류 스프레딩층의 효과가 미미할 수 있고, 30%보다 크면 인접한 층들과의 격자 부정합에 의한 응력이 커져서 결정성이 저하될 수 있다.
실시예에 따라, 제1 도전형 삽입층(123)은 15nm 내지 100nm의 두께를 가질 수 있다. 제1 도전형 삽입층(123)의 두께가 15nm보다 작으면 결정 결함의 차단 및 전류 스프레딩층의 효과가 미미할 수 있고, 100nm보다 크면 인접한 층들과의 격자 부정합에 의한 응력이 커져서 결정성이 저하될 수 있다.
도 3은 제2 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도이다. 상술한 실시예와 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 1 및 도 3을 참조하면, 제2 실시예에 따른 발광소자(100-2)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하고, 상기 제1 반도체층(120)은 활성층(130)에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1-2 도전형 반도체층(121-2), 제1 도전형 삽입층(123), 제1-3 도전형 반도체층(121-3), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4)을 포함한다.
제1-1 도전형 반도체층(121-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3) 및 제1-4 도전형 반도체층(121-4)은 Ga 및 N를 포함하여 이루어지며, In을 포함할 수도 있다. 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)은 서로 같은 물질로 이루어질 수 있다.
제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)에는 제1 도전형 도펀트가 도핑된다. 제1-1 도전형 반도체층(121-1)과 제1-2 도전형 반도체층(121-2)은 같은 도핑 농도를 갖고, 제1-3 도전형 반도체층(121-3)과 제1-4 도전형 반도체층(121-4)은 같은 도핑 농도를 가지며, 제1-1 도전형 반도체층(121-1)과 제1-2 도전형 반도체층(121-2) 각각의 도핑 농도는 제1-3 도전형 반도체층(121-3)과 제1-4 도전형 반도체층(121-4) 각각의 도핑 농도보다 작다. 기판(110)에 인접한 제1-1,1-2 도전형 반도체층(121-1, 121-2)의 도핑 농도를 상대적으로 낮게 구현함으로써 결정성 품질을 개선하고, 발광이 이루어지는 활성층(130)에 인접한 제1-3,1-4 도전형 반도체층(121-3, 121-4)의 도핑 농도를 상대적으로 높게 구현함으로써 활성층(130)으로의 전자 주입 효율을 향상시킬 수 있다.
그 밖의 내용은 도 1 및 도 2와 관련하여 상술한 바와 같으므로 자세한 설명은 생략한다.
도 4는 제3 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도이다. 상술한 실시예와 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 1 및 도 4를 참조하면, 제3 실시예에 따른 발광소자(100-3)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하고, 상기 제1 반도체층(120)은 활성층(130)에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1-2 도전형 반도체층(121-2), 제1 도전형 삽입층(123), 제1-3 도전형 반도체층(121-3), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4)을 포함한다.
제1-1 도전형 반도체층(121-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3) 및 제1-4 도전형 반도체층(121-4)은 Ga 및 N를 포함하여 이루어지며, In을 포함할 수도 있다. 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)은 서로 같은 물질로 이루어질 수 있다.
제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)에는 제1 도전형 도펀트가 도핑된다. 제1-2 도전형 반도체층(121-2)과 제1-3 도전형 반도체층(121-3)은 같은 도핑 농도를 갖고, 제1-2 도전형 반도체층(121-2) 및 제1-3 도전형 반도체층(121-3) 각각의 도핑 농도는 제1-1 도전형 반도체층(121-1)의 도핑 농도보다는 크고 제1-4 도전형 반도체층(121-4)의 도핑 농도보다는 작다. 제1-1 도전형 반도체층(121-1)에서 제1-4 도전형 반도체층(121-4)으로 갈수록 단계적으로 도핑 농도를 증가시킴으로써, 결정성 품질을 개선함과 동시에 활성층(130)으로의 전자 주입 효율을 향상시킬 수 있다.
그 밖의 내용은 도 1 내지 도 3과 관련하여 상술한 바와 같으므로 자세한 설명은 생략한다.
도 5는 제4 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도이다. 상술한 실시예와 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 1 및 도 5를 참조하면, 제4 실시예에 따른 발광소자(100-4)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하고, 상기 제1 반도체층(120)은 활성층(130)에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1-2 도전형 반도체층(121-2), 제1 도전형 삽입층(123), 제1-3 도전형 반도체층(121-3), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4)을 포함한다.
제1-1 도전형 반도체층(121-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3) 및 제1-4 도전형 반도체층(121-4)은 Ga 및 N를 포함하여 이루어지며, In을 포함할 수도 있다. 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)은 서로 같은 물질로 이루어질 수 있다.
제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4)에는 제1 도전형 도펀트가 도핑된다. 제1-1 도전형 반도체층(121-1), 제1-2 도전형 반도체층(121-2), 제1-3 도전형 반도체층(121-3), 제1-4 도전형 반도체층(121-4)은 각기 다른 도핑 농도를 갖고, 제1-1 도전형 반도체층(121-1)에서 제1-4 도전형 반도체층(121-4)으로 갈수록 도핑 농도가 증가한다. 즉, 제1-1 도전형 반도체층(121-1)은 제1 도핑 농도(Doping Level 1)를 갖고, 제1-2 도전형 반도체층(121-2)은 제2 도핑 농도(Doping Level 2)를 갖고, 제1-3 도전형 반도체층(121-3)은 제3 도핑 농도(Doping Level 3)를 갖고, 제1-4 도전형 반도체층(121-4)은 제4 도핑 농도(Doping Level 4)를 가지며, 제1 도핑 농도에서 제4 도핑 농도로 갈수록 값이 증가한다. 제1-1 도전형 반도체층(121-1)에서 제1-4 도전형 반도체층(121-4)으로 갈수록 점차적으로 도핑 농도를 증가시킴으로써, 결정성 품질을 개선함과 동시에 활성층(130)으로의 전자 주입 효율을 향상시킬 수 있다. 실시예에 따라, 제1-1 도전형 반도체층 내지 제1-4 도전형 반도체층(121-1~121-4) 각각의 내에서도 도핑 농도가 변화하여 활성층(130)에 가까워질수록 도핑 농도가 증가할 수도 있다. 예를 들어, 제1-1 도전형 반도체층(121-1) 내에서도 도핑 농도가 점차 변화하며, 활성층(130)에 가까워질수록 도핑 농도가 증가할 수도 있다. 제1-2 도전형 반도체층 내지 제4 도전형 반도체층(121-2~121-4) 각각에서도 마찬가지이다.
그 밖의 내용은 도 1 내지 도 4와 관련하여 상술한 바와 같으므로 자세한 설명은 생략한다.
도 6은 제5 실시예에 따른 발광소자에 포함된 제1 반도체층만을 확대하여 도시한 측단면도이다. 상술한 실시예와 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 1 및 도 6을 참조하면, 제5 실시예에 따른 발광소자(100-5)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하고, 상기 제1 반도체층(120)은 활성층(130)에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제1 도전형 삽입층(123), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4)을 포함한다. 제5 실시예가 제1 실시예 내지 제4 실시예와 가장 다른 점은 제1-2 도전형 반도체층(121-2)과 제1-3 도전형 반도체층(121-3)이 존재하지 않고, 제1 도전형 삽입층(123)과 접하여 제1 비도핑 반도체층(122-1) 및 제2 비도핑 반도체층(122-2)이 존재한다는 점이다.
제1-1 도전형 반도체층(121-1) 및 제1-4 도전형 반도체층(121-4)은 Ga 및 N를 포함하여 이루어지며, In을 포함할 수도 있다. 제1-1 도전형 반도체층(121-1) 및 제1-4 도전형 반도체층(121-4)은 서로 같은 물질로 이루어질 수 있다.
제1-1 도전형 반도체층(121-1) 및 제1-4 도전형 반도체층(121-4)에는 제1 도전형 도펀트가 도핑되고, 제1-1 도전형 반도체층(121-1)의 도핑 농도가 제1-4 도전형 반도체층(121-4)의 도핑 농도보다 작다. 기판(110)에 인접한 제1-1 도전형 반도체층(121-1)의 도핑 농도를 상대적으로 낮게 구현함으로써 결정성 품질을 개선하고, 발광이 이루어지는 활성층(130)에 인접한 제1-4 도전형 반도체층(121-4)의 도핑 농도를 상대적으로 높게 구현함으로써 활성층(130)으로의 전자 주입 효율을 향상시킬 수 있다.
제1-1 도전형 반도체층(121-1)과 제1 도전형 삽입층(123)의 사이에 제1 비도핑 반도체층(122-1)이 배치되고, 제1 도전형 삽입층(123)과 제1-4 도전형 반도체층(121-4)의 사이에 제2 비도핑 반도체층(122-2)이 배치된다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)에는 제1 도전형 도펀트가 도핑되지 않는다. 그러나, 제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2)에 결함(defect)이 존재하거나 다른 인접한 도전형 반도체층으로부터의 확산에 의해 제1 비도핑 반도체층(122-1)이나 제2 비도핑 반도체층(122-2)에 제1 도전형 도펀트가 존재하는 경우 제1 도전형을 나타낼 수도 있다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)은 전기 전도성이 낮기 때문에 전류를 수평적으로 퍼지게 하는 전류 스프레딩층(Current Spreading Layer)의 역할을 함으로써 발광소자(100)의 ESD 내성을 강화시킬 수 있다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)은 제1 도전형 도펀트가 도핑되지 않기 때문에 낮은 전기 전도성을 갖는 것을 제외하고는 제1-1 도전형 반도체층(121-1) 및 제1-4 도전형 반도체층(121-4)의 물질과 동일한 물질을 포함하여 이루어질 수 있으나, 이에 한정하지 않는다.
제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2)은 제1-1 도전형 반도체층(121-1) 및 제1-4 도전형 반도체층(121-4) 각각의 두께보다 작은 두께를 가질 수 있다. 실시예에 따라, 제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2) 각각은 20nm 내지 100nm의 두께로 형성될 수 있다. 제1 비도핑 반도체층(122-1) 또는 제2 비도핑 반도체층(122-2) 각각의 두께가 20nm보다 작을 경우 전류 스프레딩층의 역할을 제대로 수행하기 어려우며, 100nm보다 클 경우 저항이 커지기 때문에 발광소자(100)의 동작 전압이 증가할 수 있다.
제1 비도핑 반도체층(122-1)과 제2 비도핑 반도체층(122-2)의 사이에 제1 도전형 삽입층(123)이 배치된다. 제1 도전형 삽입층(123)은 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4) 각각의 격자 상수보다 작은 격자 상수를 갖는 물질로 이루어진다. 제1 도전형 삽입층(123)의 에너지 밴드갭은 제1-1 도전형 반도체층(121-1), 제1 비도핑 반도체층(122-1), 제2 비도핑 반도체층(122-2), 제1-4 도전형 반도체층(121-4) 각각의 에너지 밴드갭보다 클 수 있다.
제1 도전형 삽입층(123)은 제1 반도체층(120)의 그 밖의 다른 층들과 다른 이종 물질로 이루어지기 때문에, 제1 도전형 삽입층(123)의 하부에 존재하는 전위(dislocation)와 같은 결정 결함을 차단하는 역할을 한다. 따라서, 제1 도전형 삽입층(123)의 상부에서의 결정 결함을 감소시킴으로써 발광소자(100)의 ESD 내성을 강화시킬 수 있다. 또한, 제1 도전형 삽입층(123)과 접하는 제1 비도핑 반도체층(122-1)의 계면 및 제1 도전형 삽입층(123)과 접하는 제2 비도핑 반도체층(122-2)의 계면에는 에너지 밴드갭의 차이 및 격자 상수의 차이에 의해 분극이 발생하여 2차원 전자가스(2-Dimensional Electron Gas: 2-DEG)층이 형성된다. 이러한 2차원 전자가스층은 전류를 수평적으로 퍼지게 하는 전류 스프레딩층(Current Spreading Layer)의 역할을 함으로써 발광소자(100)의 ESD 내성을 강화시킬 수 있다.
제1 도전형 삽입층(123)에는 제1 도전형 도펀트가 도핑된다.
제1 도전형 삽입층(123)은 Ga, N, Al을 포함하여 이루어지며, In을 포함할 수도 있다. 실시예에 따라, 제1 도전형 삽입층(123)의 Al 함량은 10% 내지 30%일 수 있다. 제1 도전형 삽입층(123)의 Al의 함량이 10%보다 작으면 결정 결함의 차단 및 전류 스프레딩층의 효과가 미미할 수 있고, 30%보다 크면 인접한 층들과의 격자 부정합에 의한 응력이 커져서 결정성이 저하될 수 있다.
실시예에 따라, 제1 도전형 삽입층(123)은 15nm 내지 100nm의 두께를 가질 수 있다. 제1 도전형 삽입층(123)의 두께가 15nm보다 작으면 결정 결함의 차단 및 전류 스프레딩층의 효과가 미미할 수 있고, 100nm보다 크면 인접한 층들과의 격자 부정합에 의한 응력이 커져서 결정성이 저하될 수 있다.
도 7은 상술한 실시예들에 따른 발광소자를 사용하여 제작된 수평형 발광소자의 일 예시를 도시한 측단면도이다. 상술한 실시예와 중복되는 내용에 대해서는 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
일 예시에 따른 수평형 발광소자(100A)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하는 발광 구조물(150)과, 제1 반도체층(120)의 일면에 배치되는 제1 전극(160)과, 제2 반도체층(140)의 일면에 배치되는 제2 전극(162)을 포함한다.
수평형(Lateral) 발광소자(100A)란 발광 구조물(150)에서 제1 전극(160)과 제2 전극(162)이 동일한 방향을 향해 형성되는 구조를 의미한다. 일 예로서, 도 7을 참조하면, 제1 전극(160)과 제2 전극(162)이 발광 구조물(150)의 상부 방향으로 형성되어 있다.
제1 반도체층(120)은 상술한 제1 실시예 내지 제5 실시예에 따른 발광소자(100-1~100-5)에 포함된 제1 반도체층(120) 중 어느 하나일 수 있으며, 도 7에는 일 예로서 제1 실시예 내지 제4 실시예에 따른 발광소자(100-1~100-4)에 포함된 제1 반도체층(120)을 도시하였다.
제1 반도체층(120)은 제2 반도체층(140), 활성층(130), 제1 반도체층(120)의 일부가 식각되어 제1-1 도전형 반도체층(121-1)을 노출하는 노출면(S)을 갖는다. 제1 실시예 내지 제4 실시예의 경우, 제1-4 도전형 반도체층(121-4), 제2 비도핑 반도체층(122-2), 제1-3 도전형 반도체층(121-3), 제1 도전형 삽입층(123), 제1-2 도전형 반도체층(121-2), 제1 비도핑 반도체층(122-1)의 일부를 식각하여 제1-1 도전형 반도체층(121-1)을 노출하는 노출면(S)을 형성하고, 제5 실시예의 경우, 제1-4 도전형 반도체층(121-4), 제2 비도핑 반도체층(122-2), 제1 도전형 삽입층(123), 제1 비도핑 반도체층(122-1)의 일부를 식각하여 제1-1 도전형 반도체층(121-1)을 노출하는 노출면(S)을 형성한다.
제1 반도체층(120)의 노출면(S) 상에 제1 전극(160)이 배치되고, 식각되지 않은 제2 반도체층(140) 상에 제2 전극(162)이 배치된다.
수평형 발광소자(100A)에 전류가 인가될 경우 제1 전극(160)과 제2 전극(162) 사이에서 전류가 흐르기 때문에, 제1-1 도전형 반도체층(121-1)과 접하여 제1 전극(160)을 형성함으로써 제1 전극(160)과 제2 전극(162) 간의 전류 흐름을 원활하게 할 수 있다. 즉, 제1 전극(160)과 제2 전극(162) 사이에 배치되는 제1,2 비도핑 반도체층(122-1, 122-2)과 제1 도전형 삽입층(123)에 의한 전류 스프레딩 및 결정 결함의 차단 효과에 의해 ESD 내성이 강화될 수 있다.
제1 전극(160) 및 제2 전극(162)은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 또는 이리듐(Ir) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
제2 전극(162)이 형성되기 전 제2 반도체층(140) 상에는 도전층(164)이 형성될 수도 있다.
실시예에 따라, 제2 반도체층(140)이 노출되도록 도전층(164)의 일부가 오픈되어 제2 반도체층(140)과 제2 전극(162)이 접할 수 있다.
또는, 도 7에 도시된 바와 같이, 도전층(164)을 사이에 두고 제2 반도체층(140)과 제2 전극(162)이 전기적으로 연결될 수도 있다.
도전층(164)은 제2 반도체층(140)의 전기적 특성을 향상시키고 제2 전극(162)과의 전기적 접촉을 개선하기 위한 것으로, 층 또는 복수의 패턴으로 형성될 수 있다. 도전층(164)은 투광성을 갖는 투명 전극층으로 형성될 수 있다.
도전층(164)에는 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
도 8은 상술한 실시예들에 따른 발광소자를 사용하여 제작된 수직형 발광소자의 일 예시를 도시한 측단면도이다. 상술한 실시예와 중복되는 내용에 대해서는 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
일 예시에 따른 수직형 발광소자(100B)는 제1 반도체층(120), 제2 반도체층(140), 상기 제1 반도체층(120)과 제2 반도체층(140) 사이의 활성층(130)을 포함하는 발광 구조물(150)과, 제1 반도체층(120)의 일면에 배치되는 제1 전극(160)과, 제2 반도체층(140)의 일면에 배치되는 제2 전극층(170)을 포함한다.
수직형(Vertical) 발광소자(100B)란, 발광 구조물(150)에서 제1 전극(160)과 제2 전극층(170)이 서로 다른 방향에 각각 형성되는 구조를 의미한다. 일 예로서, 도 8을 참조하면, 발광 구조물(150)의 상부 방향으로 제1 전극(160)이 형성되고 발광 구조물(150)의 하부 방향으로 제2 전극층(170)이 형성되어 있다.
제1 반도체층(120)은 상술한 제1 실시예 내지 제5 실시예에 따른 발광소자(100-1~100-5)에 포함된 제1 반도체층(120) 중 어느 하나일 수 있으며, 도 8에는 일 예로서 제1 실시예 내지 제4 실시예에 따른 발광소자(100-1~100-4)에 포함된 제1 반도체층(120)을 도시하였다.
일 예로서, 제2 전극층(170)은 도전층(170a) 또는 반사층(170b) 중 적어도 어느 하나를 포함할 수 있다.
도전층(170a)은 제2 반도체층(140)의 전기적 특성을 개선하기 위한 것으로, 제2 반도체층(140)과 접하여 위치할 수 있다.
도전층(170a)은 투명 전극층 또는 불투명 전극층으로 형성될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되지는 않는다.
반사층(170b)은 활성층(130)에서 생성된 빛을 반사시켜 수직형 발광소자(100B)의 내부에서 소멸되는 빛의 양을 줄임으로써, 수직형 발광소자(100B)의 외부양자효율을 향상시킬 수 있다.
반사층(170b)은 Ag, Ti, Ni, Cr 또는 AgCu 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정하지 않는다.
반사층(170b)이 제2 반도체층(140)과 오믹 접촉하는 물질로 이루어진 경우, 도전층(170a)은 별도로 형성하지 않을 수 있다.
발광 구조물은 지지기판(180)에 의해 지지된다.
지지기판(180)은 전기 전도성과 열 전도성이 높은 물질로 형성되며, 예를 들어, 소정의 두께를 갖는 베이스 기판(substrate)으로서, 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 또는 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 또는 전도성 시트 등을 선택적으로 포함할 수 있다.
발광 구조물(150)은 본딩층(185)에 의해 지지기판(180)에 본딩될 수 있다. 이때, 발광 구조물(150) 하부에 위치하는 제2 전극층(170)과 본딩층(185)이 접할 수 있다.
본딩층(185)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
본딩층(185)은 발광 구조물에 인접하여 확산 방지층(미도시)을 포함하여, 본딩층(185)에 사용된 금속 등이 상부의 발광 구조물 내부로 확산되는 것을 방지할 수도 있다.
발광 구조물(150) 상의 적어도 일부 및/또는 측면에 패시베이션층(190)이 위치할 수도 있다.
패시베이션층(190)은 산화물 또는 질화물로 이루어져 발광 구조물을 보호할 수 있다. 일 예로서, 패시베이션층(190)은 실리콘 산화물(SiO2)층, 실리콘 질화물층, 산화 질화물층, 또는 산화 알루미늄층으로 이루어질 수 있으나, 이에 한정하지 않는다.
발광 구조물(150)의 제1 반도체층(120) 상에는 광추출 구조(R)가 형성될 수 있다. 광추출 구조(R)는 제1 반도체층(120) 중에서 제1-1 도전형 반도체층(121-1)에 위치한다.
발광 구조물(150)의 상부에도 패시베이션층(190)이 존재하는 경우, 상기 패시베이션층(190)에 광추출 구조(R)가 위치할 수도 있다. 광추출 구조(R)는 PEC(Photo enhanced chemical) 식각 방법이나 마스크 패턴을 이용한 에칭 공정 수행하여 형성할 수 있다. 광추출 구조(R)는 활성층(130)에서 생성된 광의 외부 추출 효율을 증가시키기 위한 것으로서, 규칙적인 주기를 갖거나 불규칙적인 주기를 가질 수 있다.
아래의 표 1은 동작 전압(VF3), 주 파장(Dominant Wavelength: DW), 광도(IV), ESD 수율 측면에서 제3 실시예에 따른 발광소자와 종래의 발광소자를 비교한 실험 결과를 나타낸 것이다.
VF3(20mA) WD IV ESD 수율
종래 2.80 446.9 112.0 31%
제3 실시예 2.83 444.0 114.3 59%
표 1을 참조하면, 제3 실시예에 따른 발광소자는 동작 전압(VF3), 주 파장(Dominant Wavelength: DW), 광도(IV) 측면에서 종래의 발광소자와 큰 차이가 없는 것으로 보아 종래의 발광소자의 유리한 성능은 그대로 유지하면서도 ESD 수율 측면에서는 종래의 발광소자에 비해 크게 향상된 것을 확인할 수 있다.
도 9는 광도(IV)와 ESD 수율 측면에서 제3 실시예에 따른 발광소자와 종래의 발광소자를 비교한 실험 결과를 나타내는 이미지이다. 도 9의 왼쪽 이미지는 종래의 발광소자의 경우를 나타내는 것이며, 도 9의 오른쪽 이미지는 ESD 내성이 강화된 제3 실시예에 따른 발광소자의 경우를 나타내는 것이다.
도 9의 왼쪽 이미지를 참조하면 종래의 발광소자에 가해지는 역방향의 과전압에 의해 점선으로 표시한 바와 같이 발광소자가 망가진 부분이 존재하는 것을 알 수 있다. 그러나, 도 9의 오른쪽 이미지를 참조하면, 광도(IV)와 ESD 수율 측면에서 전체적으로 고른 색 분포를 나타내는 것으로 보아 실시예에 따라 ESD 내성이 강화되었다는 것을 알 수 있다.
도 10은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면이다.
일실시예에 따른 발광소자 패키지(300)는 몸체(310)와, 상기 몸체(310)에 배치된 제1 리드 프레임(321) 및 제2 리드 프레임(322)과, 상기 몸체(310)에 배치되어 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)과 전기적으로 연결되는 상술한 실시예들에 따른 발광소자(100)와, 상기 캐비티에 형성된 몰딩부(340)를 포함한다. 상기 몸체(310)에는 캐비티가 형성될 수 있다.
상기 몸체(310)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(310)가 금속 재질 등 도전성 물질로 이루어지면, 도시되지는 않았으나 상기 몸체(310)의 표면에 절연층이 코팅되어 상기 제1,2 리드 프레임(321, 322) 간의 전기적 단락을 방지할 수 있다.
상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전류를 공급한다. 또한, 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 상기 발광소자(100)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시킬 수도 있다.
상기 발광소자(100)는 상기 몸체(310) 상에 배치되거나 상기 제1 리드 프레임(321) 또는 제2 리드 프레임(322) 상에 배치될 수 있다. 본 실시예에서는 제1 리드 프레임(321)과 발광소자(100)가 직접 통전되고, 제2 리드 프레임(322)과 상기 발광소자(100)는 와이어(330)를 통하여 연결되어 있다. 발광소자(100)는 와이어 본딩 방식 외에 플립칩 방식 또는 다이 본딩 방식 등에 의하여 리드 프레임(321, 322)과 연결될 수 있다.
상기 몰딩부(340)는 상기 발광소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부(340) 상에는 형광체(350)가 포함되어, 상기 발광소자(100)로부터 방출되는 빛의 파장을 변화시킬 수 있다.
형광체(350)는 가넷(Garnet)계 형광체, 실리케이트(Silicate)계 형광체, 니트라이드(Nitride)계 형광체, 또는 옥시니트라이드(Oxynitride)계 형광체를 포함할 수 있다.
예를 들어, 상기 가넷계 형광체는 YAG(Y3Al5O12:Ce3 +) 또는 TAG(Tb3Al5O12:Ce3 +)일 수 있고, 상기 실리케이트계 형광체는 (Sr,Ba,Mg,Ca)2SiO4:Eu2 +일 수 있고, 상기 니트라이드계 형광체는 SiN을 포함하는 CaAlSiN3:Eu2 +일 수 있고, 상기 옥시니트라이드계 형광체는 SiON을 포함하는 Si6 - xAlxOxN8 -x:Eu2 +(0<x<6)일 수 있다.
상기 발광소자(100)에서 방출된 제1 파장 영역의 광이 상기 형광체(350)에 의하여 여기되어 제2 파장 영역의 광으로 변환되고, 상기 제2 파장 영역의 광은 렌즈(미도시)를 통과하면서 광경로가 변경될 수 있다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이하에서는 상술한 발광소자 또는 발광소자 패키지가 배치된 조명 시스템의 일실시예로서, 헤드램프와 백라이트 유닛을 설명한다.
도 11은 실시예들에 따른 발광소자 또는 발광소자 패키지가 배치된 헤드램프의 일실시예를 도시한 도면이다.
도 11을 참조하면, 실시예들에 따른 발광소자 또는 발광소자 패키지가 배치된 발광 모듈(710)에서 방출된 빛이 리플렉터(720)와 쉐이드(730)에서 반사된 후 렌즈(740)를 투과하여 차체 전방을 향할 수 있다.
상기 발광 모듈(710)은 회로기판 상에 발광소자 또는 발광소자 패키지가 복수 개로 탑재될 수 있으며, 이에 대해 한정하지 않는다.
도 12는 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면이다.
도 12를 참조하면, 실시예에 따른 표시장치(800)는 발광 모듈(830, 835)과, 바텀 커버(810) 상의 반사판(820)과, 상기 반사판(820)의 전방에 배치되며 상기 발광 모듈에서 방출되는 빛을 표시장치 전방으로 가이드하는 도광판(840)과, 상기 도광판(840)의 전방에 배치되는 제1 프리즘시트(850)와 제2 프리즘시트(860)와, 상기 제2 프리즘시트(860)의 전방에 배치되는 패널(870)과 상기 패널(870)의 전반에 배치되는 컬러필터(880)를 포함하여 이루어진다.
발광 모듈은 회로 기판(830) 상의 상술한 발광소자 패키지(835)를 포함하여 이루어진다. 여기서, 회로 기판(830)은 PCB 등이 사용될 수 있고, 발광소자 패키지(835)는 상술한 바와 같다.
상기 바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 상기 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 상기 도광판(840)의 후면이나, 상기 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(840)은 발광소자 패키지 모듈에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다. 그리고, 도광판이 생략되어 반사시트(820) 위의 공간에서 빛이 전달되는 에어 가이드 방식도 가능하다.
상기 제1 프리즘 시트(850)는 지지필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성되는데, 상기 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 상기 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
상기 제2 프리즘 시트(860)에서 지지필름 일면의 마루와 골의 방향은, 상기 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사시트로부터 전달된 빛을 상기 패널(870)의 전방향으로 고르게 분산하기 위함이다.
본 실시예에서 상기 제1 프리즘시트(850)과 제2 프리즘시트(860)가 광학시트를 이루는데, 상기 광학시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
상기 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있다.
상기 패널(870)은, 유리 바디 사이에 액정이 위치하고 빛의 편광성을 이용하기 위해 편광판을 양 유리바디에 올린 상태로 되어있다. 여기서, 액정은 액체와 고체의 중간적인 특성을 가지는데, 액체처럼 유동성을 갖는 유기분자인 액정이 결정처럼 규칙적으로 배열된 상태를 갖는 것으로, 상기 분자 배열이 외부 전계에 의해 변화되는 성질을 이용하여 화상을 표시한다.
표시장치에 사용되는 액정 표시 패널은, 액티브 매트릭스(Active Matrix) 방식으로서, 각 화소에 공급되는 전압을 조절하는 스위치로서 트랜지스터를 사용한다.
상기 패널(870)의 전면에는 컬러 필터(880)가 구비되어 상기 패널(870)에서 투사된 빛을, 각각의 화소마다 적색과 녹색 및 청색의 빛만을 투과하므로 화상을 표현할 수 있다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
120: 제1 반도체층 121-1: 제1-1 도전형 반도체층
121-2: 제1-2 도전형 반도체층 121-3: 제1-3 도전형 반도체층
121-4: 제1-4 도전형 반도체층 122-1: 제1 비도핑 반도체층
122-2: 제2 비도핑 반도체층 123: 제1 도전형 삽입층
130: 활성층 140: 제2 반도체층
150: 발광 구조물

Claims (15)

  1. 제1 반도체층;
    제2 반도체층;
    상기 제1 반도체층의 일면에 배치되는 제1 전극;
    상기 제2 반도체층의 일면에 배치되는 제2 전극; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층;을 포함하고,
    상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배열된 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1-2 도전형 반도체층, 제1 도전형 삽입층, 제1-3 도전형 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층을 포함하고,
    상기 제1 도전형 삽입층은 상기 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층 각각의 격자 상수보다 작은 격자 상수를 가지며,
    상기 제1 도전형 삽입층의 에너지 밴드갭은 상기 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층 각각의 에너지 밴드갭보다 큰 발광소자.
  2. 제 1 항에 있어서,
    상기 제1 비도핑 반도체층 또는 상기 제2 비도핑 반도체층은, 상기 제1-1 도전형 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제1-4 도전형 반도체층 각각의 두께보다 작은 두께를 갖는 발광소자.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1-1 도전형 반도체층, 제1-2 도전형 반도체층, 제1-3 도전형 반도체층, 제1-4 도전형 반도체층은 각기 다른 도핑 농도를 갖고, 상기 제1-1 도전형 반도체층에서 상기 제1-4 도전형 반도체층으로 갈수록 도핑 농도가 증가하는 발광소자.
  6. 제 1 항에 있어서,
    상기 제1 도전형 삽입층은 15nm 내지 100nm의 두께를 가지며,
    상기 제1 도전형 삽입층은 Al을 포함하여 이루어지고, 상기 Al의 함량이 10% 내지 30%인 발광소자.
  7. 삭제
  8. 삭제
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  10. 삭제
  11. 삭제
  12. 제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층;을 포함하고,
    상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배치된 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제1 도전형 삽입층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층을 포함하고,
    상기 제1 도전형 삽입층은 제1-1 도전형 반도체층, 제1 비도핑 반도체층, 제2 비도핑 반도체층, 제1-4 도전형 반도체층 각각의 격자 상수보다 작은 격자 상수를 가지며,
    상기 제1-1 도전형 반도체층의 도핑 농도가 상기 제1-4 도전형 반도체층의 도핑 농도보다 작으며,
    상기 제1 비도핑 반도체층 또는 상기 제2 비도핑 반도체층은 상기 제1-1 도전형 반도체층 또는 상기 제1-4 도전형 반도체층 각각의 두께보다 작은 두께를 갖는 발광소자.
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  15. 삭제
KR1020130012251A 2013-02-04 2013-02-04 발광소자 KR102059033B1 (ko)

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