KR102007406B1 - 발광소자 - Google Patents

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KR102007406B1
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Abstract

실시예에 따른 발광소자는 기판; 및 상기 기판 상에 위치하며, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;을 포함하고, 상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배열된 제1층 및 제2층을 포함하고, 상기 제1층은 아일랜드 형상을 가지며, 상기 제2층 내에 마스크 패턴이 배치되고, 상기 마스크 패턴과 상기 제1층 사이에 상기 제2층의 적어도 일부가 위치한다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시예는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
발광소자는 기판 위에 에피택셜 성장된 발광 구조물을 포함하는데, 발광 구조물의 결정성 품질을 개선하기 위하여 기판과 발광 구조물 사이에 버퍼층이 배치된다. 특히, 자외선 영역의 빛을 방출하는 발광소자의 경우 발광 구조물의 높은 Al 함량으로 인하여 버퍼층과 발광 구조물 간의 격자 크기가 더 벌어지게 되며, 이로 인해 발광 구조물에 크랙(Crack)이 발생하여 발광소자의 성능 및 수율에 좋지 않은 영향을 미친다.
도 1은 종래의 발광소자에서 격자 부정합에 의해 발광 구조물에 발생한 크랙을 나타낸 도면이다. 따라서, 발광 구조물의 크랙이 발생하는 것을 억제하여 고품질의 발광소자를 제작할 필요가 있다.
실시예는 제1 반도체층에서 크랙이 발생하는 것을 억제하여 고품질의 발광소자를 제작하고자 한다.
실시예에 따른 발광소자는 기판; 및 상기 기판 상에 위치하며, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;을 포함하고, 상기 제1 반도체층은 상기 활성층에 가까워지는 방향으로 배열된 제1층 및 제2층을 포함하고, 상기 제1층은 아일랜드 형상을 가지며, 상기 제2층 내에 마스크 패턴이 배치되고, 상기 마스크 패턴과 상기 제1층 사이에 상기 제2층의 적어도 일부가 위치한다.
상기 마스크 패턴은 서로 이격되어 배치된 복수 개의 패턴 유닛을 포함할 수 있다.
상기 복수 개의 패턴 유닛은 비주기적으로 배치될 수 있다.
상기 복수 개의 패턴 유닛의 적어도 일부는 서로 크기가 다를 수 있다.
상기 제1층의 Al의 함량이 상기 제2층의 Al의 함량보다 클 수 있다.
상기 제2층은 상기 제1층에서 멀어지는 방향으로 배열된 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 계면에 상기 마스크 패턴이 위치할 수 있다.
상기 제1 영역은 상기 제2 영역과 접하는 일면에 요부와 철부를 포함하는 러프니스 패턴을 포함하고, 상기 요부에 상기 마스크 패턴이 위치할 수 있다.
상기 제1 영역의 두께보다 상기 제2 영역의 두께가 두꺼울 수 있다.
상기 제1층은 10nm 내지 50nm의 두께를 가질 수 있다.
상기 제1층은 도핑되지 않거나, 제1 도전형 도펀트로 도핑될 수 있다.
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상기 활성층은 UV-A(Ultraviolet-A) 영역의 파장의 빛을 방출할 수 있다.
실시예에 따르면 제1 반도체층에서 크랙이 발생하는 것을 억제하여 고품질의 발광소자를 제작할 수 있다.
도 1은 종래의 발광소자에서 격자 부정합에 의해 발광 구조물에 발생한 크랙을 나타낸 도면.
도 2는 실시예에 따른 발광소자의 측단면도.
도 3은 제2층의 성장 과정을 설명하기 위한 도면.
도 4는 실시예에 따른 발광소자를 이용하여 제작된 수평형 발광소자의 일 예시를 나타낸 측단면도.
도 5는 실시예에 따른 발광소자를 이용하여 제작된 수직형 발광소자의 일 예시를 나타낸 측단면도.
도 6은 도 5의 광추출 구조를 확대하여 나타낸 도면.
도 7은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일 실시예를 나타낸 도면.
도 8은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 다른 실시예를 나타낸 도면.
도 9는 실시예들에 따른 발광소자 패키지를 포함하는 조명장치의 일 실시예를 나타낸 분해 사시도.
도 10은 실시예들에 따른 발광소자 패키지가 배치된 표시장치의 일 실시예를 나타낸 분해 사시도.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2는 실시예에 따른 발광소자의 측단면도이다.
도 2를 참조하면, 실시예에 따른 발광소자(100)는 기판(110), 상기 기판(110) 상에 위치하는 발광 구조물(170)을 포함한다.
발광소자(100)는 복수의 화합물 반도체층, 예를 들어 3족-5족 또는 2족-6족 원소의 반도체층을 이용한 LED(Light Emitting Diode)를 포함하며, LED는 청색, 녹색 또는 적색 등과 같은 광을 방출하는 유색 LED이거나, 백색 LED 또는 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다. 발광소자가 자외선을 방출하는 UV LED인 경우, UV-A(Ultraviolet-A) 영역의 광을 방출할 수 있고, 이때 방출되는 광은 약 315~400nm의 파장을 가질 수 있다.
기판(110)은 반도체 물질 성장에 적합한 재료, 열전도성이 뛰어난 물질로 형성될 수 있다. 기판(110)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
발광 구조물(170)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(170)과 기판(110) 사이에 버퍼층(112)이 위치할 수 있다. 버퍼층(112)은 발광 구조물(170)과 기판(110) 재료의 격자 부정합 및 열팽창 계수의 차이를 완화하기 위한 것이다. 버프층(112)의 재료는 3족-5족 화합물 반도체, 예컨대, GaN, InN, AlN, InGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 버퍼층(112)은 발광 구조물(170)의 성장 온도보다 낮은 온도에서 성장될 수 있다.
발광 구조물(170)은 기판(110)에서 멀어지는 방향으로 제1 반도체층(120), 활성층(140) 및 제2 반도체층(160)을 포함한다.
제1 반도체층(120)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제1 도전형 도펀트가 도핑될 수 있다. 제1 반도체층(120)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다. 제1 반도체층(120)이 p형 반도체층인 경우, 상기 제1 도전형 도펀트는 p형 도펀트로서 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정되지 않는다.
제1 반도체층(120)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 에피택셜 구조물(100)이 자외선 영역의 빛을 방출하는 자외선 발광소자로 제작되는 경우, 제1 반도체층(120)은 Al을 포함하여 이루어질 수 있다.
기판(110)과 제1 반도체층(120) 사이에 언도프트 반도체층(114)이 배치될 수 있다. 언도프트 반도체층(114)은 제1 반도체층(120)의 결정성 향상을 위해 형성되는 층으로, 제1 반도체층(120)과 동일한 물질 또는 제1 반도체층(120)과 다른 물질로 형성될 수 있다. 언도프트 반도체층(114)에는 제1 도전형 도펀트가 도핑되지 않아 제1 반도체층(120)에 비해 낮은 전기 전도성을 나타낸다. 언도프트 반도체층(114)은 버퍼층(112)의 상부에서 제1 반도체층(120)과 접하여 배치될 수 있다. 언도프트 반도체층(114)은 버퍼층(112)의 성장 온도보다 높은 온도에서 성장되며, 버퍼층(112)에 비해 좋은 결정성을 나타낸다.
제2 반도체층(160)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제2 도전형 도펀트가 도핑될 수 있다. 제2 반도체층(160)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정되지 않는다. 제2 반도체층(160)이 n형 반도체층인 경우, 상기 제2 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다.
제2 반도체층(160)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체층(160)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 발광소자(100)가 자외선 영역의 빛을 방출하는 자외선 발광소자인 경우, 제2 반도체층(160)은 Al을 포함하여 이루어질 수 있다.
이하에서는, 제1 반도체층(120)이 n형 반도체층, 제2 반도체층(160)이 p현 반도체층인 경우를 예로 들어 설명한다.
상기 제2 반도체층(160) 상에는 제2 도전형과 반대의 극성을 갖는 반도체, 예컨대 상기 상기 제2 반도체층(160)이 p형 반도체층일 경우 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물(170)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 반도체층(120)과 제2 반도체층(160) 사이에 활성층(140)이 위치한다.
활성층(140)은 전자와 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 제1 반도체층(120)이 n형 반도체층이고 제2 반도체층(160)이 p형 반도체층인 경우, 상기 제1 반도체층(120)으로부터 전자가 주입되고 상기 제2 반도체층(160)으로부터 정공이 주입될 수 있다. 에피택셜 구조물(100)이 UV-A(Ultraviolet-A) LED로 제작될 경우, 활성층(140)은 약 315~400nm의 파장을 갖는 빛을 방출할 수 있다.
활성층(140)은 단일 우물 구조, 다중 우물 구조, 양자선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(140)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자 우물 구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(140)이 다중 우물 구조로 형성되는 경우, 활성층(140)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, InGaN/AlGaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층보다 에너지 밴드갭이 작은 물질로 형성된다.
제1 반도체층(120)과 활성층(140) 사이에 응력 완화층(130)이 배치될 수 있다. 응력 완화층(130)은 제1 반도체층(120)과 활성층(140) 사이의 격자 부정합을 완화하기 위한 것이다. 응력 완화층(130)은 복수 개의 우물층과 장벽층이 교대로 적층된 초격자 구조로 이루어질 수 있다. 응력 완화층(130)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, InGaN/AlGaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 응력 완화층(130)의 우물층은 활성층(140)의 우물층보다 에너지 밴드갭이 큰 물질로 형성될 수 있다.
제2 반도체층(160)과 활성층(140) 사이에 전자 차단층(150)이 배치될 수 있다. 실시예에 따라, 전자 차단층(Electron Blocking Layer, 150)은 제2 반도체층(160) 내에서 활성층(140)에 인접하여 배치될 수도 있다. 전자 차단층(150)은 제1 반도체층(120)에서 제공되는 전자의 이동도(mobility)가 높기 때문에, 전자가 발광에 기여하지 못하고 활성층(140)을 넘어 제2 반도체층(160)으로 빠져나가 누설 전류의 원인이 되는 것을 방지하는 전위 장벽의 역할을 한다. 전자 차단층(150)은 활성층(140)보다 큰 에너지 밴드갭을 갖는 물질로 형성되며, InxAlyGa1 -x-yN(0≤x<y<1)의 조성을 갖는 반도체 물질로 형성될 수 있다. 전자 차단층(150)에 제2 도전형 도펀트가 도핑될 수 있다.
제1 반도체층(120)은 활성층(140)에 가까워지는 방향으로 배열된 제1층(121) 및 제2층(122)을 포함한다.
제1층(121)은 Alx1Iny1Ga(1-x1- y1 )N (0<x1≤1, 0≤y1≤1, y1<x1)의 조성을 갖는 반도체 물질을 포함하여 이루어지고, 제2층(122)은 Alx2Iny2Ga(1-x2- y2 )N (0≤x2≤1, 0≤y2≤1, y2<x2)의 조성을 갖는 반도체 물질을 포함하여 이루어질 수 있다. 제1층(121)의 Al의 함량이 제2층(122)의 Al의 함량보다 크다(x1>x2). 예를 들어, 제2층(122)은 Al을 포함하지 않거나, Al을 포함하되 제1층(121)보다 Al을 적게 포함할 수 있다.
제1층(121)은 아일랜드(island) 형상의 핵 형성층(Nucleation Layer)이며, 제2층(122)의 성장 온도보다 낮은 온도에서 성장된다. 아일랜드 형상이란 매끈한 2D 성장이 아닌 불연속적이고 거칠게 3D 성장된 반도체층의 형상을 의미한다.
제1층(121)은 제1층(121)의 하부에 위치하는 층, 즉 언도프트 반도체층(114) 또는 버퍼층(112)과, 제1층(121)의 상부에 위치하는 층, 즉 제2층(122)의 사이에서 응력을 완화시키는 역할을 한다. 아일랜드 형상을 갖는 제1층(122)의 사이사이에 위치하는 보이드(void)가 미스핏 전위(misfit dislocation)을 발생시켜 응력을 완화시킬 수 있다. 제1층(121)에 의해 발생한 크랙은 주로 (112-0) 방향으로 전파되기 때문에 제1층(121)의 상부로 전파되지 않으며, 따라서 제2층(122)에서 크랙을 줄일 수 있고, 발광 구조물(170) 전체의 결정성 품질도 개선될 수 있다.
일 예로서, 제1층(121)은 10nm 내지 50nm 범위의 두께를 가질 수 있다. 제1층(121)의 두께란 아일랜드 형상을 갖는 제1층(121)의 평균 두께를 의미한다. 제1층(121)의 두께가 너무 얇으면 응력을 완화하는 핵 형성층의 역할을 제대로 수행하기 어렵고, 두께가 너무 두꺼우면 제1 반도체층(120)의 결정성이 오히려 저하될 수 있다.
제1층(121)은 도핑되지 않거나, 제1 도전형 도펀트로 도핑될 수 있다. 제1층(121)이 제1 도전형 도펀트로 도핑되는 경우, 제2층(123)의 도핑 농도보다 낮게 도핑될 수 있다.
제1층(121)이 전극과의 컨택층으로 사용되는 경우, 제1층(121)에 제1 도전형 도펀트를 도핑하여 동작 전압(Vf)을 낮출 수 있다.
일 예로서, 제1층(121)은 1.5E19 이하의 농도로 도핑될 수 있다.
제2층(122) 내에 마스크 패턴(M)이 배치된다.
도 3은 제2층의 성장 과정을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 제2층(122)은 제1층(121)에서 멀어지는 방향으로 배열된 제1 영역(122-1) 및 제2 영역(122-2)을 포함하고, 상기 제1 영역(122-1)과 제2 영역(122-2)의 계면에 마스크 패턴(M)이 위치한다.
마스크 패턴(M)은 서로 이격되어 배치된 복수 개의 패턴 유닛을 포함한다. 즉, 마스크 패턴(M)은 제2층(122) 내에 연속적인 면으로 존재하는 것이 아니라 서로 이격된 복수 개의 패턴 유닛으로 이루어진다.
마스크 패턴(M)을 구성하는 복수 개의 패턴 유닛은 비주기적으로 배치될 수 있다. 도 3을 참조하면, 제2층(122)의 제1 영역(122-1)이 성장되었을 때, 제1 영역(122-1)의 표면을 확대하면 요부(Ra)와 철부(Rb)를 포함하는 미세한 러프니스 패턴(R)이 나타난다. 그리고, 표면 에너지가 높은 러프니스 패턴(R)의 요부(Ra)에 마스크 패턴(M)의 성장이 이루어지며, 제1 영역(122-1)의 러프니스 패턴(R)이 비주기적으로 형성되므로 마스크 패턴(M)을 구성하는 복수 개의 패턴 유닛 역시 비주기적으로 배치된다. 마스크 패턴(M)을 구성하는 복수 개의 패턴 유닛의 적어도 일부는 서로 크기가 다를 수 있다.
마스크 패턴(M)은 HfOX, Al2O3, TiO2, SiXNY, TiN, SiO2, 또는 ZrO2 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지 않는다.
마스크 패턴(M)을 형성한 후, 제2 영역(122-2)을 성장시킨다. 제2 영역(122-2)은 마스크 패턴(M)이 위치하지 않는 부분에서부터 성장이 이루어지며, 도 3의 화살표 방향으로 측면 성장을 하고 서로 유착되면서 완전한 층을 이루는 제2 영역(122-2)이 형성된다.
마스크 패턴(M)은 제1 영역(122-1)에 존재하는 관통 전위(TD1)가 제2 영역(122-2)으로 전파되지 못하도록 차단하는 역할을 한다. 또한, 마스크 패턴(M)이 위치하지 않는 부분에서 성장된 제2 영역(122-2)의 부분에서는 제1 영역(122-1)에서부터 전파된 관통 전위(TD2)가 측면 성장을 따라 옆으로 휘어지면서 더 이상 상부로 전파되지 않는다. 따라서, 제2 영역(122-2)에서 크랙을 줄일 수 있으며, 발광 구조물(170) 전체의 결정성 품질이 더욱 더 개선될 수 있다.
마스크 패턴(M)의 두께란 마스크 패턴(M)을 구성하는 복수 개의 패턴 유닛의 평균 두께를 의미한다. 일 예로서, 마스크 패턴(M)은 수 nm로 형성될 수 있다. 마스크 패턴(M)이 너무 두껍게 형성되는 경우, 제2 영역(122-2)의 측면 성장이 어려워 전위 차단 효과를 나타내기 어려울 수 있다.
마스크 패턴(M)과 제1층(121) 사이에 제2층(122)의 적어도 일부가 위치한다. 아일랜드 형상을 갖는 제1층(121) 위에 바로 마스크 패턴(M)을 배치하면 제1층(121)의 표면이 거친 3D 형태를 나타내기 때문에 마스크 패턴(M)의 성장 형태가 매우 불규칙하다. 따라서, 마스크 패턴(M)을 형성하더라도 고품질의 제2층(122)을 성장시키는 것이 어렵기 때문에, 제1층(121) 위에 제2층(122)의 제1 영역(122-1)을 먼저 성장한 후, 마스크 패턴(M)을 성장한다.
제1 영역(122-1)은 제1층(121)의 거친 표면을 메울 수 있을 정도의 두께만 확보하면 충분하므로, 제1 영역(122-1)은 제2 영역(122-2)보다 얇게 형성된다. 즉, 고품질인 제2 영역(122-2)의 두께가 제1 영역(122-1)의 두께보다 두껍다.
아래의 표 1은 제1층(121)의 삽입 효과를 설명하기 위한 실험 데이터이다.
Run Recipe XRD-FWHM Curvature
%Al THK (002) (102) 1st semiconductor layer
Reference 249 285 310.1
Sample 1 37 27nm 216 306 278.9
Sample 2 50 27nm 241 562 247.3
종래의 경우(Reference)는 제1층(121)을 포함하지 않는 발광소자이고, 샘플 1(Sample 1)은 Al의 조성이 37%이고 두께가 27nm인 AlGaN으로 이루어진 제1층(121)을 포함하는 발광소자이고, 샘플 2(Sample 2)는 Al의 조성이 50%이고 두께가 27nm인 AlGaN으로 이루어진 제1층(121)을 포함하는 발광소자이며, 세 경우에 대하여 XRD와 웨이퍼의 곡률을 각각 측정하였다.
표 1을 참조하면, XRD 측정 결과 제1층(121)을 삽입하였을 때 (002)면의 FWHM 값이 낮아지는 것으로 보아 특히 스크류 전위(screw dislocation)가 개선되며, 이로 인해 웨이퍼의 곡률도 개선된 것을 확인할 수 있다.
다만, 제1층(121)의 Al 조성이 커질 때 (102)면의 FWHM 값이 증가하는 것으로 보아, 제1층(121)의 삽입에 의해 스크류 전위(screw dislocation)는 개선되지만 에지 전위(edge dislocation)는 오히려 증가하는 것으로 판단할 수 있다.
아래의 표 2는 마스크 패턴(M)의 삽입 효과를 설명하기 위한 실험 데이터이다.
Run
 Recipe
 XRD-FWHM
(002) (102)
Reference 256 277
Sample 1 SiN 2min 251 261
Sample 2 SiN 3min 245 250
Sample 3 SiN 4min 232 219
종래의 경우(Reference)는 마스크 패턴(M)을 포함하지 않는 발광소자이고, 샘플 1(Sample 1)은 SiN으로 이루어진 마스크 패턴(M)을 2분 동안 성장시킨 발광소자이고, 샘플 2(Sample 2)는 SiN으로 이루어진 마스크 패턴(M)을 3분 동안 성장시킨 발광소자이고, 샘플 3(Sample 3)은 SiN으로 이루어진 마스크 패턴(M)을 4분 동안 성장시킨 발광소자이며, 네 경우에 대하여 XRD를 각각 측정하였다.
표 2를 참조하면, XRD 측정 결과 마스크 패턴(M)을 삽입하였을 때 (102) 면의 FWHM 값이 낮아지는 것으로 보아 특히 에지 전위(edge dislocation)가 개선되는 것을 확인할 수 있다.
SiN의 성장 시간을 길게 하였을 때, 즉, SiN의 두께를 두껍게 할 때 (102) 면의 FWHM 값이 더욱 더 개선되었다. 그러나, 상술한 바와 같이, 마스크 패턴(M)의 두께가 너무 두꺼우면 제2 영역(122-2)의 측면 성장이 어려우므로, 마스크 패턴(M)은 모노레이어의 두께로 형성될 수 있다.
실시예에 따르면, 제1층(121)을 삽입함으로써 스크류 전위 및 혼합 전위(mixed dislocation)를 감소시키고, 마스크 패턴(M)을 삽입함으로써 에지 전위 및 혼합 전위를 차단하여, 제1 반도체층(120)에서 크랙의 발생을 방지하고 발광 구조물(170) 전체의 결정성 품질을 개선할 수 있다.
도 4는 실시예에 따른 발광소자를 이용하여 제작된 수평형 발광소자의 일 예시를 나타낸 측단면도이다. 상술한 내용과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 4를 참조하면, 실시예에 따른 발광소자를 이용하여 제작된 수평형 발광소자(200A)는 기판(110), 상기 기판(110) 상에 위치하며 제1 반도체층(120)과 활성층(140) 및 제2 반도체층(160)을 포함하는 발광 구조물(170), 상기 제1 반도체층(120) 상의 제1 전극(210) 및 상기 제2 반도체층(160) 상의 제2 전극(220)을 포함한다.
수평형(Lateral) 발광소자(200A)란 발광 구조물(170)에서 제1 전극(210)과 제2 전극(220)이 동일한 방향을 향해 형성되는 구조를 의미한다. 일 예로서, 도 4를 참조하면, 제1 전극(210)과 제2 전극(220)이 발광 구조물(170)의 상부 방향으로 형성되어 있다.
제1 반도체층(120)은 활성층(140)에 가까워지는 방향으로 배열된 제1층(121) 및 제2층(122)을 포함한다.
제1층(121)은 Alx1Iny1Ga(1-x1- y1 )N (0<x1≤1, 0≤y1≤1, y1<x1)의 조성을 갖는 반도체 물질을 포함하여 이루어지고, 제2층(122)은 Alx2Iny2Ga(1-x2- y2 )N (0≤x2≤1, 0≤y2≤1, y2<x2)의 조성을 갖는 반도체 물질을 포함하여 이루어질 수 있다. 제1층(121)의 Al의 함량이 제2층(122)의 Al의 함량보다 크다(x1>x2). 예를 들어, 제2층(122)은 Al을 포함하지 않거나, Al을 포함하되 제1층(121)보다 Al을 적게 포함할 수 있다.
제1층(121)은 아일랜드(island) 형상의 핵 형성층(Nucleation Layer)이며, 제2층(122)의 성장 온도보다 낮은 온도에서 성장된다. 아일랜드 형상이란 매끈한 2D 성장이 아닌 불연속적이고 거칠게 3D 성장된 반도체층의 형상을 의미한다.
제2층(122) 내에 마스크 패턴(M)이 배치된다.
제2층(122)은 제1층(121)에서 멀어지는 방향으로 배열된 제1 영역(122-1) 및 제2 영역(122-2)을 포함하고, 상기 제1 영역(122-1)과 제2 영역(122-2)의 계면에 마스크 패턴(M)이 위치한다.
마스크 패턴(M)은 서로 이격되어 배치된 복수 개의 패턴 유닛을 포함한다. 즉, 마스크 패턴(M)은 제2층(122) 내에 연속적인 면으로 존재하는 것이 아니라 서로 이격된 복수 개의 패턴 유닛으로 이루어진다.
발광 구조물(170)은 제2 반도체층(160), 활성층(140) 및 제1 반도체층(120)의 일부가 식각되어 제2층(122)의 일부를 노출하는 노출면(S)을 갖고, 상기 노출면(S) 상에 제1 전극(210)이 배치된다. 상기 노출면(S)은 제2층(122) 중에서 결정성 품질이 좋은 제2 영역(122-2)에 형성된다.
제1 전극(210) 및 제2 전극(220)은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 또는 이리듐(Ir) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
제2 전극(220)이 형성되기 전 제2 반도체층(160) 상에 도전층(230)이 형성될 수도 있다. 실시예에 따라, 제2 반도체층(160)이 노출되도록 도전층(230)의 일부가 오픈되어 제2 반도체층(160)과 제2 전극(220)이 접할 수 있다. 또는, 도 4에 도시된 바와 같이, 도전층(230)을 사이에 두고 제2 반도체층(160)과 제2 전극(220)이 전기적으로 연결될 수도 있다.
도전층(230)은 제2 반도체층(160)의 전기적 특성을 향상시키고 제2 전극(220)과의 전기적 접촉을 개선하기 위한 것으로, 층 또는 복수의 패턴으로 형성될 수 있다. 도전층(230)은 투과성을 갖는 투명 전극층으로 형성될 수 있다.
도전층(230)에는 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
도 5는 실시예에 따른 발광소자를 이용하여 제작된 수직형 발광소자의 일 예시를 나타낸 측단면도이다. 상술한 내용과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 5를 참조하면, 실시예에 따른 발광소자를 이용하여 제작된 수직형 발광소자(200B)는 기판(110), 상기 기판(110) 상에 위치하며 제1 반도체층(120)과 활성층(140) 및 제2 반도체층(160)을 포함하는 발광 구조물(170), 상기 제1 반도체층(120)의 일면에 위치하는 제1 전극(210) 및 상기 제2 반도체층(160)의 일면에 위치하는 제2 전극층(240)을 포함한다.
수직형(Vertical) 발광소자(200B)란, 발광 구조물(170)에서 제1 전극(210)과 제2 전극층(240)이 서로 다른 방향에 각각 형성되는 구조를 의미한다. 일 예로서, 도 5를 참조하면, 발광 구조물(170)의 상부 방향으로 제1 전극(210)이 형성되고 발광 구조물(170)의 하부 방향으로 제2 전극층(240)이 형성되어 있다.
제1 반도체층(120)은 활성층(140)에 가까워지는 방향으로 배열된 제1층(121) 및 제2층(122)을 포함한다.
제1층(121)은 Alx1Iny1Ga(1-x1- y1 )N (0<x1≤1, 0≤y1≤1, y1<x1)의 조성을 갖는 반도체 물질을 포함하여 이루어지고, 제2층(122)은 Alx2Iny2Ga(1-x2- y2 )N (0≤x2≤1, 0≤y2≤1, y2<x2)의 조성을 갖는 반도체 물질을 포함하여 이루어질 수 있다. 제1층(121)의 Al의 함량이 제2층(122)의 Al의 함량보다 크다(x1>x2). 예를 들어, 제2층(122)은 Al을 포함하지 않거나, Al을 포함하되 제1층(121)보다 Al을 적게 포함할 수 있다.
제1층(121)은 아일랜드(island) 형상의 핵 형성층(Nucleation Layer)이며, 제2층(122)의 성장 온도보다 낮은 온도에서 성장된다. 아일랜드 형상이란 매끈한 2D 성장이 아닌 불연속적이고 거칠게 3D 성장된 반도체층의 형상을 의미한다.
제2층(122) 내에 마스크 패턴(M)이 배치된다.
제2층(122)은 제1층(121)에서 멀어지는 방향으로 배열된 제1 영역(122-1) 및 제2 영역(122-2)을 포함하고, 상기 제1 영역(122-1)과 제2 영역(122-2)의 계면에 마스크 패턴(M)이 위치한다.
마스크 패턴(M)은 서로 이격되어 배치된 복수 개의 패턴 유닛을 포함한다. 즉, 마스크 패턴(M)은 제2층(122) 내에 연속적인 면으로 존재하는 것이 아니라 서로 이격된 복수 개의 패턴 유닛으로 이루어진다.
제1 반도체층(120)의 표면에 광추출 구조(280)가 형성된다. 광추출 구조(280)는 PEC(Photo enhanced chemical) 식각 방법이나 마스크 패턴을 이용한 에칭 공정 수행하여 형성할 수 있다. 광추출 구조(280)는 활성층(140)에서 생성된 광의 외부 추출 효율을 증가시키기 위한 것으로서, 규칙적인 주기를 갖거나 불규칙적인 주기를 가질 수 있다.
도 6은 도 5의 광추출 구조를 확대하여 나타낸 도면이다.
도 6을 참조하면, 광추출 구조(280)는 요부(281)와 철부(282)를 포함하는 요철 구조로 이루어진다. 제1층(121)은 광추출 구조(280)의 형성 과정에서 대부분 식각에 의해 제거되므로, 식각에 의해 제거되지 않은 제1층(121)의 일부분이 광추출 구조(280)의 철부(282)에 위치한다.
광추출 구조(280)의 일부에 마스크 패턴(M)이 위치할 수 있다. 제2층(122) 내에 마스크 패턴(M)이 배치되므로, 마스크 패턴(M)의 형성 위치에 따라 광추출 구조(280)와 이격되어 마스크 패턴(M)이 위치할 수도 있고, 마스크 패턴(M)이 제1층(121)에 가깝게 형성된 경우 도 6에 도시된 바와 같이 광추출 구조(280)에 마스크 패턴(M)이 위치할 수도 있다.
다시 도 5를 참조하면, 제2 전극층(240)은 도전층(240a) 또는 반사층(240b) 중 적어도 어느 하나를 포함할 수 있다. 도전층(240a)은 제2 반도체층(160)의 전기적 특성을 개선하기 위한 것으로, 제2 반도체층(160)과 접하여 위치할 수 있다.
도전층(240a)은 투명 전극층 또는 불투명 전극층으로 형성될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되지는 않는다.
반사층(240b)은 활성층(140)에서 생성된 빛을 반사시켜 발광소자의 내부에서 소멸되는 빛의 양을 줄임으로써, 발광소자의 외부양자효율을 향상시킬 수 있다.
반사층(240b)은 Ag, Ti, Ni, Cr 또는 AgCu 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정하지 않는다. 반사층(240b)이 제2 반도체층(160)과 오믹 접촉하는 물질로 이루어진 경우, 도전층(240a)은 별도로 형성하지 않을 수 있다.
발광 구조물(170)은 지지기판(250)에 의해 지지된다.
지지기판(250)은 전기 전도성과 열 전도성이 높은 물질로 형성되며, 예를 들어, 소정의 두께를 갖는 베이스 기판(substrate)으로서, 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 또는 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 또는 전도성 시트 등을 선택적으로 포함할 수 있다.
발광 구조물(170)은 본딩층(260)에 의해 지지기판(250)에 본딩될 수 있다. 이 때, 발광 구조물(170)의 하부에 위치하는 제2 전극층(240)과 본딩층(260)이 접할 수 있다.
본딩층(260)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
본딩층(260)은 발광 구조물(170)에 인접하여 확산 방지층(미도시)을 포함하여, 본딩층(260)에 사용된 금속 등이 상부의 발광 구조물(170) 내부로 확산되는 것을 방지할 수도 있다.
발광 구조물(170)의 측면 및 상부면의 적어도 일부에 패시베이션층(270)이 배치될 수 있다.
패시베이션층(270)은 산화물 또는 질화물로 이루어져 발광 구조물(170)을 보호할 수 있다. 일 예로서, 패시베이션층(270)은 실리콘 산화물(SiO2)층, 실리콘 질화물층, 산화 질화물층, 또는 산화 알루미늄층으로 이루어질 수 있으나, 이에 한정하지 않는다.
도시하지는 않았으나, 발광 구조물(170)의 상부면에도 패시베이션층(270)이 위치하는 경우, 상기 패시베이션층(270)에 광추출 구조(280)가 위치할 수도 있다.
도 7은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 일 실시예를 나타낸 도면이다.
도 7을 참조하면, 일 실시예에 따른 발광소자 패키지(300)는 몸체(310)와, 상기 몸체(310)에 배치된 제1 리드 프레임(321) 및 제2 리드 프레임(322)과, 상기 몸체(310)에 배치되어 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)과 전기적으로 연결되는 발광소자(200)와, 상기 캐비티에 형성된 몰딩부(340)를 포함한다. 상기 몸체(310)에는 캐비티가 형성될 수 있다.
상기 몸체(310)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(310)가 금속 재질 등 도전성 물질로 이루어지면, 도시되지는 않았으나 상기 몸체(310)의 표면에 절연층이 코팅되어 상기 제1,2 리드 프레임(321, 322) 간의 전기적 단락을 방지할 수 있다.
상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 서로 전기적으로 분리되며, 상기 발광소자(200)에 전류를 공급한다. 또한, 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 상기 발광소자(200)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(200)에서 발생된 열을 외부로 배출시킬 수도 있다.
상기 발광소자(200)는 상술한 실시예에 따른 발광소자(100)를 이용하여 제작될 수 있으며, 상술한 수평형 발광소자(200A) 또는 수직형 발광소자(200B)일 수 있다.
상기 발광소자(200)는 상기 몸체(310) 상에 배치되거나 상기 제1 리드 프레임(321) 또는 제2 리드 프레임(322) 상에 배치될 수 있다. 본 실시예에서는 제1 리드 프레임(321)과 발광소자(200)가 직접 통전되고, 제2 리드 프레임(322)과 상기 발광소자(200)는 와이어(330)를 통하여 연결되어 있다. 발광소자(200)는 와이어 본딩 방식 외에 플립칩 방식 또는 다이 본딩 방식 등에 의하여 리드 프레임(321, 322)과 연결될 수 있다.
상기 몰딩부(340)는 상기 발광소자(200)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부(340) 상에는 형광체(350)가 포함되어, 상기 발광소자(200)로부터 방출되는 빛의 파장을 변화시킬 수 있다.
형광체(350)는 가넷(Garnet)계 형광체, 실리케이트(Silicate)계 형광체, 니트라이드(Nitride)계 형광체, 또는 옥시니트라이드(Oxynitride)계 형광체를 포함할 수 있다.
예를 들어, 상기 가넷계 형광체는 YAG(Y3Al5O12:Ce3 +) 또는 TAG(Tb3Al5O12:Ce3 +)일 수 있고, 상기 실리케이트계 형광체는 (Sr,Ba,Mg,Ca)2SiO4:Eu2 +일 수 있고, 상기 니트라이드계 형광체는 SiN을 포함하는 CaAlSiN3:Eu2 +일 수 있고, 상기 옥시니트라이드계 형광체는 SiON을 포함하는 Si6 - xAlxOxN8 -x:Eu2 +(0<x<6)일 수 있다.
상기 발광소자(200)에서 방출된 제1 파장 영역의 광이 상기 형광체(350)에 의하여 여기되어 제2 파장 영역의 광으로 변환되고, 상기 제2 파장 영역의 광은 렌즈(미도시)를 통과하면서 광경로가 변경될 수 있다.
도 8은 실시예들에 따른 발광소자를 포함한 발광소자 패키지의 다른 실시예를 나타낸 도면이다.
다른 실시예에 따른 발광소자 패키지(300)는 몸체(310), 상기 몸체(310) 내에 배치되는 방열 블록(360), 상기 방열 블록(360)의 상부에 배치되는 발광소자(200)를 포함한다.
몸체(310)는 복수 개의 층(311, 312, 313, 314)으로 구현될 수 있다. 몸체(310)를 이루는 층들의 개수는 실시예에 따라 달라질 수 있다.
상기 발광소자(200)는 상술한 실시예에 따른 발광소자(100)를 이용하여 제작될 수 있으며, 상술한 수평형 발광소자(200A) 또는 수직형 발광소자(200B)일 수 있다.
발광소자(200)가 자외선을 방출하는 UV LED인 경우, 몸체(310)는 자외선에 의해 변질되지 않는 재질로 이루어질 수 있으며, 예를 들어, 세라믹 재질로 이루어질 수 있다. 일 예로서, 몸체(310)는 저온 동시 소성 세라믹(LTCC: low temperature co-fired ceramic) 방법에 의하여 구현될 수 있다. 또한, 몸체(210)는 고온 동시 소성 세라믹(HTCC: high temperature co-fired ceramic) 방법에 의하여 구현될 수 있다. 또한, 몸체(210)는 Si02, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, 또는 AlN를 포함하여 이루어질 수 있다.
몸체(310)는 각 층(311~314)을 관통하여 형성된 비아홀 및 각 층(311~314) 사이에 위치하는 도전성 패턴을 통해 발광소자(200)에 전류를 공급할 수 있다.
몸체(310) 내에 방열 블록(360)이 배치된다. 방열 블록(360)은 발광소자(200)에서 발생된 열을 효과적으로 외부로 전달한다. 방열 블록(360)은 Cu, 또는 Cu를 포함한 합금으로 형성될 수 있으나, 이에 한정하지 않는다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 9는 실시예들에 따른 발광소자 패키지를 포함하는 조명장치의 일 실시예를 나타낸 분해 사시도이다.
실시예에 따른 조명 장치는 광을 투사하는 발광 모듈(600)과 상기 발광 모듈(600)이 내장되는 하우징(400)과 상기 발광 모듈(600)의 열을 방출하는 방열부(500) 및 상기 발광 모듈(600)과 방열부(500)를 상기 하우징(400)에 결합하는 홀더(700)를 포함하여 이루어진다.
상기 하우징(400)은 전기 소켓(미도시)에 결합되는 소켓 결합부(410)와, 상기 소켓결합부(410)와 연결되고 광원(600)이 내장되는 몸체부(420)를 포함한다. 몸체부(420)에는 하나의 공기유동구(430)가 관통하여 형성될 수 있다.
상기 하우징(400)의 몸체부(420) 상에 복수 개의 공기유동구(430)가 구비되어 있는데, 상기 공기유동구(430)는 하나의 공기유동구로 이루어지거나, 복수 개의 유동구를 도시된 바와 같은 방사상 배치 이외의 다양한 배치도 가능하다.
발광 모듈(600)은 회로 기판(610) 상에 배치된 복수 개의 발광소자 패키지(650)를 포함한다. 상기 발광소자 패키지(650)는 상술한 실시예에 따른 발광소자를 포함할 수 있다. 회로 기판(610)은 상기 하우징(400)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(500)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다.
상기 발광 모듈의 하부에는 홀더(700)가 구비되는데 상기 홀더(700)는 프레임과 또 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 상기 발광 모듈(600)의 하부에는 광학 부재가 구비되어 상기 발광 모듈(600)의 발광소자 모듈(650)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
도 10은 실시예들에 따른 발광소자 패키지가 배치된 표시장치의 일 실시예를 나타낸 분해 사시도이다.
도 10을 참조하면, 실시예에 따른 표시장치(800)는 발광 모듈(830, 835)과, 바텀 커버(810) 상의 반사판(820)과, 상기 반사판(820)의 전방에 배치되며 상기 발광 모듈에서 방출되는 빛을 표시장치 전방으로 가이드하는 도광판(840)과, 상기 도광판(840)의 전방에 배치되는 제1 프리즘시트(850)와 제2 프리즘시트(860)와, 상기 제2 프리즘시트(860)의 전방에 배치되는 패널(870)과 상기 패널(870)의 전반에 배치되는 컬러필터(880)를 포함하여 이루어진다.
발광 모듈은 회로 기판(830) 상의 상술한 발광소자 패키지(835)를 포함하여 이루어진다. 여기서, 회로 기판(830)은 PCB 등이 사용될 수 있고, 발광소자 패키지(835)는 상술한 바와 같다.
상기 바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 상기 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 상기 도광판(840)의 후면이나, 상기 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(840)은 발광소자 패키지 모듈에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다. 그리고, 도광판이 생략되어 반사시트(820) 위의 공간에서 빛이 전달되는 에어 가이드 방식도 가능하다.
상기 제1 프리즘 시트(850)는 지지필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성되는데, 상기 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 상기 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
상기 제2 프리즘 시트(860)에서 지지필름 일면의 마루와 골의 방향은, 상기 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사시트로부터 전달된 빛을 상기 패널(870)의 전방향으로 고르게 분산하기 위함이다.
본 실시예에서 상기 제1 프리즘시트(850)과 제2 프리즘시트(860)가 광학시트를 이루는데, 상기 광학시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
상기 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있다.
상기 패널(870)은, 유리 바디 사이에 액정이 위치하고 빛의 편광성을 이용하기 위해 편광판을 양 유리바디에 올린 상태로 되어있다. 여기서, 액정은 액체와 고체의 중간적인 특성을 가지는데, 액체처럼 유동성을 갖는 유기분자인 액정이 결정처럼 규칙적으로 배열된 상태를 갖는 것으로, 상기 분자 배열이 외부 전계에 의해 변화되는 성질을 이용하여 화상을 표시한다.
표시장치에 사용되는 액정 표시 패널은, 액티브 매트릭스(Active Matrix) 방식으로서, 각 화소에 공급되는 전압을 조절하는 스위치로서 트랜지스터를 사용한다.
상기 패널(870)의 전면에는 컬러 필터(880)가 구비되어 상기 패널(870)에서 투사된 빛을, 각각의 화소마다 적색과 녹색 및 청색의 빛만을 투과하므로 화상을 표현할 수 있다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 발광소자 110: 기판
112: 버퍼층 114: 언도프트 반도체층
120: 제1 반도체층 121: 제1층
122: 제2층 122-1: 제1 영역
122-2: 제2 영역 M: 마스크 패턴
140: 활성층 150: 전자 차단층
160: 제2 반도체층 170: 발광 구조물
210: 제1 전극 220: 제2 전극
230: 도전층 240: 제2 전극층
250: 지지기판 260: 본딩층
310: 몸체 321, 322: 제1,2 리드 프레임
330: 와이어 340: 몰딩부
360: 방열 블록

Claims (12)

  1. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 언도프트 반도체층; 및
    상기 언도프트 반도체층 상에 위치하며, 제1 반도체층과 활성층 및 제2 반도체층을 포함하는 발광 구조물; 을 포함하고,
    상기 제1 반도체층은 상기 언도프트 반도체층 상에 배치되는 아일랜드 형상의 제1층 및 상기 제1층 상에 배치되며 마스크 패턴이 위치하는 제2층을 포함하고,
    상기 제1층은 Alx1Iny1Ga(1-x1-y1)N (0<x1≤1, 0≤y1≤1, y1<x1)의 조성을 갖는 반도체 물질을 포함하여 이루어지고, 상기 제2층은 Alx2Iny2Ga(1-x2-y2)N (0≤x2≤1, 0≤y2≤1, y2<x2)의 조성을 갖는 반도체 물질을 포함하여 이루어지며,
    상기 제1층의 Al의 함량이 상기 제2층의 Al의 함량보다 크고(x1>x2),
    상기 제1층은 상기 제2층의 성장 온도보다 낮은 온도에서 성장하며,
    상기 제2층은 상기 제1층에서 멀어지는 방향으로 배열된 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역과 상기 제2 영역의 계면에 상기 마스크 패턴이 위치하고,
    상기 마스크 패턴과 상기 제1층 사이에 상기 제2층의 적어도 일부가 위치하는 발광소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 마스크 패턴은 서로 이격되어 배치된 복수 개의 패턴 유닛을 포함하는 발광소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 복수 개의 패턴 유닛은 비주기적으로 배치된 발광소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 복수 개의 패턴 유닛의 적어도 일부는 서로 크기가 다른 발광소자.
  5. 삭제
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 영역은 상기 제2 영역과 접하는 일면에 요부와 철부를 포함하는 러프니스 패턴을 포함하고, 상기 요부에 상기 마스크 패턴이 위치하는 발광소자.
  8. 제 1 항에 있어서,
    상기 제1 영역의 두께보다 상기 제2 영역의 두께가 두꺼운 발광소자.
  9. 제 1 항에 있어서,
    상기 제1층은 10nm 내지 50nm의 두께를 갖는 발광소자.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제1층은 도핑되지 않거나, 제1 도전형 도펀트로 도핑된 발광소자.
  12. 제 1 항에 있어서,
    상기 활성층은 UV-A(Ultraviolet-A) 영역의 파장의 빛을 방출하는 발광소자.
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