KR102343099B1 - 반도체 소자 - Google Patents

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Abstract

본 발명에 따른 반도체소자는 도전성 기판; 상기 도전성 기판 상에 배치되며, 제1도전형반도체층, 제2도전형반도체층 및 상기 제1도전형반도체층과 상기 제2도전형반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 및 상기 반도체 구조물 상에 배치되며, 상기 제1도전형반도체층과 전기적으로 연결되는 제1전극; 상기 반도체구조물은 상기 제1도전형반도체층과 상기 제1전극 사이에 제1-1도전형반도체층을 더 포함하고, 상기 반도체 구조물의 상면은 상기 제1전극이 배치되는 평탄부, 상기 평탄부를 감싸는 요철부를 포함하며, 상기 반도체구조물의 저면에서 상기 제1-1도전형반도체층의 상면까지의 제1거리 대비 상기 반도체구조물의 저면에서 평탄부의 측면에 접하는 요철부의 저면까지의 제2거리가 70% 이상 내지 95% 이하일 수 있다.
본 발명은 반도체소자의 전류퍼짐현상을 개선하여 광속을 향상시킬 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체소자에 관한 것이다.
GaN, AlGaN, InGaNm InAlGaN, GaAs, AlGaAs, InGaAs, GaP, AlGaInP, InP 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광소자, 수광소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히 반도체의 3-5족 또는 2-6족 등의 화합물 반도체 물질을 이용한 발광다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조절함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안정성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광 검출기나 태양 전지와 같은 수광소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 흡수하여 감마선부터 라이도 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안정성, 환경친화성 및 소자 재료의 용이한 조절의 장점을 가지므로 전력 제어 또는 초고조파 회로나 통신용 모듈에서 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL : Cold cathcode Flurescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드라이트 및 신호등 및 Gas 나 화재를 감지하는 센서, 의료용 기기 등 응용이 확대되고 있다. 또한, 반도체소자는 고주파 응용회로나 기타 전력제어장치, 통신용 모듈에 까지 응용이 확대될 수 있다.
최근에도 반도체소자의 광속, 발광효율, 전기적 특성을 개선하기 위해 광 추출구조를 개선하는 등의 다양한 개발이 이루어지고 있다.
본 발명은 전류밀집현상을 개선하고 광학적, 전기적 특성 및 신뢰성을 향상시킨 반도체소자를 제공하고자 한다.
제1실시예에 따른 반도체소자는 도전성 기판; 상기 도전성 기판 상에 배치되며, 제1도전형반도체층, 제2도전형반도체층 및 상기 제1도전형반도체층과 상기 제2도전형반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 반도체 구조물 상에 배치되며, 상기 제1도전형반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2도전형반도체층과 전기적으로 연결되는 제2전극;을 포함하고, 상기 반도체구조물은 상기 제1도전형반도체층과 상기 제1전극 사이에 제1-1도전형반도체층을 더 포함하고,상기 반도체 구조물의 상면은 상기 제1전극이 배치되는 평탄부, 상기 평탄부를 감싸는 요철부를 포함하며, 상기 반도체구조물의 저면에서 상기 제1-1도전형반도체층의 상면까지의 제1거리 대비 상기 반도체구조물의 저면에서 평탄부의 측면에 접하는 요철부의 저면까지의 제2거리가 70% 이상 내지 95% 이하일 수 있다.
또한, 상기 제1-1도전형반도체층과 상기 제1전극의 수평방향의 폭이 같이 같을 수 있다.
또한, 상기 제1-1도전형반도체층의 두께는 100
Figure 112017054094677-pat00001
이상 내지 1000
Figure 112017054094677-pat00002
이하일 수 있다.
또한, 상기 평탄부 상면의 폭은 상기 제1-1도전형반도체층 상면의 폭의 2배 이상 내지 3배 이하일 수 있다.
또한, 상기 반도체소자는 패드 전극을 더 포함하고, 상기 패드전극은 상기 제1도전형반도체층과 직접 접할 수 있다.
또한, 상기 제1전극의 상면은 상기 패드전극의 상면을 둘러싸며, 상기 제1전극의 적층구조와 상기 패드전극의 적층구조는 서로 상이할 수 있다.
또한, 상기 패드 전극의 상면은 원형으로 배치될 수 있다.
또한, 상기 패드 전극의 반경에 대한 상기 패드전극과 제1전극이 수직 중첩되는 영역의 길이의 비율은 0초과 내지 1 미만인 반도체소자
또한, 상기 제2도전형반도체층은 상기 활성층에 가장 가까운 제2-1도전형반도체층, 상기 제2-1도전형 반도체층 하부에 배치되는 제2-2도전형반도체층을 포함하고, 상기 제2-1도전형반도체층과 상기 제2-2도전형반도체층은 다른 물질로 구성될 수 있다.
또한, 상기 제2도전형반도체층은 제1도펀트 및 제2도펀트를 포함하는 상기 제2-2도전형반도체층 및 상기 제2-2도전형반도체층 하부에 배치되며 상기 제1도펀트 및 상기 제2도펀트를 포함하는 제2-3도전형반도체층을 더 포함하고, 상기 제2-2도전형반도체층이 포함하는 제1도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제1도펀트의 농도가 서로 상이하고, 상기 제2-2도전형반도체층이 포함하는 제2도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제2도펀트의 농도가 서로 상이할 수 있다.
또한, 상기 제2-2도전형반도체층은 상기 활성층 측면의 경사각과 같은 경사각을 갖는 제1영역, 상기 제1영역의 수평 방향의 폭보다 넓은 폭은 갖는 제2영역을 포함하고, 상기 제1영역의 두께와 제2영역의 두께의 비율은 1:1 이상 내지 2:3 이하일 수 있다.
제2실시예에 따른 반도체소자는 도전성 기판; 상기 도전성기판 사이에 배치되며, 제1도전형반도체층, 제2도전형반도체층 및 상기 제1도전형반도체층과 상기 제2도전형반도체층 사이에 배치되는 활성층을 포함하는 반도체구조물; 상기 제1도전형반도체층과 전기적으로 연결되는 제1전극; 상기 제2도전형반도체층과 전기적으로 연결되는 제2전극; 및 상기 제2도전형반도체층과 상기 제2전극 사이에 배치되는 전류차단부;를 포함하고, 상기 전류차단부는 복수의 리세스를 더 포함하고, 상기 제1전극과 상기 전류차단부는 수직으로 중첩되고, 상기 전류차단부의 수평방향의 폭은 제1전극의 수평방향의 폭의 1배 이상 내지 5배 이하일 수 있다
또한, 상기 제2도전형반도체층은 상기 활성층에 가장 가까운 제2-1도전형반도체층, 상기 제2-1도전형 반도체층 하부에 배치되는 제2-2도전형반도체층을 포함하고, 상기 제2-1도전형반도체층과 상기 제2-2도전형반도체층은 다른 물질로 구성될 수 있다.
또한, 상기 제2-2도전형반도체층의 두께는 1um 이상 내지 4um 이하일 수 있다.
또한,상기 제2도전형반도체층은 제1도펀트 및 제2도펀트를 포함하는 상기 제2-2도전형반도체층 및 상기 제2-2도전형반도체층 하부에 배치되며, 상기 제1도펀트 및 상기 제2도펀트를 포함하는 제2-3도전형반도체층을 더 포함하고,상기 제2-2도전형반도체층이 포함하는 제1도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제1도펀트의 농도가 서로 상이하고, 상기 제2-2도전형반도체층이 포함하는 제2도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제2도펀트의 농도가 서로 상이할 수 있다.
또한, 상기 복수의 리세스는 상기 제2-3도전형 반도체층을 관통하여 상기 제2-2도전형반도체층의 일부를 노출시킬 수 있다.
또한, 상기 복수의 리세스는 제2-2도전형반도체층 두께의 0% 이상 내지 50%이하로 노출되도록 배치되는 반도체소자
또한, 상기 복수의 리세스의 폭은 상기 제1전극의 폭의 1배 이상 내지 5배 이하일 수 있다.
본 발명은 반도체소자의 전류퍼짐효과를 개선하여 광속을 향상시킬 수 있다.
도 1은 제1실시예에 따른 반도체소자 측면도이다.
도 2는 제1실시예에 따른 반도체소자 상면도이다.
도 3은 도 2에서 A-A'방향으로 절단한 제1실시예에 따른 반도체소자 단면도이다.
도 4는 제1거리 대비 제2거리(L2/L1)에 따른 광속과 동작전압을 나타낸 그래프이다.
도 5는 제2영역의 평탄한 상면과 평탄부 사이의 거리, 제1영역의 두께 및 제2영역의 두께를 도시한 제1실시예에 따른 반도체소자 단면도이다.
도 6은 제2영역의 평탄한 상면과 평탄부 사이의 거리 대비 광속을 나타낸 그래프이다.
도 7은 도 2에서 A-A'방향으로 절단한 제2실시예에 따른 반도체소자의 단면도이다.
도 8은 복수의 리세스를 포함한 제2실시예에 따른 반도체소자의 단면도이다.
도 9는 리세스 폭 대비 광속의 그래프이다.
도 10은 실시예에 따른 광원 장치의 분해 사시도이다.
본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다. 본 발명의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패턴 또는 패턴들의 "상/위(On)" 에 또는 "하/아래(Under)" 에 배치 또는 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 배치 또는 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다.
특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성요소들이 제1, 제 등의 용어에 의하여 한정되는 것은 아니다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 제1실시예에 따른 반도체소자 측면도이고, 도 2는 제1실시예에 따른 반도체소자 상면도이다.
도 1은 도시된 바와 같이, 제1실시예에 따른 반도체소자(100)는 반도체구조물(10), 도전성기판(60), 제1반사층(30), 제2전극(32), 제2반사층(40), 본딩층(50), 제1전극(84) 및 패드전극(86)을 포함할 수 있다.
상기 반도체구조물(10)은 상기 도전성기판(60) 상에 위치하고, 제1도전형반도체층(12), 상기 제2도전형반도체층(18) 및 상기 제1도전형반도체층(12)과 상기 제2도전형반도체층(18) 사이에 위치한 활성층(14)을 포함할 수 있다.
상기 제1도전형반도체층(12)은 3족-5족, 2족-6족 등의 화합물 반도체, 예를 들어 InXaly1Ga1-x1-y1N(
Figure 112017054094677-pat00003
)의 조성식을 갖는 반도체를 포함하며 GaN, AlGaN, InGaN, InAlGaN 중 적어도 하나를 포함할 수 있다.
제1도전형반도체층(12)에는 제1도펀트가 도핑될 수 있다. 제1도전형반도체층(12)이 n형 반도체인 경우 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지는 않는다.
상기 제1도전형반도체층(12)은 단층 또는 다층으로 구성될 수 있고, 상기 제1도전형반도체층(12) 상부에는 패드전극(86) 및 제1전극(84)이 배치될 수 있으며, 상기 제1전극(84)이 배치된 제1도전형반도체층(12) 양 측면에 단차부가 배치될 수 있다.
상기 반도체구조물(10) 상면은 상기 제1전극(84) 및 상기 패드전극(86)이 배치되는 평탄부(88)와 요철을 갖는 요철부를 포함할 수 있다. 상기 요철부는 상기 평탄부(88)를 둘러 싸며 배치될 수 있다.
상기 평탄부(88) 상에 제1-1도전형반도체층(82)이 배치될 수 있고, 상기 제1-1도전형반도체층(82) 상에 제1전극(84)이 배치될 수 있다. 상기 제1-1도전형반도체층(82)은 상기 제1도전형반도체층(12)과 상기 제1전극(84)사이의 전류 주입 특성을 개선하기 위해 배치될 수 있고, 상기 제1전극(84)의 수평 방향 폭과 상기 제1-1도전형반도체층(82)의 수평 방향 폭은 같을 수 있다. 따라서, 상기 제1-1도전형반도체층(12)을 통해 상기 제1전극(84)과 상기 제1도전형반도체층(12) 사이의 전류 주입특성을 개선하고, 상기 반도체소자의 광 추출효율을 개선할 수 있다.
상기 평탄부(88)의 폭은 상기 제1전극(84)의 폭 및/또는 상기 제1-1도전형반도체층(82)의 폭과 같거나 클 수 있다. 상기 평탄부(88)의 수평방향 폭은 상기 제1전극(84)을 배치하는 공정에 있어서, 공정 마진을 확보하기 위해 상기 제1전극(84)의 폭보다 클 수 있다.
활성층(14)은 양자우물과 양자장벽을 포함할 수 있다. 상기 활성층(14)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자장벽이 교대로 배치될 수 있다.
상기 활성층(14)은 제1도전형반도체층(12)을 통해서 주입되는 전자(또는 정공)와 제2도전형반도체층(180)을 통해서 주입되는 정공(또는 전자)이 상기 활성층(14)의 양자 우물에서 재결합하며, 양자 우물의 구성물질에 대응되는 에너지 밴드의 밴드갭 차이에 의해서 빛을 방출하는 층으로, 제1도전형반도체층(12)과 제2도전형반도체층(18)사이에 배치될 수 있다. 또한, 상기 방출되는 빛의 파장은 상기 에너지 밴드갭과 반비례 관계를 가질 수 있다.
상기 활성층(14)은 화합물 반도체로 구성될 수 있으며, 예를 들어 2족-5족 및 3족-6족 화합물 반도체 중에서 적어도 하나이상으로 구현될 수 있다.
상기 활성층(14)은 단일양자우물, 다중양자우물(MQW), 양자 선(quantum wire) 구조 또는 양자점(quantum dot)구조 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
제2도전형반도체층(18)은 3족-5족, 2족-6족 등의 화합물 반도체, 예를 들어 Inx5AlyGa-x5-y2N(
Figure 112017054094677-pat00004
)의 조성식을 갖는 반도체를 포함하며 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다.
상기 제2도전형반도체층(18)은 제2도펀트가 도핑될 수 있다. 제2도전형반도체층(18)이 p형 반도체인 경우 제2도전형 도펀트는 p형 도펀트로서, Mg, Wn, Ca, Sr, C 및 Ba 등을 포함할 수 있으나 이에 한정되지는 않는다.
제1실시예에서는 제1도전형반도체층(12)이 n형 반도체층이고, 제2도전형반도체층(18)이 p형 반도체층인 경우를 가정하여 설명하지만, 이에 한정되는 것은 아니고, 제1도전형반도체층(12)이 p형 반도체층이고, 제2도전형반도체층(18)이 n형 반도체층으로 구성될 수도 있다.
도시되지 않았으나, 활성층(14)과 제2도전형반도체층(18)사이에는 전자차단층(EBL, Electron Blocking Layer)이 배치될 수 있다. 전자차단층(EBL)은 제1도전형반도체층(12)에서 공급된 전자(또는 정공)가 제2도전형반도체층(18)으로 빠져나가는 흐름을 차단하여 활성층(14)내에서 전자와 정공이 발광성 재결합할 확률을 높여 발광 효율을 개선할 수 있다. 전자차단층의 에너지 밴드갭은 활성층(14) 또는 제2도전형반도체층(18)의 에너지 밴드갭보다 클 수 있다.
상기 제2도전형반도체층(18)은 상기 활성층(14)과 상기 도전성기판(60) 사이에 배치될 수 있고, 상기 제2도전형반도체층(18)은 제2-1도전형반도체층(18a) 및 제2-2도전형반도체층(18b)을 포함할 수 있다.
상기 제2-1도전형반도체층(18a)과 상기 제2-2도전형반도체층(18b)은 서로 다른 물질로 구성될 수 있다.
예를 들어, 상기 제2-1도전형반도체층(18a)이 AlGaAs, AlGaInP, InGaAs, InAlGaAS 등의 물질로 구성되는 경우 상기 제2-2도전형반도체층(18b)은 GaP, AlGaAS, AlGaInP, InGaAs, InAlGaAs 등의 물질로 구성될 수 있고, 서로 다른 물질로 구성될 수 있다. 서로 다른 물질로 구성되는 경우, 상기 제2-2도전형반도체층(18b)은 전류 확산 기능을 가질 수 있고, 상기 제2-1도전형반도체층(18a)은 상기 활성층(14)으로 전류를 주입하는 기능을 가질 수 있다.
상기 제2-3도전형반도체층(18c)은 상기 제2-2도전형반도체층(18b)와 같은 물질로 구성될 수 있고, 서로 다른 도펀트를 포함할 수 있다. 또한, 상기 제2도전형반도체층(12)은 적어도 한 가지 이상의 도펀트를 포함할 수 있다. 상기 제2-2도전형반도체층(18b)은 제1도펀트 및 제2도펀트를 포함할 수 있고, 상기 제2-3도전형반도체층(18c)은 상기 제1도펀트 및 제2도펀트를 포함할 수 있다. 상기 제2-2도전형반도체층(18b)이 포함하는 제1도펀트의 농도와 상기 제2-3도전형반도체층(18c)이 포함하는 제1도펀트의 농도는 서로 상이할 수 있고, 상기 제2-2도전형반도체층(18b)이 포함하는 제2도펀트의 농도와 상기 제2-3도전형반도체층(18c)이 포함하는 제2도펀트의 농도는 서로 상이할 수 있다.
예를 들어, 상기 제1도펀트가 Mg로 구성되고, 상기 제2도펀트가 C로 구성되는 경우, 상기 제2-2도전형반도체층(18b)이 포함하는 Mg 농도는 상기 제2-3도전형반도체층(18c)이 포함하는 Mg 농도보다 높을 수 있고 상기 제2-2도전형반도체층(18b)이 포함하는 C 농도는 상기 제2-3도전형반도체층(18c)이 포함하는 C 농도보다 낮을 수 있다. 상기 제2-3도전형반도체층(18c)은 상기 제2전극(32)으로부터 상기 제2도전형반도체층(18)으로 주입되는 전류를 원활히 하기 위해 상기 제2-2도전형반도체층(18b)과 다른 도펀트를 포함할 수 있고, 상기 제2-2도전형반도체층(18b)으로 주입된 전류는 상기 제2-2도전형반도체층(18b) 및 상기 제2-3도전형반도체층(18c)에 비해 낮은 저항을 갖기 때문에 상기 활성층(14)으로 전류 주입을 원활히 하여 상기 반도체 소자의 광학적 특성을 개선할 수 있다. 예를 들어, 상기 제2-2도전형반도체층(18b)은 Mg를 포함할 수 있고, 상기 제2-3도전형반도체층(18c)은 C를 포함할 수 있다.
상기 제2-2도전형반도체층(18b)의 두께는 상기 제2-1도전형반도체층(18a)의 두께보다 두꺼울 수 있다. 상기 제2-2도전형반도체층(18b)의 두께가 상기 제2-1도전형반도체층(18a)의 두께보다 두꺼울 때, 상기 제2-1도전형반도체층(18a)에서 전류가 확산되기 비교적 수월할 수 있고, 상기 제2-1도전형반도체층(18a)으로 주입되는 전류 밀도의 균일도를 향상시킬 수 있다.
상기 제2-2도전형반도체층(18b)은 상기 활성층(14)의 측면 및 상기 제2-1도전형반도체층(18a)의 측면과 같은 경사각을 갖는 측면을 포함하는 제1영역(18-1)과 상기 제1영역의 수평 방향의 폭보다 넓은 폭을 갖는 제2영역(18-2)를 포함할 수 있다.
상기 제1영역(18-1)과 상기 제2영역(18-2)은 동일한 물질로 구성될 수 있고, 상기 제1영역(18-1)의 측면과 상기 제2영역(18-2)의 측면 사이에는 단차부를 가질 수 있고, 단차부는 곡률을 갖는 영역을 포함할 수 있다.
상기 단차부가 배치됨으로써 상기 제2영역(18-2)의 하부에서 주입되는 전류를 상기 제2영역(18-2)의 폭보다 좁은 상기 제1영역(18-1)으로 주입시 더 균일하게 주입할 수 있다.
또한, 상기 활성층(14)에서 상기 반도체 소자의 하부로 방출되는 광의 일부는 상기 제1반사층(30) 또는 상기 제2반사층(40)에서 반도체 소자의 상부로 반사되는 광이 상기 활성층(14)으로 흡수되지 않고 상기 반도체구조물(10)의 외부로 방출될 수 있도록 한다.
상기 단차부의 일부영역은 곡률을 갖는 영역을 더 포함할 수 있다. 상기 곡률을 갖는 영역은 상기 제1반사층(30) 또는 상기 제2반사층(40)에서 반도체 소자의 상부로 반사되는 광이 상기 단차부 영역에서 상기 반도체구조물(10)의 굴절률과 다른 굴절률을 갖는 매질의 경계 영역일 수 있다. 스넬의 법칙(snell's law)에 의해 상기 제1반사층(30) 또는 상기 제2반사층(40)에서 반도체 소자의 상부로 반사되는 광이 상기 경계 영역에서 상기 제1반사층(30) 또는 상기 제2반사층(40) 방향으로 다시 반사되는 전반사 조건을 완화할 수 있고, 상기 반도체소자의 광추출효율이 향상될 수 있다.
제2전극(32)은 상기 반도체구조물(10) 하부에 배치될 수 있다. 상기 제2전극(32)은 상기 반도체구조물(10)의 제2-2도전형반도체층(18b) 하부에 배치될 수 있다. 상기 제2전극(32)은 상기 제2-2도전형반도체층(18b)과 전기적으로 연결될 수 있다.
상기 제2전극(32)은 전기적인 접촉이 우수한 물질로 구성될 수 있다. 상기 제2전극(32)은 단층 또는 다층으로 형성될 수 있다. 상기 제2전극(32)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Be, Ge, ITO(Indium tin oxide), IZO(Indium zinc oxide), IZTO(Indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(Antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다.
상기 제2전극(32)은 복수의 개구부를 포함할 수 있다. 상기 제2전극(32)은 패턴을 가지고, 상기 제2전극(32)의 상면과 저면 사이를 관통하는 복수의 개구부(R)를 포함할 수 있다. 상기 제2전극(32)이 포함하는 복수의 개구부(R)는 상면 EH는 저면이 원형, 타원형 또는 다각형일 수 있으나 이에 한정되지는 않는다.
또한, 상기 제2전극(32)은 서로 이격된 복수의 패턴으로 배치될 수 있다.
제1반사층(30)은 복수의 개구부(R) 내에 또는 복수의 패턴 사이에 배치될 수 있다. 상기 제1반사층(30)은 상기 제2도전형반도체층(18)의 하면과 직접 접할 수 있으나, 이에 한정되지는 않는다.
상기 제1반사층(30)은 투과율 및 굴절률을 갖는 절연 물질일 수 있다. 예를 들어 상기 제1반사층(30)은 SixOy, SixNy, Al2O3, ZnO, ITO, TiO2, HfOx 중 적어도 하나를 포함할 수 있고, 서로 다른 절연 물질이 서로 다른 굴절률을 갖고 단층 또는 다층으로 배치된 DBR(Distributed Bragg-Reflector)구조로 배치될 수 있다. 또한, 상기 제1반사층(30)은 상기 반도체구조물(10)과 쇼트키 접합을 이루는 금속물질이 배치될 수 있다. 다만 이에 한정하지 않고 상기 제1반사층(30)은 투과율 및/또는 굴절률을 갖는 절연 물질과 금속 물질 중 적어도 하나 이상을 포함하는 적층형 구조로 배치될 수 있다. 상기 제1반사층(30)은 상기 제2전극(32)의 복수의 개구부(R) 내에 또는 복수의 패턴 사이에 배치됨으로써, 상기 제2전극(32)이 배치되는 영역에 비해 상기 제1반사층(30)이 배치되는 영역에서는 전류 주입이 원활하지 않을 수 있다. 따라서, 전류 주입 특성이 비교적 용이한 상기 제2전극(32)으로부터 상기 제2도전형반도체층(18)으로 주입되는 전류 밀도의 균일도를 향상시킬 수 있다.
제2반사층(40)은 단층 또는 다층으로 구성될 수 있다. 상기 제2반사층(40)은 전기적인 접촉이 우수하고 반사성이 높은 물질로 구성될 수 있다. 상기 제2반사층(40)은 Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al,Rh, Au, Ti, Hf, ITO 중 적어도 하나를 포함하는 금속 또는 합금으로 구성될 수 있다.
상기 제2반사층(40)은 금속으로 구성되고, 상기 제2전극(32)과 전기적으로 연결될 수 있다. 상기 제2전극(32)이 복수의 개구부(R)를 갖거나 서로 이격된 패턴으로 배치되는 경우, 상기 제2전극(32)이 상기 제2-2도전형반도체층(40)은 전기적으로 연결될 수 있다. 또한, 상기 제2반사층(40)은 상기 제2전극(32)의 복수의 개구부(R) 또는 서로 이격된 패턴 사이로 상기 활성층(14)에서 방출되는 광을 상부로 반사함으로써 상기 반도체소자의 광학적 특성을 개선할 수 있다.
상기 본딩층(50)은 베리어 금속 또는 본딩 금속 등을 포함할 수 있다. 상기 본딩층(50)은 Ti, Au, Sn, Nu, Cr, Ga, In, Bi, Cu, Ag, Nb, Pd 또는 Ta 중 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다. 상기 본딩층(50)은 단층 또는 다층으로 구성될 수 있다. 상기 본딩층(50)은 도전성기판(60)과 상기 반도체구조물(10) 사이에 배치되어, 상기 반도체구조물(10)과 상기 도전성기판(60)을 물리적, 전기적으로 연결될 수 있다.
도전성기판(60)은 금속 또는 캐리어기판 일 수 있다. 상기 도전성기판(60)은 단층 또는 다층으로 구성될 수 있다.
상기 도전성기판(60)은 전기적인 접촉이 우수한 물질로 구성될 수 있고, 예를 들어, Ni, Ti, Cr, Pt, Au, Sn, In, Pd, Cu, TiW 중 적어도 하나이상을 포함할 수 있으나 이에 한정되지는 않는다.
상기 제1전극(84) 및 상기 패드전극(86)은 상기 반도체구조물(10)상에 배치될 수 있다.
상기 제1전극(84) 및 패드전극(86)dms 상기 반도체구조물(10) 상에 배치될 수 있다. 상기 제1전극(84) 및 패드전극(86)은 적어도 1개 이상이 배치될 수 있으며, 이에 한정되지는 않는다.
상기 제1전극(84)은 적어도 하나 이상의 가지 전극을 가질 수 있다. 상기 제1전극(84)이 가지 전극을 포함하고, 상기 가지 전극은 상기 제1도전형반도체층(12)의 상면에서 서로 이격되어 배치될 수 있다.
따라서, 상기 적어도 하나 이상의 가지 전극을 통해 상기 제1도전형반도체층(17)으로 주입되는 전류의 균일도를 향상시킬 수 있다. 상기 가지 전극은 도 2와 같이, 상기 패드 전극(86)과 연결된 전극에서 다른 방향으로 연장되는 적어도 하나 이상의 연장부를 가질 수 있다.
상기 제1도전형반도체층(12)의 전류 확산 특성이 저하되는 경우 또는 상기 제2도전형반도체층(18)에서 상기 활성층(14)으로 주입되는 전류의 확산 특성과의 균형을 위해 상기 가지 전극은 적어도 하나 이상의 연장부를 가질 수 있고, 상기 연장부는 상기 가지 전극이 상기 패드전극(86)과 연결된 방향과 서로 다른 방향으로 연장될 수 있다.
상기 패드전극(86)은 상기 반도구조물(10)의 중심영역에 배치될 수 있으나, 이에 한정되지는 않는다. 상기 패드전극(86)은 상기 제1도전형반도체층(12) 상에 배치될 수 있으며, 상기 제1도전형반도체층(12)과 직접 접촉할 수 있으나 이에 한정되지는 않는다,
상기 패드전극(86)과 상기 제1도전형반도체층(12) 사이의 저항은 상기 제1전극(84)과 상기 제1도전형반도체층(12) 사이의 저항보다 크게 배치될 수 있고, 이에 따라 상기 패드전극(86)과 상기 제1전극(84)은 같은 물질 또는 서로 다른 물질로 구성될 수 있다. 상기 제1-1도전형반도체층(82)과 상기 제1전극(84) 사이의 저항은 상기 패드전극(86)과 상기 제1도전형반도체층(12)사이의 저항보다 작을 수 있다.
따라서, 상기 패드 전극(86)으로 주입되는 전류는 상기 제1 도전형 반도체층(12)으로 바로 주입되지 않고, 상기 제1 전극(84)을 통해 상기 제1 도전형 반도체층(12)으로 주입되기 때문에 주입되는 전류의 균일도를 개선할 수 있다. 실시 예에서는, 상기 제1 전극(84)의 구성 물질과 상기 패드 전극(86)의 구성 물질을 서로 다르게 배치하고, 상기 제1 전극(84)과 상기 제1 도전형 반도체층(12) 사이에 상기 제1-1 도전형 반도체층(82)을 배치함으로써 상기 전류 주입 특성과 균일도를 개선하였다. 또한, 전류 퍼짐 효과가 개선되어, 반도체소자의 광 출력이 향상되었다. 다만, 이에 한정하지 않고, 상기 제1 전극(84)과 상기 제1 도전형 반도체층(12) 사이의 저항이 상기 패드 전극(86)과 상기 제1 도전형 반도체층(12) 사이의 저항보다 작을 경우, 상기 제1-1 도전형 반도체층(82)은 배치되지 않을 수 있다.
상기 패드전극(86)은 단층 또는 복수의 층으로 구성될 수 있으며, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Rh, Ru, Ag, Cu-W 중에서 적어도 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 제1전극(84)은 단층 또는 복수의 층으로 구성될 수 있으며, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Rh, Ru, Ag, Cu-W 중에서 적어도 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 제1-1도전형반도체층(82)은 3족-5족, 2족-6족 등의 화합물 반도체, 예를 들어 InX1Aly1Ga1-x1-y1N(
Figure 112017054094677-pat00005
)의 조성식을 갖는 반도체를 포함하며 GaN, AlGaN, InGaN, InAlGaN 중 적어도 하나를 포함할 수 있다.
상기 제1-1도전형반도체층(82)은 상기 제1도전형반도체층(12)과 같은 물질로 구성될 수 있다.
상기 제1-1도전형반도체층(82)은 상기 활성층(14)에서 상기 제1도전형반도체층(12) 방향으로 방출되는 광을 흡수할 수 있기 때문에 상기 제1전극(84)의 폭보다 넓지 않도록 배치될 수 있다. 상기 제1전극(84)으로부터 상기 활성층(14)으로 전류 주입을 원활하게 하기 위해 상기 제1-1도전형반도체층의 폭(c)은 상기 제1전극(84)과 같은 폭으로 배치될 수 있다. 다만 이에 한정하지 않고, 상기 제1-1 도전형 반도체층(82)이 배치되는 영역을 구성한 후 상기 제1 전극(84)을 배치할 경우, 공정 마진을 확보하기 위해 상기 제1-1 도전형 반도체층의 폭(c)은 상기 제1 전극(84)의 폭보다 넓을 수 있다. 또한, 상기 제1-1 도전형 반도체층의 폭(c)이 상기 제1 전극(84)의 폭보다 넓을 경우 상기 제1-1 도전형 반도체층의 폭(c)은 상기 제1 전극(84)이 배치되는 경우, 상기 반도체 소자의 광추출효율을 확보하기 위해 상기 제1 도전형 반도체층(12)의 평탄부(88) 상면의 폭보다 좁을 수 있다.
상기 제1-1도전형반도체층(82)의 두께는 100
Figure 112017054094677-pat00006
이상 내지 1000
Figure 112017054094677-pat00007
이하 일 수 있다.
상기 제1-1도전형반도체층(82)의 두께가 100
Figure 112017054094677-pat00008
이하일 경우, 전기적 특성면에서 불량이 발생될 수 있므로, 상기 제1-1도전형반도체층(82)의 두께는 100
Figure 112017054094677-pat00009
이상일 수 있다.
상기 제1-1도전형반도체층(82)의 두께가 1000
Figure 112017054094677-pat00010
이상일 경우, 상기 활성층(14)에서 상기 제1도전형반도체층(12) 방향으로 방출되는 광이 흡수될 수 있는 광 경로가 길어질 수 있기 때문에 상기 제1-1도전형반도체층(82)의 두께는 1000
Figure 112017054094677-pat00011
이하일 수 있다.
도 2는 제1실시예에 따른 반도체소자 상면도이다. 도 2에 도시된 바와 같이, 제1실시예에 따른 상면도에서는 패드전극(86), 제1전극(84), 및 제2도전형반도체층(18)를 포함할 수 있다.
상기 패드전극(86), 제1전극(84) 및 제2도전형반도체층(18)은 도1에 도시된 구성과 동일하므로 상세한 설명은 생략한다.
상기 제1전극(84)은 서로 이격되어 배치되는 가지 전극을 포함할 수 있다. 상기 제1전극(84)의 가지 전극은 상기 패드전극(86)과 수직으로 중첩될 수 있다. 상기 제1전극(84)과 상기 패드 전극(86)이 수직으로 중첩되는 영역에서 상기 제1전극(84)의 길이(n)과 상기 패드전극(86)의 반지름(m)의 제1비율(n/m)은 0초과 내지 1 미만 일 수 있다. 상기 제1비율이(n/m)이 0이하일 경우, 상기 제1전극(84)을 배치하는 공정과 상기 패드전극(86)을 배치하는 공정의 마진을 확보하기 어렵고, 따라서 상기 제1전극(84)과 상기 패드전극(86)이 서로 전기적으로 연결되지 않는 문제 등을 야기할 수 있다.
또한, 상기 제1비율(n/m)이 1이상일 경우, 상기 가지 전극은 서로 연결되도록 배치될 수 있다. 상기 가지 전극이 서로 연결되도록 배치되는 경우, 상기 패드전극(86)과 상기 제1도전형반도체층(12) 사이의 저항에 의해 상기 가지 전극으로 전류가 확산되는 특성이 저하될 수 있다.
따라서, 상기 패드전극(86)과 상기 제1도전형반도체층(12) 사이에서 전류 확산 특성을 확보하고, 상기 패드전극(86)과 상기 가지 전극이 전기적으로 연결되기 위해서 제1비율(n/m)은 0초과 내지 1미만일 수 있다.
도 2를 참고하면, 상기 반도체 소자의 상면에서 상기 제2-2도전형반도체층(18b)은 상기 활성층(14)의 외측으로 연장되어 상기 반도체구조물(10)의 둘레를 감싸며 배치될 수 있다.
예를 들어, 상기 제2-2도전형 반도체층(18b)의 제2영역(18-2)은 상기 활성층(14)의 외측으로 연장되어 배치될 수 있다. 상기 제2-2도전형반도체층(18b)의 상면의 면적이 상기 활성층(14)의 상면의 면적보다 넓게 배치된 경우, 상기 제2-2도전형 반도체층(18b)은 상기 제2-1도전형반도체층(18a)에 비해 높은 저항을 가지고 있기 때문에 상기 제2전극(32)으로 주입되는 전류는 상기 제2-1도전형반도체층(18a)을 통해 상기 활성층(14)으로 주입되기 때문에 주입되는 전류밀도의 균일도를 개선할 수 있다.
상기 제2-2도전형반도체층(18b)의 상면의 면적은 상기 반도체소자 상면의 면적 대비 10% 이상 내지 30% 이하 일 수 있다.
상기 제2-2도전형반도체층(18b) 상면의 면적이 상기 반도체소자 상면의 면적 대비 10% 이상인 경우, 상기 반도체 구조물(10) 둘레에 배치된 제2-2도전형반도체층(18b)은 반도체소자의 제조공정 후 개별소자로 절단 시 레이저(Laser) 또는 다이아몬드휠(Diamond wheel)이 지나가는 부분으로 절단공정을 하기 위한 공정 마진을 확보할 수 있다.
상기 제2-2도전형반도체층(18b) 상면의 면적이 상기 반도체소자 상면의 면적 대비 30% 이상 인 경우 상기 반도체소자의 공정수율을 확보하기 어려우므로, 상기 공정수율을 확보하기 위해 상기 제2-2도전형반도체층(18b)의 상면의 면적은 상기 반도체소자 상면의 면적 대비 30%이하 일 수 있다..
도 3은 도 2에서 A-A'방향으로 절단한 제1실시예에 따른 반도체소자 단면도이다.
상기 도 3을 참조하여, 상기 반도체구조물(10)의 저면에서 상기 제1-1도전형반도체층(82)의 상면까지의 제1거리(L1) 및 상기 반도체구조물(10)의 저면에서 평탄부(88)와 가장 가까이 배치되는 요철부까지의 제2거리(L2)에 대해 상세히 설명한다.
도 3을 참조하여, 제1실시예에 따른 반도체소자의 제1거리(L1), 제2거리(L2), 평탄부의 폭(b) 및 제1전극의 폭(a)에 대해 상세히 설명한다.
상기 반도체구조물(10) 상면은 상기 제1전극(84) 및 상기 패드전극(86)이 배치되는 평탄부(88)와 요철을 갖는 요철부를 포함할 수 있다. 상기 반도체구조물(10)이 상기 제1-1도전형반도체층(82)을 포함하고 상기 반도체구조물(10) 상면에 요철부를 배치하는 경우, 상기 제1-1도전형 반도체층(82)의 두께가 매우 얇아지거나 손상될 수 있다. 상기 제1-1도전형반도체층(82)의 두께가 매우 얇거나 손상되는 경우, 상기 제1전극(84)과 상기 제1도전형반도체층(12) 사이의 저항이 높아질 수 있기 때문에 상기 제1전극(84)이 배치되는 상기 반도체구조물(10)의 상면에는 평탄한 면이 배치될 수 있다.
상기 평탄부(88)의 폭(b)은 상기 제1전극(84)의 폭(a)보다 크다. 상기 평탄부(88)의 폭(b)은 최소 상기 제1전극 폭(a)의 2배 이상 내지 3배 이하 일 수 있다. 상기 평탄부(88)의 폭(b)이 상기 제1전극 폭(a)의 2배 이상일 경우 평탄부(88)를 배치하는 공정에서 오히려 제1전극(84)이 손상되지 않도록 상기 요철부를 배치하는 공정 마진을 확보할 수 있다.
평탄부의 폭(b)이 상기 제1전극 폭(a)의 3배 이하인 경우 상기 제1도전형반도체층(12)의 측면방향으로 많은 전류가 흐르는 전류를 억제할 수 있어 상기 활성층(14)으로 주입되는 전류량을 확보할 수 있고, 상기 활성층(14)에서 방출되는 광이 재 흡수될 확률을 낮출 수 있다. 또는, 상기 평탄부(88)의 폭(b)이 상기 제1 전극(84)의 폭(a)의 3배 이하로 배치되는 경우, 상기 반도체 구조물(10)의 상면에 배치될 수 있는 요철부의 면적을 확보할 수 있어, 상기 반도체 소자의 광추출효율이 향상될 수 있다.
따라서, 반도체 소자의 광학적, 전기적 특성을 확보하기 위해서는 상기 평탄부의 폭(b)은 상기 제1전극의 폭(a)의 2배 이상 내지 3배 이하일 수 있다.
상기 제1거리(L1)는 상기 반도체구조물(10)의 저면에서 상기 제1-1도전형반도체층(82)의 상면까지의 거리일 수 있다.
상기 제2거리(L2)는 상기 반도체구조물(10)의 저면에서 상기 평탄부(88)와 접하는 요철부까지의 거리일 수 있고, 상기 요철부에서 오목한 부분인 요부와 상기 반도체구조물(10)의 저면사이의 거리일 수 있다. 상기 요철부는 상면이 균일한 패턴 형상을 가질 수 있고, 또는 불균일하게 배치될 수 있다. 또한, 요철부의 요부를 기준으로 철부의 높이가 불균일할 수 있고, 철부를 기준으로 요부가 불균일할 수 있다. 따라서, 상기 제2 거리(L2)는 상기 평탄면과 접하는 요부를 기준으로 설명한다.
상기 제1 거리(L1)과 상기 제2 거리(L2)는 서로 상이하기 때문에 상기 제1 도전형 반도체층(12)의 두께는 상기 요철부와 상기 평탄부(88)에서 서로 상이할 수 있다. 따라서 상기 제1 도전형 반도체층(12)의 평탄부(88)와 요철부에서의 저항이 서로 상이할 수 있고, 상기 요철부에서의 상기 제1 도전형 반도체층(12)의 두께가 상기 평탄부(88)에서의 상기 제1 도전형 반도체층(12)의 두께보다 얇을 수 있다. 따라서, 상기 요철부에서의 제1 도전형 반도체층(12)의 저항이 상기 평탄부(88)에서의 제1 도전형 반도체층의 저항보다 클 수 있고, 상기 요철부에서의 제1 도전형 반도체층(12)의 두께가 확보되지 않는다면, 상기 평탄부(88)로 주입되는 전류가 상기 요철부로 확산이 어려울 수 있다. 또한, 상기 요철부에서의 상기 제1 도전형 반도체층(12)의 두께가 상기 평탄면에서의 상기 제1 도전형 반도체층(12)의 두께보다 얇고, 상기 요철부에 배치된 요철에 의해 상기 반도체 소자의 광추출효율이 향상될 수 있다. 따라서, 상기 제1 거리(L1)와 상기 제2 거리(L2)의 비율을 제어하여 상기 반도체 소자의 전기적 특성과 광학적 특성을 확보할 수 있다.
본 실시 예에서 상기 제2거리(L2)는 상기 제1거리(L1)의 70% 이상 내지 95% 이하일 수 있다.
도 4를 참고하면, 상기 제1거리(L1)에 대한 상기 제2거리(L2)가 70% 이상일 때 상기 반도체소자의 전기적 특성을 확보할 수 있고, 95% 이하일 경우, 상기 반도체 소자의 광학적 특성을 확보할 수 있는 것을 확인할 수 있다.
상기 제1 거리(L1) 대비 상기 제2 거리(L2)가 70% 이상일 때, 상기 요철부에서의 제1 도전형 반도체층(12)의 두께를 두껍게 확보할 수 있기 때문에 상기 반도체 소자의 전기적 특성을 확보할 수 있으며, 상기 제1 거리(L1) 대비 상기 제2 거리(L2)가 95% 이하일 때, 상기 요철부에서의 제1 도전형 반도체층(12)의 두께를 얇게 확보할 수 있기 때문에 상기 반도체 소자의 광 추출 효율이 향상되어, 상기 반도체 소자의 광학적 특성을 확보할 수 있다.
도5는 도 2에서 A-A'방향으로 절단한 제1실시예에 따른 반도체소자 단면도로서, 제2 영역(18-2)의 평탄한 상면과 평탄부(88) 사이의 거리(d), 제1영역의 두께(d1) 및 제2영역의 두께(d2)를 도시한 것이고, 도 6은 제2 영역(18-2)의 평탄한 상면과 평탄부(88) 사이의 거리(d )대비 광속에 대한 그래프이다.
도 5에 도시된 바와 같이, 상기 제2-2도전형반도체층(18b)은 상기 활성층(14)의 측면 및 상기 제2-1도전형반도체층(18a)의 측면과 같은 경사각을 갖는 측면을 포함하는 제1영역(18-1)과 상기 제1영역(18-1)의 수평 방향의 폭보다 넓은 폭을 갖는 제2영역(18-2)을 포함할 수 있다.
상기 제1영역(18-1)과 상기 제2영역(18-2)은 동일한 물질로 구성될 수 있고, 상기 제1영역(18-1)의 측면과 상기 제2영역(18-2)의 측면 사이에는 단차부 또는 곡률을 갖는 영역을 포함할 수 있다.
상기 제2-2도전형반도체층(18b)은 일정한 두께(d1+d2)를 갖고, 상기 제1영역의 두께를 제1두께(d1), 상기 제2영역의 두께를 제2두께(d2)라고 한다면, 상기 제1두께(d1)와 상기 제2두께(d2)의 비율은 1:1 이상 내지 2:3 이하 일 수 있다.
상기 제1두께(d1) 와 상기 제2두께(d2)의 비율이 1:1이상일 경우, 상기 제2두께(d2)는 상기 제1두께(d1)보다 증가하게 되므로, 상기 반도체소자의 광속 저하현상을 방지하여 광속을 향상시킬 수 있다.
상기 제1두께(d1)와 상기 제2두께(d2)의 비율이 2:3 이상일 경우, 하부 금속이 드러남으로써 누설전류가 발생할 수 있으므로, 상기 누설전류를 방지하여 반도체소자의 신뢰성을 확보하기 위해 상기 제1두께(d1)와 상기 제2두께(d2)의 비율은 2:3이하일 수 있다.
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도 6을 통해, 상기 제2 영역(18-2)의 평탄한 상면과 상기 평탄부(88) 사이의 거리(d)가 증가할수록 광속이 향상되는 것을 확인할 수 있다.
상기 제2영역(18-2)의 평탄한 상면과 상기 평탄부(88) 사이의 거리(d)는 상기 2두께(d2)를 포함하고, 상기 제2두께(d2)에 따라 상기 제2영역(18-2)의 평탄한 상면과 상기 평탄부(88) 사이의 거리(d)도 감소하거나 증가할 수 있다.
상기 제2두께(d)가 작으면, 상기 제2영역(18-2)의 평탄한 상면과 상기 평탄부(88) 사이의 거리(d)도 감소됨에 따라 상기 반도체소자의 광속은 저하될 수 있다,
또한, 상기 제2두께(d)가 크면, 상기 제2영역(18-2)의 평탄한 상면과 상기 평탄부(88) 사이의 거리(d)는 증가함에 따라 상기 반도체소자의 광속은 향상될 수 있으나 상기 반도체구조물(10)의 측면이 외부로 모두 노출되어, 누설전류가 발생되어 상기 반도체소자의 신뢰성 저하문제를 초래할 수 있다.
따라서, 상기 반도체소자의 신뢰성과 광속을 고려하여 상기 제2두께(d)를 포함한 상기 제2영역(18-2)의 평탄한 상면과 상기 평탄부(88) 사이의 거리(d)가 선정될 수 있다.
도 7은 제2실시예에 따른 반도체소자를 도시한 것이다.
도 7에 도시된 바와 같이, 제2실시예에 따른 반도체소자(100)는 반도체구조물(10), 도전성기판(60), 제2전극(32), 제2반사층(40), 본딩층(50), 제1전극(84), 패드전극(86), 전류차단부(70)을 포함할 수 있다.
상기 제1도전형반도체층(12), 제2도전형반도체층(18) 및 활성층(14)을 포함하는 반도체구조물(10), 도전성기판(60),제1반사층(30), 제2전극(32), 제2반사층(40), 본딩층(50), 제1전극(84) 및 패드전극(86) 은 제1실시예에 따른 반도체소자의 구성과 같으므로, 상세한 설명은 생략한다.
제2실시예에 따른 제2-2도전형반도체층(18b)의 두께는 1um 이상 내지 4um 이하일 수 있다.
상기 제2-2도전형반도체층(18b)의 두께가 1um 이상일 경우, 상기 제2-2도전형반도체층(18b)은 전류확산기능을 할 수 있다.
상기 제2-2도전형반도체층(18b)의 두께가 4um 이하일 경우, 상기 전류차단부(70)를 통해 전류가 수직방향으로 흐르는 것을 방지하여, 더 넓은 발광면적을 활용할 수 있고, 균일하고 밝은 표면 발광을 얻을 수 있다.
따라서, 상기 전류확산기능 및 상기 전류차단부(70)에 의한 효과를 확보하기 위해서는 상기 제2-2도전형반도체층(18b)의 두께는 1um 이상 내지 4um 이하 일 수 있다.
상기 제2도전형반도체층(18)과 상기 제2전극(32) 사이에 전류차단부(70)가 배치될 수 있다.
상기 전류차단부(70)를 배치함으로써, 전류가 수직방향으로만 흐르는 것을 방지하여, 균일하고 밝은 표면 발광을 얻을 수 있다.
상기 전류차단부(70)는 SiO2, SiOxNy, SixNy 등과 같은 절연물질 또는 금속물질로 구성될 수 있으나 이에 한정되지는 않는다.
상기 전류차단부(70)가 금속물질로 구성되는 경우, 상기 제2전극(32)과 다른 금속물질로 구성될 수 있다. 상기 전류차단부(70)가 금속 물질로 구성되는 경우, 상기 전류차단부(70)와 상기 제2 도전형 반도체층(18)사이의 저항은 상기 제2 전극(32)과 상기 제2 도전형 반도체층(18) 사이의 저항보다 큰 물질로 배치함으로써, 상기 전류차단부(70)를 통해 상기 제2 도전형 반도체층(18)으로 전류가 직접 주입되는 것을 억제할 수 있다.
상기 전류차단부(70)가 금속 물질로 구성되는 경우, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(Antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다.
상기 제2전극(32)은 상기 제2 도전형 반도체층(18)과 전기적인 접촉이 우수한 물질로 구성될 수 있다. 상기 제2전극(32)은 단층 또는 다층으로 구성될 수 있다. 상기 제2전극(32)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Be, Ge, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(Antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다.
상기 전류차단부(70)와 상기 제1전극(84)은 수직으로 중첩되고, 상기 전류차단부의 수평방향 폭(e)은 상기 제1전극의 수평방향 폭(a)은 1배 이상 내지 5배 이하일 수 있다.
상기 전류차단부의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)의 1배 이상일 경우, 전류가 주입되는 상기 활성층(14)의 부피를 확보할 수 있어 상기 반도체 소자의 광속이 향상될 수 있다. 상기 전류차단부의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)보다 1배 이상 증가할수록 반도체소자의 광속도 비례하여 향상될 수 있으나, 상기 반도체소자의 광속이 비례하여 향상될수록 반도체소자의 동작전압도 비례하여 상승할 수 있다.
상기 전류차단부의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)의 5배 이상일 경우, 상기 반도체소자의 동작전압이 상승하기 때문에 상기 반도체소자의 전기적인 특성을 확보하기 위해서는 상기 전류차단부의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)의 5배 이하일 수 있다.
따라서 전기적인 특성과 광속을 모두 고려하여 상기 전류차단부의 수평방향 폭(e)은 제1전극의 수평방향 폭(a)의 1배 이상 내지 5배 이하 일 수 있다.
도 8에 도시된 바와 같이, 상기 전류차단부(70)는 복수의 리세스(75)를 포함할 수 있고, 상기 복수의 리세스(75)는 상기 제2-3도전형반도체층(18c)을 관통하여 상기 제2-2도전형반도체층(18b)의 일부를 노출시킬 수 있고, 상기 제2전극(32)은 상기 복수의 리세스(75) 내에 배치될 수 있다.
상기 복수의 리세스(75)는 상기 제2-3도전형반도체층(18c)를 관통하여 상기 제2-2도전형반도체층(18b) 두께의 0% 이상 내지 50% 이하까지 노출되도록 배치될 수 있다.
상기 복수의 리세스(75)가 상기 제2-3도전형반도체층(18c)를 관통하여 상기 제2-2도전형반도체층(18b) 두께의 0% 이상 노출되도록 배치되는 경우, 상기 복수의 리세스(75)는 상기 제2-3도전형반도체층(18c)을 관통하여 제2-2도전형반도체층(18b)과 접할 수 있고, 상기 리세스(75) 내에 제2전극(32)을 배치하더라도, 상기 제2-2도전형반도체층(18b)과 접하는 부분은 오믹(Ohmic) 형성이 되지 않으므로, 상기 복수의 리세스(75)는 전류차단역할을 할 수 있다.
상기 복수의 리세스(75)가 상기 제2-3도전형반도체층(18c)를 관통하여 제2-2도전형반도체층(18b) 두께의 50% 이상 노출되도록 배치되는 경우 상기 반도체소자의 동작전압이 증가되므로, 반도체소자의 전기적인 특성을 확보하기 위해, 상기 복수의 리세스(75)는 상기 제2-3도전형반도체층(18c)를 관통하여 상기 제2-2도전형반도체층(18b) 두께의 50% 이하까지 노출되도록 배치될 수 있다.
상기 리세스의 수평방향 폭(e)은 상기 제1전극의 수평방향 폭(a)의 1배 내지 5배 일 수 있다.
도 9에 도시된 바와 같이, 상기 리세스의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)의 1배 이상일 경우, 상기 반도체소자의 더 넓은 발광면적을 활용할 수 있어, 광속이 향상될 수 있다. 상기 리세스의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)보다 클수록 반도체소자의 광속도 비례하여 향상될 수 있으나, 상기 반도체소자의 광속이 향상될수록 반도체소자의 동작전압도 비례하여 증가할 수 있다.
상기 리세스의 수평방향 폭(e)이 상기 제1전극의 수평방향 폭(a)의 5배 이상일 경우, 상기 리세스의 수평방향 폭(e)에 비례하여 상기 반도체소자의 동작전압이 증가하기 때문에 상기 반도체소자의 전기적인 특성을 확보하기 위해서는 상기 리세스의 수평방향 폭(e)이 상기 제1전극 의 수평방향 폭(a)의 5배 이하일 수 있다.
따라서, 반도체소자의 전기적인 특성과 광속을 모두 고려하여 상기 리세스의 수평방향 폭(e)은 제1전극의 수평방향 폭(a)의 1배 내지 5배일 수 있다.
한편, 이상에서 설명된 실시 예에 따른 반도체소자 및 반도체소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
또한, 실시 예에 따른 반도체소자 패키지를 포함하는 광원 장치로 구현될 수 있다.
또한, 광원 장치는 기판과 실시 예에 따른 반도체소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 광원 장치는, 램프, 헤드 램프, 또는 가로등을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 출력되는 광이 필요한 제품에 다양하게 적용될 수 있다.
또한, 광원 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 반도체소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
한편, 도 10은 실시 예에 따른 광원 장치의 분해 사시도이다.
실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 반도체소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
5 : 기판
10 : 반도체구조물
12 : 제1도전형반도체층
14: 활성층
18 : 제2도전형반도체층
18a : 제2-1도전형반도체층
18b : 제2-2도전형반도체층
18c : 제2-3도전형반도체층
18-1 : 제1영역
18-2 : 제2영역
30 : 제1반사층
32 : 제2전극
40 : 제2반사층
50 : 본딩층
60 : 도전형기판
70 : 전류차단부
75 : 리세스
82 : 제1-1도전형반도체층
84 : 제1전극
86 : 패드전극
88 : 평탄부

Claims (18)

  1. 도전성 기판;
    상기 도전성 기판 상에 배치되며, 제1도전형반도체층, 제2도전형반도체층 및 상기 제1도전형반도체층과 상기 제2도전형반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 반도체 구조물 상에 배치되며, 상기 제1도전형반도체층과 전기적으로 연결되는 제1전극; 및
    상기 제2도전형반도체층과 전기적으로 연결되는 제2전극;을 포함하고,
    상기 반도체구조물은 상기 제1도전형반도체층과 상기 제1전극 사이에 제1-1도전형반도체층을 더 포함하고,
    상기 반도체 구조물의 상면은 상기 제1전극이 배치되는 평탄부, 상기 평탄부를 감싸는 요철부를 포함하며,
    상기 반도체구조물의 저면에서 상기 제1-1도전형반도체층의 상면까지의 제1거리 대비 상기 반도체구조물의 저면에서 평탄부의 측면에 접하는 요철부의 저면까지의 제2거리가 70% 이상 내지 95% 이하인 반도체소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 반도체소자는 패드 전극을 더 포함하고,
    상기 패드전극은 상기 제1도전형반도체층과 직접 접하며,
    상기 제1전극의 상면은 상기 패드전극의 상면을 둘러싸고, 상기 제1전극의 적층구조와 상기 패드전극의 적층구조는 서로 상이한 반도체소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 제2도전형반도체층은 제1도펀트 및 제2도펀트를 포함하는 제2-2도전형반도체층 및 상기 제2-2도전형반도체층 하부에 배치되며 상기 제1도펀트 및 상기 제2도펀트를 포함하는 제2-3도전형반도체층을 더 포함하고,
    상기 제2-2도전형반도체층이 포함하는 제1도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제1도펀트의 농도가 서로 상이하고, 상기 제2-2도전형반도체층이 포함하는 제2도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제2도펀트의 농도가 서로 상이며,
    상기 제2-2도전형반도체층은 상기 활성층 측면의 경사각과 같은 경사각을 갖는 제1영역, 상기 제1영역의 수평 방향의 폭보다 넓은 폭은 갖는 제2영역을 포함하고,
    상기 제1영역의 두께와 제2영역의 두께의 비율은 1:1 이상 2:3 이하인 반도체소자.
  11. 삭제
  12. 제1항에 있어서,
    상기 제2도전형반도체층과 상기 제2전극 사이에 배치되는 전류차단부;를 포함하고, 상기 전류차단부는 복수의 리세스를 더 포함하고,
    상기 제1전극과 상기 전류차단부는 수직으로 중첩되고,
    상기 전류차단부의 수평방향의 폭은 제1전극의 수평방향의 폭의 1배 이상 내지 5배 이하인 반도체소자.
  13. 제12항에 있어서,
    상기 제2도전형반도체층은 상기 활성층에 가장 가까운 제2-1도전형반도체층, 상기 제2-1도전형 반도체층 하부에 배치되는 제2-2도전형반도체층을 포함하고, 상기 제2-1도전형반도체층과 상기 제2-2도전형반도체층은 다른 물질로 구성되며,
    상기 제2-2도전형반도체층의 두께는 1um 이상 4um 이하인 반도체소자.
  14. 삭제
  15. 제12항에 있어서,
    상기 제2도전형반도체층은 제1도펀트 및 제2도펀트를 포함하는 제2-2도전형반도체층 및 상기 제2-2도전형반도체층 하부에 배치되며, 상기 제1도펀트 및 상기 제2도펀트를 포함하는 제2-3도전형반도체층을 더 포함하고,
    상기 제2-2도전형반도체층이 포함하는 제1도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제1도펀트의 농도가 서로 상이하고, 상기 제2-2도전형반도체층이 포함하는 제2도펀트의 농도와 상기 제2-3도전형반도체층이 포함하는 제2도펀트의 농도가 서로 상이하며,
    상기 복수의 리세스는 상기 제2-3도전형 반도체층을 관통하여 상기 제2-2도전형반도체층 두께의 0% 이상 50% 이하로 노출되도록 배치되는 반도체소자.
  16. 삭제
  17. 삭제
  18. 제12항에 있어서,
    상기 복수의 리세스의 폭은 상기 제1전극의 폭의 1배 이상 내지 5배 이하인 반도체소자
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