KR102024028B1

KR102024028B1 - 니켈 전극에 사용되는 씨오쥐 유전성 조성물

Info

Publication number: KR102024028B1
Application number: KR1020177036330A
Authority: KR
Inventors: 월터 제이. 주니어 사임즈; 모하마드 에이치. 메게리
Original assignee: 페로 코포레이션
Priority date: 2015-07-23
Filing date: 2016-06-27
Publication date: 2019-09-23
Also published as: US20170200557A1; CN107848893B; WO2017014918A1; TW201722883A; EP3268329A4; EP3892600A1; JP2018529608A; JP6586507B2; US9852848B2; EP3892600B1; TWI634092B; KR20180011162A; EP3268329A1; CN107848893A

Abstract

COG 요건을 만족시키고 환원 분위기 소결 조건에 호환할 수 있어 니켈 및 니켈 합금과 같은 비-귀금속이 내부 및 외부 전극용으로 사용될 수 있는 다층 세라믹 칩 커패시터가 본 발명에 따라 제조된다. 상기 커패시터는 바람직한 유전 특성(높은 커패시턴스, 낮은 소산 인자, 높은 절연 저항), 고가속화된 수명 테스트에서 우수한 성능, 및 절연 파괴에 대한 우수한 저항성을 나타낸다. 상기 유전체층은 다양한 조합으로 TiO₂, CaO, B₂O₃ 및 MgO와 같은 다른 금속 산화물로 도핑된 바륨 스트론튬 지르코네이트 매트릭스를 포함한다.

Description

니켈 전극에 사용되는 씨오쥐 유전성 조성물

본 발명은 지르코네이트 티타네이트-계 유전성(체) 조성물에 관한 것으로서, 보다 상세하게는 니켈 또는 니켈 합금으로 형성된 내부 비금속(base metal) 전극을 갖는 다층 세라믹 칩 커패시터를 형성하는데 사용될 수 있는 도핑된 바륨-스트론튬-지르코네이트 기반의 유전체 조성물에 관한 것이다.

다층 세라믹 칩 커패시터는 미니어쳐-크기, 고 커패시턴스(전기 용량) 및 고 신뢰성의 전자 부품으로서 널리 사용되고 있다. 고성능 전자 장비의 요구가 증가함에 따라, 다층 세라믹 칩 커패시터도 보다 작은 크기, 보다 높은 커패시턴스, 보다 저 비용 및 보다 높은 신뢰성이라는 시장의 요구에 직면해 있다.

다층 세라믹 칩 커패시터는 일반적으로 내부 전극 형성 페이스트 및 유전층-형성 페이스트의 교호(교번) 층을 형성하므로서 제작된다. 이러한 층들은 일반적으로 시팅, 프린팅 또는 유사한 기술에 의해, 이어서 동시 소성하여 형성된다.

일반적으로, 내부 전극은 팔라듐, 금, 은 또는 이들의 합금과 같은 도체로 이루어진다. 팔라듐, 금 및 은은 고가이지만, 니켈 및 이의 합금과 같은 상대적으로 값싼 비금속을 사용하므로서 부분적으로 대체될 수 있다. "비금속(base metal)"은 금, 은, 팔라듐 및 백금 이외의 금속이다. 비금속 내부 전극은 대기에서 소성되는 경우 산화될 수 있어서, 유전층 및 내부 전극층이 환원 분위기에서 동시 소성되어야 한다. 그러나, 환원 분위기에서 소성하는 것은 유전층이 환원되도록 하는데 이는 전기비저항(resistivity)을 감소시킨다. 비-환원 유전 물질을 사용하는 다층 세라믹 칩 커패시터가 제안되고 있지만, 이러한 장치는 일반적으로 절연저항(IR)의 짧은 수명 및 낮은 신뢰성을 갖는다.

전자 산업 협회(EIA)는 COG 특성으로 알려진 커패시턴스의 온도 계수(TCC)를 위한 기준을 규정한다. 상기 COG 특성은 커패시턴스의 변화가 -55℃ 내지 +125℃의 온도 범위에 걸쳐 30 ppm 이하(±30 ppm/℃)일 것을 요구한다. COG 부품은 어떤 커패시턴스 노화도 나타내지 않는다.

본 발명은 니켈 또는 니켈 합금과 같은 비금속을 함유하는 내부 전극과 조화되는 세라믹 다층 커패시터를 만드는데 사용될 수 있는 유전성 조성물을 제공한다. 커패시터는 매우 가속된 수명 시험 조건하에서 적은 유전 손실 및 우수한 신뢰성과 함께 안정한 유전 상수를 나타내도록 본 발명의 유전성 조성물로부터 형성될 수 있다.

본 발명의 유전성 조성물은 약 0.5 - 3 미크론의 평균 직경을 갖는 그레인의 균일한 밀집 마이크로구조를 포함한다. 균일하고 밀집된 그레인 마이크로구조는 5 미크론보다 더 얇은 유전층을 갖는 고 신뢰성의 다층 커패시터를 달성하는데 중요하다.

일 구현예에서, 페이스트의 형태일 수 있는, 본 발명의 유전체 조성물은 소성 전, 바륨, 스트론튬, 및 지르코늄의 산화물의 블렌드(혼합물)를 포함한다. TCC 값을 조정하기 위해 CaO 및 TiO₂와 같은 산화물이 첨가될 수 있다. 따라서, 본 발명의 일 실시예는, 소성시, 소량의 칼슘 및 티타늄으로 도핑된 바륨-스트론튬-지르코네이트 매트릭스를 포함하는 유전체 물질(재료)을 형성하는 전구체의 혼합물을 포함하는 조성물이다. 소량이라 함은 3 wt% 또는 그 이하를 의미한다. MgO 및 B₂O₃와 같은 소결을 보조하기 위한 산화물이 첨가 될 수 있다.

조성물은, 소성시, 소량의 칼슘 및 티타늄으로 도핑된 바륨-스트론튬-지르코네이트 매트릭스를 포함하는 유전체 물질(재료)을 형성하는, 전구체의 혼합물을 포함한다.

소성시, 하기를 포함하는 유전체 물질을 형성하는 전구체의 혼합물을 포함하는 조성물: 약 26.5 wt% 내지 약 34.0 wt%의 BaO; 약 18.0 wt% 내지 약 24.5 wt%의 SrO; 약 41.0 wt% 내지 약 50.0 wt%의 ZrO₂; 약 0.50 wt% 내지 약 1.50 wt%의 CaO; 및 약 0.70 wt% 내지 약 2.50 wt%의 TiO₂. 이 실시예에서, 상기 유전체 물질(재료)은 전구체를 더 포함하는 것으로부터, 소성시, 상기 유전체 물질(재료)이 약 0.10 wt% 내지 약 1.0 wt%의 B₂O₃; 및 약 0.31 wt% 내지 약 1.47 wt%의 MgO를 더 포함한다.

본 발명의 일 실시예는 하기를 포함하는 전자 부품의 형성방법(제조방법)이다: 본원에 개시된 임의의 전구체 혼합물 또는 임의의 유전체 페이스트, 또는 임의의 유전체 물질(재료)을 기판에 도포하는 단계; 및 상기 임의의 전구체 혼합물 또는 임의의 유전체 페이스트, 또는 임의의 유전체 물질(재료)이 소결되기 충분한 온도에서 상기 기판을 소성시키는 단계.

본 발명의 일 실시예는 교번하여 적층된 소성된 집합체를 포함하는 다층 세라믹 칩 커패시터이다: 본원에 개시된 임의의 유전체 페이스트, 유전체 물질(재료) 또는 임의의 전구체의 혼합물의 층; 및 Ag, Au, Pd, 또는 Pt 이외의 전이금속을 포함하는 내부 전극 재료(물질)의 층을 포한한다.

본 발명의 일 실시예는 하기를 포함하는 전자 부품의 형성방법(제조방법)이다:

본원에 개시된 임의의 유전체 페이스트, 유전체 물질(재료) 또는 임의의 전구체의 혼합물, 및

금속-함유 전극 페이스트를 기판 상에 교번하여 도포하여 층상 스택(laminar stack)을 형성하는 단계;

상기 층상 스택을 소정의 형상으로 절단하는 단계;

상기 절단된 스택을 상기 기판으로부터 분리하는 단계; 및

상기 스택을 소성하여 상기 전극 페이스트의 금속을 고밀화하고, 상기 유전체 페이스트를 소결시키는 단계, 여기서 상기 내부 전극층 및 상기 유전체층은 각각 층 두께를 갖는다.

상기 방법은 도전성 금속을 함유하는 페이스트를 상기 유전체층 및 전극층의 단부에 도포하는 단계 및 소성하여 다층 커패시터를 형성하는 단계를 더 포함 할 수 있다. 상기 도전성 금속은 구리인 것이 바람직하다.

본 발명의 일 실시예는 고체 부분(고형분)을 포함하는 무연 및 무카드뮴 유전체 페이스트이되, 여기서 상기 고체 부분은 다음을 포함한다:

약 34.1 wt% 내지 약 43.8 wt%의 BaCO₃;

약 25.6 wt% 내지 약 34.9 wt%의 SrCO₃;

약 41.0 wt% 내지 약 50.0 wt%의 ZrO₂;

약 0.70 wt% 내지 약 2.50 wt%의 TiO₂; 및

약 0.89 wt% 내지 약 2.70 wt%의 CaCO₃.

본 발명의 일 실시예는 고체 부분을 포함하는 무연 및 무카드뮴 유전체 페이스트이되, 여기서 상기 고체 부분은 다음을 포함한다:

약 47.8 wt% 내지 약 61.3 wt%의 BaZrO₃;

약 1.6 wt% 내지 약 5.7 wt%의 SrTiO₃;

약 39.4 wt% 내지 약 53.6 wt%의 SrZrO₃;

약 1.2 wt% 내지 약 3.6 wt%의 CaTiO₃; 및

약 1.6 wt% 내지 약 4.8 wt%의 CaZrO₃.

약 47.8 wt% 내지 약 61.3 wt%의 BaZrO₃;

약 39.4 wt% 내지 약 53.6 wt%의 SrZrO₃;

약 1.2 wt% 내지 약 3.6 wt%의 CaTiO₃;

약 0.1 wt% 내지 약 2.14 wt%의 Mg(OH)₂; 및

약 0.1 wt% 내지 약 1.78 wt%의 H₃BO₃.

본 발명의 일 실시예는 다음을 포함하는 무연 및 무카드뮴 유전체 조성물:

약 47.8 wt% 내지 약 61.3 wt%의 BaZrO₃;

약 39.4 wt% 내지 약 53.6 wt%의 SrZrO₃;

약 1.2 wt% 내지 약 3.6 wt%의 CaTiO₃;

약 0.1 wt% 내지 약 2.14 wt%의 Mg(OH)₂; 및

약 0.1 wt% 내지 약 1.78 wt%의 H₃BO₃.

본 발명의 또 다른 실시예는 칼슘 티타네이트 혼합물 및 마그네슘 산화물-보론 산화물 혼합물로 도핑된 바륨 스트론튬 지르코네이트 혼합물을 포함하는 유전체층을 포함하는 다층 칩을 포함하는 전자 장치이다.

다른 실시예에서, 본 발명은 유전체 물질(재료)의 입자를 기판에 도포하는 단계, 및 상기 유전체 물질을 소결시키기에 충분한 온도에서 상기 기판을 소성하는 단계를 포함하는 전자 부품의 형성방법(제조방법)을 제공하며, 여기서, 상기 유전체 물질은, 소성 전, 하기 표 1의 성분(wt%로)의 혼합물(blend)을 포함한다. 본원에서의 각 수치(백분율, 온도 등)는 "약"로 시작하는 것으로 가정된다.

표 1: 유전체 조성물의 산화물 제형

	BaO	SrO	ZrO₂	CaO	TiO₂	B₂O₃	MgO
wt%	26.5-34.0	18.0-24.5	41.0-50.0	0.50-1.50	0.70-2.50	0.10-1.0	0.31-1.47

또 다른 경로는 바륨 탄산화물, 스트론튬 탄산화물, 지르코늄 산화물, 티타늄 이산화물 및 탄산 칼슘으로 시작하는 것이다. 이와 관련하여, 하기 표 2의 제형은 상기 표 1의 제형에 의해 제조된 유전체 물질과 거의 동일한 유전체 물질을 생성할 것이다.

표 2: 유전체 조성물의 대체 제형

	BaCO₃	SrCO₃	ZrO₂	TiO₂	CaCO₃	B₂O₃	MgO
wt%	34.1-43.8	25.6-34.9	41.0-50.0	0.70-2.50	0.89-2.70	0.10-1.0	0.31-1.47

상기 조성물은 또한 바륨 티타네이트(BaTiO₃), 바륨 지르코네이트(BaZrO₃), 스트론튬 티타네이트(SrTiO₃), 스트론튬 지르코네이트(SrZrO₃), 칼슘 티타네이트(CaTiO₃), 칼슘 지르코네이트(CaZrO₃)와 같은 하나 또는 그 이상의 전-반응된 산화물의 혼합물(블렌드)을 소성시키는 것으로부터 제조될 수 있다. 이와 관련하여, 하기 표 3의 제형은 상기 표 1의 제형에 의해 제조된 유전체 물질과 거의 동일한 유전체 물질을 생성할 것이다.

표 3: 유전체 조성물의 대체 제형

	BaTiO₃	BaZrO₃	SrTiO₃	SrZrO₃	CaZrO₃	CaTiO₃	B₂O₃	MgO
wt%	0.0-7.3	47.8-61.3	1.6-5.7	39.4-53.6	1.6-4.8	1.2-3.6	0.10-1.0	0.31-1.47

본 발명의 전술한 특징 및 다른 특징은 이후에 청구 범위에서보다 완전하게 기술되고, 특히 지칭되며, 하기 설명은 본 발명의 특정 예시적인 실시예를 상세하게 설명하지만, 이는 본 발명의 원리가 적용될 수 있는 다양한 방법 중 일부만을 나타내는 것이다.

본 발명은 COG 요건을 만족시키고 환원 분위기 소결 조건에 호환할 수 있어 니켈 및 니켈 합금과 같은 비-귀금속이 내부 및 외부 전극용으로 사용될 수 있는 다층 세라믹 칩 커패시터를 제공한다. 상기 커패시터는 바람직한 유전 특성(높은 커패시턴스, 낮은 소산 인자, 높은 절연 저항), 고가속화된 수명 테스트에서 우수한 성능, 및 절연 파괴에 대한 우수한 저항성을 나타내는 유용한 효과가 있다.

도 1은 본 발명의 실시예에 따른 다층 세라믹 칩 커패시터의 횡단면도이다.

다층 칩 커패시터는 유전체층과 내부 전극을 교대로 적층하여 그린 칩을 형성함으로써 제조된다. 본원에서 목적하는 상기 내부 전극은 니켈 또는 니켈 합금을 포함하는 비금속이 포함된다. 상기 유전체층을 형성하는 유전체 조성물은 유전체의 성분을 유기 비히클 시스템으로 습식 분쇄함으로써 제조된다. 상기 유전체 조성물은 폴리에스테르 또는 폴리프로필렌과 같은 캐리어 필름 또는 스테인레스 스틸, 종이와 같은 벨트, 또는 알루미나 또는 유리와 같은 기판 상에 증착되고, 이 필름을 코팅하고, 시트를 형성하고, 이를 전극과 교대로 적층하여 그린 칩을 형성한다.

그린 칩이 형성된 후에, 공기 분위기에서 약 350 ℃ 미만의 온도로 가열함으로써 유기 비히클을 제거한다. 비히클이 제거되면, 그린 칩은 약 1100 ℃ 내지 약 1400 ℃의 온도, 바람직하게는 약 1200 ℃ 내지 약 1350 ℃, 보다 바람직하게는 약 1225 ℃ 내지 약 1325 ℃의 온도에서 약 10^-12 내지 약 10^-8 atm의 산소 분압을 갖는 습윤 질소 및 수소의 환원 분위기에서 소성된다. 다양한 가열 프로필이 바인더를 제거하고 칩을 소성하는데 사용될 수 있다.

상기 다층 세라믹 커패시터의 구성은 당 업계에 잘 알려져있다. 도 1을 참조하면, 다층 세라믹 칩 커패시터 1의 예시적인 구조가 도시되어 있다. 커패시터 (1)의 외부 전극 (4)은 커패시터 칩 (1)의 측면 표면에 배치되고, 내부 전극층 (3)과 전기적으로 연결된다. 상기 커패시터 칩 (1)은 교대로 적층된 복수의 유전체층 (2)을 갖는다. 비록 때때로 직사각형 모양이긴 하지만, 상기 커패시터 칩 (1)의 모양은 결정적인 것이 아니다. 또한, 크기 역시 결정적인 것은 아니고, 상기 칩은 특정 적용예에 따라 적절한 크기를 갖으며, 전형적으로 1.0 내지 5.6 mm X 0.5 내지 5.0 mm X 0.5 내지 1.9 mm 범위의 적절한 치수를 가질 수 있다. 상기 내부 전극층들 (3)은 대향 단부에서 칩 (1)의 양측 표면에 교대로 노출되도록 적층된다. 즉, 하나의 군의 상기 내부 전극층들 (3)은 상기 칩 (1)의 한쪽 측면 표면에 노출되고, 또 다른 군의 내부 전극층들 (3)은 상기 칩 (1)의 반대 측면 표면에서 노출된다. 하나의 외부 전극 (4)은 상기 한 군의 내부 전극층 (3)과 전기적으로 접촉하는 커패시터 칩 (1)의 일 측 표면에 도포되고, 다른 쪽의 외부 전극 (4)은 상기 다른 군의 내부 전극층(3)과 전기적으로 접촉하는 상기 칩 (1)의 대향 측 표면에 도포된다.

본 발명은, 소성시, 적어도 칼슘 및 티타늄으로 도핑된 바륨-스트론튬-지르코네이트 매트릭스를 포함하는 유전체 물질을 형성하는 전구체의 혼합물을 포함하는 조성물을 제공한다. 일부 구체예에서, 상기 혼합물은 전구체를 더 포함하는 것으로부터, 소성시, 상기 유전체 물질이 붕소 및 마그네슘으로 구성된 군으로부터 선택된 하나 또는 그 이상의 도펀트를 더 포함한다. 본 발명에 따른 조성물로부터 형성된 상기 유전체 재료는 35보다 큰 유전 상수, 바람직하게는 40보다 큰 유전 상수, 보다 바람직하게는 45보다 큰 유전 상수를 나타낸다.

상기 유전체층은 표 1 또는 2에서와 같이, 바륨, 칼슘, 스트론튬, 티타늄 및 지르코늄의 산화물을 포함하는 혼합물(블렌드)을 소결하는 것으로 형성된 유전체 물질로 형성된다. B₂O₃ 및 MgO를 포함하는 소결 보조제가 유용할 수 있다.

다른 경로는 표 3에서와 같이, 바륨 티타네이트(티탄산 바륨), 바륨 지르코네이트, 스트론튬 티타네이트, 스트론튬 지르코네이트, 칼슘 지르코네이트, 칼슘 티타네이트로 시작하는 것이다. 이들의 수산화물의 상기 언급된 산화물 또는 탄산염, 아세트산 염, 질산염 및 금속 포름산 염, 옥살산 염 등과 같은 유기 금속 화합물과 같은 다른 형태의 것은 목적하는 금속 이온이 원하는 양으로 제공되기만 한다면, 동일한 효과를 갖는다는 것을, 당 분야 숙련된 기줄자에게는 자명한 것이다.

다른 화합물은 유전체 특성에 악영향을 미치지 않는다면 유전체 물질 내에 존재할 수 있다. 이러한 화합물은 일반적으로 불순물로서 원료에서 발견된다.

본 발명의 유전체 조성물은 전형적으로 약 0.5 내지 약 3 미크론의 평균 크기를 갖는 미세 결정 입자(그레인)를 가지며, 약 0.7 마이크론 미만의 입자 크기가 바람직하다.

각각의 유전체층은 약 50 미크론까지의 두께를 갖는다. 바람직하게는, 각각의 유전체층의 두께는 약 0.5 미크론 내지 약 50 미크론이다. 더욱 바람직하게는, 각각의 유전체층의 두께는 약 2 미크론 내지 약 10 미크론이다. 본원의 조성물은 서비스 수명 동안 커패시턴스의 최소 저하를 보장하기 위해 얇은 유전체층을 갖는 다층 세라믹 칩 커패시터를 제조하는데 사용될 수 있다. 칩 커패시터에 적층된 유전체층의 수는 일반적으로 약 2 내지 약 800, 바람직하게는 약 3 내지 약 400이다.

본 발명의 다층 세라믹 칩 커패시터는 일반적으로 페이스트를 이용한 종래의 인쇄 및 시팅 방법에 의해 그린 칩을 형성하고, 상기 그린 칩을 소성하여 제조된다. 소성 후, 상기 칩은 모서리를 둥글게 하기 위해 알루미나 또는 실리카와 같은 매질에서 회전식 건조된다(tumbled dry). 다음으로, 예를 들어 구리 등을 포함하는, 도전성 페이스트를 양단에 도포하여, 노출된 내부 전극을 연결하여 종단화 한다. 이어서, 상기 칩을 질소 분위기에서 약 800 ℃에서 종단점 소성시켜 도체(예를 들어, 구리)를 양쪽 단부의 고체 전도 패드로 소결시켜 다층 커패시터를 형성한다. 종단은 도 1에 도시된 바와 같이 외부 전극 (4)이다.

유전체 페이스트. 유전체층을 형성하기 위한 페이스트는 유기 비히클을 본원에 개시된 바와 같이 다양한 산화물을 포함하는 원료 유전체 물질과 혼합함으로써 수득될 수 있다. 또한 전술한 바와 같이 소성시 이러한 산화물 및 복합 산화물로 전환되는 전구체 화합물이 유용하다. 상기 유전체 물질(재료)은 이들 산화물 또는 이들 산화물의 전구체를 함유하는 화합물을 선택하여 적당한 비율로 혼합함으로써 얻어진다. 원료 유전체 물질 중의 상기 화합물의 비율은 소성 후에 원하는 유전체층 조성물이 얻어 지도록 결정된다. 상기 원료 유전체 재료는 일반적으로 약 0.1 내지 약 3 미크론, 보다 바람직하게는 약 1 미크론 또는 그 미만의 평균 입자 크기를 갖는 분말 형태로 사용된다.

유기 비히클. 유기 비히클은 유기 용매 중 결합제 또는 물의 결합제이다. 본원에서 사용된 결합제의 선택은 결정적인 것은 아니다; 에틸 셀룰로오스, 폴리비닐 부탄올, 에틸 셀룰로오스 및 히드록시프로필 셀룰로오스와 같은 통상적인 결합제 및 이들의 조합물이 용매와 함께 적절하다. 유기 용매 또한 결정적인 것은 아니며, 부틸 카르비톨, 아세톤, 톨루엔, 에탄올, 디에틸렌 글리콜 부틸 에테르; 2,2,4-트리메틸 펜탄디올 모노이소부티레이트(TeXanol®); 알파-테르피네올; 베타-테르피네올; 감마 테르피네올; 트리데실 알콜; 디에틸렌 글리콜 에틸 에테르(Carbitol®), 디에틸렌 글리콜 부틸 에테르(Butyl Carbitol®) 및 프로필렌 글리콜; 및 이의 혼합물와 같은 통상적인 유기 용매로부터 특정 적용 방법(즉, 인쇄 또는 쉬팅)에 따라 선택될 수 있고, Texanol® 상표하에 판매되는 제품은 Eastman Chemical Company, Kingsport, TN로부터 입수할 수 있다; Dowanol® 및 Carbitol® 상표하에 판매되는 것들은 Dow Chemical Co., Midland, MI로부터 입수 가능하다.

각 페이스트(유전체 또는 전극 페이스트)의 유기 비히클 함유량에 특별한 제한은 없다. 종종, 상기 페이스트는 약 1 내지 5 wt%의 결합제 및 약 10 내지 50 wt%의 유기 용매를 함유하고, 금속 성분(전극용) 또는 유전체 성분(유전체층용) 중 하나로 균형되는 것을 포함한다. 필요하다면, 각각의 페이스트는 분산제, 가소제, 유전체 화합물 및 절연성 화합물과 같은 다른 첨가제를 약 10 wt% 까지 함유할 수 있다.

내부 전극. 내부 전극층을 형성하기 위한 페이스트는 전기-도전성 재료와 유기 비히클을 혼합하여 얻어진다. 본원에 사용된 도전성 재료는 본원에 언급된 도전성 금속 및 합금과 같은 도전체 및 소성시 이러한 도전 체로 전환하는 다양한 화합물, 예를 들어 산화물, 유기 금속 화합물 및 레지네이트(수지산염)를 포함한다.

도 1을 참조하면, 상기 유전체층 (2)의 유전체 물질이 항-환원성을 가지므로 비금속이 바람직하게 사용되나, 내부 전극층 (3)을 형성하는 상기 도전체는 결정적인 것은 아니다. 전형적인 비금속은 니켈 및 이의 합금을 포함한다. 바람직한 니켈 합금은 Mn, Cr, Co, Cu 및 Al로부터 선택된 하나 이상의 다른 금속을 함유한다. 적어도 약 95 wt%의 니켈을 함유하는 합금이 바람직하다. 니켈 및 니켈 합금은 약 0.1 wt% 까지의 인 및 기타 미량 성분(즉, 불순물)을 함유할 수 있음을 인지해야 한다. 내부 전극층의 두께는 특정 용도에 적합하도록 제어될 수 있지만, 일반적으로 상기 층은 약 5 마이크론 두께까지이다. 바람직하게는, 내부 전극층은 약 0.5 내지 약 5 미크론, 보다 바람직하게는 약 1 내지 약 5 미크론의 두께를 갖는다.

외부 전극. 외부 전극 (4)을 형성하는 도전체는 구리, 니켈 및 선택적으로로 Mn, Cr, Co 또는 Al을 함유하는 각각의 또는 둘의 합급과 같은 저렴한 금속이 바람직하지만, 결정적인 것은 아니다. 외부 전극층의 두께는 특정 용도에 적합하게 조절될 수 있지만, 일반적으로 상기 층은 약 10 내지 약 50 미크론까지의 두께, 바람직하게는 약 20 내지 약 40 미크론까지의 두께이다. 상기 내부 전극과 동일한 방법으로 외부 전극을 형성하기 위한 페이스트를 준비한다.

그 다음, 유전체층 형성용 페이스트 및 내부 전극층 형성용 페이스트로부터 그린 칩을 제조할 수 있다. 인쇄법의 경우, 그린 칩은 폴리에스테르 필름(예를 들어, 폴리에틸렌 테레프탈레이트(PET))의 기재 상에 상기 페이스트를 층상에서 교대로 인쇄하고, 층상 적층체(스택)를 소정 형상으로 절단하고, 그것을 상기 기판으로부터 분리시키는 것으로부터 제조된다. 시팅 방법이 또한 유용한데, 여기서 그린 칩은 유전체층 형성용 페이스트로부터 그린 시트를 형성하고, 내부 전극층 형성용 페이스트를 상기 각 그린 시트에 인쇄하고, 상기 인쇄된 그린 시트를 적층함으로써 제조된다. 상기 그린 시트에서 유기 비히클을 제거한 후, 이를 소성한다. 상기 유기 비히클은 통상적인 조건하에서, 0.01 ℃ 내지 20 ℃/시간, 보다 바람직하게는 약 0.03 내지 0.1 ℃/시간의 속도로, 약 150 ℃ 내지 약 350 ℃의 유지 온도, 바람직하게는 약 200 ℃ 내지 약 300 ℃, 보다 바람직하게는 약 250 ℃로, 약 30 내지 700 분, 바람직하게는 약 200 내지 300 분의 유지 시간으로, 공기 분위기에서 가열함으로써 제거될 수 있다

소성. 다음, 상기 그린 칩은 내부 전극층 형성용 페이스트의 도체(도전체)의 종류에 따라 결정되는 분위기 하에서 소성된다. 상기 내부 전극층이 니켈 및 니켈 합금과 같은 비금속 도체로 형성되는 경우, 소성 분위기는 약 10^-12 내지 약 10^-8 atm의 산소 분압을 가질 수 있다. 낮은 압력에서 도체가 비정상적으로 소결될 수 있고, 유전체층으로부터 분리될 수 있기 때문에, 약 10^-12 atm보다 낮은 부분 압력에서의 소결은 피해야 한다. 약 10^-8 atm 이상의 산소 분압에서, 상기 내부 전극층은 산화 될 수 있다. 약 10^-11 내지 약 10^-9 atm의 산소 분압이 가장 바람직하다.

소성을 위해, 온도는 실온으로부터 약 1200 ℃ 내지 약 1300 ℃, 보다 바람직하게는 약 1225 ℃의 피크 온도까지 상승된다. 고밀화를 향상시키기 위해 상기 온도를 약 2 시간 동안 유지한다. 보다 낮은 유지 온도는 불충분한 고밀화를 제공하지만 보다 높은 유지 온도는 매우 큰 입자를 유도할 수 있다. 상기 소성은 환원 분위기하에서 행하는 것이 바람직하다. 예시적인 소성 분위기는 습식 N₂, 또는 N₂ 및 H₂ 가스의 가습 혼합물을 포함한다. 소결 램프 속도는 약 50 ℃ 내지 약 500 ℃/시간, 바람직하게는 약 200 ℃ 내지 300 ℃/시간이고; 약 1225 ℃의 온도를 유지한다. 유지 시간은 약 0.5 내지 약 8 시간, 바람직하게는 약 1 내지 3 시간, 보다 바람직하게는 2 시간이고, 냉각 속도는 약 50 ℃ 내지 500 ℃/시간, 바람직하게는 약 200 ℃ 내지 300 ℃/시간이다.

유기 비히클 제거 및 소성은 연속적으로 또는 개별적으로 수행될 수 있다. 연속적인 경우, 이 과정은 유기 비히클 제거를 포함하고, 냉각 없이 대기를 변화 시키며, 소성 온도로 가열하고, 소성 온도에서 특정 시간 동안 유지하고, 이후 냉각시키는 것을 포함한다. 개별적으로 수행하는 경우, 유기 비히클을 제거하고 냉각시킨 후, 칩의 온도를 소결 온도까지 올린 다음 대기를 환원 분위기로 변화시킨다.

예를 들어, 외부 전극 형성용 페이스트를 인쇄 또는 전사하여, 소성하여 외부 전극(종단)을 형성하기 전에, 상기 얻어진 칩은 배럴 텀블링 및/또는 샌드 블라스팅에 의해 단면에서 연마될 수 있다. 상기 외부 전극 형성용 페이스트의 소성은 건조 질소 분위기(약 10^-6 atm 산소 분압)에서 약 600 ℃ 내지 800 ℃에서 약 10 분 내지 약 1 시간 동안 수행될 수 있다.

필요하다면, 도금 또는 당 업계에 공지된 다른 방법에 의해 외부 전극 상에 패드가 형성된다. 본 발명의 다층 세라믹 칩 커패시터는, 예를 들면, 납땜에 의해 인쇄 회로 기판 상에 장착될 수 있다.

실시예

하기 실시예는 본 발명의 바람직한 양태를 예시하기 위해 제공되며, 본 발명의 범위를 제한하려는 것은 아니다.

개요. 각 층이 10 내지 13 미크론 두께인, 활성층 10 층, 순수한 니켈 전극 과 다층 세라믹 커패시터를 준비하고, 1225 ℃ 환원 분위기(~ 10^-10 atm의 pO₂)에서 소결시켰다. 물리적 및 전기적 측정이 수행되었다.

실시예 1

샘플 1로 규명된 유전체 조성물은 표 4에 나타낸 바와 같이 적절한 양의 산화물을 물에서 밀링(분쇄)함으로써 형성시켰다. 이 분말을 2mm YTZ(이트리아 안정화 지르코니아)를 사용하여 약 0.65 미크론의 입자 D₅₀을 갖는 RT Vanderbilt Co., Inc., Norwalk, CT로부터 입수할 수 있는 중합체 해교제인 1 % Darvan® C로 1 리터 폴리프로필렌 용기에서 제분(밀링, 분쇄)하였다.

표 4 : 소성 이전의 샘플 1의 제형

	BaZrO₃	SrZrO₃	CaTiO₃	Mg(OH)₂	H₃BO₃
wt%	53.771	44.114	1.497	0.300	0.318

상기 건조 분말을 통상의 방법으로 분쇄하여 실시예 1의 유전체 분말을 수득하였다.

최종 분말은 0.3 내지 1 미크론의 평균 입자 크기를 가졌다. 이어서, 상기 분말 100 g을 폴리비닐 부탄올, 톨루엔, 및 에탄올을 포함하는 유기 비히클 28.8 g에 첨가하고, 24 시간 동안 습식 분쇄(밀링)하여 테이프 캐스팅용 슬러리를 제조 하였다. 상기 습식 슬러리를 폴리에스테르 필름 상에 코팅하여 유전체 그린 테이프를 형성하였다. 상기 유전체 그린 테이프의 두께는 약 15 미크론이었다. 니켈 전극은 종래의 니켈 페이스트를 사용하는 통상적인 스크린 인쇄 방법에 의해, 건조 그린 유전체 테이프 상에 인쇄되었다. 합계 10 시트를 적층하여 5100 psi의 압력과 54 ℃(130 ℉)의 온도에서 결합시켜 그린 칩을 형성하였다. 소결 및 수축(shrinkage) 후, (일반적으로 X 및 Y 방향 모두 15 % ~ 20 %) 적절한 치수로 다이싱 한 후, 상기 칩 크기(치수)는 약 0.12 "(L) X 0.06"(W)(EIA1206 크기) 또는 0.08 "(L) X 0.05"(W)(EIA0805 크기)이고, 상기 그린 칩을 가열하여 하기 표 5의 번-아웃 사이클에 따라 유기 비히클을 제거하였다.

표 5 : 바인더(결합제) 제거 조건

단계	온도(℃)	지속시간(분)	분위기
실온에서 목적온도까지 램프	265	1200	대기
담금(Soak at)	265	240	대기
실온까지 냉각	25	25℃ 도달까지	대기

실시예 1의 경우, 칩은 먼저 약 265 ℃의 온도에서 바인더를 제거한 다음, ~ 10^-10atm의 pO₂에서 N₂/H₂/H₂O의 가스 혼합물에서 1225 ℃의 온도에서 소결시켰다. 상기 가스 혼합물은 23 ℃의 수온을 가진 습기를 통해 N₂/H₂ 가스를 가습함으로써 달성되었다. 이렇게하여 얻어진 칩은 텀블링에 의해 모서리가 둥글게되었다. Ferro Corporation of Cleveland, Ohio의 TM50-081으로 입수 가능한 외부 전극 형성 구리 페이스트를 단부 면에 도포하고, 775 ℃에서 약 70 분 동안 건조 질소 분위기에서 소성하여 외부 전극을 형성하였다. 이렇게 처리된 다층 커패시터는 가변 두께를 갖는 약 3.2mm X 1.6mm (EIA 1206 크기)의 치수를 갖는다. 유전체층은 9.7 미크론 두께이고, 내부 니켈 전극층은 약 1.5 미크론 두께였다.

실시예 1의 분말로부터 다층 칩 커패시터를 제조하고, 시험하였다. 소성 조건 및 전기적 특성은 하기 표 6에 요약되어 있다.

표 6: 실시예 1의 MLCC에 대한 전기적 특성 및 소성 조건

샘플	1
소결 온도(℃)	1225
소결 시간(h, 시간)	2
pO₂(atm)	10^-10
유전체 두께(미크론)	9.7
커패시턴스(pF)	753.8
DF (%)	<0.00001
유전 상수	45
TCC(ppm/℃)
-55℃	NPO
85℃	+1
125℃	+5
RC (MΩ X μF)
25℃	>20,000
125℃	4,160
항복 전압 (V)	970

추가의 실시예는 다음 항목에 포함된다.

항 1. 소성시, 소량의 칼슘 및 티타늄으로 도핑된 바륨-스트론튬-지르코네이트 매트릭스를 포함하는 유전체 물질(재료)을 형성하는 전구체의 혼합물을 포함하는 조성물.

항 2. 상기 항 1의 조성물에 있어서, 상기 혼합물은 전구체를 더 포함하는 것으로부터, 상기 유전체 물질은, 소성시, 붕소 및 마그네슘으로 구성된 군으로부터 선택되는 하나 또는 그 이상의 도펀트를 더 포함한다.

항 3. 상기 항 2의 조성물에 있어서, 상기 유전체 물질은 35 보다 큰 유전 상수를 나타낸다.

항 4. 상기 항 1에 따른 조성물은, 소성시, 하기를 포함하는 유전체 물질을 형성하는 전구체의 혼합물을 포함한다:

약 26.5 wt% 내지 약 34.0 wt%의 BaO;

약 18.0 wt% 내지 약 24.5 wt%의 SrO;

약 41.0 wt% 내지 약 50.0 wt%의 ZrO₂;

약 0.50 wt% 내지 약 1.50 wt%의 CaO; 및

약 0.70 wt% 내지 약 2.50 wt%의 TiO₂.

항 5. 상기 항 4에 따른 조성물에 있어서, 상기 전구체의 혼합물은 하기를 더 포함한다:

약 0.01 내지 약 1.0 wt%의 B₂O₃; 및

약 0.01 내지 약 1.47 wt%의 MgO.

항 6. 상기 항 2에 따른 조성물은, 소성시, 하기를 포함하는 유전체 물질을 형성하는 전구체의 혼합물을 포함한다:

약 26.5 wt% 내지 약 34.0 wt%의 BaO;

약 18.0 wt% 내지 약 24.5 wt%의 SrO;

약 41.0 wt% 내지 약 50.0 wt%의 ZrO₂;

약 0.50 wt% 내지 약 1.50 wt%의 CaO;

약 0.70 wt% 내지 약 2.50 wt%의 TiO₂;

약 0.10 wt% 내지 약 1.0 wt%의 B₂O₃; 및

약 0.31 wt% 내지 약 1.47 wt%의 MgO.

항 7. 고체 부분을 포함하는 무연 및 무카드뮴 유전체 페이스트이되, 여기서, 상기 고체 부분은 하기를 포함한다:

약 26.5 wt% 내지 약 34.0 wt%의 BaO;

약 18.0 wt% 내지 약 24.5 wt%의 SrO;

약 41.0 wt% 내지 약 50.0 wt%의 ZrO₂;

약 0.50 wt% 내지 약 1.50 wt%의 CaO; 및

약 0.70 wt% 내지 약 2.50 wt%의 TiO₂.

항 8. 상기 항 7의 무연 및 무카드뮴 유전체 페이스트는, 하기로 이루어진 군으로부터 선택되는 적어도 하나를 더 포함한다:

약 0.01 내지 약 1.0 wt%의 B₂O₃;

약 0.01 내지 약 1.47 wt%의 MgO;

약 0.01 내지 약 1.78 wt%의 H₃BO₃; 및

약 0.01 내지 약 2.14 wt%의 Mg(OH)₂.

항 9. 하기를 포함하는 전자 부품의 제조방법:

상기 항 7 또는 항 8의 유전체 페이스트를 기판에 도포하는 단계; 및

상기 유전체 페이스트를 소결시키기에 충분한 온도에서 상기 기판을 소성하는 단계.

항 10. 상기 항 9의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항목 11. 상기 항 9의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 가지는 분위기에서 수행된다.

항 12. 교대로 적층된 하기의 소성된 집합체를 포함하는 다층 세라믹 칩 커패시터:

상기 항 7 또는 항 8의 유전체 페이스트의 층; 및

Ag, Au, Pd 또는 Pt 이외의 전이 금속을 포함하는 내부 전극 재료(물질)의 층.

항 13. 상기 항 12의 다층 세라믹 칩 커패시터에 있어서, 상기 내부 전극 재료는 니켈을 포함한다.

항 14. 하기를 포함하는 전자 부품의 제조방법:

교대로

상기 항 7 또는 항 8의 유전체 페이스트, 및

금속 함유 전극 페이스트를 기판 상에 도포하여 층상 스택을 형성하는 단계;

상기 층상 스택을 소정의 형상으로 절단하는 단계;

상기 절단된 스택을 상기 기판으로부터 분리하는 단계; 및

상기 스택을 소성하여 상기 전극 페이스트 내의 금속을 고밀화하고 상기 유전체 페이스트를 소결시키는 단계이되, 여기서 상기 내부 전극층 및 상기 유전체층 각각은 층 두께를 갖는다.

항 15. 상기 항 14의 방법에 있어서, 상기 유전체의 층은, 소성 후, 약 1 미크론 내지 약 50 미크론의 두께를 갖는다.

항 16. 상기 항 14의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항 17. 상기 항 14의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는 분위기에서 수행된다.

항 18. 상기 항 14의 방법에 있어서, 상기 금속 함유 전극 페이스트는 니켈을 포함한다.

항 19. 고체 부분을 포함하는 무연 및 무카드뮴 유전체 페이스트이되, 여기서 상기 고체 부분은 하기를 포함한다:

약 34.1 wt% 내지 약 43.8 wt%의 BaCO₃;

약 25.6 wt% 내지 약 34.9 wt%의 SrCO₃;

약 41.0 wt% 내지 약 50.0 wt%의 ZrO₂;

약 0.70 wt% 내지 약 2.50 wt%의 TiO₂; 및

약 0.89 wt% 내지 약 2.70 wt%의 CaCO₃.

항 20. 상기 항 19의 무연 및 무카드뮴 유전체 페이스트는, 하기로 이루어진 군으로부터 선택되는 적어도 하나를 더 포함한다:

약 0.01 내지 약 1.0 wt%의 B₂O₃;

약 0.01 내지 약 1.47 wt%의 MgO;

약 0.01 내지 약 1.78 wt%의 H₃BO₃; 및

약 0.01 내지 약 2.14 wt%의 Mg(OH)₂.

항 21. 하기를 포함하는 전자 부품의 제조방법:

상기 항 19 또는 항 20의 유전체 페이스트를 기판에 도포하는 단계; 및

항 22. 상기 항 21의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항 23. 상기 항 21의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는 분위기(대기)에서 수행된다.

항 24. 교대로 적층된 하기의 소성된 집합체를 포함하는 다층 세라믹 칩 커패시터:

상기 항 19 또는 항 20의 유전체 페이스트의 층; 및

Ag, Au, Pd 또는 Pt 이외의 전이금속을 포함하는 내부 전극 재료(물질)의 층.

항 25. 상기 항 24의 다층 세라믹 칩 커패시터에 있어서, 상기 내부 전극 재료는 니켈을 포함한다.

항 26. 하기를 포함하는 전자 부품의 제조방법:

교대로(교번하여)

상기 항 19 또는 항 20의 유전체 페이스트의 층, 및

금속-함유 전극 페이스트의 층을 기판 상에 도포하여 층상 스택을 형성하는 단계;

상기 층상 스택을 소정의 형상으로 절단하는 단계;

상기 절단된 스택을 상기 기판으로부터 분리하는 단계; 및

상기 스택을 소성하여 상기 전극 페이스트의 금속을 고밀화하고 상기 유전체 페이스트를 소결시키는 단계이되, 여기서 상기 내부 전극층 및 상기 유전체층 각각은 층 두께를 갖는다.

항 27. 상기 항 26의 방법에 있어서, 상기 유전체의 층은, 소성 후, 약 1 미크론 내지 약 50 미크론의 두께를 갖는다.

항 28. 상기 항 26의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항 29. 상기 항 26의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는 분위기에서 수행된다.

항 30. 상기 항 26의 방법에 있어서, 상기 금속-함유 전극 페이스트는 니켈을 포함한다.

항 31. 고체 부분을 포함하는 무연 및 무카드뮴 유전체 페이스트이되, 여기서 상기 고체 부분은 하기를 포함한다:

약 47.8 wt% 내지 약 61.3 wt%의 BaZrO₃;

약 1.6 wt% 내지 약 5.7 wt%의 SrTiO₃;

약 39.4 wt% 내지 약 53.6 wt%의 SrZrO₃;

약 1.2 wt% 내지 약 3.6 wt%의 CaTiO₃; 및

약 1.6 wt% 내지 약 4.8 wt%의 CaZrO₃.

항 32. 상기 항 31의 유전체 페이스트에 있어서, 상기 고체 부분(고형분)은 하기로 이루어진 군으로부터 선택되는 적어도 하느를 더 포함한다:

약 0.01 wt% 내지 약 7.3 wt%의 BaTiO₃;

약 0.01 wt% 내지 약 1.0 wt%의 B₂O₃;

약 0.01 wt% 내지 약 1.47 wt%의 MgO;

약 0.01 wt% 내지 약 1.78 wt%의 H₃BO₃; 및

약 0.01 wt% 내지 약 2.14 wt%의 Mg(OH)₂.

항 33. 하기를 포함하는 전자 부품의 제조방법(형성방법):

상기 항 31 또는 항 32의 유전체 페이스트를 기판에 도포하는 단계; 및

유전체 재료(물질)를 소결시키기에 충분한 온도에서 상기 기판을 소성하는 단계.

항 34. 상기 항 33의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항 35. 상기 항 33의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는 분위기에서 수행된다.

항 36. 교대로 적층된 하기의 소성된 집합체를 포함하는 다층 세라믹 칩 커패시터:

상기 항 31 또는 항 32의 유전체 물질(재료)의 층; 및

Ag, Au, Pd 또는 Pt 이외의 전이 금속을 포함하는 내부 전극 재료의 층.

항 37. 상기 항 36의 다층 세라믹 칩 커패시터에 있어서, 상기 내부 전극 재료는 니켈을 포함한다.

항 38. 하기를 포함하는 전자 부품의 형성방법(제조방법):

교대로

상기 항 31 또는 항 32의 유전체 페이스트의 층, 및

상기 층상 스택을 소정의 형상으로 절단하는 단계;

상기 절단된 스택을 상기 기판으로부터 분리하는 단계; 및

상기 스택을 소성하여 상기 전극 페이스트의 금속을 고밀화하고 상기 유전체 페이스트를 소결시키는 단계이되, 여기서 상기 내부 전극층 및 유전체층 각각은 층 두께를 갖는다.

항 39. 상기 항 38의 방법에 있어서, 상기 유전체의 층은, 소성 후, 약 1 미크론 내지 약 50 미크론의 두께를 갖는다.

항 40. 상기 항 38의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항 41. 상기 항 38의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는 분위기에서 수행된다.

항 42. 상기 항 38의 방법에 있어서, 상기 금속-함유 전극 페이스트는 니켈을 포함한다.

항 43. 고체 부분을 포함하는 무연 및 무카드뮴 유전체 페이스트이되. 여기서 상기 고체 부분은 하기를 포함한다:

약 47.8 wt% 내지 약 61.3 wt%의 BaZrO₃;

약 39.4 wt% 내지 약 53.6 wt%의 SrZrO₃;

약 1.2 wt% 내지 약 3.6 wt%의 CaTiO₃;

약 0.1 wt% 내지 약 2.14 wt%의 Mg(OH)₂; 및

약 0.1 wt% 내지 약 1.78 wt%의 H₃BO₃.

항 44. 하기를 포함하는 전자 부품의 형성 방법(제조방법):

상기 항 43의 유전체 페이스트를 기판에 도포하는 단계; 및

항 45. 상기 항 44의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항 46. 상기 항 44의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는다.

항 47. 교대로 적층된 하기의 소성된 집합체를 포함하는 다층 세라믹 칩 커패시터:

상기 항 43의 유전체 페이스트의 층; 및

항 48. 상기 항 47의 다층 세라믹 칩 커패시터에 있어서, 상기 내부 전극 재료(물질)는 니켈을 포함한다.

항 49. 하기를 포함하는 전자 부품의 형성 방법(제조방법):

교대로

상기 항 43의 페이스트를 포함하는 유전체 재료(물질), 및

상기 층상 스택을 소정의 형상으로 절단하는 단계;

상기 절단된 스택을 상기 기판으로부터 분리하는 단계; 및

상기 스택을 소성하여 상기 전극 페이스트의 금속을 고밀화하고 상기 유전체 페이스트를 소결시키는 단계이되, 상기 내부 전극층 및 상기 유전체층 각각은 층 두께를 갖는다.

항 50. 상기 항 49의 방법에 있어서, 상기 유전체 층은, 소성 후, 약 1 미크론 내지 약 50 미크론의 두께를 갖는다.

항 51. 상기 항 49의 방법에 있어서, 상기 소성은 약 1200 ℃ 내지 약 1350 ℃의 온도에서 수행된다.

항목 52. 상기 항 49의 방법에 있어서, 상기 소성은 약 10^-12 atm 내지 약 10^-8 atm의 부분 산소 압력을 갖는 분위기에서 수행된다.

항 53. 상기 항 49의 방법에 있어서, 상기 금속-함유 전극 페이스트는 니켈을 포함한다.

항 54. 상기 항 14, 26, 38, 또는 49의 임의의 방법은, 구리 함유 페이스트를 상기 유전체층 및 전극층의 단부에 도포하고 소성시켜 다층 커패시터를 형성하는 단계를 더 포함한다.

부가적인 이점들 및 수정(변경)들이 당업자에게 용이하게 일어날 것이다. 따라서, 보다 넓은 관점에서 본 발명은 여기에 개시되고 설명된 특정 세부사항 및 예시적인 실시예에 제한되지 않는다. 이에, 첨부된 청구범위 및 그 등가물에 의해 정의된 바와 같은 일반적인 발명 개념의 사상 또는 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있다.

Claims

하기를 포함하는 무연 및 무카드뮴 유전체 조성물:
47.8 wt% 내지 61.3 wt%의 BaZrO₃;
39.4 wt% 내지 53.6 wt%의 SrZrO₃;
1.2 wt% 내지 3.6 wt%의 CaTiO₃;
0.1 wt% 내지 2.14 wt%의 Mg(OH)₂; 및
0.1 wt% 내지 1.78 wt%의 H₃BO₃.
고체 부분을 포함하는 무연 및 무카드뮴 유전체 페이스트이되, 여기서 상기 고체 부분은 제1항의 조성물을 포함하는 것인, 무연 및 무카드뮴 유전체 페이스트.
하기를 포함하는 전자 부품의 제조방법:
제2항의 유전체 페이스트를 기판에 도포하는 단계; 및
상기 유전체 페이스트를 소결시키기에 충분한 온도에서 상기 기판을 소성하는 단계.
제3항에 있어서,
상기 소성은 1200 ℃ 내지 1350 ℃의 온도에서 수행되는 것을 특징으로 하는 방법.
제3항에 있어서,
상기 소성은 10^-12 atm 내지 10^-8 atm의 부분 산소 압력을 갖는 분위기에서 수행되는 것을 특징으로 하는 방법.
교대로 적층된 하기의 소성된 집합체를 포함하는 다층 세라믹 칩 커패시터:
제2항의 유전체 페이스트 층; 및
Ag, Au, Pd 또는 Pt 이외의 전이 금속을 포함하는 내부 전극 재료의 층.
제6항에 있어서,
상기 내부 전극 재료는 니켈을 포함하는 것을 특징으로 하는 다층 세라믹 칩 커패시터.
하기를 포함하는 전자 부품의 제조방법:
교대로
적어도 하나의 유전체층을 형성하기 위한 제2항의 페이스트를 포함하는 유전체 물질 및
적어도 하나의 내부 전극층을 형성하기 위한 금속 함유 전극 페이스트의 층을 기판에 도포하여 층상 스택을 형성하는 단계;
상기 층상 스택을 소정의 형상으로 절단하는 단계;
상기 절단된 스택을 상기 기판으로부터 분리하는 단계; 및
상기 스택을 소성하여 상기 전극 페이스트의 금속을 고밀화하고 상기 유전체 페이스트를 소결시키는 단계이되, 여기서 상기 적어도 하나의 내부 전극층 및 상기 적어도 하나의 유전체층 각각은 층 두께를 갖는다.
제8항에 있어서,
상기 소성은 1200 ℃ 내지 1350 ℃의 온도에서 수행되는 것을 특징으로 하는 방법.
제8항에 있어서,
상기 소성은 10^-12 atm 내지 10^-8 atm의 부분 산소 압력을 가지는 분위기에서 수행되는 것을 특징으로 하는 방법.
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