KR102024013B1 - 펄스 신호를 위한 위상 보간기 및 보간 방법 - Google Patents

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Abstract

펄스 신호를 위한 위상 보간기 및 보간 방법이 개시된다. 두 위상 클록의 위상 차이를 유지하여 위상 보간의 선형성을 개선하기 위해 캐패시터를 입력단에 추가하고 그에 따라 버퍼를 추가하여 클록의 상승 및 하강 시간을 디지털 코드 혹은 아날로그 전압으로 제어하여 동작하는 장점이 있고, 제어 코드로 인에이블 신호를 만들어 버퍼 크기를 제어하고, 또한 캐패시터의 크기도 제어할 수 있다.

Description

펄스 신호를 위한 위상 보간기 및 보간 방법{PHASE INTERPOLATOR AND METHOD FOR PULSE SIGNAL}
본 발명은 펄스 신호를 위한 위상 보간기 및 보간 방법에 관한 것으로, 더욱 상세하게는 펄스 신호의 위상을 보간하는 펄스 신호를 위한 위상 보간기 및 보간 방법에 관한 것이다.
위상 보간기는 다른 위상을 가지는 두 개의 입력 펄스 신호에 대해 위상 보간을 통해 새로운 위상을 가지는 펄스 신호를 생성하는 회로이다. 일반적으로 입력되는 두 펄스 신호의 상승 시간과 신호 천이시 전압 변화에 따른 캐패시터 부하의 변화에 의해 위상 보간의 비선형성이 발생된다.
제안하는 위상 보간기는 입력단에 제어 가능한 버퍼와 캐패시터 부하를 추가하여 위상 보간의 선형성을 개선한다.
등록번호: 10-1727719, 위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법 공개번호: 10-2010-0037427, AC 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 버퍼와 캐패시터를 이용하여 신호의 상승 및 하강 시간을 제어하고 입력 용량성 부하의 변화를 줄임으로 위상 보간의 선형성을 개선하는 펄스 신호를 위한 위상 보간기 및 보간 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어하는 버퍼(20); 입력되는 두 클록의 위상 차이를 일정하게 유지하여 위상 보간의 선형성을 개선하기 위한 캐패시터(30); 및 펄스 신호의 위상 보간을 위한 위상 합성부 (10)를 포함하는 위상 보간기를 제시한다.
버퍼(20)는 제어 코드로 인에이블 신호를 만드는 디코더; 디코더에 의해 버퍼(20) 크기를 제어하는 구동부(21)를 포함한다.
또한, 캐패시터(30)는 제어 코드로 인에이블 신호를 만드는 제2디코더; 제2디코더에 의해 캐피시터(30) 크기를 제어하는 캐패시터 어레이부(31) 를 포함한다.
상기와 같은 본 발명에 따른 펄스 신호를 위한 위상 보간기 및 보간 방법에서 디지털 방식을 이용할 경우에는 다른 위상을 가지는 두 클록에 대해 제어 코드를 사용하여 출력 클록의 위상을 제어할 수 있다.
또한, 클록 위상 보간기의 선형성을 개선하기 위해 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어하고 두 위상 클록의 입력 용량성 부하를 제어할 수 있는 장점이 있다.
또한, 제어 코드로 인에이블 신호를 만들어 버퍼 크기를 제어하고, 크기 제어된 버퍼로 위상 보간기의 캐패시터를 구동할 수 있다.
상기와 같은 본 발명에 따른 펄스 신호를 위한 위상 보간기 및 보간 방법을 이용할 경우에는 두 위상 클록과 제어 코드를 사용하여 펄스 신호를 보간할 수 있다.
또한, 클럭 신호에 따라 변화되는 입력 커패시티브 부하의 변경을 최소화하기 위해 두 위상 클록의 위상 차이를 유지하여 위상 보간의 선형성을 개선하기 위한 캐패시터와 캐패시터 추가로 인한 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어하는 장점이 있다.
도 1은 위상 보간기의 블록도이다.
도 2a는 버퍼(20)의 블록도이다.
도 2b는 캐패시터(30)의 블록도이다.
도 3은 캐패시터(30)가 0.05pF인 경우 위상 보간기 출력을 보인 예시도이다.
도 4는 캐패시터(30)가 0.85pF인 경우 위상 보간기 출력을 보인 예시도이다.
도 5는 캐패시터(30) 크기에 따른 선형성을 보인 예시도이다.
도 6은 위상 보간 방법의 동작 흐름도이다.
도 7은 버퍼(20)의 동작 방법의 동작 흐름도이다.
도 8은 아날로그 방법으로 버퍼 크기와 캐패시터 크기를 제어하는 회로도이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
위상 보간기는 버퍼, 캐패시터 및 위상 합성부를 포함하고, 버퍼로 구동되는 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어한다. 버퍼의 출력 신호는 캐패시터와 위상 합성부로 공급된다.
위상 보간기는 버퍼, 캐패시터 및 위상 합성부를 포함하고, 위상 보간의 선형성을 개선하기 위해 버퍼로 구동되는 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어하고 캐패시터의 크기도 디지털 코드로 제어 가능하다.
도 1은 위상 보간기의 블록도이다.
위상 보간기는 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어하는 버퍼(20); 버퍼(20) 출력에 의해 두 위상 클록의 신호 변화에 따라 부하가 변화하는 캐패시터(30); 및 캐패시터(30) 출력으로 동작하는 위상 합성부(10)를 포함한다.
버퍼(20)는 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어한다. 버퍼(20)는 디지털 코드로 크기가 달라진다. 버퍼(20) 크기는 구동 전류의 크기를 달라지게 한다.
버퍼에 의해 구동된 두 위상의 클록 신호는 캐패시터(30)와 위상 합성부(10)로 공급된다. 버퍼(20)와 캐패시터(30)의 크기는 디지털 코드에 의해 제어된다. 위상 합성부(10)는 복수 개의 인버터와 복수 개의 멀티플렉서(다중화기)로 구성된다.
도 2a는 버퍼(20)의 블록도이며, 도 2b는 캐패시터(30)의 블록도이다.
버퍼(20)는 제어 코드로 인에이블 신호를 만드는 디코더; 디코더에 의해 버퍼(20) 크기를 제어하는 구동부(21) 를 포함한다.
구동부(21)는 디코더에 의해 버퍼(20) 크기를 제어한다. 구동부(21)는 N형, P형 반도체 소자가 조합된 풀업 드라이버/풀다운 드라이버 구조를 가진다. 디코더의 제어 코드에 의해 구동부(21)의 반도체 소자가 동작한다.
캐패시터(30)는 제어 코드로 인에이블 신호를 만드는 제2디코더; 제2디코더에 의해 캐패시터(30) 크기를 제어하는 캐패시터 어레이부(31) 를 포함한다.
캐패시터(30)는 제어 코드로 크기 제어되고 캐패시터 어레이부 (31)에 의해 구동된다.
구동부(21)의 풀업 드라이버/풀다운 드라이버와 캐패시터 어레이부(31)의 캐패시터 개수는 시스템의 요구사항에 따라 변경될 수 있다.
버퍼(20)와 캐패시터(30) 각각의 디코더와 제2디코더는 각각의 제어 코드로 인에이블 신호를 만든다. 제어 코드가 조합되어 인에이블 신호가 생성된다.
도 3은 캐패시터(30)가 0.05pF인 경우 위상 보간기 출력을 보인 예시도이다.
캐패시터(30)가 0.05pF일 때 위상 보간기의 출력을 나타낸다.
위상 보간기의 두 입력 펄스 신호의 위상차가 240.384 psec인 경우 두 신호를 보간하여 16 phase 신호를 생성할 때 간격값의 이상적인 값이 240.384이고, 실험값이 도 3의 표와 같이 생성된다.
도 4는 캐패시터(30)가 0.85pF인 경우 위상 보간기 출력을 보인 예시도이다.
캐패시터(30)가 0.85pF일 때 위상 보간기의 출력을 나타낸다.
위상 보간기의 두 입력 펄스 신호의 위상차가 240.384 psec인 경우 두 신호를 보간하여 16 phase 신호를 생성할 때 간격값의 이상적인 값이 240.384이고, 실험값이 도 4의 표와 같이 생성된다.
도 5는 캐패시터(30) 크기에 따른 선형성을 보인 예시도이다.
캐패시터(30) 크기에 따른 DNL(Differential Nonlinearity)과 INL(Integral Nonlinearity) 선형성을 보인다.
선형성은 아날로그 신호가 증가함에 따라 0, 1, 2, 3, 4. . . 로 출력되는 것이다. DNL은 증가하는 수치 중 어떤 특정한 곳에서 변환값이 잘못나오는 경우를 뜻하고, INL은 증가하는 수차가 전체적으로 한쪽으로 치우쳐 나오는 경우를 뜻한다. DNL 특성 곡선이 코드 넘버의 증가에 따라 상승과 감소를 반복함을 나타내고, INL 특성 곡선이 캐패시터 크기가 증가할수록 작아짐을 나타낸다.
도 6은 위상 보간 방법의 동작 흐름도이다.
위상 보간 방법에 대해 설명한다.
위상 보간기는 프로그램을 저장하는 프로그램 메모리, 데이터를 저장하는 데이터 메모리, 프로그램을 실행하는 프로세서를 포함한다.
프로그램 메모리에 저장된 데이터를 살펴보면, 프로그램 메모리는 두 위상 클록의 신호 위상 차이를 유지하기 위한 캐패시터(30)를 선택하는 단계 (S81); 버퍼(20)로 구동되는 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어하는 단계 (S82); 및 위상 합성부(10)가 캐패시터(30) 출력에 의해 동작하는 단계(S83)를 포함한다.
위상 보간기는 프로세서에 의해 프로그램 메모리에 저장된 프로그램을 실행하며 이러한 동작을 설명하면 다음과 같다.
위상 보간기에서 실행되는 절차를 시계열 순으로 설명한다.
위상 보간기는 캐패시터(30)로 위상 합성부(10)의 입력 용량성 부하의 변화에 둔감하게 하기 위해 캐패시터(30)의 크기를 제어한다. 캐패시터(30)는 디지털 코드로 크기가 달라진다.
위상 보간기는 버퍼(20)에 의해 구동되는 두 위상 클록의 상승 및 하강 시간을 디지털 코드로 제어한다. 두 위상 클록의 신호의 위상 차이를 유지하여 위상 보간의 선형성을 개선한다. 버퍼(20)는 디지털 코드로 크기가 달라진다.
위상 보간기는 위상 합성부(10)에 의해 캐패시터(30) 출력에 의해 동작한다.
도 7은 버퍼(20)의 동작 방법의 동작 흐름도이다.
버퍼(20)의 동작 방법에 대해 설명한다.
버퍼(20)는 프로그램을 저장하는 프로그램 메모리, 데이터를 저장하는 데이터 메모리, 프로그램을 실행하는 프로세서를 포함한다.
프로그램 메모리에 저장된 데이터를 살펴보면, 프로그램 메모리는 디코더에 의해 제어 코드로 인에이블 신호를 만드는 단계(S91); 디코더에 의해 버퍼(20) 크기를 제어하는 단계(S92); 및 캐패시터(30)에 의해 제어 코드로 크기 제어되고 구동되는 단계(S93)를 포함한다.
버퍼(20)는 프로세서에 의해 프로그램 메모리에 저장된 프로그램을 실행하며 이러한 동작을 설명하면 다음과 같다.
버퍼(20)에서 실행되는 절차를 시계열 순으로 설명한다.
버퍼(20)는 디코더에 의해 제어 코드로 인에이블 신호를 만든다. 제어 코드가 조합되어 인에이블 신호가 생성된다.
버퍼(20)는 디코더에 의해 버퍼(20) 크기를 제어한다.
버퍼(20)는 캐패시터(2730)에 의해 제어 코드로 크기 제어되고 구동된다.
캐패시터(30)는 제2디코더에 의해 인에이블 신호를 만든다.
캐패시터 어레이부(31)는 제2디코더에 의해 캐패시터(30) 크기를 제어한다.
버퍼(20)가 제2디코더에 의해 제어된 캐패시터(30)를 구동한다.
도 8은 아날로그 방법으로 버퍼 크기와 캐패시터 크기를 제어하는 회로도이다.
Vbp와 Vbn으로 버퍼의 구동력을 제어하고, Vbm으로 캐패시터의 용량성 부하의 크기를 제어한다. Vbp와 Vbn으로 미러가 버퍼의 구동 전류 크기를 제어해서 버퍼의 구동력을 제어하는 것이다. Vbm은 반도체 종단에 연결된 캐패시터에 대해 구동 전류 변화로 캐패시터 크기를 제어한다.
위상 보간기의 버퍼(20)와 캐패시터(30)를 아날로그 전압을 이용하여 크기 제어할 수 있다. 이는 제어 코드를 이용한 디지털 방법과 다르게 아날로그 전압을 이용한 아날로그 방법이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 위상 합성부
20: 버퍼 21: 구동부
30: 캐패시터 31: 캐패시터 어레이부

Claims (6)

  1. 다른 위상을 가지는 두 개의 입력 펄스 신호에 대응하는 두 위상 클록의 상승 또는 하강 시간을 제어하는 버퍼(20);
    상기 버퍼(20) 출력에 의해 제어되는 두 위상 클록의 상승 또는 하강 시간에 따라 용량성 부하를 변화시키는 캐패시터(30); 및
    상기 캐패시터(30)를 통과한 상기 버퍼(20)의 출력에 의해 제어되는 두 위상 클록을 입력신호로 동작하는 위상 합성부(10)를 포함하는 펄스 신호를 위한 위상 보간기.
  2. 제1항에 있어서,
    제어 코드에 의해 상기 버퍼(20)의 구동 전류의 크기를 제어하는 구동부(21)를 포함하는 펄스 신호를 위한 위상 보간기.
  3. 제1항에 있어서,
    제어 코드에 의해 상기 캐패시터(30)의 용량성 부하의 크기를 제어하는 캐패시터 어레이부(31)를 포함하는 펄스 신호를 위한 위상 보간기.
  4. 다른 위상을 가지는 두 개의 입력 펄스 신호에 대응하여 버퍼(20) 출력에 의해 제어되는 두 위상 클록의 상승 또는 하강 시간에 따라 캐패시터(30)의 용량성 부하를 변화시키는 단계;
    상기 버퍼(20)가 두 위상 클록의 상승 또는 하강 시간을 제어하는 단계; 및
    위상 합성부(10)가 상기 캐패시터(30) 출력에 의해 동작하는 단계를 포함하는 펄스 신호를 위한 위상 보간 방법.
  5. 제4항에 있어서,
    상기 제어하는 단계는,
    상기 버퍼(20)의 구동부(21)가 제어 코드에 의해 버퍼(20) 크기의 구동 전류를 제어하는 단계;를 포함하는 펄스 신호를 위한 위상 보간 방법.
  6. 제4항에 있어서,
    상기 변화시키는 단계는,
    상기 캐패시터(30)의 캐패시터 어레이부(31)는 제어 코드에 의해 캐패시터(30)의 용량성 부하의 크기를 제어하는 단계; 및
    상기 버퍼(20)가 제어 코드에 의해 제어된 캐패시터(30)를 구동하는 단계를 포함하는 펄스 신호를 위한 위상 보간 방법.
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