KR101237581B1 - 동기 정류 방식을 이용한 콤퍼레이터 방식 ｄｃ－ｄｃ 컨버터 - Google Patents

동기 정류 방식을 이용한 콤퍼레이터 방식 ｄｃ－ｄｃ 컨버터 Download PDF

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Abstract

DC-DC 컨버터(1)는 전압 변환부(100)와 제어부(200)를 구비한다. 제어부(200)는, 최소 오프 타임 신호 수신 후, 출력 전압이 기준 전압보다 저하했을 때에 트리거 신호를 생성하는 콤퍼레이터(20) 및 트리거 신호 생성부(30)와, 기준 지연 신호를 생성하는 DLL부(40)와, 기준 지연 신호에 기초하여, 트리거 신호로부터 소정량만큼, 또한 온 타임만큼, 또한 제2 데드 타임만큼, 또한 최소 오프 타임만큼 지연한 지연 신호를 각각 생성하는 지연부(50)와, 이들의 지연 신호에 따라, 온 펄스의 개시 시점 및 종료 시점, 오프 펄스의 개시 시점 및 종료 시점을 각각 결정함과 아울러, 최소 오프 타임 신호를 생성하는 타이밍 제어부(60)를 가진다.

Description

동기 정류 방식을 이용한 콤퍼레이터 방식 ＤＣ－ＤＣ 컨버터{COMPARATOR TYPE DC-DC CONVERTER USING SYNCHRONOUS RECTIFICATION METHOD}
본 발명은 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터에 관한 것이다.
입력 전압으로부터 안정화된 출력 전압을 생성하는 DC-DC 컨버터가 알려져 있다. DC-DC 컨버터는 스위칭(switching) 소자를 스위칭 함으로써 입력 전압을 전압 변환한 출력 전압을 생성하는 전압 변환부와, 전압 변환부의 출력 전압을 안정화하기 위해서 스위칭 소자의 스위칭을 제어하는 제어부를 가지고 있다.
전압 변환부의 구성으로서는, 하이 사이드(high side)측에 스위칭 소자를 이용하고, 로 사이드(low side)측에 다이오드를 이용하는 구성이나, 하이 사이드측 및 로 사이드측에 스위칭 소자를 이용하는 구성, 즉 동기 정류 방식을 이용한 구성 등이 있다. 이 동기 정류 방식에서는, 로 사이드측에도 다이오드와 비교하여 전압 강하량이 작은 스위칭 소자가 이용되므로, 전력 변환 효율을 향상할 수가 있다. 특허 문헌 1에는 전압 변환부에 동기 정류 방식을 이용한 DC-DC 컨버터가 개시되어 있다. 이 동기 정류 방식 DC-DC 컨버터에서는, 2개의 스위칭 소자가 동시에 온(on) 상태로 되는 것에 의한 단락을 방지하기 위해서, 이들의 스위칭 소자를 동시에 오프 상태로 하는 기간, 즉 데드 타임(dead time)이 설치되어 있다.
한편, 제어부의 제어 수법으로서는, 예를 들면 PWM(펄스폭(pulse width) 변조) 방식을 이용한 수법이나 콤퍼레이터 방식을 이용한 수법 등이 있다. PWM 방식을 이용한 수법에서는, 스위칭 소자의 스위칭 주파수를 일정하게 하고, 온 펄스폭을 조정함으로써 전압 변환부의 출력 전압을 안정화한다. 한편, 콤퍼레이터 방식에서는, 콤퍼레이터를 이용하여 스위칭 소자의 온 펄스폭을 일정하게 하고, 오프 펄스폭(즉, 스위칭 주파수)을 조정함으로써 전압 변환부의 출력 전압을 안정화한다.
이들의 제어 수법의 상위에 의해, 콤퍼레이터 방식은 PWM 방식과 비교하여 이하와 같은 이점을 가지고 있다. DC-DC 컨버터는 PU(Processor Unit) 등의 전압원으로서 이용되는 일이 있다. PU에서는 대기 상태로부터 처리 상태로 이행할 때에 소비 전류가 급격하게 증가한다. 부하 전류의 급격한 증가에 의해 출력 전압이 급격하게 저하하면, 콤퍼레이터 방식 DC-DC 컨버터에서는, 콤퍼레이터에 의해 출력 전압의 저하를 검출하여 즉석에서 온 펄스를 출력하므로, 소정의 오프 펄스 기간 동안은 펄스를 출력할 수 없는 PWM 방식과 비교하여 출력 전압이 빨리 안정화된다. 이와 같이 콤퍼레이터 방식은 PWM 방식과 비교하여 부하 전류의 급격한 증가에 대한 응답 특성이 좋다고 하는 특징을 가진다.
이 콤퍼레이터 방식 DC-DC 컨버터에서는, 고정의 온 펄스폭을 정하기 위한 온 타임(on time)이나, 오프 펄스(off pulse)의 최소폭을 정하기 위한 최소 오프 타임(minimum off time)이 설치되어 있다. 이 최소 오프 타임은 이하와 같은 이유에 의해 설치되어 있다. 콤퍼레이터 방식 DC-DC 컨버터에서는, 스위칭 소자의 온/오프가 절체될 때에, 스위칭 소자를 구동하기 위한 구동 회로의 동작 상태가 절체되는 것에 기인하여 고전위측의 전원 전압이 변동하는 일이 있다. 특히, 하이 사이드측의 스위칭 소자가 온으로부터 오프로 완전히 교체되고, 로 사이드측의 스위칭 소자가 오프로부터 온으로 완전히 교체될 때에는, 즉 출력 전압이 기준 전압보다 저하할 때에는 콤퍼레이터가 동작한다. 이 때에 고전위측의 전원 전압의 변동에 기인하여 콤퍼레이터를 위한 전원 전압이나 기준 전압이 변동하면, 콤퍼레이터가 오동작 할 가능성이 있다. 그 때문에 고전위측의 전원 전압 및 기준 전압의 변동이 수습될 때까지의 소정 기간, 콤퍼레이터가 오동작 해도, 온 펄스의 생성으로 완전히 교체되지 않기 위한, 즉 오프 펄스의 생성을 계속하기 위한 최소 오프 타임이 설치되어 있다.
일본국 특허공개 2007-185050호 공보
그렇지만, 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터에서는, 값이 다른 데드 타임(dead time), 온 타임(on time) 및 최소 오프 타임을 설치하기 위해서, 저항 소자와 용량 소자로 이루어지는 아날로그형 지연 회로를 복수 구비할 필요가 있어 소형화 및 저가격화가 곤란했다.
또, 아날로그형 지연 회로를 반도체 내부에서 구성하는 경우, 저항 소자 및 용량 소자의 제조 격차나 온도 변동에 기인하여, 아날로그형 지연 회로의 지연 시간, 즉 데드 타임, 온 타임 및 최소 오프 타임의 정밀도가 나빴다. 아날로그형 지연 회로의 지연 시간의 정밀도를 올리기 위해서는, 아날로그형 지연 회로에 트리밍(trimming) 회로 소자를 이용하여 조정하는 것을 생각할 수 있지만, 소형화 및 저가격화를 더욱 방해해 버린다.
그래서, 본 발명은 소형화 및 저가격화를 방해하는 일이 없이 온 타임, 최소 오프 타임 및 데드 타임의 정밀도를 향상하는 것이 가능한 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터를 제공하는 것을 목적으로 하고 있다.
본 발명의 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터는 스위칭 소자를 가지고, 이 스위칭 소자를 제어 신호에 따라 제어함으로써 입력 전압을 전압 변환한 출력 전압을 생성하는 전압 변환부와, 전압 변환부의 출력 전압을 안정화하기 위한 제어 신호를 생성하는 제어부를 구비하고, 제어부는, 전압 변환부의 출력 전압이 기준 전압보다 작아진 것을 검출하는 콤퍼레이터와, 최소 오프 타임 신호를 받은 다음에 있어 콤퍼레이터로부터의 출력 신호를 받았을 때에 트리거(trigger) 신호를 생성하는 트리거 신호 생성부와, 기준 클록을 기준 지연량만큼 지연한 기준 지연 클록을 생성함과 아울러, 당해 기준 지연량에 따른 값을 가지는 기준 지연 신호를 생성하는 DLL부와, DLL부로부터의 기준 지연 신호에 기초하여, 트리거 신호 생성부로부터의 트리거 신호로부터 소정의 지연량만큼 지연한 트리거 지연 신호, 트리거 지연 신호로부터 소망의 제1 데드 타임에 대응한 지연량만큼 지연한 제1 데드 타임 지연 신호, 제1 데드 타임 지연 신호로부터 소망의 온 타임에 대응한 지연량만큼 지연한 온 타임 지연 신호, 온 타임 지연 신호로부터 소망의 제2 데드 타임에 대응한 지연량만큼 지연한 제2 데드 타임 지연 신호, 및 제2 데드 타임 지연 신호로부터 소망의 최소 오프 타임에 대응한 지연량만큼 지연한 최소 오프 타임 지연 신호를 생성하는 지연부와, 지연부로부터의 트리거 지연 신호에 따라 제어 신호에 있어서의 오프 펄스의 종료 시점을 결정하고, 지연부로부터의 제1 데드 타임 지연 신호에 따라 제어 신호에 있어서의 온 펄스의 개시 시점을 결정하고, 지연부로부터의 온 타임 지연 신호에 따라 온 펄스의 종료 시점을 결정하고, 지연부로부터의 제2 데드 타임 지연 신호에 따라 오프 펄스의 개시 시점을 결정하고, 지연부로부터의 최소 오프 타임 지연 신호에 따라 최소 오프 타임 신호를 생성하는 타이밍 제어부를 가진다.
이 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터에 의하면, 데드 타임, 온 타임 및 최소 오프 타임을 정하는 DLL부 및 지연부를, 예를 들면 하나의 DSP(Digital Signal Processor)로 구성할 수가 있으므로, 종래의 저항 소자와 용량 소자로 이루어지는 아날로그형 지연 회로를 복수 이용하는 경우와 비교하여 제어부의 소형화 및 저가격화가 가능하다.
또, 이 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터에 의하면, 지연부가, DLL부로부터의 기준 지연 신호에 기초하여, 데드 타임, 온 타임 및 최소 오프 타임을 정하므로, 이 기준 지연 신호에 있어서의 기준 지연량의 정밀도를 높이는 것만으로, 즉 DLL부의 정밀도를 높이는 것만으로, 지연부가 정하는 데드 타임, 온 타임 및 최소 오프 타임의 정밀도를 높일 수가 있다. 따라서, 종래의 복수의 아날로그형 지연 회로의 각각에 트리밍 회로 소자를 이용하는 경우와 비교하여 소형화 및 저가격화를 방해하는 일이 없이 데드 타임, 온 타임 및 최소 오프 타임의 정밀도를 높이는 것이 가능하다.
상기한 DLL부는, 기준 클록을 기준 지연량만큼 지연한 기준 지연 클록을 생성하는 DLL 기준부와, 기준 클록을 기준 지연 신호에 기초하여 지연한 DLL 지연 클록을 생성하는 DLL 지연부와, 기준 지연 클록의 위상과 DLL 지연 클록의 위상의 차에 따른 값을 가지는 기준 지연 신호를 생성하는 DLL 비교부를 가지고, DLL 지연 클록의 위상이 기준 지연 클록의 위상에 일치하도록 기준 지연 신호를 생성함으로써 기준 지연량에 따른 값을 가지는 기준 지연 신호를 생성하는 것이 바람직하다.
이 구성에 의하면, DLL 기준부의 정밀도를 높이는 것만으로, 고정밀의 기준 지연량을 가지는 기준 지연 신호를 생성할 수가 있다. 따라서, 소형화 및 저가격화를 보다 방해하는 일이 없이 데드 타임, 온 타임 및 최소 오프 타임의 정밀도를 높이는 것이 가능하다.
상기한 지연부는, DLL부로부터의 기준 지연 신호에 기초하여, 트리거 신호 생성부로부터의 트리거 신호로부터 다른 지연량을 가지는 복수의 지연용 지연 클록을 생성하는 지연용 지연부와, 지연용 지연부로부터의 복수의 지연용 지연 클록을 분주한 분주 클록을 생성하는 계수기부(counter part)를 가지고, 복수의 지연용 지연 클록 및 분주 클록으로부터 트리거 지연 신호, 제1 데드 타임 지연 신호, 온 타임 지연 신호, 제2 데드 타임 지연 신호 및 최소 오프 타임 지연 신호를 결정하는 것이 바람직하다.
이 구성에 의하면, 계수기부가, 지연용 지연부에 의해 생성된 지연 클록의 분주 클록을 생성하므로, 지연용 지연부가 생성하는 지연 클록의 수를 줄일 수가 있다. 즉, 지연용 지연부의 회로 규모를 작게 할 수가 있다. 따라서, 제어부의 새로운 소형화 및 저가격화가 가능하다.
상기한 타이밍 제어부는, 지연부로부터의 트리거 지연 신호에 따라 제어 신호에 있어서의 오프 펄스의 종료 시점을 나타내는 오프 펄스 종료 신호를 생성하는 오프 펄스 종료용 비교부와, 지연부로부터의 제1 데드 타임 지연 신호에 따라 제어 신호에 있어서의 온 펄스의 개시 시점을 나타내는 온 펄스 개시 신호를 생성하는 온 펄스 개시용 비교부와, 지연부로부터의 온 타임 지연 신호에 따라 온 펄스의 종료 시점을 나타내는 온 펄스 종료 신호를 생성하는 온 펄스 종료용 비교부와, 지연부로부터의 제2 데드 타임 지연 신호에 따라 오프 펄스의 개시 시점을 나타내는 오프 펄스 개시 신호를 생성하는 오프 펄스 개시용 비교부와, 지연부로부터의 최소 오프 타임 지연 신호에 따라 최소 오프 타임 신호를 생성하는 최소 오프 타임용 비교부와, 온 펄스 개시 신호와 온 펄스 종료 신호와의 논리 연산을 행함으로써 제어 신호에 있어서의 온 펄스를 생성하는 온 펄스용 논리 연산부와, 오프 펄스 종료 신호와 오프 펄스 개시 신호와의 논리 연산을 행함으로써 제어 신호에 있어서의 오프 펄스를 생성하는 오프 펄스용 논리 연산부를 가지는 것이 바람직하다.
이 구성에 의하면, 예를 들면 타이밍 제어부를 DLL부 및 지연부를 구성하는 DSP와 동일한 DSP로 구성할 수가 있으므로, 제어부의 더욱더 소형화 및 저가격화가 가능하다.
본 발명에 의하면, 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터의 소형화 및 저가격화를 방해하는 일이 없이 온 타임, 최소 오프 타임 및 데드 타임의 정밀도를 향상할 수가 있다.
도 1은 본 발명의 제1의 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버터를 나타내는 회로도이다.
도 2는 도 1에 나타난 DLL부를 나타내는 회로도이다.
도 3은 도 1에 나타난 지연부를 나타내는 회로도이다.
도 4는 도 1에 나타난 타이밍 제어부를 나타내는 회로도이다.
도 5는 제1의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터의 각 신호 파형을 나타내는 타이밍 차트이다.
도 6은 제1의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터에 있어서의 제어부의 각 신호 파형을 나타내는 타이밍 차트이다.
도 7은 본 발명의 제2의 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버터를 나타내는 회로도이다.
도 8은 도 7에 나타난 조정부를 나타내는 회로도이다.
도 9는 도 7에 나타난 지연부를 나타내는 회로도이다.
도 10은 도 8에 나타난 조정부의 각 신호 파형을 나타내는 타이밍 차트이다.
이하, 도면을 참조하여 본 발명의 매우 적합한 실시 형태에 대해서 상세하게 설명한다. 또, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
<제1의 실시 형태>
도 1은 본 발명의 제1의 실시 형태와 관련되는 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터를 나타내는 회로도이다. 도 1에 나타난 DC-DC 컨버터(1)는 전압 변환부(100)와 제어부(200)로 구성된다.
전압 변환부(100)는, 동기 정류회로를 구성하고 있고, 제어부(200)로부터의 스위칭 제어 신호 SSWHG, SSWLG에 따라, 입력 단자(2)에 인가되는 입력 전압 Vin를 전압 변환한 출력 전압 Vout를 출력 단자(3)에 발생한다. 전압 변환부(100)는, 2개의 스위칭 소자(11, 12)와, 구동 회로(13)와, 코일(14)과, 용량 소자(15)를 구비하고 있다.
스위칭 소자(11, 12)는 N형 MOSFET이다. 하이(high)측의 스위칭 소자(11)의 드레인(drain)은 입력 단자(2)에 접속되어 있고, 소스(source)는 로(low)측의 스위칭 소자(12)의 드레인에 접속되어 있다. 스위칭 소자(12)의 소스는 GND(5)에 접지되어 있다. 스위칭 소자(11, 12)의 게이트(gate)는 각각 구동 회로(13)에 접속되어 있다.
구동 회로(13)는, 제어부(200)로부터 스위칭 제어 신호 SSWHG, SSWLG를 받아, 각각 스위칭 소자(11, 12)의 게이트에 공급한다. 본 실시 형태에서는, 구동 회로(13)는, 증폭기나, 스위칭 소자(11)에 공급하는 구동 신호를 위한 승압 회로 등을 구비하고 있다.
스위칭 소자(11)의 소스 및 스위칭 소자(12)의 드레인에는 코일(14)의 일단이 접속되어 있다. 코일(14)의 타단은 출력 단자(3)에 접속되어 있다. 출력 단자(3)와 GND(5)의 사이에는 출력 전압 평활화를 위한 용량 소자(15)가 접속되어 있다.
제어부(200)는, 콤퍼레이터 방식을 이용하고 있고, 전압 변환부(100)의 출력 전압 Vout를 안정화하기 위한 스위칭 제어 신호 SSWHG, SSWLG를 생성한다. 제어부(200)는, 콤퍼레이터(20)와, 트리거 신호 생성부(30)와, DLL부(40)와, 지연부(50)와, 타이밍 제어부(60)를 구비하고 있다.
콤퍼레이터(20)의 플러스 입력 단자는 전압 변환부(100)의 출력 단자(3)에 접속되어 있고, 마이너스 입력 단자에는 기준 전압 Vref가 입력된다. 콤퍼레이터(20)는, 전압 변환부(100)로부터의 출력 전압 Vout와 기준 전압 Vref를 비교하고, 출력 전압 Vout가 기준 전압 Vref보다 작아졌을 때에, 스위칭 제어 신호 SSWHG, SSWLG에 있어서의 오프 펄스를 종료하기 위한 펄스 전압 Voff1을 생성한다. 콤퍼레이터(20)의 출력 단자는 트리거 신호 생성부(30)의 일방의 입력 단자에 접속되어 있다.
트리거 신호 생성부(30)의 타방의 입력 단자에는 타이밍 제어부(60)로부터의 최소 오프 타임 신호가 입력된다. 트리거 신호 생성부(30)는, AND 회로를 구성하고 있고, 최소 오프 타임 신호를 받은 다음에 있어 펄스 전압 Voff1을 받았을 때에, 스위칭 제어 신호 SSWHG, SSWLG에 있어서의 오프 펄스를 종료하기 위한 펄스 형상의 트리거 전압(트리거 신호) Voff2를 생성한다. 트리거 신호 생성부(30)의 출력 단자는 지연부(50)의 입력 단자에 접속되어 있다.
이와 같이 콤퍼레이터(20) 및 트리거 신호 생성부(30)는, 출력 전압 Vout가 기준 전압 Vref보다 작아졌을 때에, 출력 전압 Vout를 올리기 위해서, 즉 온 펄스를 작성하기 위해서 트리거 전압 Voff2를 지연부(50)에 출력한다. 그러면, 이 트리거 전압 Voff2를 트리거(trigger)로 하고, 후술하듯이 스위칭 제어 신호 SSWLG가 로 레벨로 되고, 스위칭 소자(11, 12)의 관통 방지를 위한 데드 타임 후에, 스위칭 제어 신호 SSWHG가 하이 레벨로 되게 된다.
본 실시 형태에서는, 콤퍼레이터(20) 및 트리거 신호 생성부(30)를 이용하는 일례를 나타냈지만, 콤퍼레이터(20) 및 트리거 신호 생성부(30)는, 상기한 것처럼 다음의 펄스 작성 순서로 이행하기 위한 신호를 작성할 수 있으면 좋고, 콤퍼레이터(20) 및 트리거 신호 생성부(30)에 대신하여 여러 가지 회로 방식이 적용 가능하다.
DLL부(40)는 기준 클록 Cref를 받아 이 기준 클록 Cref를 기준 지연량만큼 지연한 기준 지연 클록 Cref2를 생성한다. 또, DLL부(40)는 기준 지연량에 따른 값을 가지는 기준 지연 전압(기준 지연 신호) Vd를 생성한다.
도 2에 DLL부(40)의 회로도를 나타낸다. 도 2에 나타내듯이, DLL부(40)는, 고정밀도 지연부(DLL 기준부)(41)와, DLL 지연부(42)와, 증폭기(43)와, 용량 소자(44)를 가지고 있다. 또한, 증폭기(43)와 용량 소자(44)는 특허 청구의 범위에 기재한 DLL 비교부(45)를 구성한다.
고정밀도 지연부(41)는 고정밀의 기준 지연량을 가진다. 고정밀도 지연부(41)는 이 고정밀의 기준 지연량으로 기준 클록 Cref를 지연한 기준 지연 클록 Cref2를 생성한다. 고정밀도 지연부(41)는 이 기준 지연 클록 Cref2를 증폭기(43)의 일방의 입력 단자에 출력한다.
DLL 지연부(42)는 m개의 DLL 부분 지연부(421~42m)를 가지고 있다. DLL 부분 지연부(421~42m) 각각은 트랜지스터 Tr1~Tr6과 인버터 INV로 이루어진다. 트랜지스터 Tr1, Tr4는 P형 MOSFET이고, 트랜지스터 Tr2, Tr3, Tr5, Tr6은 N형 MOSFET이다.
트랜지스터 Tr1과 트랜지스터 Tr2는 인버터 접속되어 있고, 각각의 게이트에는 기준 클록 Cref(입력측으로부터 2번째 이후의 DLL 부분 지연부에서는, 전단의 DLL 부분 지연부로부터의 클록)가 입력된다. 트랜지스터 Tr1의 소스는 고전위측의 전원 Vcc에 접속되어 있다. 한편, 트랜지스터 Tr2의 소스와 GND(5)의 사이에는 트랜지스터 Tr3이 케스코드(cascode) 접속되어 있고, 트랜지스터 Tr3의 게이트에는 기준 지연 전압 Vd가 입력된다.
마찬가지로 트랜지스터 Tr4와 트랜지스터 Tr5는 인버터 접속되어 있고, 각각의 게이트는 트랜지스터 Tr1, Tr2의 드레인이 접속되어 있다. 트랜지스터 Tr4의 소스는 고전위측의 전원 Vcc에 접속되어 있다. 한편, 트랜지스터 Tr5의 소스와 GND(5)의 사이에는 트랜지스터 Tr6이 케스코드(cascode) 접속되어 있고, 트랜지스터 Tr6의 게이트에는 기준 지연 전압 Vd가 입력된다. 트랜지스터 Tr4와 트랜지스터 Tr5의 드레인은 인버터 INV를 통해 후단의 DLL 부분 지연부에 접속된다.
이러한 구성에 의해, 기준 지연 전압 Vd에 따라, 트랜지스터 Tr3, Tr6의 저항치가 정해지고, DLL 부분 지연부(421~42m) 각각의 지연량, 즉 DLL 지연부(42)의 지연량이 정해지게 된다. DLL 지연부(42)는 이와 같이 하여 정해진 지연량을 가지는 DLL 지연 클록 Cref3을 증폭기(43)의 타방의 입력 단자에 출력한다.
증폭기(43)는 푸시풀형(push-pull type)의 전류원으로서 기능하고, 고정밀도 지연부(41)로부터의 기준 지연 클록 Cref2의 위상과 DLL 지연부(42)로부터의 DLL 지연 클록 Cref3의 위상의 차에 따라, 용량 소자(44)를 충방전 하고, 용량 소자(44)의 단자 사이에 기준 지연 전압 Vd를 생성한다.
이와 같이 하여 DLL부(40)는 DLL 지연 클록 Cref3의 위상이 기준 지연 클록 Cref2의 위상과 일치하도록 기준 지연 전압 Vd를 생성함으로써 고정밀의 기준 지연량을 가지는 기준 지연 전압 Vd를 생성하게 된다. DLL부(40)는, 기준 지연 전압 Vd를 지연부(50)에 공급한다.
도 1로 되돌아가, 지연부(50)는, DLL부(40)로부터의 기준 지연 전압 Vd에 기초하여, 트리거 신호 생성부(30)로부터의 트리거 전압 Voff2와 다른 지연량을 가지는 n개의 지연 클록(지연 신호) Cd1~Cdn를 생성한다.
도 3에 지연부(50)의 회로도를 나타낸다. 도 3에 나타내듯이, 지연부(50)는, 지연용 지연부(51)와, 계수기부(54)와, 복호화기(decoder)(55)를 가지고 있다.
지연용 지연부(51)는, DLL부(40)로부터의 기준 지연 전압 Vd에 기초하여, 트리거 신호 생성부(30)로부터의 트리거 전압 Voff2와 다른 지연량을 가지는 m개(m＜n)의 지연용 지연 신호 Sd1~Sdm를 생성한다. 지연용 지연부(51)는, AND 회로(52)와, m개의 지연용 부분 지연부(531~53m)를 가지고 있다. AND 회로(52)의 일방의 입력 단자에는 트리거 전압 Voff2가 입력되고, 타방의 입력 단자에는 지연용 지연부(53)로부터의 지연용 지연 신호 Sdm가 입력된다. AND 회로(52)의 출력 단자는 지연용 부분 지연부(53)1의 입력 단자에 접속되어 있다. 지연용 부분 지연부(531~53m) 각각은 DLL 부분 지연부(421~42m) 각각과 마찬가지로 트랜지스터 Tr1~Tr6과 인버터 INV로 이루어진다.
이러한 구성에 의해, 기준 지연 전압 Vd에 따라, 트랜지스터 Tr3, Tr6의 저항치가 정해지고, 지연용 부분 지연부(531~53m) 각각의 지연량이 정해지게 된다. 지연용 부분 지연부(531~53m)는 이와 같이 하여 정해진 지연량을 가지는 지연용 지연 신호 Sd1~Sdm를 복호화기(55)에 공급함과 아울러, 지연용 지연 신호 Sdm를 계수기부(54)의 입력 단자에 공급한다.
계수기부(54)는 지연용 지연부(51)로부터의 지연용 지연 신호 Sdm를 분주한 p개(p=n-m)의 분주 신호 Sdm ＋1~Sdn를 생성한다. 계수기부(54)는 p개의 D-FF부(541~54p)를 가지고 있다. D-FF부(541)의 클록 단자에는 지연용 지연부(51)로부터의 지연 신호 Sdm(입력측으로부터 2번째 이후의 D-FF부에서는, 전단의 D-FF부로부터의 정전(正轉) 신호)가 입력되고, 데이터 입력 단자에는 반전(反轉) 출력 신호 Sdm ＋1이 입력된다. D-FF부(541)의 정전(正轉) 출력 신호는 D-FF부(542)의 클록 단자(입력측으로부터 2번째 이후의 D-FF부에서는 후단의 D-FF부)에 공급되고, 리셋트(reset) 단자에는 트리거 신호 생성부(30)로부터의 트리거 전압 Voff2가 리셋트 신호로서 입력된다.
이러한 구성에 의해, D-FF부(541~54p)는, 지연용 지연 신호 Sdm를 2배, 4배 …로 한 분주 신호 Sdm ＋1~Sdn를 복호화기(55)에 공급한다. 또, D-FF부(541~54p)는 트리거 전압 Voff2에 따라 리셋트(reset) 함으로써, 다음에 지연용 지연부(51)로부터 지연용 지연 신호 Sdm가 입력될 때까지, 분주 신호 Sdm ＋1~Sdn의 생성을 정지한다.
복호화기(55)는 지연용 지연부(51)로부터의 지연용 지연 신호 Sd1~Sdm과, 계수기부(54)로부터의 분주 신호 Sdm ＋1~Sdn를 복호화(decode) 함으로써, 예를 들면 1㎱ 구분으로 다른 지연량을 가지는 n개의 지연 클록 Cd1~Cdn를 생성한다. 이들의 지연 클록 Cd1~Cdn는, 소망의 제1 데드 타임, 소망의 제2 데드 타임, 소망의 온 타임 및 소망의 최소 오프 타임의 각각에 상당하는 지연량을 가지는 지연 클록이 포함되어 있다.
여기서, 소망의 온 타임, 즉 온 펄스폭 Ton은, 입력 전압값 Vin, 출력 전압값 Vout, 소망의 스위칭 주파수 f에 기초하여, 아래와 같은 식에 의해 설정할 수가 있다.
Ton=(1/f)×(Vout/Vin)
예를 들면, Vin=5V, Vout=1V이고, 스위칭 주파수를 f=500㎑로 하고 싶은 경우에는, Ton=400㎱로 설정하면 좋다. 이 때에 소망의 제1 데드 타임 및 소망의 제2 데드 타임은 40㎱ 정도인 것이 바람직하고, 소망의 최소 오프 타임은 200㎱ 정도인 것이 바람직하다.
이에 의해, 예를 들면 지연부(50)는, 트리거 전압 Voff2로부터 최소 지연량 1㎱만큼 지연한 트리거 지연 클록(트리거 지연 신호) Cd1과, 이 트리거 지연 클록 Cd1로부터 소망의 제1 데드 타임 40㎱의 지연량만큼 지연한 제1 데드 타임 지연 클록(제1 데드 타임 지연 신호) Cd41과, 이 제1 데드 타임 지연 클록 Cd41로부터 소망의 온 타임 400㎱의 지연량만큼 지연한 온 타임 지연 클록(온 타임 지연 신호) Cd441과, 이 온 타임 지연 클록 Cd441로부터 소망의 제2 데드 타임 40㎱의 지연량만큼 지연한 제2 데드 타임 지연 클록(제2 데드 타임 지연 신호) Cd481과, 이 제2 데드 타임 지연 클록 Cd481로부터 소망의 최소 오프 타임 200㎱의 지연량만큼 지연한 최소 오프 타임 지연 클록(최소 오프 타임 지연 신호) Cd681을 포함한 n개의 지연 클록 Cd1~Cdn를 생성하고, 타이밍 제어부(60)에 공급한다.
도 1로 되돌아가, 타이밍 제어부(60)는, 지연부(50)로부터의 지연 클록 Cd1~Cdn 중의, 트리거 지연 클록 Cd1, 제1 데드 타임 지연 클록 Cd41, 온 타임 지연 클록 Cd441, 제2 데드 타임 지연 클록 Cd481, 최소 오프 타임 지연 클록 Cd681, 및 최대의 지연량을 가지는 지연 클록 Cdn에 기초하여, 스위칭 제어 신호 SSWHG, SSWLG를 생성한다.
도 4에 타이밍 제어부(60)의 회로도를 나타낸다. 도 4에 나타내듯이, 타이밍 제어부(60)는, 복호화기를 구성하고 있고, 오프 펄스 종료용 비교부(61)와, 온 펄스 개시용 비교부(62)와, 온 펄스 종료용 비교부(63)와, 오프 펄스 개시용 비교부(64)와, 최소 오프 타임용 비교부(65)와, 인버터(66, 69)와, 온 펄스용 AND 회로(온 펄스용 논리 연산부)(67)와, 오프 펄스용 OR 회로(오프 펄스용 논리 연산부)(68)를 가지고 있다.
오프 펄스 종료용 비교부(61)의 일방의 입력 단자에는 지연 클록 Cdn이 입력되고, 타방의 입력 단자에는 트리거 지연 클록 Cd1이 입력된다. 오프 펄스 종료용 비교부(61)는, 이 트리거 지연 클록 Cd1에 따라, 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스의 종료 시점을 나타내는 오프 펄스 종료 신호 Soffe를 생성한다.
온 펄스 개시용 비교부(62)의 일방의 입력 단자에는 지연 클록 Cdn이 입력되고, 타방의 입력 단자에는 제1 데드 타임 지연 클록 Cd41이 입력된다. 온 펄스 개시용 비교부(62)는, 제1 데드 타임 지연 클록 Cd41에 따라, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스의 개시 시점을 나타내는 온 펄스 개시 신호 So㎱를 생성한다.
온 펄스 종료용 비교부(63)의 일방의 입력 단자에는 지연 클록 Cdn이 입력되고, 타방의 입력 단자에는 온 타임 지연 클록 Cd441이 입력된다. 온 펄스 종료용 비교부(63)는, 이 온 타임 지연 클록 Cd441에 따라, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스의 종료 시점을 나타내는 온 펄스 종료 신호 Sone를 생성한다.
오프 펄스 개시용 비교부(64)의 일방의 입력 단자에는 지연 클록 Cdn이 입력되고, 타방의 입력 단자에는 제2 데드 타임 지연 클록 Cd481이 입력된다. 오프 펄스 개시용 비교부(64)는, 이 제2 데드 타임 지연 클록 Cd481에 따라, 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스의 개시 시점을 나타내는 오프 펄스 개시 신호 Soffs를 생성한다.
최소 오프 타임용 비교부(65)의 일방의 입력 단자에는 지연 클록 Cdn이 입력되고, 타방의 입력 단자에는 최소 오프 타임 지연 클록 Cd681이 입력된다. 최소 오프 타임용 비교부(65)는, 이 최소 오프 타임 지연 클록 Cd681에 따라, 최소 오프 타임 신호 Soffmin를 생성한다.
온 펄스용 AND 회로(67)는, 온 펄스 개시용 비교부(62)로부터의 온 펄스 개시 신호 So㎱와, 온 펄스 종료용 비교부(63)로부터의 온 펄스 종료 신호 Sone를 인버터(66)에 의해 반전한 신호의 논리곱을 구하고, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스를 생성한다. 이와 같이 하여 스위칭 제어 신호 SSWHG에 있어서의 온 펄스의 개시 시점 및 종료 시점이 결정된다.
오프 펄스용 OR 회로(68)는, 오프 펄스 종료용 비교부(61)로부터의 오프 펄스 종료 신호 Soffe를 인버터(69)에 의해 반전한 신호와, 오프 펄스 개시용 비교부(64)로부터의 오프 펄스 개시 신호 Soffs의 논리합을 구하고, 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스를 생성한다. 이와 같이 하여 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스의 개시 시점 및 종료 시점이 결정된다.
이와 같이 하여 타이밍 제어부(60)는, 데드 타임 40㎱, 온 타임 400㎱, 최소 오프 타임 200㎱를 가지는 스위칭 제어 신호 SSWHG, SSWLG를 생성한다.
다음에, DC-DC 컨버터(1)의 동작을 설명한다. 도 5는 DC-DC 컨버터(1)에 있어서의 각 신호 파형을 나타내는 타이밍 차트이고, 도 6은 DC-DC 컨버터(1)의 제어부(200)에 있어서의 각 신호 파형을 나타내는 타이밍 차트이다.
출력 전압 Vout가 저하하여 기준 전압 Vref에 이르면(도 5(a)), 제어부(200)의 콤퍼레이터(20)에 의해 하이 레벨의 펄스 전압 Voff1이 생성된다(도 5(c), 도 6(a)). 이 때에 타이밍 제어부(60)에 의해 최소 오프 타임 신호 Soffmin이 생성되어 있다고 하면, 트리거 신호 생성부(30)에 의해 하이 레벨의 트리거 전압 Voff2가 생성되고, 지연부(50)에 의해, DLL부(40)로부터의 기준 지연 전압 Vd에 기초하여, 1㎱ 간격으로 지연된 n개의 지연 클록 Cd1~Cdn이 생성된다(도 6(b)으로부터 도 6(d)).
우선, 지연부(50)에 의해 1㎱ 지연한 트리거 지연 클록 Cd1이 생성되면, 타이밍 제어부(60)의 오프 펄스 종료용 비교부(61)에 의해 오프 펄스 종료 신호 Soffe가 생성되고(도 6(e)), 오프 펄스용 AND 회로(68)에 의해, 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스 Poff의 발생이 오프 펄스 Poff의 종료 시점 Toffe에서 종료한다(도 6(k), 도 5(e)). 그러면, 스위칭 소자(12)가 오프 상태로 된다.
그 후, 지연부(50)에 의해 제1 데드 타임 40㎱ 지연한 제1 데드 타임 지연 클록 Cd41이 생성되면, 타이밍 제어부(60)의 온 펄스 개시용 비교부(62)에 의해 온 펄스 개시 신호 So㎱가 생성되고(도 6(f)), 온 펄스용 AND 회로(67)에 의해, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스 Pon의 발생이 온 펄스 Pon의 개시 시점 To㎱에서 개시한다(도 6(j), 도 5(d)). 그러면, 스위칭 소자(11)가 온 상태로 되고, 코일 전류 IL가 증가하고(도 5(b)), 출력 전압 Vout가 상승한다(도 5(a)).
그 후, 지연부(50)에 의해 온 타임 400㎱ 지연한 온 타임 지연 클록 Cd441이 생성되면, 타이밍 제어부(60)의 온 펄스 종료용 비교부(63)에 의해 온 펄스 종료 신호 Sone가 생성되고(도 6(g)), 온 펄스용 AND 회로(67)에 의해, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스 Pon의 발생이 온 펄스 Pon의 종료 시점 Tone에서 종료한다(도 6(j), 도 5(d)). 그러면, 스위칭 소자(11)가 오프 상태로 된다.
그 후, 지연부(50)에 의해 제2 데드 타임 40㎱ 지연한 제2 데드 타임 지연 클록 Cd481이 생성되면, 타이밍 제어부(60)의 오프 펄스 개시용 비교부(64)에 의해 오프 펄스 개시 신호 Soffs가 생성되고(도 6(h)), 오프 펄스용 OR 회로(68)에 의해, 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스 Poff의 발생이 오프 펄스 Poff의 개시 시점 Toffs에서 개시한다(도 6(k), 도 5(e)). 그러면, 스위칭 소자(12)가 온 상태로 되고, 코일 전류 IL가 감소하고(도 5(b)), 출력 전압 Vout가 저하한다(도 5(a)).
그 후, 지연부(50)에 의해 최소 오프 타임 200㎱ 지연한 최소 오프 타임 지연 클록 Cd681이 생성되면, 최소 오프 타임 신호 Soffmin이 생성된다(도 6(i)). 이에 의해 다음에 출력 전압 Vout가 저하하여 기준 전압 Vref에 이르러 콤퍼레이터(20)에 의해 하이 레벨의 펄스 전압 Voff1이 생성되었을 때에, 상기의 동작을 반복하는 것이 가능하게 된다. 또한, 최소 오프 타임 200㎱를 설치함으로써, 상기한 것처럼, 및 후술하듯이 스위칭 소자(11, 12)를 스위칭 할 때에 생기는 변동 및 잡음에 의한 콤퍼레이터(20)의 오동작을 방지할 수가 있다.
이와 같이 하여 온 펄스 Pon의 펄스폭이 400㎱의 고정의 온 타임으로 설정된다.
또, 온 펄스 Pon와 오프 펄스 Poff의 사이에 40㎱의 데드 타임이 설치됨과 아울러, 오프 펄스 Poff와 온 펄스 Pon의 사이에 40㎱의 데드 타임이 설치되어 스위칭 소자(11, 12)의 동시 온을 방지할 수가 있다. 즉, 스위칭 소자(11, 12)에 관통 전류가 흐르는 것을 방지할 수가 있다. 그 결과, 전력 변환 효율을 향상할 수가 있다.
또, 200㎱의 최소 오프 타임이 설정되고, 오프 펄스(off pulse) Poff의 펄스폭이 200㎱ 이하로 좁아지는 것을 방지할 수가 있다. 여기서, 콤퍼레이터 방식 DC-DC 컨버터에서는, 스위칭 소자의 온/오프가 절체될 때에, 스위칭 소자를 구동하기 위한 구동 회로의 동작 상태가 절체되는 것에 기인하여 고전위측의 전원 전압이 변동하는 일이 있다. 특히, 하이 사이드측의 스위칭 소자가 온으로부터 오프로 완전히 교체되고, 로 사이드측의 스위칭 소자가 오프로부터 온으로 완전히 교체될 때에는, 즉 출력 전압이 기준 전압보다 저하할 때에는 콤퍼레이터가 동작한다. 이 때에 고전위측의 전원 전압의 변동에 기인하여 콤퍼레이터를 위한 전원 전압이나 기준 전압이 변동하면, 콤퍼레이터가 오동작 할 가능성이 있다. 그렇지만, DC-DC 컨버터에서는, 200㎱의 최소 오프 타임이 설정되어 있으므로, 고전위측의 전원 전압 및 기준 전압의 변동이 수습될 때까지, 온 펄스의 생성을 개시하는 것이 없다. 즉, 200㎱의 최소 오프 타임의 동안은, 예를 들면 콤퍼레이터(20)가 오동작 해도, 오프 펄스의 생성을 계속한다.
이 제1의 실시 형태의 DC-DC 컨버터(1)에 의하면, 데드 타임, 온 타임 및 최소 오프 타임을 정하는 DLL부(40) 및 지연부(50)를, 예를 들면 DSP(Digital Signal Processor)로 구성할 수가 있으므로, 종래의 저항 소자와 용량 소자로 이루어지는 아날로그형 지연 회로를 복수 이용하는 경우와 비교하여 제어부(200)의 소형화 및 저가격화가 가능하다. 또, 제어부(200) 전체를 DSP로 구성해도 좋다. 이 경우, 제어부(200)의 출력 전압 Vout를 AD 변환하는 AD 변환부와 DSP로 구성할 수 있다.
또, 제1의 실시 형태의 DC-DC 컨버터(1)에 의하면, 지연부(50)가, DLL부(40)로부터의 기준 지연 전압 Vd에 기초하여, 데드 타임, 온 타임 및 최소 오프 타임을 정하므로, 이 기준 지연 전압 Vd에 있어서의 기준 지연량의 정밀도를 높이는 것만으로, 즉 DLL부(40)의 정밀도를 높이는 것만으로, 지연부(50)가 정하는 데드 타임, 온 타임 및 최소 오프 타임의 정밀도를 높일 수가 있다. 따라서, 종래의 복수의 아날로그형 지연 회로의 각각에 트리밍 회로 소자를 이용하는 경우와 비교하여 소형화 및 저가격화를 방해하는 일이 없이 데드 타임, 온 타임 및 최소 오프 타임의 정밀도를 높이는 것이 가능하다.
또, 제1의 실시 형태의 DC-DC 컨버터(1)에 의하면, DLL부(40)에 있어서의 고정밀도 지연부(41)의 정밀도를 높이는 것만으로, 고정밀의 기준 지연량을 가지는 기준 지연 전압 Vd를 생성할 수가 있다. 따라서, 소형화 및 저가격화를 보다 방해하는 일이 없이 데드 타임, 온 타임 및 최소 오프 타임의 정밀도를 높이는 것이 가능하다.
또, 제1의 실시 형태의 DC-DC 컨버터(1)에 의하면, 지연부(50)에 있어서의 계수기부(counter part)(54)가, 지연용 지연부(51)에 의해 생성된 지연용 지연 신호 Sd1~Sdm의 분주 신호 Sdm ＋1~Sdn를 생성하므로, 필요한 지연 클록 Cd1~Cdn를 생성하기 위한 신호에 있어서, 지연용 지연부(51)가 생성하는 지연 신호의 수를 줄일 수가 있다. 즉, 지연용 지연부(51)의 회로 규모를 작게 할 수가 있다. 따라서, 제어부(200)의 새로운 소형화 및 저가격화가 가능하다.
또, 제1의 실시 형태의 DC-DC 컨버터(1)에 의하면, 예를 들면 타이밍 제어부(60)를, DLL부(40) 및 지연부(50)를 구성하는 DSP와 동일한 DSP로 구성할 수가 있으므로, 제어부(200)의 새로운 소형화 및 저가격화가 가능하다.
<제2의 실시 형태>
도 7은 본 발명의 제2의 실시 형태와 관련되는 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터를 나타내는 회로도이다. 도 7에 나타난 DC-DC 컨버터(1A)는 DC-DC 컨버터(1)에 있어서 제어부(200)에 대신하여 제어부(200A)를 구비하고 있는 구성으로 제1의 실시 형태와 다르다.
제어부(200A)는, 제어부(200)에 있어서 DLL부(40)에 대신하여 DLL부(40A)를 구비하고 있고, 또한 조정부(70A)를 구비하고 있는 점에서 제어부(200)와 다르다. 제어부(200A)의 다른 구성은 제어부(200)와 동일하다.
조정부(70A)는, 스위칭 제어 신호 SSWHG(또는 SSWLG)를 받음과 아울러 기준 클록 Cref5를 받는다. 조정부(70A)는, 스위칭 제어 신호 SSWHG(또는 SSWLG)와 기준 클록 Cref5를 비교하고, 이 비교 결과에 따라 스위칭 제어 신호 SSWHG, SSWLG의 주파수가 일정하게 되도록 온 펄스의 소정의 온폭(on width)을 조정한다. 구체적으로는, 조정부(70A)는, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스(또는 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스)를 계수(count)함과 아울러 기준 클록 Cref5를 계수하고, 스위칭 제어 신호 SSWHG(또는 SSWLG)의 계수값과 기준 클록 Cref5의 계수값이 동일하게 되도록 온 펄스의 소정의 온폭을 조정하기 위한 주파수 제어 신호 Sf를 생성한다. 본 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버터에서는, 주파수 제어 신호 Sf를 4비트의 디지털 신호로 하고 있다.
도 8은 도 7에 나타난 조정부(70A)를 나타내는 회로도이다. 도 8에 나타난 조정부(70A)는 2개의 계수기(71, 72)와 증감(up down) 계수기(73)를 가지고 있다.
제1의 계수기(71)의 입력 단자에는 스위칭 제어 신호 SSWHG가 입력되고, 리셋트 단자에는 제2의 계수기(72)의 출력 전압이 입력된다. 예를 들면, 제1의 계수기(71)는 4비트 계수기이다. 제1의 계수기(71)는, 스위칭 제어 신호 SSWHG의 온 펄스를 계수하고, 계수값이 최대치 「1111」로 되었을 경우에, 하이 레벨의 펄스 전압을 출력함과 아울러, 「1111」의 다음의 계수시에 출력 전압을 리셋트(reset) 한다. 또, 제1의 계수기(71)는, 제2의 계수기(72)의 출력 전압이 하이 레벨로 되었을 때에도 출력 전압을 리셋트 한다. 제1의 계수기(71)의 출력 단자는 증감 계수기(73)의 일방의 입력 단자에 접속되어 있다.
제2의 계수기(72)의 입력 단자에는 기준 클록 Cref5가 입력되고, 리셋트 단자에는 제1의 계수기(71)의 출력 전압이 입력된다. 예를 들면, 제2의 계수기(72)는 4비트 계수기이다. 제2의 계수기(72)는, 기준 클록 Cref5의 주기를 계수하고, 계수값이 최대치 「1111」로 되었을 경우에, 하이 레벨의 펄스 전압을 출력함과 아울러, 「1111」의 다음의 계수시에 출력 전압을 리셋트 한다. 또, 제2의 계수기(72)는, 제1의 계수기(71)의 출력 전압이 하이 레벨로 되었을 때에도 출력 전압을 리셋트 한다. 제2의 계수기(72)의 출력 단자는, 증감 계수기(73)의 타방의 입력 단자에 접속되어 있다.
증감 계수기(73)는 제1의 계수기(71)로부터의 펄스 전압과 제2의 계수기(72)로부터의 펄스 전압 Vdown, Vup을 받아 계수값을 증감한다. 본 실시 형태에서는, 증감 계수기(73)는, 제1의 계수기(71)로부터 하이 레벨의 펄스 전압 Vdown이 입력되었을 때에 계수값을 감소하고, 제2의 계수기(72)로부터 하이 레벨의 펄스 전압 Vup가 입력되었을 때에 계수값을 증가한다. 증감 계수기(73)는 4비트의 디지털 주파수 제어 신호 Sf를 DLL부(40A)에 출력한다.
도 9는 DLL부(40A)를 나타내는 회로도이다. 도 9에 나타난 DLL부(40A)는, DLL부(40)에 있어서 디지털/아날로그 변환부(이하, DAC라고 함)(46)와 증폭기(47)를 더 구비하고 있는 구성으로 DLL부(40)와 다르다.
DAC(46)는 조정부(70A)로부터의 주파수 제어 신호 Sf를 디지털/아날로그 변환하고, 증폭기(47)의 일방의 입력 단자에 출력한다. 증폭기(47)의 타방의 입력 단자에는 기준 전압 Vref2가 입력된다. 증폭기(47)는, 푸시풀형의 전류원으로서 기능하고, 예를 들면 주파수 제어 신호 Sf가 기준 전압 Vref2 이상일 때는 용량 소자(44)에 전류를 공급하고, 주파수 제어 신호 Sf가 기준 전압 Vref2보다 작을 때에는 용량 소자(44)로부터 전류를 뽑아낸다. 즉, 증폭기(47)는, 주파수 제어 신호 Sf가 기준 전압 Vref2 이상일 때는 기준 지연 전압 Vd의 값을 증가하고, 주파수 제어 신호 Sf가 기준 전압 Vref2보다 작을 때에는 기준 지연 전압 Vd의 값을 감소한다.
이 제2의 실시 형태의 DC-DC 컨버터(1A)에서도, 제1의 실시 형태의 DC-DC 컨버터(1)와 마찬가지의 구성을 구비하고 있으므로, 제1의 실시 형태의 DC-DC 컨버터(1)와 마찬가지의 이점을 얻을 수 있다.
여기서, 예를 들면 환경 온도가 상승하면, 회로 소자의 내부 저항이 증가하여 내부 손실이 증가한다. 이 때에 콤퍼레이터 방식 DC-DC 컨버터에서는, 내부 손실의 증가에 의한 출력 전압의 저하를 보충하기 때문에, 오프 펄스폭이 짧아져 온 듀티가 증가한다. 이와 같이 콤퍼레이터 방식 DC-DC 컨버터에서는, 환경 온도의 변동에 기인하여, 스위칭 주파수가 서서히 변동해 버린다. 그 외 입력 전압, 출력 전압, 및 출력 전류의 변동에 의해도 오프 펄스폭이 변동하여 스위칭 주파수가 변동해 버린다. 스위칭 주파수의 변동에 의해 출력 전압의 리플(ripple)이 변동해 버려 PU 등의 후단 회로가 오동작 해 버릴 가능성이 있다. 또, 광대역에 걸친 EMI 대책이 필요할 가능성이 있다.
그렇지만, 제2의 실시 형태의 DC-DC 컨버터(1A)에 의하면, 예를 들면 환경 온도가 저하하면, 예를 들면 스위칭 소자(11, 12)나 코일(14) 등의 내부 저항치가 저하하여 내부 손실이 저하한다. 이 때에 출력 전압 Vout의 상승을 보충하기 때문에, 오프 펄스 Poff의 오프폭(off width)이 넓어져 온 듀티를 감소시킨다. 한편, 온 펄스 Pon의 소정의 온폭은 조정부(70A)에 의해 조정된다.
구체적으로는, 스위칭 제어 신호 SSWHG, SSWLG의 스위칭 주파수가 기준 클록 Cref5의 주파수보다 낮기 때문에(도 10(a), 도 10(c)), 제2의 계수기(72)가 제1의 계수기(71)보다 먼저 계수를 종료하고, 하이 레벨의 펄스 전압 Vup을 출력한다(도 10(b)). 한편, 제1의 계수기(71)의 출력 전압 Vdown은 로 레벨인 그대로이다(도 10(d)). 그 결과, 증감 계수기(73)는 주파수 제어 신호 Sf의 값을 상승한다(도 10(e)).
그러면, 주파수 제어 신호 Sf와 기준 전압 Vref2의 차분 전압에 비례한 전류를 증폭기(47)가 용량 소자(44)에 공급하고, 기준 지연 전압 Vd가 상승한다. 이에 의해 지연부(50)에 있어서의 지연량이 감소하여 온 타임, 제1및 제2의 데드 타임 및 최소 오프 타임이 작아진다. 그 결과, 온 펄스 Pon의 온폭이 좁아지고, Vin와 Vout에 의해 온 듀티가 정해지기 때문에, 오프 펄스 Poff의 오프폭도 좁아져 스위칭 주파수는 상승한다. 이와 같이 조정부(70A)는, 스위칭 주파수를 기준 클록 Cref5의 주파수에 접근하도록 제어하기 때문에, 스위칭 주파수의 변동이 저감된다.
한편, 예를 들면 환경 온도가 상승하면, 예를 들면 스위칭 소자(11, 12)나 코일(14) 등의 내부 저항치가 증가하여 내부 손실이 증가한다. 이 때에 출력 전압 Vout의 저하를 보충하기 때문에, 오프 펄스 Poff의 오프폭이 좁아지고, 온 듀티(on duty)를 증가시킨다. 한편, 온 펄스 Pon의 소정의 온폭은 조정부(70A)에 의해 조정된다.
구체적으로는, 스위칭 제어 신호 SSWHG, SSWLG의 스위칭 주파수가 기준 클록 Cref5의 주파수보다 높기 때문에, 제1의 계수기(71)가 제2의 계수기(72)보다 먼저 계수를 종료하고, 하이 레벨의 펄스 전압 Vdown를 출력한다. 한편, 제2의 계수기(72)의 출력 전압 Vup는 로 레벨인 그대로이다. 그 결과, 증감(up down) 계수기(73)는 주파수 제어 신호 Sf의 값을 저하한다.
그러면, 주파수 제어 신호 Sf와 기준 전압 Vref2의 차분 전압에 비례한 전류를 증폭기(47)가 용량 소자(44)로부터 뽑아내어 기준 지연 전압 Vd가 감소한다. 이에 의해 지연부(50)에 있어서의 지연량이 증가하고, 온 타임, 제1및 제2의 데드 타임 및 최소 오프 타임이 커진다. 그 결과, 온 펄스 Pon의 온폭이 넓어지고, Vin와 Vout에 의해 온 듀티가 정해지기 때문에, 오프 펄스 Poff의 오프폭도 넓어져 스위칭 주파수는 감소한다. 이와 같이 조정부(70A)는, 스위칭 주파수를 기준 클록 Cref5의 주파수에 접근하도록 제어하기 때문에, 스위칭 주파수의 변동이 저감된다.
이와 같이 제2의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1A)에 의하면, 부하 전류의 급격한 증가에 대한 응답 특성을 해치는 일 없이 환경 온도의 변동 등에 기인하는 변환 손실의 변동, 입출력 전압의 변동, 출력 전류의 변동에 의해 생기는 스위칭 주파수의 변동을 저감할 수가 있다. 그 결과, 출력 전압의 리플의 변동을 저감할 수가 있어 PU 등의 후단 회로의 오동작을 방지할 수가 있다. 또, 광대역에 걸친 EMI 대책이 불필요하게 되어 EMI 대책을 용이하게 한편 염가로 실시할 수가 있다.
또한, 본 발명은 상기한 본 실시 형태에 한정되는 일 없이 여러 가지의 변형이 가능하다.
제2의 실시 형태에서는, 조정부(70A)에 있어서의 기준 클록 Cref5의 주파수는 스위칭 제어 신호 SSWHG의 주파수와 마찬가지로 했지만, 기준 클록 Cref5의 주파수와 스위칭 제어 신호 SSWHG의 주파수의 비는 N:M(M 및 N은 자연수)이라도 좋다. 이 때에 조정부(70A)는, 스위칭 제어 신호 SSWHG의 계수값과 기준 클록 Cref5의 계수값의 비가 M:N이 되도록, 스위칭 제어 신호 SSWHG에 있어서의 온 펄스 Pon의 소정의 온폭(on width)을 조정한다. 특히, 기준 클록 Cref5의 주파수가 스위칭 제어 신호 SSWHG의 주파수보다 낮은 것이 바람직하다. 이에 의하면 소비 전류를 저감하는 것이 가능하다.
또, 제2의 실시 형태에서는, 제1의 계수기(71)는 스위칭 제어 신호 SSWHG에 있어서의 온 펄스를 계수했지만 스위칭 제어 신호 SSWLG에 있어서의 오프 펄스를 계수해도 좋다.
또, 제2의 실시 형태에서는, 주파수를 일정하게 하기 위해서, 조정부(70A)에 의해 DLL부(40A)의 기준 지연 전압 Vd를 조정했지만, 조정부(70A)에 의해 지연부(50)의 온 타임 지연 클록 Cd441만을 조정해도 좋다. 이에 의하면, 데드 타임 및 최소 오프 타임을 일정하게 유지하면서 온 타임만을 변동시킴으로써 주파수를 일정하게 할 수가 있다.
또, 본 실시 형태에서는, 전압 변환부(100)에 있어서의 스위칭 소자(11)로서 N형 MOSFET가 이용되었지만, P형 MOSFET가 이용되어도 좋다. 또한, 본 실시 형태에 있어서의 스위칭 소자나 트랜지스터에는 FET나 바이폴라(bipolar) 트랜지스터라고 하는 여러 가지 트랜지스터가 적용 가능하다.
<산업상의 이용 가능성>
소형화 및 저가격화를 방해하는 일이 없이 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터에 있어서의 온 타임, 최소 오프 타임 및 데드 타임의 정밀도를 향상하는 용도에 적용할 수가 있다.
11, 12　스위칭 소자 13　구동 회로
14　코일(coil) 15　용량 소자
20　콤퍼레이터(comparator)
30　트리거(trigger) 신호 생성부
40, 40A　DLL부
41　고정밀도 지연부(DLL 기준부)
42　DLL 지연부
421~42m　DLL 부분 지연부
43　증폭기 44　용량 소자
45　DLL 비교부 46　DAC
47　증폭기 50　지연부
51　지연용 지연부 52　AND 회로
531~53m　지연용 부분 지연부
54　계수기부(counter part)
541~54p　D-FF부
60　타이밍(timing) 제어부
61　오프 펄스(on pulse) 종료용 비교부
62　온 펄스 개시용 비교부
63　온 펄스 종료용 비교부
64　오프 펄스(off pulse) 개시용 비교부
65　최소 오프 타임(minimum off time)용 비교부
66　인버터(inverter)
67　온 펄스용 AND 회로(온 펄스용 논리 연산부)
68　오프 펄스용 OR 회로(오프 펄스용 논리 연산부)
70A　조정부 71, 72　계수기
73　증감(up down) 계수기
100　전압 변환부
200, 200A　제어부

Claims (4)

  1. 스위칭 소자를 가지고, 이 스위칭 소자를 제어 신호에 따라 제어함으로써 입력 전압을 전압 변환한 출력 전압을 생성하는 전압 변환부와,
    상기 전압 변환부의 상기 출력 전압을 안정화하기 위한 상기 제어 신호를 생성하는 제어부를 구비하고,
    상기 제어부는,
    상기 전압 변환부의 상기 출력 전압이 기준 전압보다 작아진 것을 검출하는 콤퍼레이터와,
    최소 오프 타임 신호를 받은 다음에 있어 상기 콤퍼레이터로부터의 출력 신호를 받았을 때에 트리거 신호를 생성하는 트리거 신호 생성부와,
    기준 클록을 기준 지연량만큼 지연한 기준 지연 클록을 생성함과 아울러, 당해 기준 지연량에 따른 값을 가지는 기준 지연 신호를 생성하는 DLL부와,
    상기 DLL부로부터의 상기 기준 지연 신호에 기초하여, 상기 트리거 신호 생성부로부터의 상기 트리거 신호로부터 소정의 지연량만큼 지연한 트리거 지연 신호, 당해 트리거 지연 신호로부터 소망의 제1 데드 타임에 대응한 지연량만큼 지연한 제1 데드 타임 지연 신호, 당해 제1 데드 타임 지연 신호로부터 소망의 온 타임에 대응한 지연량만큼 지연한 온 타임 지연 신호, 당해 온 타임 지연 신호로부터 소망의 제2 데드 타임에 대응한 지연량만큼 지연한 제2 데드 타임 지연 신호, 및 당해 제2 데드 타임 지연 신호로부터 소망의 최소 오프 타임에 대응한 지연량만큼 지연한 최소 오프 타임 지연 신호를 생성하는 지연부와,
    상기 지연부로부터의 상기 트리거 지연 신호에 따라 상기 제어 신호에 있어서의 오프 펄스의 종료 시점을 결정하고, 상기 지연부로부터의 상기 제1 데드 타임 지연 신호에 따라 상기 제어 신호에 있어서의 온 펄스의 개시 시점을 결정하고, 상기 지연부로부터의 상기 온 타임 지연 신호에 따라 상기 온 펄스의 종료 시점을 결정하고, 상기 지연부로부터의 상기 제2 데드 타임 지연 신호에 따라 상기 오프 펄스의 개시 시점을 결정하고, 상기 지연부로부터의 상기 최소 오프 타임 지연 신호에 따라 상기 최소 오프 타임 신호를 생성하는 타이밍 제어부를 가지는 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터.
  2. 제1항에 있어서,
    상기 DLL부는,
    상기 기준 클록을 상기 기준 지연량만큼 지연한 상기 기준 지연 클록을 생성하는 DLL 기준부와,
    상기 기준 클록을 상기 기준 지연 신호에 기초하여 지연한 DLL 지연 클록을 생성하는 DLL 지연부와,
    상기 기준 지연 클록의 위상과 상기 DLL 지연 클록의 위상의 차에 따른 값을 가지는 상기 기준 지연 신호를 생성하는 DLL 비교부를 가지고,
    상기 DLL 지연 클록의 위상이 상기 기준 지연 클록의 위상에 일치하도록 상기 기준 지연 신호를 생성함으로써 상기 기준 지연량에 따른 값을 가지는 상기 기준 지연 신호를 생성하는 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터.
  3. 제1항에 있어서,
    상기 지연부는,
    상기 DLL부로부터의 상기 기준 지연 신호에 기초하여, 상기 트리거 신호 생성부로부터의 상기 트리거 신호로부터 다른 지연량을 가지는 복수의 지연용 지연 클록을 생성하는 지연용 지연부와,
    상기 지연용 지연부로부터의 상기 복수의 지연용 지연 클록을 분주한 분주 클록을 생성하는 계수기부를 가지고,
    상기 복수의 지연용 지연 클록 및 상기 분주 클록에서, 상기 트리거 지연 신호, 상기 제1 데드 타임 지연 신호, 상기 온 타임 지연 신호, 상기 제2 데드 타임 지연 신호 및 상기 최소 오프 타임 지연 신호를 결정하는 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터.
  4. 제1항에 있어서,
    상기 타이밍 제어부는,
    상기 지연부로부터의 상기 트리거 지연 신호에 따라 상기 제어 신호에 있어서의 상기 오프 펄스의 종료 시점을 나타내는 오프 펄스 종료 신호를 생성하는 오프 펄스 종료용 비교부와,
    상기 지연부로부터의 상기 제1 데드 타임 지연 신호에 따라 상기 제어 신호에 있어서의 상기 온 펄스의 개시 시점을 나타내는 온 펄스 개시 신호를 생성하는 온 펄스 개시용 비교부와,
    상기 지연부로부터의 상기 온 타임 지연 신호에 따라 상기 온 펄스의 종료 시점을 나타내는 온 펄스 종료 신호를 생성하는 온 펄스 종료용 비교부와,
    상기 지연부로부터의 상기 제2 데드 타임 지연 신호에 따라 상기 오프 펄스의 개시 시점을 나타내는 오프 펄스 개시 신호를 생성하는 오프 펄스 개시용 비교부와,
    상기 지연부로부터의 상기 최소 오프 타임 지연 신호에 따라 상기 최소 오프 타임 신호를 생성하는 최소 오프 타임용 비교부와,
    상기 온 펄스 개시 신호와 상기 온 펄스 종료 신호와의 논리 연산을 행함으로써 상기 제어 신호에 있어서의 상기 온 펄스를 생성하는 온 펄스용 논리 연산부와,
    상기 오프 펄스 종료 신호와 상기 오프 펄스 개시 신호와의 논리 연산을 행함으로써 상기 제어 신호에 있어서의 상기 오프 펄스를 생성하는 오프 펄스용 논리 연산부를 가지는 동기 정류 방식을 이용한 콤퍼레이터 방식 DC-DC 컨버터.
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