KR102008803B1 - 칩 패키지용 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 절연층의 일면에 금속물질을 라미네이트하여 제1 회로패턴층을 형성하고, 상기 제1 회로패턴층과 상기 절연층을 관통하는 관통홀을 형성하며, 상기 절연층의 상기 일면과 대향하는 타면에 금속물질을 라미네이트하여 제2 회로패턴층을 형성하는 것을 포함하는 칩 패키지용 기판 제조방법을 제공한다.
Description
본 발명은 칩 패키지용 기판을 제조하기 위한 방안에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조기술에 비하여 상대적으로 뒤쳐져 있는 상태이다. 따라서, 최근에는 반도체 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 크게 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
도 1은 종래기술에 따른 칩 패키지용 기판 제조방법의 일례를 도시한 공정도이다.
도 1을 참고하면, 종래의 칩 패키지용 기판 제조방법은 절연층(10)의 상, 하면에 회로패턴층들(30, 50)을 형성하기 위해, 먼저 절연층(10)의 상면(본딩영역(Bonding Area))에 상부 접착층(20a)을 통해 구리(Cu)로 이루어진 금속물질(30)을 라미네이트하고(110), 절연층(10)의 하면(콘택영역(Contact Area))에 하부 접착층(20b)을 접착시킨다(120). 이후, 상기 칩 패키지용 기판 제조방법은 금속물질(30), 상부 접착층(20a), 절연층(10), 하부 접착층(20b)을 관통하는 관통홀(40)을 형성한 후(130), 절연층(10)의 하면에 하부 접착층(20b)을 통해 금속물질(50)을 라미네이트한다(140).
도 2a 및 도 2b는 종래기술에 따른 칩 패키지용 기판 제조방법의 다른 일례를 도시한 공정도이다.
도 2a를 참조하면, 140 단계 이후, 절연층(10)의 상면에 라미네이트한 금속물질에 여러 공정을 처리하여 필요한 회로를 형성하여 제1 회로패턴층(30)을 형성할 수 있었다(150). 이때, 절연층(10)의 하면에 도포된 금속물질 하부에 코팅액(60)을 도포한 후, 제1 회로패턴층(30)을 형성하게 되는데, 이 경우, 절연층(10)의 상면에 관통홀(40)이 형성되어 있기 때문에, 관통홀(40) 내부로 에칭액이 침투하여 제2 회로패턴층(50)의 일부면(A)에 관통홀(40)의 형상이 나타나게 된다는 문제점이 있었다(160).
또는, 도 2b를 참조하면, 140 단계 이후, 금속물질(30)의 상면에 코팅액(60)을 도포한 후, 절연층(10)의 하면에 라미네이트한 금속물질에 여러 공정을 처리하여 필요한 회로를 형성하여 제2 회로패턴층(50)을 형성하고(150), 금속물질(30), 상부 접착층(20a), 절연층(10), 하부 접착층(20b)을 관통하는 관통홀(40)을 형성하고, 절연층(10)의 상면에 라미네이트한 금속물질에 여러 공정을 처리하여 필요한 회로를 형성하여 제1 회로패턴층(30)을 형성할 수 있다(160). 이 경우, 절연층(10)의 상면에 관통홀(40)이 형성되어 있기 때문에, 관통홀(40) 내부로 에칭액이 침투하여 절연층(10)의 상면까지 에칭됨으로써, 절연층(10)의 상면에 원하는 회로패턴을 형성하기 어렵다는 문제점이 있었다.
본 발명의 일실시예는 절연층의 본딩영역에 먼저 제1 회로패턴층을 형성하고, 관통홀을 형성한 후, 상기 절연층의 콘택영역에 제2 회로패턴층을 형성함으로써, 상기 관통홀로 에칭액이 침투하는 것을 방지할 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.
본 발명의 일실시예는 절연층과 절연층의 본딩영역에 형성된 제1 회로패턴층을 관통하는 관통홀을 형성하고, 상기 제1 회로패턴층 및 상기 관통홀의 내부를 코팅액으로 충진한 후, 상기 절연층의 콘택영역에 제2 회로패턴층을 형성함으로써, 상기 본딩영역 상에 관통홀의 형상이 나타나지 않도록 하는 칩 패키지용 기판 및 그 제조방법을 제공한다.
본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법은 절연층의 일면에 금속물질을 라미네이트하여 제1 회로패턴층을 형성하고, 상기 제1 회로패턴층과 상기 절연층을 관통하는 관통홀을 형성하며, 상기 절연층의 상기 일면과 대향하는 타면에 금속물질을 라미네이트하여 제2 회로패턴층을 형성하는 것을 포함한다.
상기 제2 회로패턴층을 형성하는 것은 상기 관통홀을 형성한 후, 상기 타면에 금속물질을 라미네이트하고, 상기 제1 회로패턴층 및 상기 관통홀의 내부를 코팅액으로 충진하고, 상기 라미네이트된 금속물질에 제2 회로패턴을 패터닝하여 상기 제2 회로패턴층을 형성하는 것일 수 있다.
상기 칩 패키지용 기판 제조방법은 상기 제2 회로패턴층을 형성한 후, 상기 코팅액을 제거하는 것을 더 포함할 수 있다.
상기 칩 패키지용 기판 제조방법은 상기 절연층의 일면과 상기 제1 회로패턴층을 상호 접착시키는 상부 접착층을 형성하고, 상기 절연층의 타면과 상기 제2 회로패턴층을 상호 접착시키는 하부 접착층을 형성하는 것을 더 포함할 수 있다.
상기 칩 패키지용 기판 제조방법은 상기 제1 회로패턴층 및 상기 제2 회로패턴층의 일면 상에 제1 도금층을 형성하고, 상기 제1 도금층 상에 상기 제1 도금층과 다른 이종(異種)의 제2 도금층을 형성하는 것을 더 포함할 수 있다.
상기 제1 회로패턴층을 형성하는 것은 상기 절연층이 경화되기 전에 상기 절연층의 상면에 직접 제1 회로패턴층을 형성하는 것을 포함할 수 있다.
본 발명의 일실시예에 따른 칩 패키지용 기판은 절연층, 상기 절연층의 일면에 제1 회로패턴이 형성된 제1 회로패턴층, 상기 절연층의 상기 일면과 대향하는 타면에 제2 회로패턴이 형성된 제2 회로패턴층, 및 상기 제1 회로패턴층 및 상기 절연층을 관통하며, 상기 제2 회로패턴층의 표면을 노출시키는 관통홀을 포함한다.
본 발명의 일실시예에 따르면, 절연층의 본딩영역에 먼저 제1 회로패턴층을 형성하고, 관통홀을 형성한 후, 상기 절연층의 콘택영역에 제2 회로패턴층을 형성함으로써, 상기 관통홀로 에칭액이 침투하는 것을 방지할 수 있다.
본 발명의 일실시예에 따르면, 절연층과 절연층의 본딩영역에 형성된 제1 회로패턴층을 관통하는 관통홀을 형성하고, 상기 제1 회로패턴층 및 상기 관통홀의 내부를 코팅액으로 충진한 후, 상기 절연층의 콘택영역에 제2 회로패턴층을 형성함으로써, 상기 본딩영역 상에 관통홀의 형상이 나타나지 않도록 한다.
도 1은 종래기술에 따른 칩 패키지용 기판 제조방법의 일례를 도시한 공정도이다.
도 2a 및 도 2b는 종래기술에 따른 칩 패키지용 기판 제조방법의 다른 일례를 도시한 공정도이다.
도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
도 4는 본 발명과 종래기술의 칩 패키지용 기판의 표면을 비교한 일례를 도시한 도면이다.
도 2a 및 도 2b는 종래기술에 따른 칩 패키지용 기판 제조방법의 다른 일례를 도시한 공정도이다.
도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
도 4는 본 발명과 종래기술의 칩 패키지용 기판의 표면을 비교한 일례를 도시한 도면이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
도 3을 참고하면, 칩 패키지용 기판 제조방법은 절연층(10)을 마련하고(S1), 절연층(10)의 일면과 상부 접착층(20a) 사이에 금속물질(30)을 라미네이트하고(S2), 금속물질(30) 상에 제1 회로패턴(30a)을 패터닝하여 제1 회로패턴층(30)을 형성한다(S3). 절연층(10)은 PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide) 및 PMMA(PolyMethly MethaAcrylate) 중 적어도 하나로 구성될 수 있다. 상기 금속물질은 구리(Cu)로 이루어진 것이거나, 금속성 물질을 포함하는 다른 것일 수도 있다.
실시예로, 상기 칩 패키지용 기판 제조방법은 절연층(10)이 경화되기 전에 절연층(10)의 상면에 직접 제1 회로패턴층(30)을 형성할 수 있다. 절연층(10)은 경화되기 전에는 접착성과 절연성을 가지기 때문에, 별도의 접착층이 없이도 제1 회로패턴층(30)에 직접 접착될 수 있다. 이 경우, 절연층(10)과 제1 회로패턴층(30)을 상호 접착시켜주는 상호 접착층(20a)이 형성되지 않을 수 있다.
다른 실시예로, 상기 칩 패키지용 기판 제조방법은 여러 약품 처리를 통해 금속물질의 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행하고, 현상 공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써, 제1 회로패턴(30a)을 형성할 수 있다.
이후, 상기 칩 패키지용 기판 제조방법은 절연층(10)의 상기 일면과 대향하는 타면에 하부 접착층(20b)을 붙이고(S4), 제1 회로패턴층(30), 상부 접착층(20a), 절연층(10), 하부 접착층(20b)을 관통하는 관통홀(40)을 형성한다(S5). 관통홀(40)은 펀칭(Punching) 공정 또는 레이저 드릴(Drill) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 칩 패키지용 기판 제조방법은 하부 접착층(20b)의 일면에 금속물질(50)을 라미네트하고(S6), 제1 회로패턴층(30) 및 관통홀(40)의 내부를 코팅액(60)으로 충진하고(S7), 상기 라미네이트된 금속물질에 제2 회로패턴(50a)을 패터닝하여 제2 회로패턴층(50)을 형성한다(S8). 상기 칩 패키지용 기판 제조방법은 여러 약품 처리를 통해 금속물질의 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행하고, 현상 공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써, 제2 회로패턴(50a)을 형성할 수 있다.
즉, 상기 칩 패키지용 기판 제조방법은 절연층(10)의 본딩영역(일면)에 먼저 제1 회로패턴층(30)을 형성하고, 관통홀(40)을 형성한 후, 절연층(10)의 콘택영역(타면)에 제2 회로패턴층(50)을 형성함으로써, 관통홀(40)로 에칭액이 침투하는 것을 방지할 수 있다.
이후, 상기 칩 패키지용 기판 제조방법은 제1 회로패턴층(30) 및 관통홀(40)의 내부를 충진한 코팅액(60)을 제거하고(S9), 제1 회로패턴층(30) 및 제2 회로패턴층(50)의 일면 상에 제1 도금층(70)을 형성하고, 제1 도금층(70) 상에 제1 도금층(70)과 다른 이종(異種)의 제2 도금층(80)을 형성한다(S10). 예를 들어, 제1 도금층(70)은 니켈(Ni) 또는 Cu, Zn, Cr, Al, Co, Sn, Pt, 및 Pd 중 적어도 하나와 상기 니켈을 포함하는 합금으로 구성될 수 있다. 제2 도금층(80)은 금(Au) 또는 Cu, Zn, Cr, Al, Co, Sn, Pt, 및 Pd 중 적어도 하나와 상기 금을 포함하는 합금으로 구성될 수 있다.
따라서, 본 발명에서는 제2 회로패턴층(50) 상에 관통홀(40)의 형상이 나타나지 않도록 할 수 있다. 즉, 관통홀(40)은 제1 회로패턴층(30)과 절연층(10)을 관통하며, 제2 회로패턴층(50)의 표면을 노출시켜, 제2 회로패턴층(50)에는 관통되지 않음으로써, 제2 회로패턴층(50) 상에 관통홀(40)의 형상이 나타나지 않는 것이다.
도 4는 본 발명과 종래기술의 칩 패키지용 기판의 표면을 비교한 일례를 도시한 도면이다.
도 4를 참고하면, 종래의 칩 패키지용 기판(a)은 절연층(10), 절연층(10)의 일면에 제1 회로패턴이 형성된 제1 회로패턴층(30), 절연층(10)의 상기 일면과 대향하는 타면에 제2 회로패턴이 형성된 제2 회로패턴층(50), 및 제1 회로패턴층(30), 절연층(10), 및 제2 회로패턴층(50)을 관통하는 관통홀(40)을 포함한다. 따라서, 종래의 칩 패키지용 기판(a)은 관통홀(40)의 형상이 제2 회로패턴층(50)에 나타난다는 단점이 있었다. 이러한, 칩 패키지용 기판(a)을 IC 카드에 사용하는 경우, 관통홀(40)의 형상이 상기 IC 카드의 표면측에 보이게 된다는 문제점이 있다.
그러나, 본 발명의 칩 패키지용 기판(b)은 절연층(10), 절연층(10)의 일면에 제1 회로패턴이 형성된 제1 회로패턴층(30), 절연층(10)의 상기 일면과 대향하는 타면에 제2 회로패턴이 형성된 제2 회로패턴층(50), 및 제1 회로패턴층(30)과 절연층(10)을 관통하며, 제2 회로패턴층(50)의 표면을 노출시키는 관통홀(40)을 포함한다. 따라서, 본 발명의 칩 패키지용 기판(b)은 제2 회로패턴층(50) 상에 관통홀(40)의 형상이 나타나지 않도록 할 수 있다. 즉, 관통홀(40)은 제1 회로패턴층(30)부터 절연층(10)과 제2 회로패턴층(50)의 사이까지만 관통되어, 제2 회로패턴층(50)의 표면을 노출시킴으로써, 제2 회로패턴층(50)에는 관통되지 않는다. 따라서, 제2 회로패턴층(50) 상에 관통홀(40)의 형상이 나타나지 않는 것이다. 본 발명의 칩 패키지용 기판(b)을 IC 카드에 사용하는 경우, 관통홀(40)의 형상이 상기 IC 카드의 표면측에 보이지 않게 된다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 절연층
20a: 상부 접착층
20b: 하부 접착층
30: 제1 회로패턴층
40: 관통홀
50: 제2 회로패턴층
20a: 상부 접착층
20b: 하부 접착층
30: 제1 회로패턴층
40: 관통홀
50: 제2 회로패턴층
Claims (10)
- 절연층을 준비하고,
상기 절연층의 상면 위에 상부 접착층을 배치하고,
상기 상부 접착층의 상면 위에 제 1 금속층을 배치하고,
상기 배치된 제 1 금속층을 패터닝하여 제 1 회로 패턴층을 형성하고,
상기 제1 회로 패턴층이 형성된 이후에, 상기 절연층의 하면 아래에 하부 접착층을 배치하고,
상기 제1 회로 패턴층, 상기 상부 접착층, 상기 절연층 및 상기 하부 접착층을 관통하는 관통 홀을 형성하고,
상기 관통 홀이 형성된 이후에, 상기 하부 접착층의 하면 아래에 제 2 금속층을 배치하고,
상기 제 2 금속층을 패터닝하여 제 2 회로 패턴층을 형성하는 것을 포함하며,
상기 제 2 회로 패턴층의 상면은,
상기 관통 홀을 통해 노출되는 노출 영역을 포함하고,
상기 노출 영역은,
상기 관통홀이 형성된 이후에 상기 제2 금속층이 배치되는 것에 의해, 상기 관통 홀의 형상이 나타나지 않으며,
상기 절연층의 상면은 본딩 영역이고,
상기 절연층의 하면은 콘택 영역인 칩 패키지용 기판 제조방법. - 제1항에 있어서,
상기 제2 회로패턴층을 형성하는 것은,
상기 제1 회로패턴층의 상면 및 상기 관통홀의 내부를 코팅액으로 충진한 후에 진행되는 칩 패키지용 기판 제조방법.
- 제2항에 있어서,
상기 제2 회로패턴층을 형성한 후, 상기 코팅액을 제거하는 것을 더 포함하는 칩 패키지용 기판 제조방법.
- 삭제
- 제1항에 있어서,
상기 제1 회로패턴층의 상면 및 상기 제2 회로패턴층의 하면에 제1 도금층을 형성하고,
상기 제1 도금층 상에 상기 제1 도금층과 다른 이종(異種)의 제2 도금층을 형성하는 것을 더 포함하는 칩 패키지용 기판 제조방법.
- 삭제
- 절연층;
상기 절연층의 상면 위에 배치된 상부 접착층;
상기 상부 접착층의 상면 위에 배치되며, 제1 회로패턴이 형성된 제1 회로패턴층;
상기 절연층의 하면 아래에 배치된 하부 접착층;
상기 하부 접착층의 하면 아래에 배치되며, 제2 회로패턴이 형성된 제2 회로패턴층; 및
상기 제1 회로패턴층, 상기 상부 접착층, 상기 하부 접착층 및 상기 절연층을 관통하며, 상기 제2 회로패턴층의 제 1 상면을 노출시키는 관통홀을 포함하고,
상기 제 1 상면은,
상기 관통 홀을 통해 상기 제1 회로패턴층의 상면 방향으로 노출되며,
상기 제 1 상면에는,
상기 관통 홀에 대응하는 형상이 나타나지 않으며,
상기 절연층의 상면은 본딩 영역이고,
상기 절연층의 하면은 콘택 영역인 칩 패키지용 기판.
- 삭제
- 제7항에 있어서,
상기 제1 회로패턴층의 상면 및 상기 제2 회로패턴층의 하면에 형성되는 제1 도금층; 및
상기 제1 도금층 상에 형성되는 상기 제1 도금층과 다른 이종(異種)의 제2 도금층
을 더 포함하는, 칩 패키지 용 기판.
- 제7항에 있어서,
상기 절연층은,
PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide) 및 PMMA(PolyMethly MethaAcrylate) 중 적어도 하나로 구성되는, 칩 패키지용 기판.
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020120128051A KR102008803B1 (ko) | 2012-11-13 | 2012-11-13 | 칩 패키지용 기판 및 그 제조방법 |
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2012
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