KR102194718B1 - 임베디드 기판 및 임베디드 기판의 제조 방법 - Google Patents

임베디드 기판 및 임베디드 기판의 제조 방법 Download PDF

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Abstract

본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다. 본 발명의 실시 예에 따르면 임베디드 기판은 절연층, 절연층 내부에 내장된 소자, 절연층 하면에 매립되도록 형성된 제1 회로 패턴, 절연층 하면으로부터 돌출되도록 형성된 제2 회로 패턴 및 소자와 제2 회로 패턴에 접합되도록 형성된 비아를 포함한다.

Description

임베디드 기판 및 임베디드 기판의 제조 방법{EMBEDDED BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체 칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 부품 내장 기판은 통상적으로 기판의 절연층에 캐비티를 형성하고, 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다. 이 후에 캐비티 내부와 전자부품이 삽입된 절연층 상에 프리프레그 등의 접착성 수지를 도포한다. 이와 같이 접착성 수지를 도포하여 전자부품이 고정됨과 아울러 절연층을 형성하도록 한다.
미국 등록특허 제7886433호
본 발명의 일 측면은 박형화가 가능한 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 신호 전송 신뢰성이 향상된 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 절연층, 절연층 내부에 내장된 소자, 절연층 하면에 매립되도록 형성된 제1 회로 패턴, 절연층 하면으로부터 돌출되도록 형성된 제2 회로 패턴 및 소자와 제2 회로 패턴에 접합되도록 형성된 비아를 포함하는 임베디드 기판이 제공된다.
제1 회로 패턴과 제2 회로 패턴은 서로 접합된다.
제1 회로 패턴의 하면에 제2 회로 패턴의 일부가 위치하도록 형성된다.
본 발명의 다른 실시 예에 따르면, 캐리어 기판에 제1 회로 패턴을 형성하는 단계, 캐리어 기판의 상부에 캐비티가 형성된 제1 절연층을 형성하는 단계, 캐비티에 소자를 배치하는 단계, 제1 절연층 상부에 형성되어 소자를 매립하는 제2 절연층을 형성하는 단계, 캐리어 기판을 제거하는 단계 및 캐비티에 형성된 제2 절연층의 하면으로부터 돌출되는 제2 회로 패턴 및 소자와 제2 회로 패턴을 접합되도록 형성된 비아를 형성하는 단계를 포함하는 임베디드 기판의 제조 방법이 제공된다.
제2 회로 패턴 및 비아를 형성하는 단계에서, 제2 회로 패턴은 제1 회로 패턴과 접합되도록 형성된다.
제2 회로 패턴의 일부는 제1 회로 패턴의 하면에 위치하도록 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 일 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 순서도이다.
도 3 내지 도 17은 본 발명의 일 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 18 내지 도 19는 다른 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 임베디드 기판(100)은 절연층(120), 소자(150), 제1 회로 패턴(110), 제2 회로 패턴(170), 접착층(140), 비아(160), 내부 회로 패턴(135), 제1 내부 비아(131), 제2 내부 비아(132), 제3 회로 패턴(180) 및 보호층(190)을 포함한다.
본 발명의 실시 예에 따르면, 절연층(120)은 제1 절연층(121) 및 제2 절연층(122)을 포함한다. 본 발명의 실시 예에 따르면, 제1 절연층(121)의 상부에 제2 절연층(122)이 형성된다. 또한, 제1 절연층(121)에는 관통 구조의 캐비티(125)를 포함하며, 제2 절연층(122)은 이 캐비티(125)를 채우도록 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(121) 및 제2 절연층(122)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(121) 및 제2 절연층(122)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(121) 및 제2 절연층(122)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(121) 및 제2 절연층(122)은 회로 기판 분야에서 공지된 절연재 중에서 선택되어 형성되는 것이 가능하다. 또한, 제1 절연층(121)과 제2 절연층(122)은 동일한 절연재로 형성되는 것도 가능하지만, 서로 상이한 절연재로 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 소자(150)는 제1 절연층(121)의 캐비티(125)에 배치된다. 즉, 소자(150)는 제1 절연층(121)의 캐비티(125)를 채우는 제2 절연층(122)에 매립된다. 예를 들어, 소자(150)는 MLCC이다. 그러나 소자(150)의 종류가 MLCC에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 것으로 회로 기판에 실장 및 내장될 수 있는 어느 종류도 가능하다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(110)은 제1 절연층(121)에 매립되도록 형성된다. 제1 절연층(121)에 매립된 제1 회로 패턴(110)은 하면이 제1 절연층(121)의 하면에 노출된다. 본 발명의 실시 예에 따르면 제1 회로 패턴(110)은 구리로 형성된다. 그러나 제1 회로 패턴(110)의 재질이 구리로 한정되는 것은 아니다. 제1 회로 패턴(110)의 재질은 회로 기판 분야에서 사용되는 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면 제1 회로 패턴(110)은 제1 절연층(121)에 매립되는 구조로 미세 패턴 구현이 가능하다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(170)은 제1 절연층(121)과 제2 절연층(122)의 하부에 형성된다. 즉, 제2 회로 패턴(170)은 소자(150)의 하부에 형성되며, 소자(150)를 매립하는 제2 절연층(122)의 하면에 형성된다. 이때, 제2 회로 패턴(170)은 제2 절연층(122)의 하면으로부터 외부로 돌출되도록 형성된다. 본 발명의 실시 예에 따르면, 구조의 제2 회로 패턴(170)은 제1 절연층(121)에 매립된 제1 회로 패턴(110)과 접합된다. 예를 들어, 제2 회로 패턴(170)의 일부가 제1 회로 패턴(110)의 하면에 위치하여 서로 접합된다. 따라서, 제1 회로 패턴(110)과 제2 회로 패턴(170)이 서로 전기적으로 연결된다. 본 발명의 실시 예에 따르면 제2 회로 패턴(170)은 구리로 형성된다. 그러나 제2 회로 패턴(170)의 재질이 구리로 한정되는 것은 아니다. 제2 회로 패턴(170)의 재질은 회로 기판 분야에서 사용되는 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 접착층(140)은 소자(150)와 제2 회로 패턴(170) 사이에 형성된다. 접착층(140)은 소자(150)를 캐비티(125)에 고정하기 위해 형성된다. 본 발명의 실시 예에 따른 접착층(140)은 회로 기판 분야에서 사용되는 어떠한 접착제로도 형성되는 것이 가능하다. 본 발명의 실시 예에 따른 접착층(140)은 에폭시 수지와 같은 비전도성 물질로 형성된다. 본 발명의 실시 예에 따르면, 소자(150)와 제2 회로 패턴(170) 사이에 형성된 접착층(140)은 당업자의 선택에 따라 생략되는 것도 가능하다.
본 발명의 실시 예에 따르면, 비아(160)는 접착층(140)을 관통하도록 형성된다. 그러나 접착층(140)이 생략되는 경우에는 비아(160)는 소자(150)의 하부에 형성된 제2 절연층(122)을 관통하도록 형성된다. 본 발명의 실시 예에 따르면 비아(160)는 소자(150)의 전극(151)과 제2 회로 패턴(170)에 각각 접합된다. 따라서, 비아(160)에 의해서 소자(150)와 제2 회로 패턴(170)이 서로 전기적으로 연결된다. 본 발명의 실시 예에 따르면 비아(160)는 구리로 형성된다. 그러나 비아(160)의 재질이 구리로 한정되는 것은 아니다. 비아(160)의 재질은 회로 기판 분야에서 사용되는 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(110)과 제2 회로 패턴(170)이 직접 전기적으로 연결된다. 따라서, 제1 회로 패턴(110)과 제2 회로 패턴(170) 간의 신호 전송의 신뢰성이 향상된다. 결국, 소자(150)와 제1 회로 패턴(110) 간의 신호 전송 신뢰성 역시 향상된다.
본 발명의 실시 예에 따르면, 내부 회로 패턴(135)은 제1 절연층(121)의 상부에 형성된다. 도 1에서 내부 회로 패턴(135)이 한 층으로 형성됨이 도시되어 있다. 그러나 내부 회로 패턴(135)이 반드시 한 층으로 형성되는 것은 아니다. 내부 회로 패턴(135)은 당업자의 선택에 따라 다층으로 형성되는 것도 가능하다. 이때, 내부 회로 패턴(135)이 다층으로 형성되면, 다층의 내부 회로 패턴(135) 사이에 내부 절연층(미도시)이 더 형성될 수 있다. 또한, 내부 절연층(미도시)에 형성되어 서로 다른 층에 형성된 내부 회로 패턴(135)을 전기적으로 연결하는 비아(미도시)가 더 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 내부 비아(131)는 제1 절연층(121)을 관통하도록 형성된다. 제1 내부 비아(131)는 내부 회로 패턴(135)과 제1 회로 패턴(110)에 각각 접합된다. 따라서, 제1 내부 비아(131)에 의해서 내부 회로 패턴(135)과 제1 회로 패턴(110)이 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제3 회로 패턴(180)은 제2 절연층(122)의 상부에 형성된다. 제3 회로 패턴(180)은 제2 절연층(122)의 상면으로부터 돌출된 구조로 형성된다.
본 발명의 실시 예에 따르면, 제2 내부 비아(132)는 제2 절연층(122)을 관통하도록 형성된다. 제2 내부 비아(132)는 제3 회로 패턴(180)과 내부 회로 패턴(135)과 각각 접합된다. 따라서 제2 내부 비아(132)에 의해서 제3 회로 패턴(180)과 내부 회로 패턴(135)을 서로 전기적으로 연결된다. 또는 제2 내부 비아(132)는 제3 회로 패턴(180)과 소자(150)의 전극과 각각 접합된다. 따라서, 제2 내부 비아(132)에 의해서 제3 회로 패턴(180)과 소자(150)를 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 내부 회로 패턴(135), 제1 내부 비아(131), 제2 내부 비아(132) 및 제3 회로 패턴(180)은 구리로 형성된다. 그러나 내부 회로 패턴(135), 제1 내부 비아(131), 제2 내부 비아(132) 및 제3 회로 패턴(180)의 재질이 구리로 한정되는 것은 아니다. 내부 회로 패턴(135), 제1 내부 비아(131), 제2 내부 비아(132) 및 제3 회로 패턴(180)의 재질은 회로 기판 분야에서 사용되는 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 보호층(190)은 제1 보호층(191)과 제2 보호층(192)을 포함한다. 본 발명의 실시 예에 따르면, 제1 보호층(191)은 제1 절연층(121)의 하부에 형성되어, 제1 회로 패턴(110) 및 제2 회로 패턴(170)을 보호하도록 형성된다. 또한, 제2 보호층(192)은 제2 절연층(122)의 상부에 형성되어 제3 회로 패턴(180)을 보호하도록 형성된다.
본 발명의 실시 예에 따른 제1 보호층(191) 및 제2 보호층(192)은 외부 부품과의 전기적 연결을 위한 솔더링(Soldering)이 수행될 때, 제1 회로 패턴(110), 제2 회로 패턴(170) 및 제3 회로 패턴(180)에 솔더가 도포되는 것을 방지한다. 또한, 제1 보호층(191) 및 제2 보호층(192)은 제1 회로 패턴(110), 제2 회로 패턴(170) 및 제3 회로 패턴(180)이 산화 및 부식되는 것을 방지한다.
본 발명의 실시 예에 따르면, 제1 보호층(191)은 외부 부품과 전기적으로 연결되는 영역을 외부로 노출되도록 형성된다. 예를 들어, 제1 회로 패턴(110) 중 일부가 외부 부품과 전기적으로 연결되는 경우, 제1 보호층(191)은 해당되는 제1 회로 패턴(110)을 외부로 노출한다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(192)은 제3 회로 패턴(180) 중 일부가 외부 부품과 전기적으로 연결되는 경우, 제2 보호층(192)은 해당되는 제3 회로 패턴(180)을 외부로 노출한다.
본 발명의 실시 예에 따르면, 제1 보호층(191) 및 제2 보호층(192)은 내열성 피복 재료로 형성된다. 예를 들어, 제1 보호층(191) 및 제2 보호층(192)은 솔더 레지스트로 형성될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 순서도이다.
도 3 내지 도 17은 본 발명의 일 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 2의 순서도에 대한 설명은 도 3 내지 도 17을 참고하여 설명하도록 한다.
우선, 캐리어 기판(310)에 제1 회로 패턴(110)이 형성된다.(S110)
도 3을 참조하면, 캐리어 기판(310)이 제공된다.
본 발명의 실시 예에 따른 캐리어 기판(310)은 패키지 기판을 위한 절연층 및 회로층이 형성될 때, 이를 지지하기 위한 구성이다.
본 발명의 실시 예에 따르면, 캐리어 기판(310)은 캐리어 코어(311)에 캐리어 금속층(312)이 적층된 구조이다.
예를 들어, 캐리어 코어(311)는 절연 재질로 형성된다. 그러나 캐리어 코어(311)의 재질이 절연 재질로 한정되는 것은 아니며, 금속 재질 또는 절연층과 금속층이 한 층 이상 적층된 구조일 수 있다.
예를 들어, 캐리어 금속층(312)은 구리(Cu)로 형성된다. 그러나 캐리어 금속층(312)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 설명할 때, 캐리어 기판(310)의 상부를 예시로 설명하도록 한다. 이때, 설명은 생략되지만 캐리어 기판(310)의 하부도 동일한 공정으로 임베디드 기판이 제조될 수 있다.
도 4를 참조하면, 캐리어 기판(310) 상부에 제1 회로 패턴(110)이 형성된다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(110)은 캐리어 금속층(312)의 상부에 형성된다. 제1 회로 패턴(110)은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법으로 형성된다. 또한, 제1 회로 패턴(110)은 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(110)은 구리로 형성된다. 그러나 제1 회로 패턴(110)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(110)은 추후 캐비티(미도시)가 형성되지 않는 영역에 형성된다. 그러나 제1 회로 패턴(110)이 형성되는 영역이 이에 한정되는 것은 아니다. 즉, 당업자의 선택에 따라 추후 캐비티(미도시)가 형성되는 영역에 형성되는 것도 가능하다.
이어서, 캐비티(125)가 형성된 제1 절연층(121)이 형성된다.(S120)
도 5를 참조하면, 제1 절연층(121)이 형성된다.
본 발명의 실시 예에 따르면, 캐리어 기판(310)에 제1 절연층(121)이 형성된다. 예를 들어, 제1 절연층(121)은 필름 타입으로 캐리어 금속층(312) 상부에 라미네이션(Lamination)된 후 가압 및 가열되는 방식으로 형성될 수 있다. 또는 제1 절연층(121)은 액상 타입으로 캐리어 금속층(312) 및 제1 회로 패턴(110)의 상부에 도포되는 방식으로 형성될 수 있다. 이와 같이 형성된 제1 절연층(121)은 제1 회로 패턴(110)을 매립하도록 형성된다.
본 발명의 실시 예에 따른 제1 절연층(121)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
본 발명의 실시 예에 따른 제1 절연층(121)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(121)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(121)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(121)은 회로 기판 분야에서 공지된 절연재 중에서 선택되어 형성되는 것이 가능하다.
도 6을 참조하면, 내부 회로 패턴(135)이 형성된다.
본 발명의 실시 예에 따르면, 내부 회로 패턴(135)은 제1 절연층(121) 상부에 형성된다.
본 발명의 실시 예에 따른 내부 회로 패턴(135)은 회로 기판 분야에서 사용되는 회로 패턴 형성 공법 중에서 어떠한 것으로도 형성되는 것이 가능하다. 또한, 내부 회로 패턴(135)은 전도성 물질로 형성된다. 예를 들어, 내부 회로 패턴(135)은 구리로 형성된다.
또한, 본 발명의 실시 예에 따르면, 제1 절연층(121)의 내부에 제1 내부 비아(131)가 형성된다. 본 발명의 실시 예에 따르면, 제1 내부 비아(131)는 제1 절연층(121)을 관통하도록 형성되어 제1 회로 패턴(110)과 내부 회로 패턴(135)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제1 내부 비아(131)는 회로 기판 분야에서 사용되는 비아 형성 공법으로 형성된다. 예를 들어, 제1 내부 비아(131)는 제1 절연층(121)을 관통하는 제1 내부 비아홀(미도시)을 형성한 후, 제1 내부 비아홀(미도시)에 전도성 물질을 채워 형성된다. 본 발명의 실시 예에 따르면, 제1 내부 비아(131)는 구리와 같이 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 내부 회로 패턴(135)과 제1 내부 비아(131)는 동시에 형성되는 것이 가능하다. 또는 제1 내부 비아(131)를 형성한 후, 그 상부에 내부 회로 패턴(135)을 형성하는 것도 가능하다.
본 발명의 실시 예에서, 내부 회로 패턴(135)이 한 층으로 형성되는 것을 예시로 설명하였다. 그러나 내부 회로 패턴(135)은 반드시 한 층만 형성되어야 하는 것은 아니다. 즉, 내부 회로 패턴(135)은 당업자의 선택에 따라 다층으로 형성되는 것도 가능하다. 이때, 내부 회로 패턴(135)이 다층으로 형성되면, 제1 절연층(121)과 다층의 내부 회로 패턴(135) 사이에 절연층(미도시)이 한 층 이상 형성될 수 있다. 도한, 다층의 내부 회로 패턴(135)을 전기적으로 연결하는 비아(미도시)가 형성될 수 있다.
도 7을 참조하면, 캐비티(125)가 형성된다.
본 발명의 실시 예에 따르며, 레이저 드릴을 이용하여 제1 절연층(121)을 가공하여 캐비티(125)가 형성된다. 본 발명의 실시 예에서 캐비티(125)가 레이저 드릴로 형성됨을 설명하지만, 이에 한정되는 것은 아니다. 즉, 캐비티(125)는 회로 기판 분야에서 공지된 절연재를 가공하는 방법 중 어떠한 것으로도 형성되는 것이 가능하다.
본 발명의 실시 예에 따르면, 캐비티(125)는 제1 절연층(121)을 관통하도록 형성된다. 이와 같이 형성된 캐비티(125)에 통해서 캐리어 금속층(312)의 일부가 외부로 노출되도록 형성된다.
이어서, 캐비티(125)에 소자(150)가 배치된다.(S130)
도 8을 참조하면, 접착층(140)이 형성된다.
본 발명의 실시 예에 따르면, 접착층(140)은 캐비티(125)에 의해 노출된 캐리어 금속층(312) 상부에 형성된다.
본 발명의 실시 예에 따르면, 접착층(140)은 추후 소자(미도시)가 실장될 때, 소자(미도시)가 캐비티(125)에 고정되도록 한다.
본 발명의 실시 예에 따른 접착층(140)은 회로 기판 분야에서 사용되는 어떠한 접착제로도 형성되는 것이 가능하다. 본 발명의 실시 예에 따른 접착층(140)은 에폭시 수지와 같은 비전도성 물질로 형성된다.
도 9를 참조하면, 소자(150)가 배치된다.
본 발명의 실시 예에 따르면, 소자(150)는 접착층(140) 상부에 실장되어 캐비티(125)에 배치된다.
본 발명의 실시 예에 따른 소자(150)는 양측면에 전극(151)이 형성된 MLCC이다. 그러나 소자(150)의 종류가 MLCC로 한정되는 것은 아니다. 즉, 소자(150)는 회로 기판 분야에서 사용되는 것으로 회로 기판에 실장 및 내장될 수 있는 어느 종류도 가능하다.
본 발명의 실시 예에 따르면, 소자(150)는 접착층(140)에 의해서 캐비티(125) 내에 고정된다.
이어서, 제2 절연층(122)이 형성된다.(S140)
도 10을 참조하면, 제2 절연층(122)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(122)은 제1 절연층(121)의 상부에 형성된다. 또한, 제2 절연층(122)은 소자(150)가 배치된 제1 절연층(121)의 캐비티(125)를 채우도록 형성된다. 따라서, 제2 절연층(122)은 캐비티(125)에 배치된 소자(150)를 매립한다.
본 발명의 실시 예에 따르면, 제2 절연층(122)은 필름 타입으로 제1 절연층(121) 상부에 라미네이션(Lamination)된 후, 가압 및 가열되는 방식으로 형성된다. 또는 제2 절연층(122)은 액상 타입으로 제1 절연층(121)의 상부, 캐비티(125)에 도포되는 방식으로 형성된다.
본 발명의 실시 예에 따른 제2 절연층(122)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
본 발명의 실시 예에 따른 제2 절연층(122)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(122)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제2 절연층(122)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제2 절연층(122)은 회로 기판 분야에서 공지된 절연재 중에서 선택되어 형성되는 것이 가능하다.
본 발명의 실시 예에 따르면, 제2 절연층(122) 상부에 금속층(125)이 형성된다. 금속층(125)은 당업자의 선택에 따라 생략되는 것도 가능하다.
이어서, 캐리어 기판(310)이 제거된다.(S150)
도 11을 참조하면, 캐리어 기판(310)이 제거된다.
본 발명의 실시 예에 따르면, 캐리어 코어(311)와 캐리어 금속층(312)을 서로 분리시켜 캐리어 코어(311)를 제거한다. 본 발명의 실시 예에 따르면, 캐리어 금속층(312)은 제1 절연층(121)의 하부에 접착된 상태로 남겨두고 추후 회로 패턴 형성에 사용하게 된다. 또는 캐리어 코어(311)를 제거한 후, 캐리어 금속층(312)을 제거하는 것도 가능하다.
이어서, 제2 회로 패턴(170) 및 비아(160)가 형성된다.(S160)
도 12를 참조하면, 비아홀(161) 및 제2 내부 비아홀(137)이 형성된다.
본 발명의 실시 예에 따르면, 비아홀(161)은 캐리어 금속층(312)과 캐비티(125)에 형성된 접착층(140)을 관통하여, 소자(150)의 전극(151)을 외부로 노출하도록 형성된다. 만약, 접착층(140)이 생략된 경우, 비아홀(161)은 소자(150)의 하부에서 제2 절연층(122)을 관통하도록 형성된다.
본 발명의 실시 예에 따르면, 비아홀(161)은 레이저 드릴 가공 등의 회로 기판 분야에서 공지된 절연재를 가공하는 방법 중 어떠한 것으로도 형성되는 것이 가능하다.
본 발명의 실시 예에 따르면, 비아홀(161)을 형성할 때 동시에 소자(150)의 상부에서 제2 절연층(122)에 제2 내부 비아홀(137)이 형성되는 것도 가능하다. 그러나 제2 내부 비아홀(137)이 반드시 비아홀(161)과 동시에 형성되거나 동일한 방법으로 형성되어야 하는 것은 아니다.
본 발명의 실시 예에 따르면, 제2 내부 비아홀(137)은 금속층(125)과 제2 절연층(122)을 관통하도록 형성된다. 이와 같이 형성된 제2 내부 비아홀(137)은 내부 회로 패턴(135)이 외부로 노출되도록 형성된다. 또한, 제2 내부 비아홀(137)은 소자(150)의 전극(151)이 외부로 노출되도록 형성된다.
도 13을 참조하면, 제1 도금 레지스트(320) 및 제2 도금 레지스트(330)가 형성된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(320)는 캐리어 금속층(312) 하부에 형성된다. 본 발명의 실시 예에 따르면, 제1 도금 레지스트(320)는 제1 도금 개구부(321)를 포함한다. 본 발명의 실시 예에 따르면, 제1 도금 개구부(321)는 비아홀(161)을 외부로 노출한다. 또한, 제1 도금 개구부(321)는 제2 회로 패턴(미도시)이 형성될 영역의 캐리어 금속층(312)을 외부로 노출한다.
또한, 본 발명의 실시 예에 따르면, 제2 도금 레지스트(330)는 금속층(125) 상부에 형성된다. 본 발명의 실시 예에 따르면, 제2 도금 레지스트(330)는 제2 도금 개구부(331)를 포함한다. 본 발명의 실시 예에 따르면, 제2 도금 개구부(331)는 제2 내부 비아홀(137)이 외부로 노출한다. 또한, 제2 도금 개구부(331)는 제3 회로 패턴(미도시)이 형성될 영역의 금속층(125)의 외부로 노출한다.
도 14를 참조하면, 비아(160), 제2 회로 패턴(170), 제2 내부 비아(132) 및 제3 회로 패턴(180)이 형성된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(320) 및 제2 도금 레지스트(330)에 의해서 외부로 노출된 영역에 회로 기판 분야에서 사용되는 전도성 물질로 도금이 수행된다.
본 발명의 실시 예에 따르면, 비아(160)는 비아홀(161)에 전도성 물질이 도금되어 형성된다. 또한, 제2 내부 비아(132)는 제2 내부 비아홀(137)에 전도성 물질이 도금되어 형성된다. 따라서, 비아(160)는 소자(150)의 하부에서 제2 절연층(122) 또는 접착층(140)을 관통하여 소자(150)와 접합되도록 형성된다. 또한, 제2 내부 비아(132)는 소자(150)의 상부에서 제2 절연층(122)을 관통하여, 내부 회로 패턴(135) 및 소자(150)와 접합되도록 형성된다.
본 발명의 실시 예에 따르면, 제1 도금 개구부(321)에 의해 외부로 노출된 제1 절연층(121) 및 제2 절연층(122)의 하부에는 제2 회로 패턴(170)이 형성된다. 이때, 제2 회로 패턴(170)은 제1 도금 개구부(321)에 의해 외부로 노출된 캐리어 금속층(312)을 포함한다.
또한, 본 발명의 실시 예에 따르면, 제2 도금 개구부(331)에 의해서 외부로 노출된 제2 절연층(122)의 상부에는 제3 회로 패턴(180)이 형성된다. 이때, 제3 회로 패턴(180)은 제2 도금 개구부(331)에 의해서 외부로 노출된 금속층(125)을 포함한다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(170)은 비아(160)의 하면에 접합되도록 형성되어 서로 전기적으로 연결된다. 또한, 제3 회로 패턴(180)은 제2 내부 비아(132)의 상면에 접합되도록 형성되어 서로 전기적으로 연결된다.
즉, 본 발명의 실시 예에 따르면, 비아(160)는 소자(150)와 제2 회로 패턴(170)을 전기적으로 연결한다. 또한, 제2 내부 비아(132)는 내부 회로 패턴(135) 및 소자(150)와 제3 회로 패턴(180)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(170)은 제1 절연층(121)과 제2 절연층(122)의 하면에서 돌출되는 구조로 형성된다. 즉, 제2 회로 패턴(170)은 소자(150)의 하부에 형성되며, 소자(150)를 매립하는 제2 절연층(122)의 하면에 형성된다. 또한, 돌출 구조의 제2 회로 패턴(170)은 제1 절연층(121)에 매립된 제1 회로 패턴(110)과 접합된다. 예를 들어, 제2 회로 패턴(170)의 일부가 제1 회로 패턴(110)의 하면에 위치하여 서로 접합된다. 따라서, 제1 회로 패턴(110)과 제2 회로 패턴(170)이 서로 전기적으로 연결된다. 이와 같이 형성된 비아(160)와 제2 회로 패턴(170)에 의해서 소자(150)와 제1 회로 패턴(110)이 서로 전기적으로 연결된다. 따라서, 제1 회로 패턴(110)과 제2 회로 패턴(170) 간의 직접적인 연결로 상호 간의 신호 전송의 신뢰성이 향상된다. 결국, 소자(150)와 제1 회로 패턴(110) 간의 신호 전송 신뢰성 역시 향상된다.
본 발명의 실시 예에 따르면, 제3 회로 패턴(180)은 제2 절연층(122)의 상부에 형성된다. 따라서, 제3 회로 패턴(180)은 제2 절연층(122)의 상면으로부터 돌출된 구조를 갖도록 형성된다.
본 발명의 실시 예에서, 제2 내부 비아(132) 및 제3 회로 패턴(180)이 비아(160) 및 제2 회로 패턴(170)과 동시에 형성됨을 예시로 설명하였지만, 반드시 이에 한정되는 것은 아니다. 즉, 제2 내부 비아(132) 및 제3 회로 패턴(180)은 비아(160) 및 제2 회로 패턴(170)과 별개로 형성되거나 다른 방법으로 형성되는 것도 가능하다.
도 15를 참조하면, 제1 도금 레지스트(도 14의 320)와 제2 도금 레지스트(도 14의 330)가 제거된다.
도 16을 참조하면, 외부로 노출된 캐리어 금속층(도 15의 312)과 금속층(도 15의 125)이 제거된다.
도 16과 그 이후 도면에서는 설명의 편의를 위해 제2 회로 패턴(170)에 포함된 캐리어 금속층(도 15의 312)을 별도로 구분하지 않고 도시한다. 또한, 제3 회로 패턴(180)에 포함된 금속층(도 15의 125) 역시 별도로 구분하지 않고 도시한다. 그러나 별도로 구분하여 도시하지 않았어도 도 14에서 설명한 바와 같이 제2 회로 패턴(170)은 캐리어 금속층(도 15의 312)을 포함하며, 제3 회로 패턴(180)은 금속층(도 15의 125)을 포함한다.
이어서, 보호층이 형성된다.(S170)
도 17을 참조하면, 제1 보호층(191) 및 제2 보호층(192)이 형성된다.
본 발명의 실시 예에 따르면, 제1 보호층(191)은 제1 절연층(121)의 하부에 형성되어, 제1 회로 패턴(110) 및 제2 회로 패턴(170)을 보호하도록 형성된다. 또한, 제2 보호층(192)은 제2 절연층(122)의 상부에 형성되어 제3 회로 패턴(180)을 보호하도록 형성된다.
본 발명의 실시 예에 따른 제1 보호층(191) 및 제2 보호층(192)은 외부 부품과의 전기적 연결을 위한 솔더링(Soldering)이 수행될 때, 제1 회로 패턴(110), 제2 회로 패턴(170) 및 제3 회로 패턴(180)에 솔더가 도포되는 것을 방지한다. 또한, 제1 보호층(191) 및 제2 보호층(192)은 제1 회로 패턴(110), 제2 회로 패턴(170) 및 제3 회로 패턴(180)이 산화 및 부식되는 것을 방지한다.
본 발명의 실시 예에 따르면, 제1 보호층(191)은 외부 부품과 전기적으로 연결되는 영역을 외부로 노출되도록 형성된다. 예를 들어, 제1 회로 패턴(110) 중 일부가 외부 부품과 전기적으로 연결되는 경우, 제1 보호층(191)은 해당되는 제1 회로 패턴(110)을 외부로 노출한다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(192)은 제3 회로 패턴(180) 중 일부가 외부 부품과 전기적으로 연결되는 경우, 제2 보호층(192)은 해당되는 제3 회로 패턴(180)을 외부로 노출한다.
본 발명의 실시 예에 따르면, 제1 보호층(191) 및 제2 보호층(192)은 내열성 피복 재료로 형성된다. 예를 들어, 제1 보호층(191) 및 제2 보호층(192)은 솔더 레지스트로 형성될 수 있다.
이와 같은 도 2 내지 도 17을 통해서 도 1의 본 발명의 일 실시 예에 따른 임베디드 기판(100)이 형성된다.
본 발명의 실시 예에 따르면, 캐리어 기판(310)을 이용하여 제1 회로 패턴(110)을 매립 구조로 형성하므로 미세 패턴 구현이 가능하다. 또한, 본 발명의 실시 예에 따르면, 캐리어 기판(310)을 이용하여 임베디드 기판(100)을 구현함으로써, 소자(150)를 내장하기 위한 별도의 코어층 생략이 가능하며, 따라서 박형화가 가능하다.
도 18 내지 도 19는 다른 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 9를 참고하면, 제1 절연층(121)의 상면이 소자(150)의 양측에 위치하도록 형성된다. 그러나 제1 절연층(121)의 두께가 이에 한정되는 것은 아니다. 제1 절연층(121)의 두께는 당업자의 선택에 따라 변경될 수 있다.
예를 들어, 도 18에 도시된 바와 같이 제1 절연층(121)은 상면이 소자(150)의 하부에 위치할 정도의 얇은 두께로 형성되는 것이 가능하다.
이후, 도 10 내지 도 17의 공정을 수행하여 도 19와 같은 임베디드 기판(200)이 형성된다.
이와 같이 형성된 다른 실시 예에 따른 임베디드 기판(200)은 일 실시 예에 따른 임베디드 기판(도 1 및 도 17의 100)보다 더 얇은 두께로 형성된다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 임베디드 기판
110: 제1 회로 패턴
121: 제1 절연층
122: 제2 절연층
125: 금속층
131: 제1 내부 비아
132: 제2 내부 비아
135: 내부 회로 패턴
137: 제2 내부 비아홀
140: 접착층
150: 소자
160: 비아
161: 비아홀
170: 제2 회로 패턴
180: 제3 회로 패턴
190: 보호층
191: 제1 보호층
192: 제2 보호층
310: 캐리어 기판
311: 캐리어 코어
312: 캐리어 금속층
320: 제1 도금 레지스트
321: 제1 도금 개구부
330: 제2 도금 레지스트
331: 제2 도금 개구부

Claims (17)

  1. 절연층;
    상기 절연층 내부에 내장된 소자;
    상기 절연층 하면에 매립되도록 형성된 제1 회로 패턴;
    상기 절연층 하면으로부터 돌출되도록 형성된 제2 회로 패턴; 및
    상기 소자와 상기 제2 회로 패턴에 접합되도록 형성된 비아; 를 포함하며,
    상기 소자 및 상기 제1회로 패턴은 평면 상에서 서로 중첩되지 않도록 배치되며,
    상기 비아는 상기 제1 회로 패턴과 접하지 않도록 형성되며,
    상기 소자 및 상기 제1 회로 패턴은 상기 제2 회로 패턴 및 상기 비아를 통하여 연결된 임베디드 기판.
  2. 청구항 1에 있어서,
    상기 제1 회로 패턴과 제2 회로 패턴은 서로 접합되는 임베디드 기판.
  3. 청구항 2에 있어서,
    상기 제1 회로 패턴의 하면에 상기 제2 회로 패턴의 일부가 위치하도록 형성된 임베디드 기판.
  4. 청구항 1에 있어서,
    상기 절연층 상면에 형성된 제3 회로 패턴을 더 포함하는 임베디드 기판.
  5. 청구항 1에 있어서,
    상기 절연층 내부에 형성된 내부 회로 패턴을 더 포함하는 임베디드 기판.
  6. 청구항 1에 있어서,
    상기 소자와 상기 제2 회로 패턴 사이에 형성된 접착층을 더 포함하는 임베디드 기판.
  7. 청구항 6에 있어서,
    상기 비아는 상기 접착층을 관통하도록 형성된 임베디드 기판.
  8. 청구항 1에 있어서,
    상기 절연층은,
    상기 제1 회로 패턴을 매립하며 상기 소자가 배치되는 관통 형상의 캐비티가 형성된 제1 절연층; 및
    상기 제1 절연층의 상부 및 캐비티에 형성되어 상기 소자를 매립하도록 형성된 제2 절연층;
    을 포함하는 임베디드 기판.
  9. 청구항 1에 있어서,
    상기 절연층의 상부 및 하부에 형성되어 상기 제1 회로 패턴, 제2 회로 패턴 및 제3 회로 패턴 중 적어도 하나를 보호하는 보호층을 더 포함하는 임베디드 기판.
  10. 캐리어 기판에 제1 회로 패턴을 형성하는 단계;
    상기 캐리어 기판의 상부에 상기 제1 회로 패턴을 매립하며 캐비티가 형성된 제1 절연층을 형성하는 단계;
    상기 캐비티에 소자를 배치하는 단계;
    상기 제1 절연층 상부에 형성되어 상기 소자를 매립하는 제2 절연층을 형성하는 단계;
    캐리어 기판을 제거하는 단계; 및
    상기 캐비티에 형성된 제2 절연층의 하면으로부터 돌출되는 제2 회로 패턴과, 상기 소자 및 상기 제2 회로 패턴에 접합되도록 형성된 비아를 형성하는 단계; 를 포함하며,
    상기 소자 및 상기 제1 회로 패턴은 상기 제2 회로 패턴 및 상기 비아를 통하여 연결된 임베디드 기판의 제조 방법.
  11. 청구항 10에 있어서,
    상기 캐비티가 형성된 제1 절연층을 형성하는 단계는
    상기 제1 절연층의 상부에 내부 회로 패턴을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  12. 청구항 10에 있어서,
    상기 제2 회로 패턴 및 비아를 형성하는 단계에서,
    상기 제2 회로 패턴은 상기 제1 회로 패턴과 접합되도록 형성되는 임베디드 기판의 제조 방법.
  13. 청구항 12에 있어서,
    상기 제2 회로 패턴의 일부는 상기 제1 회로 패턴의 하면에 위치하도록 형성된 임베디드 기판의 제조 방법.
  14. 청구항 10에 있어서,
    상기 제2 회로 패턴 및 비아를 형성하는 단계는,
    상기 제2 절연층의 상면에 제3 회로 패턴을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  15. 청구항 10에 있어서,
    상기 캐비티에 소자를 배치하는 단계 이전에,
    상기 캐비티에 의해 노출된 캐리어 기판 상부에 접착층을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제2 회로 패턴 및 비아를 형성하는 단계에서,
    상기 비아는 상기 접착층을 관통하도록 형성되는 임베디드 기판의 제조 방법.
  17. 청구항 10에 있어서,
    상기 제2 회로 패턴 및 비아를 형성하는 단계 이후에,
    상기 제1 절연층 하부 및 제2 절연층 상부에 형성되어 상기 제1 회로 패턴, 제2 회로 패턴 및 제3 회로 패턴 중 적어도 하나를 보호하는 보호층을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
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