CN108886025B - 半导体封装基板及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体封装基板及其制造方法，所述半导体封装基板及其制造方法使用简单的制造工艺而具有改良的图案准确性及产品可靠性。所述半导体封装基板包括：基础基板，具有导电材料，且包括第一区域及第二区域，所述第一区域上安装芯片且所述第一区域在表面中包括第一凹槽或第一沟渠，所述第二区域接触所述第一区域且在表面中包括虚设凹槽或虚设沟渠；以及树脂，填充于所述第一凹槽或所述第一沟渠以及所述虚设凹槽或所述虚设沟渠中。

Description

半导体封装基板及其制造方法
【技术领域】
本发明涉及一种半导体封装基板及其制造方法，特别是涉及一种能够藉由简单的工艺来改良图案准确性及产品可靠性的半导体封装基板及其制造方法。
【背景技术】
由于半导体装置是以封装形式用于半导体封装基板上，因此在封装中使用的半导体封装基板具有微电路图案及/或输入/输出(input/output，I/O)端子。由于半导体装置的高性能及/或半导体装置的高集成度以及使用所述半导体装置的电子装置的小型化及/或高性能已取得进步，因此半导体封装基板的微电路图案已具有较小的线宽度及较高的复杂性。
当根据先前技术来制造半导体封装基板时，使用上面堆栈有铜箔(Copper Foil)的覆铜迭层板(Copper Clad Laminate，CCL)来形成贯穿孔(through hole)，且对贯穿孔的内部表面进行镀敷以将上部铜箔与下部铜箔电连接至彼此，且接着使用光刻胶剂分别将上部铜箔及下部铜箔图案化。然而，根据先前技术的制造半导体封装基板的方法，制造工艺复杂且准确性低。
【发明内容】
技术问题
本发明的一或多个实施例包括能够使用简单的工艺改良图案准确性及产品可靠性的一种半导体封装基板及其制造方法。然而，以上技术问题为示例性的，且本发明的范围并非仅限于此。
技术解决方案
根据本发明的实施例，提供一种半导体封装基板，所述半导体封装基板包括：基础基板，具有导电材料，且包括第一区域及第二区域，所述第一区域上安装芯片且所述第一区域在表面中包括第一凹槽或第一沟渠，所述第二区域接触所述第一区域且在表面中包括虚设凹槽或虚设沟渠；以及树脂，填充于所述第一凹槽或所述第一沟渠以及所述虚设凹槽或所述虚设沟渠中。
所述第二区域可为在一方向上延伸的框架区域。
所述第二区域可位于所述基础基板的外侧部分或中心部分处。
所述半导体封装基板可更包括在所述基础基板的相对表面上仅位于所述第一区域中的第二凹槽或第二沟渠以至少部分地暴露出所述树脂。
所述第二凹槽或所述第二沟渠可位于除所述第二区域的相对表面以外的其他部分中。
根据本发明的实施例，提供一种制造半导体封装基板的方法，所述方法包括：制备基础基板，所述基础基板具有导电材料且包括第一区域及第二区域，所述第一区域上安装芯片，所述第二区域接触所述第一区域；在所述基础基板的表面上在所述第一区域中形成第一凹槽或第一沟渠；在所述基础基板的所述表面上在所述第二区域中形成虚设凹槽或虚设沟渠；使用树脂填充所述第一凹槽或所述第一沟渠以及所述虚设凹槽或所述虚设沟渠；将所述树脂硬化；以及蚀刻所述基础基板的相对表面，以至少部分地暴露出填充于所述第一凹槽或所述第一沟渠中的所述树脂。
所述第二区域可为在一方向上延伸的框架区域。
所述第二区域可位于所述基础基板的外侧部分或中心部分处。
所述形成所述第一凹槽或所述第一沟渠与所述形成所述虚设凹槽或所述虚设沟渠可同时执行。
所述蚀刻所述基础基板的所述相对表面可包括蚀刻位于所述基础基板的所述相对表面上的所述第一区域而不蚀刻位于所述基础基板的所述相对表面上的所述第二区域。
藉由附图、申请专利范围及详细说明，将更佳地理解本发明的其他态样、特征及优点。
可使用***、方法、计算机可读取储存媒体及/或其组合来执行本发明的该些一般态样及特别的态样。
有益效果
根据本发明的实施例，可实作能够使用简单的工艺改良图案准确性及产品可靠性的一种半导体封装基板及其制造方法。然而，本发明的范围并非仅限于以上效果。
【附图说明】
图1是根据本发明实施例的半导体封装基板的示意性平面图。
图2至图5是说明制造图1所示半导体封装基板的工艺的示意性剖视图。
【具体实施方式】
由于本发明能够具有各种改变及诸多实施例，因此将在图式中说明具体实施例并在本书面说明中详细阐述具体实施例。为了达成充分理解、达成所述实施例的优点及藉由实作而达成目标，将参照用于说明一或多个实施例的附图。然而，实施例可具有不同的形式且不应被视为仅限于本文所述的说明。
以下将参照附图更详细地说明示例性实施例。相同或对应的组件将以相同的参考编号来呈现而无论图的编号如何，且不再对其予以赘述。
尽管可能使用例如「第一」、「第二」等用语来阐述各种组件，然而该些组件不必受限于以上用语。以上用语仅用于区分各个组件。除非在上下文中具有明显不同的含义，否则单数表达亦囊括复数表达。
更应理解，本文中使用的用语「包含」是指明所述特征或组件的存在，但不排除一或多个其他特征或组件的存在或添加。应理解，当称一层、区或组件「形成于」另一层、区或组件「上」时，所述层、区或组件可直接形成于或间接形成于另一层、区或组件上。亦即，举例而言，可存在中间层、中间区或中间组件。
为便于解释，可夸大图式中的组件的大小。换句话说，由于为解释方便而任意地示出图式中的组件的大小及厚度，因此以下实施例并不受限于此。
x轴、y轴及z轴并非仅限于直角坐标系(rectangular coordinate system)的三个轴，而是可在更宽泛的意义上加以解释。举例而言，x轴、y轴及z轴可彼此垂直，或可代表不彼此垂直的不同方向。
当以不同的方式实作某一实施例时，可以与所阐述的顺序不同的顺序执行具体工艺顺序。举例而言，可实质上同时地执行两个接连阐述的工艺或可以与所述顺序相反的顺序执行两个接连阐述的工艺。
图1是根据本发明实施例的半导体封装基板的示意性平面图，且图2至图5是说明制造图1所示半导体封装基板的工艺的示意性剖视图。图2至图5示意性地示出沿线II-II截取的图1所示半导体封装基板。
根据制造本发明实施例的半导体封装基板的方法，如图1所示制备出包含导电材料的基础基板10。基础基板10可被形成为包含导电材料的平板。导电材料可包括例如铁(Fe)、例如铁-镍(Fe-Ni)、铁-镍-钴(Fe-Ni-Co)等Fe合金、铜(Cu)、例如铜-锡(Cu-Sn)、铜-锆(Cu-Zr)、铜-铁(Cu-Fe)、铜-锌(Cu-Zn)等Cu合金，等等。
基础基板10可包括第一区域A1及与第一区域A1接触的第二区域A2。第一区域A1是其中将被图案化为芯片安装区的多个区排列成矩阵的区域，且芯片区域CA可位于所述多个区中的每一者中的中心部分处。第二区域A2是框架区域且可在一方向(Y轴方向)上在基础基板10的外侧部分或中心部分处延伸。在图1中，第二区域A2位于基础基板10的外侧部分处。尽管图1未示出，当第二区域A2位于基础基板10的中心部分处时，第一区域A1可位于以第二区域A2为基准的一侧和相反的一侧处。
接着，参照图2及图3，在制备出包含导电材料的基础基板10之后，如图3所示，可在基础基板10中第一区域A1的表面10a中、表面10a与相对表面10b之间形成第一凹槽或第一沟渠10c。此处，第一凹槽或第一沟渠10c不完全穿透过基础基板10。尽管图3(即，剖视图)未示出，在基础基板10的表面10a中，除第一凹槽或第一沟渠10c之外的其他部分可被视为在一方向上延伸或在面板上缠绕的配线图案。
另外，在第一区域A1的表面10a中形成第一凹槽或第一沟渠10c的同时，可在第二区域A2的表面10a中形成虚设凹槽或虚设沟渠10d。在图3中，第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d具有彼此相同的大小，然而若需要，则第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d的大小及形状可变化。
为了形成第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d，在基础基板10的表面10a上层迭包含感光性材料的干膜抗蚀剂(Dry Film Resist，DFR)且执行曝光工艺、显影工艺等来使仅欲在基础基板10中形成第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d的部分曝光。之后，利用例如氯化铜或氯化铁等蚀刻剂来蚀刻基础基板10的表面10a的所述部分(其中所述部分未被干膜抗蚀剂覆盖)，且因此，如图3中所示，第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d可在表面10a中被形成为不穿透过基础基板10。
在基础基板10中的第一区域A1的表面10a上，未移除的部分(即，除第一凹槽或第一沟渠10c之外的其他部分)可在此后用作配线图案。因此，当在基础基板10的表面10a中形成第一凹槽或第一沟渠10c时，相邻的凹槽或相邻的沟渠之间的部分的宽度可为约20微米至约30微米(即，一般配线图案的宽度)。
另外，如图3所示，当在基础基板10中的第一区域A1的表面10a中形成第一凹槽或第一沟渠10c时，第一凹槽或第一沟渠10c的深度可为基础基板10的厚度的约80％至约90％。举例而言，在其中形成第一凹槽或第一沟渠10c的部分处基础基板10的剩余厚度可为10微米至40微米。
若第一凹槽或第一沟渠10c的深度大于以上实例，则在半导体封装基板的制造工艺或封装工艺期间，可能不易于操纵基础基板10或半导体封装基板。另外，若第一凹槽或第一沟渠10c的深度大于以上实例，则在某些情形中，在形成第一凹槽或第一沟渠10c的同时可能会因容差等而形成穿透过基础基板(tolerance)10的表面10a及相对表面10b的贯穿孔。另一方面，若第一凹槽或第一沟渠10c的深度小于以上实例，则可能会造成制造半导体封装基板的后续工艺不易于执行或最终制成的半导体封装基板可能厚度过小。
另外，不同于第一凹槽或第一沟渠10c，在基础基板10中的第二区域A2的表面10a上除虚设凹槽或虚设沟渠10d之外的其他部分可不用作配线图案。因此，相邻的虚设凹槽或虚设沟渠10d之间的部分的宽度可能未必等于一般配线图案的宽度。然而，由于虚设凹槽或虚设沟渠10d是藉由与第一凹槽或第一沟渠10c相同的工艺形成，因此邻近的虚设凹槽或虚设沟渠10d之间的部分的宽度可等于一般配线图案的宽度以使整个基础基板10达到平衡，且如同第一凹槽或第一沟渠10c一样，形成有虚设凹槽或虚设沟渠10d的部分的剩余厚度可为约10微米至40微米。
藉由以上工艺，在制造工艺中基础基板10可达到完全平衡。
另外，如图4所示，基础基板10中的第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d是使用树脂20进行填充。树脂20可包含不导电的绝缘材料。举例而言，树脂20可为藉由热工艺来聚合或硬化的热固性树脂。树脂20可在半导体封装基板中的各配线图案之间电绝缘。可使用液相树脂材料或包含树脂组分的固相胶带来执行树脂20的填充。
当填充树脂20时，尽管图中未示出，树脂20可不仅如图4所示填充于基础基板10的第一凹槽或第一沟渠10c或者虚设凹槽或虚设沟渠10d中，但亦可能会至少部分地覆盖基础基板10的表面10a。若如上所述过度地施加了树脂20，则可藉由例如刷洗、研磨或抛光等机械工艺或者化学树脂蚀刻(Resin Etching)工艺来移除过度施加的树脂20，以使树脂20可如图4所示仅填充于基础基板10的第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d中。
之后，如图5所示，对基础基板10的相对表面10b进行蚀刻以将第二凹槽或第二沟渠10e形成为使得填充于第一凹槽或第一沟渠10c中的树脂20可被暴露出。可以以下各种方式执行对基础基板10的相对表面10b的蚀刻：举例而言，可在基础基板10的相对表面10b上层迭包含感光性材料的干膜抗蚀剂；且接着，执行曝光、显影等来仅暴露出基础基板10的相对表面10b上的将被蚀刻的部分。之后，利用例如氯化铜或氯化铁等蚀刻剂来蚀刻基础基板10的相对表面10b的所述部分(其中所述部分未被干膜抗蚀剂DFR覆盖)，且因此，如图5所示，第二凹槽或第二沟渠10e可在相对表面10b中被形成为至少部分地暴露出树脂20。
另外，在以上工艺期间，可不蚀刻与基础基板10中的第二区域A2对应的相对表面10b。亦即，不蚀刻基础基板10中的其中具有虚设凹槽或虚设沟渠10d的第二区域A2的相对表面10b。如上所述，由于基础基板10的第二区域A2是其中不需要排列导线的框架区域，且因此，可不形成用于排列导线的虚设凹槽或虚设沟渠10d。
上述工艺中使用的树脂20较用于可挠性电路(flexible circuit，FC)的一般树脂硬。因此，在藉由机械处理移除树脂的工艺期间或在填充树脂20之后部分地蚀刻基础基板10的相对表面10b的工艺期间，在树脂20中可能会因外力而出现裂纹。为解决以上问题，根据本发明实施例，在基础基板10的表面10a被蚀刻期间，在第二区域A2(即，框架区域)中可更形成虚设凹槽或虚设沟渠10d。由于虚设凹槽或虚设沟渠10d，基础基板10可在被处理的同时在基础基板10的左侧与右侧之间维持平衡，且因此，可分散施加至树脂20的外力以防止在树脂20中出现裂纹。
根据以上工艺，在基础基板10的表面中可示出树脂20之间的配线图案12且在基础基板10的相对表面中亦示出树脂20之间的配线图案14。
若需要，则可进一步执行附加工艺。举例而言，可以金(Au)、钯(Pd)等至少部分地对基础基板10的剩余部分进行镀敷或可对基础基板10的剩余部分至少部分地执行有机可焊性保护(organic solderability preservative，OSP)涂布。此是为了提高基础基板10的剩余部分的焊料黏合力。
已阐述了制造半导体封装基板的方法，但本发明并非仅限于此。举例而言，藉由以上半导体封装基板的制造方法制造的半导体封装基板亦可包含于本发明的范围中。
图5是根据本发明的实施例的半导体封装基板的示意性剖视图。图5示意性地示出沿线II-II截取的图1所示半导体封装基板。
参照图1及图5，根据实施例的半导体封装基板包括基础基板10及在基础基板10中部分地填充的树脂20。基础基板10可具有包含导电材料作为传导性材料的平板形状。所述导电材料可包括例如Fe、例如Fe-Ni、Fe-Ni-Co等Fe合金、Cu、例如Cu-Sn、Cu-Zr、Cu-Fe、Cu-Zn等Cu合金，等等。
基础基板10可包括第一区域A1及与第一区域A1接触的第二区域A2。第一区域A1是其中将被图案化为芯片安装区的多个区排列成矩阵的区域，且芯片区域CA可位于所述多个区中的每一者中的中心部分处。第二区域A2是框架区域且可被定位成在一方向(Y轴方向)上在基础基板10的外侧部分或中心部分处延伸。在图1中，第二区域A2位于基础基板10的外侧部分处。尽管图1未示出，当第二区域A2位于基础基板10的中心部分处时，第一区域A1可位于以第二区域A2为基准的一侧和相反的一侧处。
第一凹槽或第一沟渠10c可在由导电材料形成的基础基板10中位于表面10a的第一区域A1中、彼此相对的表面10a与相对表面10b之间。此处，第一凹槽或第一沟渠10c不完全穿透过基础基板10。尽管图5(即，剖视图)未示出，在基础基板10的表面10a中，除第一凹槽或第一沟渠10c外的其他部分可被视为在一方向上延伸或在面板上缠绕的配线图案12。
另外，虚设凹槽或虚设沟渠10d可位于基础基板10的第二区域A2的表面10a中。尽管第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d在图5中被示出为具有相等的大小，根据需要，可对大小及形状作出各种设计。
在基础基板10中的第一区域A1的表面10a上，未移除的部分(即，除第一凹槽或第一沟渠10c之外的其他部分)可在此后用作配线图案12。因此，在基础基板10的表面10a的第一凹槽或第一沟渠10c中，相邻的凹槽或相邻的沟渠之间的部分的宽度可为约20微米至约30微米(即，一般配线图案12的宽度)。
另外，第一凹槽或第一沟渠10c的深度可为基础基板10的厚度的约80％至约90％。举例而言，在其中形成有第一凹槽或第一沟渠10c的部分处基础基板10的剩余厚度可为10微米至40微米。
若第一凹槽或第一沟渠10c的深度大于以上实例，则在半导体封装基板的制造工艺或封装工艺期间，可能不易于操纵基础基板10或半导体封装基板。另外，若第一凹槽或第一沟渠10c的深度大于以上实例，则在某些情形中，在形成第一凹槽或第一沟渠10c的同时可能会因容差等而形成穿透过基础基板10的表面10a及相对表面10b的贯穿孔。另一方面，若第一凹槽或第一沟渠10c的深度小于以上实例，则可能会造成制造半导体封装基板的后续工艺不易于执行或最终制成的半导体基板可能厚度过小。
另外，不同于第一凹槽或第一沟渠10c，在基础基板10中的第二区域A2的表面10a上除虚设凹槽或虚设沟渠10d之外的其他部分可不用作配线图案。因此，相邻的虚设凹槽或虚设沟渠10d之间的部分的宽度可能未必等于一般配线图案12的宽度。然而，由于虚设凹槽或虚设沟渠10d是藉由与第一凹槽或第一沟渠10c相同的工艺形成，因此邻近的虚设凹槽或虚设沟渠10d之间的部分的宽度可等于一般配线图案12的宽度以使整个基础基板10达到平衡，且如同第一凹槽或第一沟渠10c一样，形成有虚设凹槽或虚设沟渠10d的部分的剩余厚度可为约10微米至40微米。
藉由以上工艺，在制造工艺中基础基板10可达到完全平衡。
另外，基础基板10中的第一凹槽或第一沟渠10c及虚设凹槽或虚设沟渠10d是使用树脂20进行填充。树脂20可包含不导电的绝缘材料。举例而言，树脂20可为藉由热工艺来聚合或硬化的热固性树脂。树脂20可在半导体封装基板中的各配线图案之间电绝缘。可使用液相树脂材料或包含树脂组分的固相胶带来执行树脂20的填充。
另外，第二凹槽或第二沟渠10e可仅位于基础基板10的相对表面10b上的第一区域A1中。第二凹槽或第二沟渠10e可藉由对基础基板10的相对表面10b进行蚀刻而形成。在第一凹槽或第一沟渠10c中填充的树脂20可经由第二凹槽或第二沟渠10e而至少部分地暴露出。第二凹槽或第二沟渠10e中的图案可被视为配线图案14。
在此种情形中，第二凹槽或第二沟渠10e可不位于基础基板10的相对表面10b上的第二区域A2中。亦即，在制造工艺期间，不蚀刻基础基板10中的其中具有虚设凹槽或虚设沟渠10d的第二区域A2的相对表面10b。如上所述，由于基础基板10的第二区域A2是其中不需要排列配线图案的框架区域，且因此，不形成用于排列配线图案的虚设凹槽或虚设沟渠10d。
上述工艺中使用的树脂20较用于可挠性电路的一般树脂硬。因此，在藉由机械处理移除树脂的工艺期间或在填充树脂20之后部分地蚀刻基础基板10的相对表面10b的工艺期间，在树脂20中可能会因外力而出现裂纹。为解决以上问题，根据本发明实施例，在基础基板10的表面10a被蚀刻期间，在第二区域A2(即，框架区域)中可更形成虚设凹槽或虚设沟渠10d。由于虚设凹槽或虚设沟渠10d，基础基板10可在被处理的同时在基础基板10的左侧与右侧之间维持平衡，且因此，可分散施加至树脂20的外力以防止在树脂20中出现裂纹。
尽管已参照本发明的非显而易见的特征具体阐述了详细说明，然而在此项技术中具有通常知识者将理解，在不背离以下申请专利范围的精神及范围的条件下，在本文中可在形式及细节方面作出对上述装置及方法的各种删除、替代及改变。

Claims (9)

1.一种半导体封装基板，其特征在于，包括：
基础基板，包含导电材料，且包括第一区域及第二区域，所述第一区域上安装芯片且所述第一区域在表面中包括第一凹槽或第一沟渠，所述第二区域接触所述第一区域且在表面中包括虚设凹槽或虚设沟渠，其中所述第二区域不为配线图案；以及
树脂，填充于所述第一凹槽或所述第一沟渠以及所述虚设凹槽或所述虚设沟渠中，且在所述基础基板的相对表面上仅位于所述第一区域中的第二凹槽或第二沟渠以至少部分地暴露出所述树脂。
2.如权利要求1所述的半导体封装基板，其特征在于，所述第二区域是在一方向上延伸的框架区域。
3.如权利要求2所述的半导体封装基板，其特征在于，所述第二区域位于所述基础基板的外侧部分或中心部分处。
4.如权利要求1所述的半导体封装基板，其特征在于，所述第二凹槽或所述第二沟渠位于除所述第二区域的相对表面以外的其他部分中。
5.一种制造半导体封装基板的方法，其特征在于，所述方法包括：
制备基础基板，所述基础基板包含导电材料且包括第一区域及第二区域，所述第一区域上安装芯片，所述第二区域接触所述第一区域；
在所述基础基板的表面上在所述第一区域中形成第一凹槽或第一沟渠；
在所述基础基板的所述表面上在所述第二区域中形成虚设凹槽或虚设沟渠；
使用树脂填充所述第一凹槽或所述第一沟渠以及所述虚设凹槽或所述虚设沟渠，其中所述第二区域不为配线图案；
将所述树脂硬化；以及
蚀刻所述基础基板的相对表面，以至少部分地暴露出填充于所述第一凹槽或所述第一沟渠中的所述树脂。
6.如权利要求5所述的方法，其特征在于，所述第二区域是在一方向上延伸的框架区域。
7.如权利要求6所述的方法，其特征在于，所述第二区域位于所述基础基板的外侧部分或中心部分处。
8.如权利要求5所述的方法，其特征在于，所述形成所述第一凹槽或所述第一沟渠与所述形成所述虚设凹槽或所述虚设沟渠是同时执行的。
9.如权利要求5所述的方法，其特征在于，所述蚀刻所述基础基板的所述相对表面包括蚀刻位于所述基础基板的所述相对表面上的所述第一区域而不蚀刻位于所述基础基板的所述相对表面上的所述第二区域。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101999594B1 (ko) 2018-02-23 2019-10-01 해성디에스 주식회사 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지
KR102119142B1 (ko) 2019-10-01 2020-06-05 해성디에스 주식회사 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법
KR102583276B1 (ko) * 2021-03-08 2023-09-27 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
CN114122240B (zh) * 2021-11-24 2023-05-16 重庆康佳光电技术研究院有限公司 芯片封装结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766832A (zh) * 2014-01-03 2015-07-08 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
SE526366C3 (sv) 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
JP4365750B2 (ja) * 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
KR100998233B1 (ko) * 2007-12-03 2010-12-07 서울반도체 주식회사 슬림형 ｌｅｄ 패키지
WO2011059205A2 (en) 2009-11-11 2011-05-19 Lg Innotek Co., Ltd. Lead frame and manufacturing method of the same
EP2557593A1 (en) * 2010-04-30 2013-02-13 Wavenics, Inc. Integrated-terminal-type metal base package module and a method for packaging an integrated terminal for a metal base package module
KR101186879B1 (ko) * 2010-05-11 2012-10-02 엘지이노텍 주식회사 리드 프레임 및 그 제조 방법
KR20120116825A (ko) * 2011-04-13 2012-10-23 엘지이노텍 주식회사 리드프레임 및 그 제조방법
US8891245B2 (en) * 2011-09-30 2014-11-18 Ibiden Co., Ltd. Printed wiring board
CN103367344B (zh) * 2012-04-11 2016-04-27 光宝电子(广州)有限公司 连板料片、发光二极管封装品及发光二极管灯条
US20160014878A1 (en) * 2014-04-25 2016-01-14 Rogers Corporation Thermal management circuit materials, method of manufacture thereof, and articles formed therefrom
JP6413412B2 (ja) * 2014-07-11 2018-10-31 日亜化学工業株式会社 半導体発光装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766832A (zh) * 2014-01-03 2015-07-08 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板

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