KR100651125B1 - 이중 성형된 멀티 칩 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 이중 성형된 멀티 칩 패키지 및 그 제조 방법에 관한 것으로, 반도체 칩들을 일괄적으로 성형한 이후에 진행되는 테스트 공정에서 불량처리로 인한 수율 저하를 최소화하고, 반도체 칩들의 특성에 맞게 테스트 공정을 진행하여 신뢰성이 양호한 이중 성형된 멀티 칩 패키지 및 그 제조 방법을 제공한다. 즉 배선기판에 상대적으로 신뢰성이 떨어지는 적어도 하나 이상의 반도체 칩을 포함하는 제 1 칩 그룹을 실장하여 1차 성형한 다음, 1차 성형된 반제품에 대한 테스트 공정을 진행하여 양호한 반제품만을 선별하고, 이렇게 선별된 양호한 1차 성형된 반제품의 제 1 패키지의 상부면에 상대적으로 신뢰성이 양호한 적어도 하나 이상의 반도체 칩을 포함하는 제 2 칩 그룹을 실장하여 2차 성형한 멀티 칩 패키지 및 그 제조 방법을 제공한다. 그리고 제 2 칩 그룹과 배선기판을 전기적으로 연결하기 위해서, 제 2 칩 그룹과 제 1 패키지 몸체 사이에 매개기판을 개재할 수도 있다.
적층 칩, 멀티 칩, 패키지, 테스트, 이중 성형

Description

이중 성형된 멀티 칩 패키지 및 그 제조 방법{DOUBLE MOLDED MULTI CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
도 1은 종래기술에 따른 멀티 칩 패키지를 보여주는 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 이중 성형된 멀티 칩 패키지를 보여주는 단면도이다.
도 3 내지 도 7은 제 1 실시예에 따른 이중 성형된 멀티 칩 패키지의 제조 방법에 따른 각 단계를 보여주는 도면들로서,
도 3은 배선기판에 제 1 및 제 2 칩을 실장하는 단계를 보여주는 단면도이고,
도 4는 제 1 패키지 몸체를 형성하는 단계를 보여주는 단면도이고,
도 5는 반제품을 테스트하는 단계를 보여주는 단면도이고,
도 6은 양품으로 판정된 반제품의 제 1 패키지 몸체 위에 제 3 칩을 실장하는 단계를 보여주는 단면도이고,
도 7은 제 2 패키지 몸체를 형성하는 단계를 보여주는 단면도이다.
도 8 내지 도 13은 본 발명의 제 2 내지 제 7 실시예에 따른 이중 성형된 멀티 칩 패키지를 보여주는 단면도들이다.
* 도면의 주요 부분에 대한 설명 *
110 : 배선기판 112 : 기판 패드
114 : 볼 패드 120 : 제 1 칩
130 : 제 2 칩 140 : 제 3 칩
152 : 제 1 본딩 와이어 154 : 제 2 본딩 와이어
156 : 제 3 본딩 와이어 161 : 제 1 패키지 몸체
163 : 제 2 패키지 몸체 170 : 솔더 볼
190 : 테스트 단자 200 : 멀티 칩 패키지
580 : 매개기판 581 : 기판 몸체
583 : 매개패턴
본 발명은 멀티 칩 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 내장될 반도체 칩 중에서 상대적으로 신뢰성이 떨어지는 반도체 칩을 반제품 상태에서 테스트하여 선별하고 양품으로 판정된 반제품을 이용하여 제조된 이중 성형된 멀티 칩 패키지 및 그 제조 방법에 관한 것이다.
최근의 반도체 산업 발전과 더불어 사용자의 요구에 따라 전자기기는 점점 소형화, 박형화 및 경량화 되고 있다. 반면에 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 따라서 종래에는 하나의 기능을 담당하는 반도체 칩이 반도체 패키지에 실장된 싱글 칩 패키지(single chip package)가 주류를 이루었 으나, 최근에는 하나의 패키지 내에 두 개 이상의 반도체 칩이 실장된 멀티 칩 패키지(Multi Chip Package; MCP)가 많이 개발되고 있다.
멀티 칩 패키지(Multi Chip Package; MCP) 기술은 배선기판에 두 개 이상의 반도체 칩을 실장해 하나의 패키지로 만들어 크기를 축소할 수 있는 반도체 패키징 기술로서, 동일한 종류의 반도체 칩들을 실장하거나 다른 종류의 반도체 칩들을 실장한 혼합형(hybrid type) 등 다양한 방향으로 기술이 발전하고 있다. 이때 반도체 칩들은 배선기판 위에 평면적으로 실장될 수도 있고, 수직적으로 실장될 수 있는데, 소형화, 박형화 및 경량화의 요구에 따라 수직적으로 반도체 칩을 적층시키는 형태가 많이 사용되고 있다.
종래의 통상적인 멀티 칩 패키지(100)는, 도 1에 도시된 바와 같이, 배선기판(10) 위에 반도체 칩(20, 30, 40)이 크기 순으로 적층된 구조로 구현될 수 있다. 배선기판(10)과 반도체 칩들(20, 30, 40)은 본딩 와이어(50)에 의해 전기적으로 연결된다. 배선기판(10) 위에 적층된 반도체 칩들(20, 30, 40)은 성형 공정을 통하여 일괄적으로 성형되어 형성된 패키지 몸체(60)에 의해 외부환경으로부터 보호된다. 그리고 배선기판(10)의 하부면에는 외부접속용 솔더 볼(70)이 형성되어 있다.
반면에 피적층 반도체 칩에 비해서 적층 반도체 칩의 크기가 동일하거나 클 경우, 전술된 방법으로 멀티 칩 패키지를 구현할 경우, 피적층 반도체 칩에서 인출된 본딩 와이어가 적층 반도체 칩의 배면과 접촉하여 전기적 쇼트가 발생될 수 있기 때문에, 미국등록특허 제5323060호에 개시된 바와 같이, 상하 반도체 칩 사이에 스페이서(spacer)를 개재하여 피적층 반도체 칩에서 인출된 본딩 와이어가 적층 반 도체 칩의 하부면과 기계적으로 접촉하는 것을 방지한다. 물론 스페이서는 피적층 반도체 칩에서 인출된 본딩 와이어가 적층 반도체 칩의 하부면과 접촉하지 않을 정도의 두께를 갖도록 형성된다. 그리고 배선기판 위에 적층된 반도체 칩들은 성형 공정을 통하여 일괄적으로 성형하여 형성된 패키지 몸체에 의해 보호된다.
그런데 이와 같은 종래기술에 따른 멀티 칩 패키지는 패키지 몸체 안에 다수개의 반도체 칩이 내장된 구조를 갖기 때문에, 패키지 몸체 안에 내장된 다수개의 반도체 칩 중에서 어느 하나라도 불량이 발생될 경우 그 멀티 칩 패키지 자체가 불량품으로 처리된다. 따라서 멀티 칩 패키지에 사용되는 반도체 칩에 대한 신뢰성 검증 작업이 반도체 칩 상태에서 이루어져야 하기 때문에, 제조 비용이 상승하는 원인을 제공한다.
특히 상대적으로 저가인 메모리 칩(memory chip)과 상대적으로 고가인 주문형 반도체 칩(ASIC; Application Specific Integrated Circuit)과 같은 로직 칩(logic chip)이 함께 실장된 혼합형 멀티 칩 패키지의 경우, 테스트 단계에서 불량 처리될 경우 비용적인 부담이 더욱 크다.
여기서 메모리 칩은 대량 생산을 통하여 제조되고, 로직 칩은 고객의 요구 조건에 따라서 제조되기 때문에, 패키징이 완료된 이후에 실시되는 테스트에서 메모리 칩이 로직 칩에 비해서 상대적으로 불량 발생율이 높다. 따라서 혼합형 멀티 칩 패키지로 제조된 이후에 불량은 주로 메모리 칩 불량으로 인해서 발생되고 있다.
이로 인해 일반적으로 메모리 칩이 실장된 반도체 패키지에 대해서는 가혹한 조건에서 테스트를 진행하여 사전에 불량이 발생될 수 있는 반도체 패키지를 걸러낸다. 반면에 로직 칩이 실장된 반도체 패키지에 대해서는 메모리 칩이 실장된 반도체 패키지의 테스트 조건보다는 완화된 테스트 조건에서 테스트 공정이 진행되는 것이 일반적이다.
그런데 혼합형 멀티 칩 패키지의 경우 패키지 몸체 내에 메모리 칩과 로직 칩이 함께 실장되어 있기 때문에, 메모리 칩과 로직 칩의 특성에 맞는 테스트 공정을 진행할 수 없는 문제점을 안고 있다. 즉 혼합형 멀티 칩 패키지에 대한 테스트는 로직 칩에 대한 테스트 조건 또는 메모리 칩에 대한 테스트 조건으로 공정을 진행할 수 있는데, 로직 칩의 테스트 조건으로 혼합형 멀티 칩 패키지에 대한 테스트 공정을 진행할 경우, 메모리 칩에 대한 신뢰성을 제대로 검증할 수 없기 때문에, 일반적인 메모리 칩에 대한 테스트 조건에서는 불량으로 처리될 메모리 칩이 양품으로 판정되어 실제로 혼합형 멀티 칩 패키지가 사용되는 환경에서 불량이 발생될 수 있다.
반대로 메모리 칩의 테스트 조건에서 혼합형 멀티 칩 패키지에 대한 테스트 공정을 진행할 경우, 메모리 칩과 로직 칩을 함께 테스트할 수 있는 방법이라는 점에서 바람직한 테스트 방법이지만, 로직 칩의 테스트 조건보다는 가혹한 테스트 조건으로 인하여 불량처리가 되지 않을 로직 칩이 불량처리되는 문제가 발생될 수 있다.
따라서, 본 발명의 제 1 목적은 일괄적인 성형 공정으로 제조된 멀티 칩 패 키지의 테스트 공정에서의 수율 저하를 최소화할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 메모리 칩에 대한 테스트 공정을 진행한 이후에 로직 칩에 대한 테스트 공정을 진행할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 배선기판의 상부면에 신뢰성이 떨어지는 적어도 하나 이상의 반도체 칩을 포함하는 제 1 칩 그룹을 실장하여 1차 성형하여 제 1 패키지 몸체를 형성한다. 1차 성형된 반제품의 배선기판의 하부면의 기판 패드를 통하여 테스트 단자를 접속하여 제 1 칩 그룹의 테스트한 후 양품으로 판정된 반제품의 제 1 패키지 몸체의 상부면에 상대적으로 신뢰성이 양호한 적어도 하나 이상의 반도체 칩을 포함하는 제 2 칩 그룹을 실장하여 2차 성형한 멀티 칩 패키지를 제공한다.
본 발명에 있어서, 제 1 칩 그룹은 적어도 두 개 이상의 반도체 칩을 포함할 수 있으며, 그 반도체 칩은 배선기판의 상부면에 수평적 또는 수직적으로 실장될 수 있다.
본 발명에 있어서, 제 2 칩 그룹은 적어도 두 개 이상의 반도체 칩을 포함할 수 있으며, 그 반도체 칩은 제 1 패키지 몸체의 상부면에 수평적 또는 수직으로 실장될 수 있다.
매개기판이 제 1 패키지 몸체의 상부면과 제 2 칩 그룹 최하부의 반도체 칩 사이에 개재되어 제 2 칩 그룹과 배선기판의 전기적 연결을 매개하도록 할 수 있다. 이와 같은 매개기판으로 리드 프레임, 인쇄회로기판, 테이프 배선기판 그리고 실리콘 배선기판이 사용될 수 있다.
제 2 칩 그룹의 반도체 칩들은 본딩 와이어에 의해 매개기판에 전기적으로 연결되며, 매개기판은 배선기판과 본딩 와이어에 의해 전기적으로 연겨될 수 있다. 이때 제 2 칩 그룹 최하부의 반도체 칩은 매개기판에 플립 칩 본딩될 수 있다.
매개기판과 배선기판의 전기적 연결 수단으로서, 매개기판은 제 1 패키지 몸체의 상부면에서 외측으로 연장되어 배선기판에 직접 본딩될 수도 있다.
제 1 칩 그룹은 메모리 칩을 포함할 수 있으며, 제 2 칩 그룹은 로직 칩을 포함할 수 있다.
본 발명은 전술된 이중 성형된 멀티 칩 패키지의 제조 방법을 제공한다. 즉 배선기판을 준비한다. 배선기판의 상부면에 제 1 칩 그룹을 실장하는 단계를 진행한다. 배선기판 상부면의 제 1 칩 그룹을 봉합하여 제 1 패키지 몸체를 형성하는 단계를 진행한다. 배선기판 하부면에 노출된 기판 패드를 통하여 테스트 단자를 접속하여 제 1 칩 그룹의 양불량을 테스트하는 단계를 진행한다. 여기서 양품으로 판정된 제 1 칩 그룹을 포함하는 제 1 패키지의 상부면에 제 2 칩 그룹을 실장하는 단계를 진행한다. 그리고 배선기판 상부면의 제 1 패키지 몸체와 제 2 칩 그룹을 포함하여 봉합하여 제 2 패키지 몸체를 형성하는 단계를 진행한다.
본 발명에 따른 제조 방법에 있어서, 제 2 그룹 칩과 배선기판을 전기적으로 연결하기 위해서, 제 1 패키지 몸체의 상부면과 제 2 그룹 칩 최하부의 반도체 칩 사이에 매개기판을 개재하는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 2는 본 발명의 제 1 실시예에 따른 이중 성형된 멀티 칩 패키지(200)를 보여주는 단면도이다. 도 2를 참조하면, 제 1 실시예에 따른 이중 성형된 멀티 칩 패키지(200)는 배선기판(110)의 상부면에 다수개의 반도체 칩(120, 130, 140)이 적층된 구조를 갖는 다는 점에서 일반적인 멀티 칩 패키지와 유사한 구조를 갖지만, 제 1 및 제 2 칩(120, 130)을 봉합하는 제 1 패키지 몸체(161)와, 제 1 패키지 몸체(161) 위에 제 3 칩(130)이 실장되고, 배선기판(110)의 상부면에 형성된 제 1 패키지 몸체(161)와 제 3 칩(140)을 전체적으로 봉합하는 제 2 패키지 몸체(163)가 형성된 구조를 갖는 다는 점에서 구성 상에 차이를 갖고 있다.
이때 제 1 실시예에서는 제 1 패키지 몸체(161) 내부에 제 1 및 제 2 칩(120, 130)이 실장되고, 제 1 패키지 몸체(161)의 상부면에 제 3 칩(140)이 실장된 예를 개시하였지만, 제 1 패키지 몸체(161)의 내부 및 상부면에 적어도 하나 이상의 반도체 칩을 수직 또는 수평적으로 실장할 수 있음은 물론이다.
한편 이하의 설명에 있어서, 제 1 패키지 몸체에 내장된 적어도 하나 이상의 반도체 칩들을 함께 가리킬 때는 제 1 칩 그룹이라 하고, 제 1 패키지 몸체의 상부면에 실장된 적어도 하나 이상의 반도체 칩들을 함께 가리킬 때는 제 2 칩 그룹이라 한다.
이와 같은 구조를 갖는 제 1 실시예에 따른 이중 성형된 멀티 칩 패키지(200)의 제조 방법을 도 2 내지 도 7을 참조로 하여 설명하면 다음과 같다.
제 1 실시예에 따른 이중 성형된 멀티 칩 패키지(200)의 제조 방법은, 도 3에 도시된 바와 같이, 배선기판(110)을 준비하는 단계로부터 출발한다. 배선기판(110)은 제 1 및 제 2 칩(120, 130)이 실장된 영역의 외측에 기판 패드(112)가 형성된 상부면과, 기판 패드(112)와 내부 배선에 의해 전기적으로 연결된 볼 패드(114)가 형성된 하부면을 갖는 회로기판이다. 제 1 실시예에 따른 배선기판(110)으로 인쇄회로기판, 테이프 배선기판, 세라믹 기판, 리드 프레임 등이 사용될 수 있다.
다음으로 배선기판(110)의 상부면에 제 1 칩(120)과 제 2 칩(130)을 차례로 적층하는 단계가 진행된다. 제 1 칩(120)은 활성면의 가장자리 둘레에 제 1 칩 패드(122)가 형성되어 있으며, 제 1 칩 패드(122)와 배선기판의 기판 패드(112)는 제 1 본딩 와이어(152)에 의해 전기적으로 연결된다. 제 2 칩(130)은 제 1 칩 패드(122) 사이의 활성면에 부착되며, 제 2 칩 패드(132)와 배선기판의 기판 패드(112) 또한 제 2 본딩 와이어(154)에 의해 전기적으로 연결된다.
한편 제 1 실시예에서는 제 1 칩(120)에 비해서 상대적으로 작은 제 2 칩(130)이 제 1 칩(120) 위에 적층된 예를 개시하였지만, 제 1 칩과 비교해서 제 2 칩의 크기가 동일하거나 클 경우, 미국등록특허 제5323060호에 개시된 바와 같이, 제 1 및 제 2 칩 사이에 스페이서(spacer)를 개재하여 칩 적층을 구현할 수 있다.
다음으로 도 4에 도시된 바와 같이, 제 1 패키지 몸체(161)를 형성하는 단계가 진행된다. 즉 배선기판(110) 상부면에 형성된 제 1 칩(120), 제 2 칩(130), 제 1 및 제 2 본딩 와이어(152, 154)를 액상의 성형 수지로 1차 성형하여 제 1 패키지 몸체(161)를 형성한다. 액상의 성형 수지로는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)가 주로 사용된다.
이때 제 1 패키지 몸체(161)에 봉합되는 제 1 및 제 2 칩(120, 130)으로는 제 3 칩(도 6의 140)에 비해서 상대적으로 신뢰성이 떨어지는 반도체 칩을 선택하는 것이 바람직하다. 예컨대, 메모리 칩과 로직 칩으로 구성된 혼합형 멀티 칩 패키지로 구현하고자 할 경우, 제 1 및 제 2 칩(120, 130)으로는 메모리 칩이 선택될 수 있다.
즉 메모리 칩은 로직 칩에 비해서 저가이며, 테스트 단계에서 불량으로 처리되는 확률이 더 높기 때문에, 로직 칩을 실장하기 전에 불량이 발생될 수 있는 메모리 칩을 걸러낼 수 있도록 제 1 패키지 몸체(161) 내에 설치하는 것이 바람직하다.
아울러 메모리 칩은 로직 칩에 비해서 상대적으로 가혹한 테스트 조건에서 테스트 공정이 진행되기 때문에, 후술되겠지만 메모리 칩에 대한 테스트 공정을 먼저 진행할 수 있도록 제 1 패키지 몸체(161) 내에 설치하는 것이 바람직하다.
다음으로 도 5에 도시된 바와 같이, 제 1 및 제 2 칩(120, 130)이 내장된 반제품을 테스트하는 단계가 진행된다. 즉 배선기판(110)의 하부면에 노출된 볼 패드(114)에 테스트 장치의 테스트 단자(190)를 접속시켜 제 1 및 제 2 칩(120, 130)에 대한 테스트 공정을 진행한다.
이때 반제품은 배선기판(110)의 상부면에 제 1 및 제 2 칩(120, 130)이 실장되어 제 1 패키지 몸체(161)에 의해 보호되고, 배선기판(110)의 하부면에 볼 패드 (114)가 노출된 일종의 랜드 그리드 어레이(land Grid Array;LGA) 타입의 패키지와 동일한 구성을 갖기 때문에, 종래의 LGA 패키지용 테스트 장치를 이용하여 반제품에 대한 테스트 공정을 진행할 수 있다.
예컨대, 제 1 및 제 2 칩(120, 130)이 메모리 칩인 경우, 메모리 칩이 실장된 반도체 패키지와 동일한 테스트 조건으로 테스트 공정을 진행하여 불량 메모리 칩이 포함된 반제품을 걸러낸다. 즉 로직 칩이 실장되기 전에 메모리 칩만으로 구성된 상태에서, 메모리 칩에 대한 테스트가 가능하다.
따라서 로직 칩을 실장하기 전에 불량이 발생될 수 있는 메모리 칩이 포함된 반제품을 걸러 내고, 양품으로 판정된 메모리 칩이 포함된 반제품으로 이후의 공정을 진행한다.
다음으로 도 6에 도시된 바와 같이, 양품으로 판정된 반제품의 제 1 패키지 몸체(161) 위에 제 3 칩(140)을 실장하는 단계가 진행된다. 즉 제 1 패키지 몸체(161) 위에 제 3 칩(140)을 부착한 다음 제 3 본딩 와이어(156)를 이용하여 제 3 칩의 제 3 칩 패드(142)와 배선기판의 기판 패드(112)를 전기적으로 연결한다.
제 3 칩(140)으로는 제 1 및 제 2 칩(120, 130)에 비해서 신뢰성이 양호한 반도체 칩이 선택될 수 있다. 예컨대, 메모리 칩과 로직 칩으로 구성된 혼합형 멀티 칩 패키지로 구현하고자 할 경우, 제 3 칩(140)으로는 로직 칩이 선택될 수 있다.
다음으로 도 7에 도시된 바와 같이, 제 2 패키지 몸체(163)를 형성하는 단계가 진행된다. 즉 배선기판(110) 상부면의 제 1 패키지 몸체(161)와, 제 3 칩(140) 및 제 3 본딩 와이어(156)를 액상의 성형 수지로 2차 성형하여 제 2 패키지 몸체(163)를 형성한다.
마지막으로 도 2에 도시된 바와 같이, 배선기판(110) 하부면의 볼 패드(114)에 솔더 볼(170)을 형성하는 단계가 진행된다. 즉 볼 패드(114)에 플럭스(flux)를 도포한 이후에 구형의 솔더 볼을 올리고 리플로우시킴으로써 솔더 볼(70)이 형성된다. 솔더 볼(170) 대신에 니켈(Ni) 또는 금(Au) 범프(bump)가 형성될 수도 있다.
이와 같은 제 1 실시예에 따른 멀티 칩 패키지(200) 제조 공정이 완료된 이후에 진행되는 테스트 공정은, 제 1 및 제 2 칩(120, 130)에 대한 테스트 공정이 사전에 진행되었기 때문에, 제 3 칩(140)에 대한 테스트 공정을 중심으로 진행하는 것이 가능하다. 예컨대, 제 3 칩(140)이 로직 칩인 경우, 로직 칩의 테스트 공정 조건으로 테스트 공정이 진행된다.
따라서 제 1 실시예에 개시된 바와 같이 이중 성형으로 멀티 칩 패키지(200)를 제조함으로써, 멀티 칩 패키지(200)에 내장된 제 1 내지 제 3 칩(120, 130, 140)의 특성에 맞는 테스트 공정을 단계적으로 진행할 수 있다.
한편 제 1 실시예에서는 제 1 패키지 몸체(161) 내에 제 1 및 제 2 칩(120, 130)이 적층되고, 제 1 패키지 몸체(161)의 상부면에 제 3 칩(140)이 부착되고, 와이어 본딩에 의해 제 1 내지 제 3 칩(120, 130, 140)과 배선기판(110) 사이에 전기적으로 연결된 예를 개시하였지만, 이에 한정되는 것은 아니다.
제 2 실시예
예컨대, 반도체 칩과 배선기판의 전기적 연결 방법으로 와이어 본딩 방법 대신에 플립 칩 본딩 방법이 사용될 수 있다. 즉 도 8에 도시된 바와 같이, 제 2 실시예에 따른 이중 성형된 멀티 칩 패키지(300)는 배선기판(210) 상부면에 플립 칩 본딩된 제 1 칩(220)을 포함하여 구성될 수 있다. 제 2 칩(230)은 제 1 칩(220)의 배면에 접착되며 본딩 와이어(254)에 의해 배선기판(210)과 전기적으로 연결된다. 도면부호 252는 배선기판의 기판 패드(212)에 플립 칩 본딩되는 제 1 칩(220)에 형성된 범프를 나타낸다.
한편 그 외 구조는 제 1 실시예와 동일한 구조를 갖기 때문에, 상세한 설명은 생략한다.
제 3 실시예
또는 제 1 패키지 몸체의 상부면에 적어도 두 개 이상의 반도체 칩을 실장할 수 있다. 즉, 도 9에 도시된 바와 같이, 제 3 실시예에 따른 이중 성형된 멀티 칩 패키지(400)는 제 1 패키지 몸체(361)의 상부면에 크기 순으로 적층된 제 3 및 제 4 칩(340a, 340b)을 포함하여 구성될 수 있다. 그리고 제 3 및 제 4 칩(340a, 340b)은 배선기판(310)과 제 3 및 제 4 본딩 와이어(356, 358)에 의해 전기적으로 연결된다.
한편 제 3 실시예에서는 제 1 패키지 몸체(361)의 상부면에 제 3 및 제 4 칩(340a, 340b)이 적층된 예를 개시하였지만, 수평적으로 실장할 수도 있다.
제 4 실시예
또는 제 1 패키지 몸체 내에 실장된 제 1 칩 그룹을 배선기판의 상부면에 수평적으로 실장할 수 있다. 즉, 도 10에 도시된 바와 같이, 제 4 실시예에 따른 이중 성형된 멀티 칩 패키지(500)는 배선기판(410)의 상부면에 수평적으로 실장된 제 1 칩(420)과 제 2 칩(430)을 포함하여 구성될 수 있다.
한편 제 1 패키지 몸체(461)의 상부면에 제 3 및 제 4 칩(440a, 440b)이 크기 순으로 적층된 예를 개시하였지만, 이에 한정되는 것은 아니다.
제 5 내지 제 7 실시예
또는 도 11 내지 도 13에 도시된 바와 같이, 제 1 패키지 몸체(561, 661, 761)와 제 3 칩(540, 640, 740) 사이에 매개기판(580, 680, 780)을 개재하고, 매개기판(580, 680, 780)을 매개로 제 3 칩(540, 640, 740)을 배선기판(510, 610, 710)과 전기적으로 연결할 수 있다. 그 외 구조는 제 1 실시예에 따른 멀티 칩 패키지와 동일한 구조를 갖기 때문에, 매개기판(580, 680, 780)을 매개로 제 3 칩(540, 640, 740)이 제 1 패키지 몸체(561, 661, 761)의 상부면에 실장된 구조를 중심으로 설명하겠다.
먼저 제 5 실시예에 따른 이중 성형된 멀티 칩 패키지(600)는, 도 11에 도시된 바와 같이, 제 1 패키지 몸체(561)의 상부면에 매개기판(580)이 부착된다. 매개기판(580)은 기판 몸체(581)의 상부면에 매개패턴(583)이 형성된 회로기판으로서, 리드 프레임, 테이프 배선기판, 인쇄회로기판 또는 실리콘 배선기판이 사용될 수 있다.
매개기판(580)의 상부면에 제 3 칩(540)이 부착되고, 제 3 칩의 제 3 칩 패드(542)와 매개패턴(583)은 제 3 본딩 와이어(556)에 의해 전기적으로 연결된다.
그리고 매개기판의 매개패턴(583)과 배선기판의 기판 패드(512) 또한 제 4 본딩 와이어(558)에 의해 전기적으로 연결된다. 이때 본딩 와이어(558)에 의해 매개기판(580)과 배선기판(510)을 전기적으로 연결할 수 있도록, 매개기판(580)의 상부면에 실장되는 제 3 칩(540)은 매개기판(580)의 크기보다는 작은 반도체 칩을 실장하는 것이 바람직하다.
한편 매개기판(580)의 상부면에 하나의 제 3 칩(540)이 부착된 예를 개시하였지만, 수평 또는 수직적으로 다수개의 반도체 칩을 실장할 수 있음은 물론이다.
제 6 실시예에 따른 이중 성형된 멀티 칩 패키지(700)는, 도 12에 도시된 바와 같이, 제 3 칩(640)이 매개기판(680)의 매개패턴(683)에 플립 칩 본딩되고, 플립 칩 본딩된 제 3 칩(640) 외측으로 연장된 매개패턴(683)과 배선기판의 기판 패드(612)가 제 3 본딩 와이어(656)에 의해 전기적으로 연결된 구조를 갖는다.
이때 매개기판(680)으로는 제 5 실시예와 동일하게 리드 프레임, 테이프 배선기판, 인쇄회로기판 또는 실리콘 배선기판이 사용될 수 있으며, 제 6 실시예에서는 실리콘 배선기판이 사용된 예를 개시하였다.
그리고 제 2 실시예의 제 1 칩과 제 2 칩의 구성과 같이, 제 3 칩(640)의 배면에 제 4 칩을 부착하고, 제 4 칩을 매개기판을 매개로 배선기판에 전기적으로 연결하거나 제 4 칩을 직접 배선기판에 전기적으로 연결할 수 있다.
제 7 실시예에 따른 이중 성형된 멀티 칩 패키지(800)는, 도 13에 도시된 바와 같이, 제 1 패키지 몸체(761)의 상부면에 부착된 매개기판(780)을 포함하여 구성된다.
이때 매개기판(780)은 제 1 패키지 몸체(761) 상부면의 외측으로 연장되게 유연성을 갖는 매개패턴(783)이 형성된 회로기판으로서, 절곡이 가능한 리드 프레임 또는 테이프 배선기판이 사용될 수 있으며, 제 7 실시예에서는 리드 프레임이 사용된 예를 개시하였다.
매개기판(780)의 상부면에 제 3 칩(740)이 부착되고, 제 3 칩의 제 3 칩 패드(742)와 매개기판의 매개패턴(783)은 제 3 본딩 와이어(756)에 의해 전기적으로 연결된다.
그리고 제 1 패키지 몸체(761)의 외측으로 연장된 매개기판의 매개패턴(783)의 끝단부는 직접 배선기판의 기판 패드(712)에 본딩된 구조를 갖는다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 배선기판 또는 매개기판 상부면에 반도체 칩을 부착한 후 전기적 연결을 구현할 때, 와이어 본딩 또는 플립 칩 본딩의 선택이 가능하다. 제 1 패키지 몸체 내부 및 제 1 패키지 몸체 상부면에 실장되는 반도체 칩 또한 수평적 또는 수직적으로 실장할 수 있음은 물론이다.
따라서, 본 발명의 구조를 따르면 상대적으로 신뢰성이 떨어지는 제 1 칩 그룹을 배선기판에 실장하여 1차 성형한 후 테스트 공정을 통하여 반제품 상태에서 불량으로 처리될 제 1 칩 그룹을 걸러낸 후 양품으로 판정된 반제품에 상대적으로 신뢰성이 양호한 제 2 칩 그룹을 실장한 후 2차 성형하여 멀티 칩 패키지를 구현함으로써, 최종적으로 제조된 멀티 칩 패키지의 수율 저하를 최소화할 수 있다.
종래에는 제 1 칩 그룹과 제 2 칩 그룹이 일괄적으로 봉합된 구조를 갖는 멀티 칩 패키지 상태에서 테스트 공정을 진행하여 불량 처리될 경우, 양호한 제 2 칩 그룹도 버려야만 했다. 하지만 본 발명에서는 1차 성형된 반제품 중에서 양품으로 판정된 반제품에 대해서 제 2 칩 그룹을 실장하는 공정을 진행하기 때문에, 제 1 칩 그룹의 불량에 따른 제 2 칩 그룹의 손실을 사전에 막을 수 있어 원가 절감 효과를 얻을 수 있다.
종래에는 제 1 칩 그룹과 제 2 칩 그룹이 일괄적으로 성형되었기 때문에 제 1 칩 그룹 및 제 2 칩 그룹의 특성에 맞는 테스트 공정을 진행할 수 없었지만, 본 발명에서는 제 1 칩 그룹과 제 2 칩 그룹의 성형 공정이 단계적으로 진행되고, 특히 제 1 칩 그룹이 1차 성형된 반제품이 일반적인 LGA 패키지와 동일한 구조를 갖기 때문에 제 1 칩 그룹의 특성에 맞는 테스트 공정을 진행할 수 있다. 아울러 양품으로 판정된 반제품에 대한 제 2 칩 그룹을 실장하는 공정을 진행하여 멀티 칩 패키지로 제조한 후 제 2 칩 그룹의 특성에 맞는 테스트 조건으로 테스트를 진행할 수 있다.

Claims (18)

  1. 삭제
  2. 상부면에 기판 패드가 형성되어 있고, 상기 기판 패드와 전기적으로 연결된 볼 패드가 하부면에 형성된 배선기판과;
    상기 배선기판의 상부면에 실장되어 상기 배선기판의 기판 패드와 전기적으로 연결된 적어도 하나 이상의 반도체 칩을 포함하는 제 1 칩 그룹과;
    상기 배선기판 상부면의 제 1 칩 그룹을 봉합하여 형성된 제 1 패키지 몸체와;
    상기 제 1 패키지 몸체의 상부면에 실장되어 상기 배선기판의 기판 패드와 전기적으로 연결된 적어도 하나 이상의 반도체 칩을 포함하는 제 2 칩 그룹과;
    상기 배선기판 상부면의 제 1 패키지 몸체와 제 2 칩 그룹을 봉합하여 형성된 제 2 패키지 몸체;를 포함하며,
    상기 제 1 칩 그룹은 적어도 두 개 이상의 반도체 칩을 포함하며, 상기 반도체 칩들은 상기 배선기판의 상부면에 적층된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  3. 상부면에 기판 패드가 형성되어 있고, 상기 기판 패드와 전기적으로 연결된 볼 패드가 하부면에 형성된 배선기판과;
    상기 배선기판의 상부면에 실장되어 상기 배선기판의 기판 패드와 전기적으로 연결된 적어도 하나 이상의 반도체 칩을 포함하는 제 1 칩 그룹과;
    상기 배선기판 상부면의 제 1 칩 그룹을 봉합하여 형성된 제 1 패키지 몸체와;
    상기 제 1 패키지 몸체의 상부면에 실장되어 상기 배선기판의 기판 패드와 전기적으로 연결된 적어도 하나 이상의 반도체 칩을 포함하는 제 2 칩 그룹과;
    상기 배선기판 상부면의 제 1 패키지 몸체와 제 2 칩 그룹을 봉합하여 형성된 제 2 패키지 몸체;를 포함하며,
    상기 제 1 칩 그룹은 적어도 두 개 이상의 반도체 칩을 포함하며, 상기 반도체 칩들은 상기 배선기판의 상부면에 수평적으로 실장된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  4. 제 2항 또는 제 3항에 있어서, 상기 제 2 칩 그룹은 적어도 두 개 이상의 반도체 칩을 포함하며, 상기 반도체 칩들은 상기 제 1 패키지 몸체의 상부면에 적층된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  5. 제 2항 또는 제 3항에 있어서, 상기 제 2 칩 그룹은 적어도 두 개 이상의 반도체 칩을 포함하며, 상기 반도체 칩들은 상기 제 1 패키지 몸체의 상부면에 수평적으로 실장된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  6. 제 2항 또는 제 3항에 있어서, 상기 제 1 패키지 몸체의 상부면과 상기 제 2 칩 그룹 최하부의 반도체 칩 사이에 개재되어 상기 제 2 칩 그룹과 상기 배선기판의 전기적 연결을 매개하는 매개기판을 더 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  7. 제 6항에 있어서, 상기 매개기판은 리드 프레임, 테이프 배선기판 그리고 실리콘 배선기판으로 이루어진 그룹에서 선택된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  8. 제 7항에 있어서, 상기 제 2 칩 그룹의 반도체 칩들은 본딩 와이어에 의해 상기 매개기판과 전기적으로 연결되며, 상기 매개기판과 상기 배선기판의 기판 패드는 본딩 와이어에 의해 전기적으로 연결된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  9. 제 7항에 있어서, 상기 제 2 칩 그룹 최하부의 반도체 칩은 상기 매개기판에 플립 칩 본딩되며, 상기 매개기판과 상기 배선기판의 기판 패드는 본딩 와이어에 의해 전기적으로 연결된 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  10. 제 7항에 있어서, 상기 매개기판은 상기 제 1 패키지 몸체의 상부면에서 연장되어 상기 배선기판의 기판 패드에 직접 본딩되는 매개 패턴을 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  11. 제 2항 또는 제 3항에 있어서, 상기 제 1 칩 그룹은 메모리 칩을 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  12. 제 11항에 있어서, 상기 제 2 칩 그룹은 로직 칩을 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  13. 제 2항 또는 제 3항에 있어서, 상기 배선기판의 볼 패드에 형성된 외부접속용 솔더 볼을 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지.
  14. (a) 상부면에 기판 패드가 형성되어 있고, 상기 기판 패드와 전기적으로 연결된 볼 패드가 하부면에 형성된 배선기판을 준비하는 단계와;
    (b) 상기 기판 패드에 전기적으로 연결되도록 상기 배선기판의 상부면에 적어도 하나 이상의 반도체 칩을 포함하는 제 1 칩 그룹을 실장하는 단계와;
    (c) 상기 배선기판 상부면의 제 1 칩 그룹을 봉합하여 제 1 패키지 몸체를 형성하는 단계와;
    (d) 상기 배선기판의 볼 패드에 테스트 단자를 접속하여 상기 제 1 칩 그룹에 대한 신뢰성 테스트를 진행하는 단계와;
    (e) 상기 신뢰성 테스트 단계에서 양품으로 판정된 상기 제 1 칩 그룹을 포함하는 상기 제 1 패키지 몸체의 상부면에 상기 기판 패드에 전기적으로 연결되도록 적어도 하나 이상의 반도체 칩을 포함하는 제 2 칩 그룹을 실장하는 단계와;
    (f) 상기 배선기판 상부면의 제 1 패키지 몸체와 제 2 칩 그룹을 포함하여 봉합하여 제 2 패키지 몸체를 형성하는 단계;를 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지의 제조 방법.
  15. 제 14항에 있어서, 상기 (b) 단계는,
    (b1) 상기 배선기판의 상부면에 상기 제 1 칩 그룹을 부착하는 단계와;
    (b2) 상기 제 1 칩 그룹과 상기 배선기판의 기판 패드를 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지의 제조 방 법.
  16. 제 15항에 있어서, 상기 (e) 단계는,
    (e1) 상기 제 1 패키지 몸체의 상부면에 상기 제 2 칩 그룹을 부착하는 단계와;
    (e2) 상기 제 2 칩 그룹과 상기 배선기판의 기판 패드를 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지의 제조 방법.
  17. 제 16항에 있어서, 상기 (e1) 단계 전에 상기 제 1 패키지 몸체의 상부면에 부착되어 상기 제 2 칩 그룹과 상기 배선기판의 전기적 연결을 매개하는 매개기판을 부착하는 단계를 더 포함하며,
    상기 제 2 칩 그룹은 상기 매개기판의 상부면에 실장되는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지의 제조 방법.
  18. 제 17항에 있어서, 상기 (f) 단계 이후에 상기 배선기판의 볼 패드에 솔더 볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이중 성형된 멀티 칩 패키지의 제조 방법.
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