KR20220081036A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220081036A
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semiconductor chip
insulating layer
semiconductor
bonding pad
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김정환
박상천
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삼성전자주식회사
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Abstract

반도체 패키지는 순차적으로 적층된 제1 내지 제4 반도체 칩들을 포함한다. 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판의 후면의 가장자리에 형성된 제2 리세스를 포함한다. 상기 제3 반도체 칩은 제3 기판 및 상기 제3 기판의 전면의 가장자리 영역에 구비된 제3 금속 잔류 물질을 포함한다. 상기 제3 기판의 전면 및 상기 제2 기판의 후면이 서로 마주보도록 상기 제2 및 제3 반도체 칩들이 서로 본딩될 때, 상기 제3 금속 잔류 구조물은 상기 제2 리세스 내에 위치한다. 상기 제2 기판의 후면 상의 제4 본딩 패드와 상기 제3 기판의 전면 상의 상기 제5 본딩 패드는 서로 직접 접합된다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 다이-대-웨이퍼 본딩 공정에 의해 적층된 복수 개의 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
적어도 2개의 반도체 칩들이 적층된 멀티 칩 패키지를 제조하기 위하여, 다이-대-웨이퍼 본딩(die to wafer bonding) 공정에서, 솔더 범프를 사용하지 않고, 패드 대 패드 직접 본딩(pad to pad direct bonding)을 수행할 수 있다.
하지만, 웨이퍼를 다이싱하기 위하여, 링 프레임 상에 부착된 웨이퍼의 전면 상에 소잉 공정을 수행하므로, 소잉된 반도체 칩의 스크라이브 레인 영역 상에 형성된 금속 이물질들(metal burr)이 본딩 패드 상으로 이동하여 부착되고, 이로 인해 후속하는 다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정에서의 패드와 패드 사이의 접합 불량이 발생될 수 있다.
본 발명의 일 과제는 얇은 두께를 가지며 웨이퍼 본딩 공정의 수율을 향상시킬 있는 적층 구조를 갖는 반도체 패키지를 제공할 수 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되고 제2 기판, 상기 제2 기판의 전면 상에 구비되며 외측면에 제3 본딩 패드를 갖는 제2 전면 절연막, 상기 제2 기판의 후면 상에 구비되며 외측면에 제4 본딩 패드를 갖는 제2 후면 절연막 및 상기 제2 기판의 후면의 가장자리에 형성된 제2 리세스를 포함하는 제2 반도체 칩, 상기 제2 반도체 칩 상에 적층되고 제3 기판, 상기 제3 기판의 전면 상에 구비되며 외측면에 제5 본딩 패드를 갖는 제3 전면 절연막, 상기 제3 기판의 후면 상에 구비되며 외측면에 제6 본딩 패드를 갖는 제3 후면 절연막 및 상기 제3 기판의 전면의 가장자리 영역에 구비된 제3 금속 잔류 물질을 포함하는 제3 반도체 칩, 및 상기 제3 반도체 칩 상에 적층되고, 제4 기판 및 상기 제4 기판의 전면 상에 구비되며 외측면에 제7 본딩 패드를 갖는 제4 전면 절연막을 포함하는 제4 반도체 칩을 포함한다. 상기 제3 기판의 전면 및 상기 제2 기판의 후면이 서로 마주보도록 상기 제2 및 제3 반도체 칩들이 서로 본딩될 때, 상기 제3 금속 잔류 구조물은 상기 제2 리세스 내에 위치한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 순차적으로 적층된 제1 내지 제4 반도체 칩들을 포함한다. 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판의 후면의 가장자리에 형성된 제2 리세스를 포함한다. 상기 제3 반도체 칩은 제3 기판 및 상기 제3 기판의 전면의 가장자리 영역에 구비된 제3 금속 잔류 물질을 포함한다. 상기 제3 기판의 전면 및 상기 제2 기판의 후면이 서로 마주보도록 상기 제2 및 제3 반도체 칩들이 서로 본딩될 때, 상기 제3 금속 잔류 구조물은 상기 제2 리세스 내에 위치한다. 상기 제2 기판의 후면 상의 제4 본딩 패드와 상기 제3 기판의 전면 상의 상기 제5 본딩 패드는 서로 직접 접합된다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 순차적으로 적층되는 제1 내지 제4 반도체 칩들, 및 상기 패키지 기판 상에 상기 제1 내지 제4 반도체 칩들을 커버하는 밀봉 부재를 포함한다. 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판의 후면의 가장자리에 형성된 제2 리세스를 포함한다. 상기 제3 반도체 칩은 제3 기판 및 상기 제3 기판의 전면의 가장자리 영역에 구비된 제3 금속 잔류 물질을 포함한다. 상기 제3 기판의 전면 및 상기 제2 기판의 후면이 서로 마주보도록 상기 제2 및 제3 반도체 칩들이 서로 본딩될 때, 상기 제3 금속 잔류 구조물은 상기 제2 리세스 내에 위치한다. 상기 제2 기판의 후면 상의 제4 본딩 패드와 상기 제3 기판의 전면 상의 상기 제5 본딩 패드는 서로 직접 접합된다. 상기 제2 리세스의 상기 제2 기판의 후면으로부터 깊이는 25㎛ 내지 70㎛의 범위 이내에 있고, 상기 제2 리세스의 상기 제2 기판의 외측면으로부터의 너비는 10㎛ 내지 20㎛의 범위 이내에 있다.
예시적인 실시예들에 따르면, 반도체 패키지는 순차적으로 적층되는 제1 내지 제4 반도체 칩들을 포함할 수 있다. 상기 제2 반도체 칩의 후면과 상기 제3 반도체 칩의 전면이 서로 마주보도록 본딩될 때(back-to-face bonding), 상기 제3 반도체 칩의 전면의 가장자리 영역 상에 남아 있는 제3 금속 잔류 구조물을 포함한 금속 잔류 물질은 상기 제2 반도체 칩의 후면의 가장자리 영역에 형성된 제2 리세스 내에 위치할 수 있다. 또한, 상기 제3 반도체 칩의 후면과 상기 제4 반도체 칩의 전면이 서로 마주보도록 본딩될 때(back-to-face bonding), 상기 제4 반도체 칩의 전면의 가장자리 영역 상에 남아 있는 제4 금속 잔류 구조물을 포함한 금속 잔류 물질은 상기 제3 반도체 칩의 후면의 가장자리 영역에 형성된 제3 리세스 내에 위치할 수 있다.
따라서, 상기 제2 및 제3 리세스들이 상기 금속 잔류 물질들이 상기 제2 및 제3 반도체 칩들의 접합면 사이에 그리고 제3 및 제4 반도체 칩들의 접합면 사이에 존재하게 것을 방지함으로써, 상기 금속 잔류 물질로 인한 접합 불량을 방지할 수 있다. 이에 따라, 웨이퍼와 다이를 접합하는 공정 수율을 개선시킬 수 있는 반도체 패키지의 적층 구조를 제공할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 1의 B 부분을 나타내는 확대 단면도이다.
도 4 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 19 및 도 20은 다양한 형상들을 갖는 리세스들을 나타내는 확대 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 1의 B 부분을 나타내는 확대 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 적층된 반도체 칩들을 포함할 수 있다. 반도체 패키지(10)는 적층된 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다.
복수 개의 반도체 칩들(100, 200, 300, 400)이 수직하게 적층될 수 있다. 본 실시예에서, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 4개의 적층된 반도체 칩들(100, 200, 300, 400)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않으며, 예를 들면, 반도체 패키지는 8개, 12개, 16개의 적층된 반도체 칩들을 포함할 수 있다.
제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 각각 반도체 제조 공정들이 수행되어 완성된 집적회로 칩을 포함할 수 있다. 각각의 반도체 칩들을 예를 들어, 메모리 칩 또는 로직 칩 등을 포함할 수 있다. 반도체 패키지(10)는 메모리 장치를 포함할 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
이하에서는, 제1 반도체 칩(100)에 대하여 먼저 설명하기로 한다.
제1 반도체 칩(100)은 제1 기판(110), 외측면에 제1 본딩 패드(140)가 구비된 제1 전면 절연막(130), 제2 본딩 패드(170)가 구비된 제1 후면 절연막(160)을 포함할 수 있다. 또한, 제1 반도체 칩(100)은 제1 기판(110)을 관통하는 제1 관통 전극(150)을 포함할 수 있다.
제1 기판(110)은 서로 반대하는 제1 면(112) 및 제2 면(114)을 가질 수 있다. 제1 면(112)은 활성면이고, 제2 면(114)은 비활성면일 수 있다. 기판(110)의 제1 면(112) 상에는 회로 패턴들(116)이 구비될 수 있다. 제1 면(112)은 상기 회로 패턴들이 형성된 전면(front side surface)이라 할 수 있고, 제2 면(114)은 후면(backside surface)이라 할 수 있다.
예를 들면, 제1 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(110)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
회로 패턴(116)들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 제1 반도체 칩(100)는 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다.
제1 전면 절연막(130)은 층간 절연막으로서 제1 기판(110)의 제1 면(112), 즉, 전면 상에 형성될 수 있다. 제1 전면 절연막(130)은 복수 개의 절연층들 및 상기 절연층들 내에 배선들을 포함할 수 있다. 또한, 제1 전면 절연막(130)의 최외각 절연층에는 제1 본딩 패드(140)가 구비될 수 있다.
예를 들면, 제1 전면 절연막(130)은 제1 층간 절연막(120) 및 제2 층간 절연막(122)을 포함할 수 있다.
제1 층간 절연막(120)은 기판(110)의 제1 면(112) 상에 회로 패턴(116)들을 커버할 수 있다. 제1 층간 절연막(120)은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 제1 층간 절연막(120)은 내부에 하부 배선들(118)을 포함할 수 있다.
제2 층간 절연막(122)은 복수 개의 서로 교대로 형성된 버퍼막들 및 절연막들을 포함할 수 있다. 예를 들면, 상기 버퍼막은 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다.
제2 층간 절연막(122)은 내부에 복수 개의 배선들을 포함할 수 있다. 예를 들면, 제2 층간 절연막(122)은 제1 금속 배선(132a), 제1 콘택(134a), 제2 금속 배선(132b) 및 제2 콘택(134b)을 포함할 수 있다. 제1 전면 절연막(130)의 최외곽 절연층에는 제1 본딩 패드(140)가 구비될 수 있다. 제1 본딩 패드(140)는 제1 전면 절연막(130)의 외측면을 통해 노출될 수 있다.
따라서, 회로 패턴(116)은 상기 하부 배선들 및 상기 배선들에 의해 제1 본딩 패드(140)와 전기적으로 연결될 수 있다.
제1 관통 전극(150)은 제1 기판(110) 및 제1 층간 절연막(120)을 수직 관통하여 제1 금속 배선(132a)과 접촉할 수 있다. 따라서, 제1 관통 전극(150)은 상기 배선들에 의해 제1 본딩 패드(140)와 전기적으로 연결될 수 있다.
제1 관통 전극(150)의 외측면에는 라이너 막(152)이 구비될 수 있다. 상기 라이너 막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 포함할 수 있다. 라이너 막(152)은 제1 관통 전극(150)을 제1 기판(110) 및 제1 전면 절연막(130)으로부터 전기적으로 절연시킬 수 있다.
기판(110)의 제2 면(114), 즉, 후면 상에는 제1 후면 절연막(160)이 구비될 수 있다. 제1 후면 절연막(160)에는 제2 본딩 패드(170)가 구비될 수 있다. 제2 본딩 패드(170)은 제1 관통 전극(150)의 노출된 표면 상에 배치될 수 있다. 제1 후면 절연막(160)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 따라서, 제1 및 제2 본딩 패드들(140, 170)은 제1 관통 전극(150)에 의해 전기적으로 연결될 수 있다.
제1 및 제2 본딩 패드들(140, 170) 및 제1 관통 전극(150)은 동일한 금속을 포함할 수 있다. 예를 들면, 상기 금속은 구리(Cu)를 포함할 수 있다. 하지만, 이에 제한되지는 않으며, 고온의 어닐링 공정에 의해 금속의 상호 확산에 의해 결합될 수 있는 물질(예를 들면, 금(Au))을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(200)은 제2 기판(210), 제2 기판(210)의 전면(212) 상에 구비된 제2 전면 절연막(230) 및 제2 기판(210)의 후면(214) 상에 구비된 제2 후면 절연막(260)을 포함할 수 있다. 제2 반도체 칩(200)은 제2 기판(210)을 관통하는 제2 관통 전극(250)을 더 포함할 수 있다. 제3 본딩 패드(240)는 제2 전면 절연막(230)의 최외각 절연층에 구비될 수 있다. 제4 본딩 패드(270)은 제2 후면 절연막(260)에 구비될 수 있다.
도 2에 도시된 바와 같이, 제2 기판(210)의 전면(212)이 제1 기판(110)의 전면(112)을 향하도록 배치될 수 있다. 제2 전면 절연막(230)과 제1 전면 절연막(130)이 서로 직접 접합될 수 있다. 따라서, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에서 제1 본딩 패드(140)와 제3 본딩 패드(240)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다(패드-대-패드 직접 본딩(pad to pad direct bonding).
제1 및 제2 전면 절연막(130, 230)의 상기 최외각 절연층들은 서로 동일한 절연 물질을 포함하여 본딩 구조체를 제공할 수 있다. 제1 및 제2 전면 절연막(130, 230)은 서로 접촉된 상태에서 고온의 어닐링 공정에 의해 서로 접합될 수 있다. 이 때, 상기 본딩 구조체는 공유 결합에 의해 더욱 견고한 접합 강도를 가질 수 있다.
예시적인 실시예들에 있어서, 제3 반도체 칩(300)은 제3 기판(310), 제3 기판(310)의 전면(312) 상에 구비된 제3 전면 절연막(330) 및 제3 기판(310)의 후면(314) 상에 구비된 제3 후면 절연막(360)을 포함할 수 있다. 제3 반도체 칩(300)은 제3 기판(310)을 관통하는 제3 관통 전극(350)을 더 포함할 수 있다. 제5 본딩 패드(340)는 제3 전면 절연막(330)의 최외각 절연층에 구비될 수 있다. 제6 본딩 패드(370)은 제3 후면 절연막(360)에 구비될 수 있다.
제4 반도체 칩(400)은 제4 기판(410) 및 제4 기판(410)의 전면(412) 상에 구비된 제4 전면 절연막(430)을 포함할 수 있다. 제7 본딩 패드(440)는 제4 전면 절연막(430)의 최외각 절연층에 구비될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(200)의 전면, 즉 제2 기판(210)의 전면(212)과 제1 반도체 칩(100)의 전면, 즉 제1 기판(110)의 전면(112)이 서로 마주보도록 본딩될 수 있다. 제1 반도체 칩(100)의 제1 전면 절연막(130)과 제2 반도체 칩(200)의 제2 전면 절연막(230)이 서로 직접 접합될 수 있다. 제1 반도체 칩(100)의 제1 본딩 패드(140)는 제2 반도체 칩(200)의 제3 본딩 패드(240)와 직접 접합될 수 있다. 따라서, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에서 제1 본딩 패드(140)와 제3 본딩 패드(240)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
제3 반도체 칩(300)의 전면, 즉 제3 기판(310)의 전면(312)과 제2 반도체 칩(200)의 후면, 즉 제2 기판(210)의 후면(214)이 서로 마주보도록 본딩될 수 있다. 제2 반도체 칩(200)의 제2 후면 절연막(260)과 제3 반도체 칩(300)의 제3 전면 절연막(330)이 서로 직접 접합될 수 있다. 제2 반도체 칩(200)의 제4 본딩 패드(270)는 제3 반도체 칩(300)의 제5 본딩 패드(340)와 직접 접합될 수 있다. 따라서, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에서 제4 본딩 패드(270)와 제5 본딩 패드(340)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
제4 반도체 칩(400)의 전면, 즉 제4 기판(410)의 전면(412)과 제3 반도체 칩(300)의 후면, 즉 제3 기판(310)의 후면(314)이 서로 마주보도록 본딩될 수 있다. 제3 반도체 칩(300)의 제3 후면 절연막(360)과 제4 반도체 칩(400)의 제4 전면 절연막(430)이 서로 직접 접합될 수 있다. 제3 반도체 칩(300)의 제6 본딩 패드(370)는 제4 반도체 칩(400)의 제7 본딩 패드(440)와 직접 접합될 수 있다. 따라서, 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에서 제6 본딩 패드(370)와 제7 본딩 패드(440)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
도 3에 도시된 바와 같이, 예시적인 실시예들에 있어서, 제2 반도체 칩(200)은 제2 기판(210)의 제1 면(212)의 가장자리 영역에 있는 제2 금속 잔류 구조물(280')을 포함할 수 있다. 제2 금속 잔류 구조물(280')은 제2 반도체 칩(200)을 위한 다이싱 공정을 수행할 때, 스크라이브 레인 영역 상에 형성된 금속 패턴의 일부가 제거되고 남은 금속 잔류 물질일 수 있다. 상기 금속 패턴은 설계 공정에서 테스트 패드(test pad)의 역할을 수행하거나 도금 공정과 같은 배선 공정에서 검사 키(inspection key)의 역할을 수행할 수 있다.
제2 금속 잔류 구조물(280')은 제2 기판(210)의 전면(212)의 4개의 가장자리 영역들 중 적어도 어느 하나에 구비될 수 있다. 복수 개의 상기 제2 금속 잔류 구조물들은 제2 기판(210)의 전면(212)의 상기 가장자리 영역을 따라 이격 배치될 수 있다. 상기 가장자리를 따라 연장하는 제2 금속 잔류 구조물(280')의 길이는 20㎛ 내지 100㎛의 범위 이내에 있고, 제2 금속 패턴(280)의 폭(P')은 3㎛ 내지 15㎛의 범위 이내에 있을 수 있다.
이와 유사하게, 제3 및 제4 반도체 칩들(300, 400) 역시 전면의 가장자리 영역에 제3 및 제4 금속 잔류 구조물들(380', 480')을 각각 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(200)은 제2 기판(210)의 후면(214)의 가장자리에 형성된 제2 리세스(290)를 포함할 수 있다. 제2 리세스(290)는 제2 기판(210)의 후면(214) 및 외측면(216) 사이에 위치할 수 있다. 제2 리세스(290)는 제2 기판(210)의 후면(214)의 4개의 가장자리들에 각각 형성된 단차 형상을 가질 수 있다.
제2 리세스(290)의 제2 기판(210)의 후면(214)으로부터 깊이(H)는 25㎛ 내지 70㎛의 범위 이내에 있고, 제2 리세스(290)의 제2 기판(210)의 외측면(216)으로부터의 너비(D)는 10㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
이와 유사하게, 제3 및 제4 반도체 칩들(300, 400) 역시 후면의 가장자리에 형성된 제3 및 제4 리세스들(390, 490)을 각각 포함할 수 있다.
제2 반도체 칩(200)과 제3 반도체 칩(300)이 패드-대-패드 직접 본딩(pad to pad direct bonding)에 의해 서로 접합될 때, 제3 반도체 칩(300)의 전면의 가장자리 영역 상에 남아 있는 제3 금속 잔류 구조물(380')은 제2 반도체 칩(200)의 후면의 가장자리 영역에 형성된 제2 리세스(290) 내에 위치할 수 있다. 이에 따라, 제2 리세스(290)가 상기 제3 금속 잔류 구조물이 제2 및 제3 반도체 칩들(200, 300)의 접합면 사이에 형성되는 것을 방지함으로써, 상기 금속 잔류 물질로 인한 접합 불량을 방지할 수 있다.
또한, 제3 반도체 칩(300)과 제4 반도체 칩(400)이 패드-대-패드 직접 본딩(pad to pad direct bonding)에 의해 서로 접합될 때, 제4 반도체 칩(400)의 전면의 가장자리 영역 상에 남아 있는 제4 금속 잔류 구조물(480')은 제3 반도체 칩(300)의 후면의 가장자리 영역에 형성된 제3 리세스(390) 내에 위치할 수 있다. 이에 따라, 제3 리세스(390)가 상기 제4 금속 잔류 물질이 제3 및 제4 반도체 칩들(300, 400)의 접합면 사이에 형성되는 것을 방지함으로써, 상기 금속 잔류 물질로 인한 접합 불량을 방지할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 제1 반도체 칩(100) 상에 제2, 제3 및 제4 반도체 칩들(200, 300, 400)을 커버하는 밀봉 부재(500)를 더 포함할 수 있다. 밀봉 부재(500)는 제2, 제3 및 제4 반도체 칩들(200, 300, 400)의 측면들을 커버할 수 있다. 밀봉 부재(500)는 제4 반도체 칩(400)의 상부면을 커버할 수 있다. 예를 들면, 밀봉 부재(500)은 열 경화성 수지 등을 포함할 수 있다.
또한, 반도체 패키지(10)는 제1 반도체 칩(100)의 제2 본딩 패드들(170) 상에 각각 배치되는 도전성 연결 부재들로서의 솔더 범프들(600)을 포함할 수 있다.
상술한 바와 같이, 제2, 제3 및 제4 반도체 칩들(200, 300, 400) 각각은 제2, 제3 및 제4 기판들(210, 310, 410) 각각의 후면의 가장자리에 형성된 리세스를 포함할 수 있다.
제2 반도체 칩(200)의 후면과 제3 반도체 칩(300)의 전면이 서로 마주보도록 본딩될 때(back-to-face bonding), 제3 반도체 칩(300)의 전면의 가장자리 영역 상에 남아 있는 제3 금속 잔류 구조물(380')을 포함한 금속 잔류 물질은 제2 반도체 칩(200)의 후면의 가장자리 영역에 형성된 제2 리세스(290) 내에 위치할 수 있다.
또한, 제3 반도체 칩(300)의 후면과 제4 반도체 칩(400)의 전면이 서로 마주보도록 본딩될 때(back-to-face bonding), 제4 반도체 칩(400)의 전면의 가장자리 영역 상에 남아 있는 제4 금속 잔류 구조물(380')을 포함한 금속 잔류 물질은 제3 반도체 칩(300)의 후면의 가장자리 영역에 형성된 제3 리세스(390) 내에 위치할 수 있다.
따라서, 제2 및 제3 리세스들(290, 390)이 상기 금속 잔류 물질들이 제2 및 제3 반도체 칩들(200, 300)의 접합면 사이에 그리고 제3 및 제4 반도체 칩들(300, 400)의 접합면 사이에 형성되는 것을 방지함으로써, 상기 금속 잔류 물질로 인한 접합 불량을 방지할 수 있다. 이에 따라, 웨이퍼와 다이를 접합하는 공정 수율을 개선시킬 수 있는 반도체 패키지의 적층 구조를 제공할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 5 내지 도 16은 도 4의 C-C' 라인을 따라 절단한 단면도들이다. 도 6은 도 5의 D 부분을 나타내는 확대 단면도이다.
도 4 내지 도 6을 참조하면, 먼저, 복수 개의 제2 반도체 칩들(다이들)이 형성된 제2 웨이퍼(W2)를 마련할 수 있다.
예시적인 실시예들에 있어서, 제2 웨이퍼(W2)는 제2 기판(210) 및 외측면에 제3 본딩 패드(240)가 구비된 제2 전면 절연막(230)을 포함할 수 있다. 또한, 제2 웨이퍼(W2)는 제2 기판(210) 내에 구비되며 제3 본딩 패드(240)와 전기적으로 연결되는 제2 관통 전극(250)을 포함할 수 있다.
제2 기판(210)은 서로 반대하는 제1 면(212) 및 제2 면(214)을 가질 수 있다. 제2 기판(210)은 회로 패턴들 및 셀들이 형성되는 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 레인 영역(SA)을 포함할 수 있다. 제2 기판(210)은 후속의 다이싱 공정(singulation 공정)에 의해 제2 웨이퍼(W2)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 레인 영역(SA)을 따라 절단되어 개별화될 수 있다.
예를 들면, 제2 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 제 2 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
회로 패턴들(216)은 트랜지스터, 커패시터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 상기 제2 반도체 칩은 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다. 상기 회로 패턴들은 제2 기판(210)의 제1 면(212) 상에 반도체 소자 제조를 위한 FEOL (Front End of Line) 공정을 수행함으로써 형성될 수 있다. 상기 FEOL 공정이 수행되는 제2 기판의 표면을 상기 제2 기판의 전면(front side surface)이라 하고, 상기 전면의 반대면을 후면(backside surface)이라 할 수 있다.
제2 전면 절연막(230)은 층간 절연막으로서 제2 기판(210)의 제1 면(212), 즉, 전면 상에 형성될 수 있다. 제2 전면 절연막(230)은 복수 개의 절연층들 및 상기 절연층들 내에 배선들을 포함할 수 있다. 또한, 제2 전면 절연막(230)의 최외각 절연층에는 제3 본딩 패드(240)가 구비될 수 있다.
도 6에 도시된 바와 같이, 예를 들면, 제2 전면 절연막(230)은 제1 층간 절연막(220) 및 제2 층간 절연막(222)을 포함할 수 있다.
제1 층간 절연막(220)은 제2 기판(210)의 제1 면(212) 상에 구비되어 회로 패턴(216)들을 커버할 수 있다. 제1 층간 절연막(220)은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 제1 층간 절연막(220)은 내부에 하부 배선들(218)을 포함할 수 있다.
제2 층간 절연막(222)은 복수 개의 서로 교대로 형성된 버퍼막들 및 절연막들을 포함할 수 있다. 예를 들면, 상기 버퍼막은 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다.
제2 층간 절연막(222)은 내부에 복수 개의 배선들을 포함할 수 있다. 예를 들면, 제2 층간 절연막(222)은 제1 금속 배선(232a), 제1 콘택(234a), 제2 금속 배선(232b) 및 제2 콘택(234b)을 포함할 수 있다. 제2 전면 절연막(230)의 최외곽 절연층에는 제3 본딩 패드(240)가 구비될 수 있다. 제3 본딩 패드(240)는 제2 전면 절연막(230)의 외측면을 통해 노출될 수 있다.
따라서, 회로 패턴(216)은 상기 하부 배선들 및 상기 배선들에 의해 제3 본딩 패드(240)와 전기적으로 연결될 수 있다.
제2 관통 전극(250)은 제1 층간 절연막(220)을 수직 관통하고 제2 기판(210)의 제1 면(212)으로부터 소정 깊이까지 연장할 수 있다. 제2 관통 전극(250)은 제1 금속 배선(232a)과 접촉할 수 있다. 따라서, 제2 관통 전극(250)은 상기 배선들에 의해 제3 본딩 패드(240)와 전기적으로 연결될 수 있다.
제2 관통 전극(250)의 외측면에는 라이너 막(252)이 구비될 수 있다. 상기 라이너 막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 포함할 수 있다. 라이너 막(252)은 제2 관통 전극(250)을 제2 기판(210) 및 제2 전면 절연막(230)으로부터 전기적으로 절연시킬 수 있다.
도 4 및 도 5에 도시된 바와 같이, 스크라이브 레인 영역(SA) 내의 제2 기판(210)의 제1 면(212) 상에는 복수 개의 금속 패턴들(280)이 형성될 수 있다. 금속 패턴들(280)은 제1 방향(수평 방향)으로 연장하는 스크라이브 레인 영역(SA) 및/또는 상기 제1 방향과 직교하는 제2 방향(수직 방향)으로 연장하는 스크라이브 레인 영역(SA)에 구비될 수 있다.
금속 패턴(280)은 설계 공정에서 테스트 패드(test pad)의 역할을 수행하거나 도금 공정과 같은 배선 공정에서 검사 키(inspection key)의 역할을 수행할 수 있다. 스크라이브 레인 영역(SA)의 폭은 100㎛ 내지 140㎛의 범위 이내에 있을 수 있다. 금속 패턴(280)의 길이(L)는 20㎛ 내지 100㎛의 범위 이내에 있고, 금속 패턴(280)의 폭(P1)은 40㎛ 내지 60㎛의 범위 이내에 있을 수 있다.
후술하는 바와 같이, 상기 금속 패턴의 일부는 후속하는 다이싱 공정에서 제거되고, 상기 금속 패턴의 나머지 부분은 제2 기판(210)의 제1 면(212) 상에 금속 잔류 구조물(280', 도 10 참조)로 존재할 수 있다.
도 7 및 도 8을 참조하면, 기판(210)의 제2 면(214) 상에 외측면에 제4 본딩 패드(270)가 구비된 제2 후면 절연막(260)을 형성할 수 있다.
도 7에 도시된 바와 같이, 기판 지지 시스템(WSS)을 이용하여 제2 기판(210)의 후면, 즉, 제2 면(214)을 연마할 수 있다. 제1 접착 필름(20)을 이용하여 캐리어 기판(C1) 상에 제2 웨이퍼(W2)를 부착시킨 후, 제2 관통 전극(250)의 일부가 노출될 때까지 제2 기판(210)의 제2 면(214)을 제거할 수 있다.
제2 기판(210)의 제2 면(214)은 화학 기계적 연마(CMP) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 이에 따라, 제2 기판(210)의 두께를 원하는 두께로 감소될 수 있다. 예를 들면, 제2 기판(210)은 약 50㎛ 내지 150㎛의 두께 범위를 가질 수 있다. 또한, 제2 관통 전극(250)의 일단부는 제2 기판(210)의 제2 면(214)으로부터 노출될 수 있다.
도 8에 도시된 바와 같이, 제2 기판(210)의 제2 면(214) 상에 제2 관통 전극(250)과 전기적으로 연결되는 제4 본딩 패드(270)를 갖는 제2 후면 절연막(260)을 형성할 수 있다.
제2 기판(210)의 제2 면(214) 상에 제2 후면 절연막(260)을 형성한 후, 제2 후면 절연막(260)에 제2 관통 전극(250)을 노출시키는 개구를 형성하고 도금 공정을 수행하여 제4 본딩 패드(270)를 형성할 수 있다. 제4 본딩 패드(270)은 제2 관통 전극(250)의 노출된 표면 상에 배치될 수 있다. 제2 후면 절연막(260)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 따라서, 제3 및 제4 본딩 패드들(240, 270)은 제2 관통 전극(250)에 의해 전기적으로 연결될 수 있다.
도 9 내지 도 11을 참조하면, 제2 웨이퍼(W2)를 스크라이브 레인 영역(SA)을 따라 절단하여 개별적인 제2 반도체 칩(200)을 형성할 수 있다.
도 9 및 도 10에 도시된 바와 같이, 예시적인 실시예들에 있어서, 제2 웨이퍼(W2)는 듀얼 다이싱 공정에 의해 개별적인 칩들로 분리될 수 있다.
구체적으로, 스크라이브 레인 영역(SA) 내의 제2 기판(210)의 후면(214) 상에 제1 다이싱 공정을 수행하여 제2 기판(210)의 후면(214)으로부터 제1 폭(P2) 및 제1 깊이(D1)를 갖는 제1 그루브(30)를 형성할 수 있다.
이어서, 스크라이브 레인 영역(SA) 내의 제2 기판(210)의 후면(214) 상에 제2 다이싱 공정을 수행하여 제2 기판(210)을 관통하는 제2 그루브(32)를 형성할 수 있다. 제2 그루브(32)는 제1 폭(P2)보다 작은 제2 폭(P3)을 가질 수 있다. 상기 제2 다이싱 공정에 의해 금속 패턴(280)의 일부는 제거되어 제2 기판(210)의 전면(212) 상에 금속 잔류 구조물(280')이 형성될 수 있다.
상기 제1 및 제2 다이싱 공정들은 서로 다른 폭의 블레이드들을 이용한 소잉 공정들을 포함할 수 있다. 이와 다르게, 상기 제1 및 제2 다이싱 공정들은 식각 공정들 또는 레이저 소잉 공정들을 포함할 수 있다.
예를 들면, 제1 폭(P2)은 35㎛ 내지 80㎛의 범위 이내에 있고, 제1 깊이(D1)는 25㎛ 내지 70㎛의 범위 이내에 있을 수 있다. 제2 폭(P3)은 15㎛ 내지 40㎛의 범위 이내에 있을 수 있다. 금속 잔류 구조물(280')의 폭은 3㎛ 내지 15㎛의 범위 이내에 있을 수 있다.
도 11에 도시된 바와 같이, 제2 웨이퍼(W2)를 상기 듀얼 다이싱 공정에 의해 절단하여 개별적인 제2 반도체 칩(200)을 형성할 수 있다. 상기 듀얼 다이싱 공정에 의해 제2 반도체 칩(200)의 제2 기판(210)의 후면(214)의 가장자리에는 리세스(290)가 형성될 수 있다. 리세스(290)는 제2 기판(210)의 후면(214) 및 외측면(216) 사이에 위치할 수 있다. 리세스(290)는 제2 기판(210)의 후면(214)의 4개의 가장자리들에 각각 형성된 단차 형상을 가질 수 있다.
리세스(290)의 제2 기판(210)의 후면(214)으로부터 깊이(H1)는 25㎛ 내지 70㎛의 범위 이내에 있고, 리세스(290)의 제2 기판(210)의 외측면(216)으로부터의 너비(D)는 10㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
또한, 제2 웨이퍼(W2)가 절단될 때, 스크라이브 레인 영역(SA) 내의 제2 기판(210)의 전면(212) 상에 있는 금속 패턴(280) 부분 역시 절단되어 제2 기판(210)의 전면(212)의 가장자리 영역 상에는 금속 잔류 구조물(280')이 형성될 수 있다. 금속 잔류 구조물(280')의 폭은 3㎛ 내지 15㎛의 범위 이내에 있을 수 있다.
기존의 다이싱 공정의 경우, 링 프레임 상에 부착된 웨이퍼의 전면 상에 소잉 공정을 수행하므로, 소잉된 반도체 칩의 스크라이브 레인 영역 상에 형성된 금속 이물질들(metal burr)이 본딩 패드 상으로 이동하여 부착될 수 있다.
이에 반해, 예시적인 실시예들에 있어서, 캐리어 기판(C1) 상에 부착된 제2 웨이퍼(W2)의 후면(214) 상에 상기 듀얼 다이싱 공정을 수행하여 개별적인 제2 반도체 칩들(200)을 형성하므로, 스크라이브 레인 영역 상에 형성된 금속 이물질들이 본딩 패드 상으로 이동하는 것을 방지하여, 후속하는 다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정에서의 접합 불량을 방지할 수 있다.
도 12를 참조하면, 제1 웨이퍼(W1) 상에 복수 개의 제2 반도체 칩들(200)을 부착할 수 있다(다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정).
예시적인 실시예들에 있어서, 제2 반도체 칩들(200)을 다이 영역들(DA)에 대응하도록 제1 웨이퍼(W1) 상에 배치시킬 수 있다. 제2 반도체 칩(200)의 제2 기판(210)의 제1 면(212)이 제1 웨이퍼(W1)를 향하도록 적층될 수 있다.
소정의 온도(예를 들면, 약 400℃ 이하)에서 열 압착 공정을 수행하여 제2 반도체 칩들(200)을 제1 웨이퍼(W1)의 제1 면(112) 상에 부착될 수 있다. 이러한 열 압착 공정에 의해 제2 반도체 칩(200)과 제1 웨이퍼(W1)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 제2 반도체 칩(200)의 전면, 즉, 제2 기판(210)의 제1 면(212) 상의 제2 전면 절연막(230)은 제1 웨이퍼(W1)의 제1 기판(110)의 제1 전면 절연막(130)과 직접 본딩될 수 있다.
제1 웨이퍼(W1)의 제1 본딩 패드(140)와 제2 반도체 칩(200)의 제3 본딩 패드(240)는 서로 접촉할 수 있다. 제2 반도체 칩(200)의 전면과 제1 웨이퍼(W1)의 전면이 서로 마주보도록 본딩될 수 있다. 제1 웨이퍼(W1)와 제2 반도체 칩(200)이 웨이퍼-대-다이 본딩에 의해 서로 접합될 때, 제1 웨이퍼(W1)의 제1 본딩 패드(140)와 제2 반도체 칩(200)의 제3 본딩 패드(240)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
도 13을 참조하면, 도 4 내지 도 12를 참조로 설명한 공정들과 유사한 공정들을 수행하여 제3 및 제4 반도체 칩들(300, 400)을 형성하고, 제3 및 제4 반도체 칩들(300, 400)을 제2 반도체 칩(200) 상에 순차적으로 배치시킬 수 있다. 제3 반도체 칩(300)의 전면이 제2 반도체 칩(200)의 후면을 향하도록 적층될 수 있다. 제4 반도체 칩(400)의 전면이 제3 반도체 칩(300)의 후면을 향하도록 적층될 수 있다.
열 압착 공정에 의해 제3 반도체 칩(300)과 제2 반도체 칩(200)은 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 제3 반도체 칩(300)의 전면 상의 제3 전면 절연막(330)은 제2 반도체 칩(200)의 후면 상의 제2 후면 절연막(260)과 직접 본딩될 수 있다.
제2 반도체 칩(200)과 제3 반도체 칩(300)이 다이-대-다이 본딩에 의해 서로 접합될 때, 제2 반도체 칩(200)의 제4 본딩 패드(270)와 제3 반도체 칩(300)의 제5 본딩 패드(340)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
이와 유사하게, 열 압착 공정에 의해 제4 반도체 칩(400)과 제3 반도체 칩(300)은 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 제4 반도체 칩(400)의 전면 상의 제4 전면 절연막(430)은 제3 반도체 칩(300)의 후면 상의 제3 후면 절연막(360)과 직접 본딩될 수 있다.
제3 반도체 칩(300)과 제4 반도체 칩(400)이 다이-대-다이 본딩에 의해 서로 접합될 때, 제3 반도체 칩(300)의 제6 본딩 패드(370)와 제4 반도체 칩(400)의 제7 본딩 패드(440)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
상기 적층되는 반도체 칩들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다. 예를 들면, 4개, 8개, 12개의 반도체 칩들이 제4 반도체 칩(400) 상에 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(200)과 제3 반도체 칩(300)이 패드-대-패드 직접 본딩(pad to pad direct bonding)에 의해 서로 접합될 때, 제3 반도체 칩(300)의 전면의 가장자리 영역 상에 남아 있는 금속 잔류 구조물(380')을 포함한 금속 잔류 물질은 제2 반도체 칩(200)의 후면의 가장자리 영역에 형성된 리세스(290) 내에 위치할 수 있다. 이에 따라, 리세스(290)가 상기 금속 잔류 물질이 제2 및 제3 반도체 칩들(200, 300)의 접합면 사이에 형성되는 것을 방지함으로써, 상기 금속 잔류 물질로 인한 접합 불량을 방지할 수 있다.
또한, 제3 반도체 칩(300)과 제4 반도체 칩(400)이 패드-대-패드 직접 본딩(pad to pad direct bonding)에 의해 서로 접합될 때, 제4 반도체 칩(400)의 전면의 가장자리 영역 상에 남아 있는 금속 잔류 구조물(480')을 포함한 금속 잔류 물질은 제3 반도체 칩(300)의 후면의 가장자리 영역에 형성된 리세스(390) 내에 위치할 수 있다. 이에 따라, 리세스(390)가 상기 금속 잔류 물질이 제3 및 제4 반도체 칩들(300, 400)의 접합면 사이에 형성되는 것을 방지함으로써, 상기 금속 잔류 물질로 인한 접합 불량을 방지할 수 있다.
도 14를 참조하면, 제2, 제3 및 제4 반도체 칩들(200, 300, 400)의 적층 구조물들 사이를 채우는 밀봉 부재(500)를 형성할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(500)은 제1 웨이퍼(W1) 상에 제2, 제3 및 제4 반도체 칩들(200, 300, 400) 사이의 공간들을 채우도록 형성될 수 있다. 밀봉 부재(500)는 제2, 제3 및 제4 반도체 칩들(200, 300, 400)을 둘러싸도록 형성될 수 있다. 밀봉 부재(500)는 디스펜싱 공정 또는 스핀 코팅 공정에 의해 형성될 수 있다. 예를 들면, 밀봉 부재(500)은 열 경화성 수지 등을 포함할 수 있다.
도 15 및 도 16을 참조하면, 제1 웨이퍼(W1)의 제1 기판(110)의 제2 면(214) 상에 제1 관통 전극(150)과 전기적으로 연결되는 제2 본딩 패드(170)을 갖는 제1 후면 절연막(160)을 형성하고, 제2 본딩 패드(170) 상에 도전성 연결 부재로서 솔더 범프(600)를 형성할 수 있다.
도 15에 도시된 바와 같이, 기판 지지 시스템(WSS)을 이용하여 제1 기판(110)의 후면, 즉, 제2 면(114)을 연마할 수 있다. 도 14의 구조물을 뒤집고, 제2 접착 필름(22)을 이용하여 캐리어 기판(C2) 상에 밀봉 부재(500)를 부착시킨 후, 도 7을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 관통 전극(150)의 일부가 노출될 때까지 제1 기판(110)의 제2 면(114)을 제거할 수 있다.
도 16에 도시된 바와 같이, 도 8을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 기판(110)의 제2 면(114) 상에 제1 관통 전극(150)과 전기적으로 연결되는 제2 본딩 패드(170)를 갖는 제1 후면 절연막(160)을 형성하고, 제1 후면 절연막(160)에 제1 관통 전극(150)을 노출시키는 개구를 형성하고 도금 공정을 수행하여 제2 본딩 패드(170)를 형성할 수 있다.
이어서, 제2 본딩 패드(170) 상에 솔더 범프(600)를 형성할 수 있다.
구체적으로, 제1 후면 절연막(160)의 제2 본딩 패드(170) 상에 시드층을 형성하고, 제1 후면 절연막(160) 상에 상기 시드층 일부 영역을 노출시키는 개구를 갖는 포토레지스트 패턴을 형성할 수 있다.
이어서, 상기 포토레지스트 패턴의 상기 개구를 도전성 물질로 충진한 후, 상기 포토레지스트 패턴을 제거하고 리플로우 공정을 수행하여 솔더 범프(600)를 형성할 수 있다. 예를 들면, 상기 도전성 물질은 상기 시드층 상에 도금 공정에 의해 형성될 수 있다. 이와 다르게, 상기 솔더 범프는 스크린 프린팅법, 증착법 등에 의해 형성될 수 있다.
이후, 제1 웨이퍼(W1) 및 밀봉 부재(600)를 스크라이브 레인 영역(SA)을 따라 절단하여 도 1의 반도체 패키지를 형성할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 패키지 기판 및 밀봉 부재의 구성을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 패키지(11)는 패키지 기판(700), 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 및 몰딩 부재(800)를 포함할 수 있다. 또한, 반도체 패키지(11)는 외부 접속 단자들(900)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(700)은 내부에 회로 패턴을 포함하는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(700)의 상부면에는 기판 패드들이 구비되고, 패키지 기판(700)의 하부면에는 솔더 볼과 같은 외부 접속 단자들(900)이 구비될 수 있다. 이와 다르게, 패키지 기판(700)은 내부에 형성된 복수 개의 배선들을 갖는 실리콘 인터포저 또는 재배선 인터포저일 수 있다.
도 1에서 설명한 제1 내지 제4 반도체 칩들(100, 200, 300, 400)이 패키지 기판(700) 상에 적층될 수 있다. 본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 4개의 적층된 반도체 칩들(100, 200, 300, 400)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않음을 이해할 수 있을 것이다.
도전성 범프들(600)는 패키지 기판(700)과 제1 반도체 칩(100) 사이에 개재될 수 있다. 도전성 범프(600)는 패키지 기판(700)의 기판 패드와 제1 반도체 칩(100)의 제2 접속 패드(170)를 전기적으로 연결시킬 수 있다.
몰딩 부재(800)은 패키지 기판(500) 상에 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 덮도록 제공될 수 있다. 몰딩 부재(800)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 제1 반도체 칩과 제2 반도체 칩의 접합 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 18을 참조하면, 제2 반도체 칩(200)의 제2 기판(210)의 전면(212)이 제1 반도체 칩(200)의 제1 기판(110)의 후면(114)을 향하도록 배치될 수 있다. 제2 전면 절연막(20)과 제1 후면 절연막(160)이 서로 직접 접합될 수 있다.
따라서, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에서 제2 본딩 패드(170)와 제3 본딩 패드(240)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
도 18에서는 제1 반도체 칩(100)의 후면과 제2 반도체 칩(200)의 전면이 서로 마주보도록 본딩되었지만(back-to-face bonding), 이에 제한되지는 않으며, 상기 제2 반도체 칩과 제3 반도체 칩의 접합 구조 및 상기 제3 반도체 칩과 제4 반도체 칩의 접합 구조 역시 변경될 수 있다.
도 19 및 도 20은 다양한 형상들을 갖는 리세스들을 나타내는 확대 단면도들이다. 도 19 및 도 20은 도 1의 B 부분을 나타내는 확대 단면도들이다.
도 19를 참조하면, 제2 및 제3 리세스들(290, 390) 각각의 측벽은 바닥면에 대하여 일정한 각도로 경사지도록 연장할 수 있다. 상기 측벽의 각도는 상기 바닥면에 대하여 둔각을 가질 수 있다.
도 20을 참조하면, 제2 및 제3 리세스들(290, 390) 각각은 제2 및 제3 기판들(210, 310) 각각의 후면의 4개의 가장자리들에 각각 형성된 웨지 형상을 가질 수 있다. 상기 웨지 형상의 리세스는 기판의 외측면에 대하여 일정한 각도로 경사진 경사면을 가질 수 있다. 상기 경사면은 평탄면 또는 아크면일 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12: 반도체 패키지
100: 제1 반도체 칩 110: 제1 기판
130: 제1 전면 절연막 140: 제1 본딩 패드
150: 제1 관통 전극 160: 제1 후면 절연막
170: 제2 본딩 패드 200: 제2 반도체 칩
210: 제2 기판 230: 제2 전면 절연막
240: 제3 본딩 패드 250: 제2 관통 전극
260: 제2 후면 절연막 270: 제4 본딩 패드
280: 금속 패턴 280': 제2 금속 잔류 구조물
290: 제2 리세스 300: 제3 반도체 칩
310: 제3 기판 330: 제3 전면 절연막
340: 제5 본딩 패드 350: 제3 관통 전극
360: 제3 후면 절연막 370: 제6 본딩 패드
380': 제3 금속 잔류 구조물 390: 제3 리세스
400: 제4 반도체 칩 410: 제4 기판
430: 제4 전면 절연막 440: 제7 본딩 패드
480': 제4 금속 잔류 구조물 490: 제4 리세스
500: 밀봉 부재 600: 솔더 범프
700: 패키지 기판 800: 몰딩 부재
900: 외부 접속 단자

Claims (10)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되고, 제2 기판, 상기 제2 기판의 전면 상에 구비되며 외측면에 제3 본딩 패드를 갖는 제2 전면 절연막, 상기 제2 기판의 후면 상에 구비되며 외측면에 제4 본딩 패드를 갖는 제2 후면 절연막 및 상기 제2 기판의 후면의 가장자리에 형성된 제2 리세스를 포함하는 제2 반도체 칩;
    상기 제2 반도체 칩 상에 적층되고, 제3 기판, 상기 제3 기판의 전면 상에 구비되며 외측면에 제5 본딩 패드를 갖는 제3 전면 절연막, 상기 제3 기판의 후면 상에 구비되며 외측면에 제6 본딩 패드를 갖는 제3 후면 절연막 및 상기 제3 기판의 전면의 가장자리 영역에 구비된 제3 금속 잔류 물질을 포함하는 제3 반도체 칩; 및
    상기 제3 반도체 칩 상에 적층되고, 제4 기판 및 상기 제4 기판의 전면 상에 구비되며 외측면에 제7 본딩 패드를 갖는 제4 전면 절연막을 포함하는 제4 반도체 칩을 포함하고,
    상기 제3 기판의 전면 및 상기 제2 기판의 후면이 서로 마주보도록 상기 제2 및 제3 반도체 칩들이 서로 본딩될 때, 상기 제3 금속 잔류 구조물은 상기 제2 리세스 내에 위치하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제2 리세스는 상기 제2 기판의 후면 및 외측면 사이에 위치하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제2 리세스는 상기 제2 기판의 후면의 4개의 가장자리들에 각각 형성된 단차 형상을 갖는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제2 리세스의 상기 제2 기판의 후면으로부터 깊이는 25㎛ 내지 70㎛의 범위 이내에 있고, 상기 제2 리세스의 상기 제2 기판의 외측면으로부터의 너비는 10㎛ 내지 20㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 가장자리를 따라 연장하는 상기 제3 금속 잔류 구조물의 길이는 20㎛ 내지 100㎛의 범위 이내에 있고, 상기 제3 기판의 외측면으로부터 상기 제3 금속 잔류 구조물의 폭은 3㎛ 내지 15㎛의 범위 이내에 있는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제4 본딩 패드와 상기 제5 본딩 패드는 서로 직접 접합되는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제2 후면 절연막과 상기 제3 전면 절연막이 서로 직접 접합되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제3 반도체 칩은 상기 제3 기판의 후면의 가장자리에 형성된 제3 리세스를 더 포함하고,
    상기 제4 반도체 칩은 상기 제4 기판의 전면의 가장자리 영역에 구비된 제4 금속 잔류 물질을 더 포함하고,
    상기 제4 기판의 전면 및 상기 제3 기판의 후면이 서로 마주보도록 상기 제3 및 제4 반도체 칩들이 서로 본딩될 때, 상기 제4 금속 잔류 구조물은 상기 제3 리세스 내에 위치하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제6 본딩 패드와 상기 제7 본딩 패드는 서로 직접 접합되는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 제3 후면 절연막과 상기 제4 전면 절연막이 서로 직접 접합되는 반도체 패키지.
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