KR20180112394A - 반도체 패키지 제조 방법 및 반도체 패키지 - Google Patents

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KR20180112394A
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loop
layer
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Abstract

루프 다이 웨이퍼(roof die wafer)에 코어 다이(core die)들을 수직하게 적층하고, 적층된 코어 다이들의 스택(stack)들 사이를 채우는 언더필(underfill)층을 형성하고, 루프 다이 웨이퍼로부터 분리된 루프 다이, 스택 및 스택의 측면을 덮도록 분리된 언더필층 부분을 포함하는 스택 큐브(stack cube)들을 분리하고, 베이스 다이 웨이퍼(base die wafer)에 스택 큐브들을 나란히 적층하고, 몰드(mold)층을 상기 베이스 다이 웨이퍼 상에 형성하는 반도체 패키지 제조 방법 및 이에 따른 패키지 구조를 제시한다.

Description

반도체 패키지 제조 방법 및 반도체 패키지{Method of fabricating semiconductor package and semiconductor package by the same}
본 출원은 반도체 기술에 관한 것으로, 보다 상세하게는 반도체 패키지 제조 방법 및 이에 의해 형성된 반도체 패키지에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라, 복수의 반도체 다이(semiconductor die)들을 수직 적층한 3차원 구조의 반도체 패키지를 구현하는 기술이 요구되고 있다. 또한, 보다 높은 데이터 교환 속도를 구현하기 위해서 광대역 메모리 솔루션(high bandwidth memory solution)이 요구되고 있다. 메모리 다이(memory die)들을 수직하게 적층하고, 관통 실리콘 비아(through silicon via)를 적용한 인터커넥트(interconnect) 구조로 메모리 다이와 다이를 연결한 광대역 메모리(HBM) 패키지가 제시되고 있고 있다. 광대역 메모리 패키지 제품을 구현할 때 칩 온 웨이퍼(chip on wafer) 공정 기술을 적용하고자 다양한 시도들이 진행되고 있다. 칩 온 웨이퍼 공정 기술을 적용하기 위해서, 수직하게 적층된 메모리 다이들 사이를 전기적으로 격리하는 방법의 개발과 워피지(warpage)를 극복하는 방법의 개발이 요구되고 있다.
본 출원은 메모리(memory) 반도체 다이들이 복수의 층으로 적층된 코어 큐브(core cube)를 로직(logic) 베이스 다이 웨이퍼(base die wafer)에 체결시키는 반도체 패키지 제조 방법을 제시하고자 한다.
본 출원은 메모리(memory) 반도체 다이들이 복수의 층으로 적층된 코어 큐브(core cube)를 로직(logic) 베이스 다이 웨이퍼(base die wafer)에 체결시켜 형성된 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 루프 다이 웨이퍼(roof die wafer)에 코어 다이(core die)들을 수직하게 적층하는 단계; 상기 코어 다이들이 적층된 스택(stack)들 사이를 채우는 언더필(underfill)층을 형성하는 단계; 상기 언더필층의 일부 부분 및 상기 루프 다이 웨이퍼의 일부 부분을 제거하여 상기 루프 다이 웨이퍼로부터 분리된 루프 다이, 상기 스택 및 상기 스택의 측면을 덮도록 분리된 언더필층 부분을 포함하는 스택 큐브(stack cube)들을 분리하는 단계; 베이스 다이 웨이퍼(base die wafer)에 상기 스택 큐브들을 나란히 적층하는 단계; 및 상기 스택 큐브들 사이를 채우는 몰드(mold)층을 상기 베이스 다이 웨이퍼 상에 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 베이스 다이(base die) 상에 수직하게 적층된 코어 다이(core die)들; 상기 코어 다이(core die)들의 스택 상에 적층된 루프 다이(roof die); 상기 코어 다이들 사이를 채우고 상기 코어 다이들의 측면을 덮도록 확장된 필릿 부분(fillet portion)이 상기 루프 다이의 측면과 실질적으로 수직한 측면을 갖는 언더필(underfill)층; 및 상기 언더필층 및 상기 루프 다이의 측면을 덮고 상기 필릿 부분의 측면과 나란한 측면을 가지는 몰드(mold)층을 포함하는 반도체 패키지 구조를 제시한다.
도 1 내지 도 7은 일 예에 따른 반도체 패키지 제조 방법을 보여주는 단면도들이다.
도 8은 일 예에 따른 반도체 패키지 구조를 보여주는 단면도이다.
도 9는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 단면도이다.
도 10은 일 예에 따른 반도체 패키지 구조를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
본 출원의 반도체 패키지는 다수의 반도체 다이 또는 반도체 칩(chip)들이 실질적으로 수직하게 적층된 적층 패키지로 구성될 수 있다. 전자 회로가 집적된 반도체 웨이퍼(wafer) 또는 기판이 다수 개의 반도체 칩 또는 다이들로 절단 가공될 수 있다. 반도체 다이는 관통 실리콘 비아(TSV: Through Silicon Via) 구조를 구비할 수 있다. 관통 실리콘 비아 구조는 반도체 다이를 실질적으로 상하로 관통하는 관통 전극 또는 관통 비아 등을 포함하는 신호 배선 구조를 의미할 수 있다. 반도체 다이는 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리 다이일 수 있다. 반도체 다이 또는 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
본 출원의 반도체 패키지는 광대역 메모리(HBM: High Bandwidth Memory) 제품일 수 있다. 광대역 메모리(HBM) 패키지는 프로세서 칩(processor chip)과 보다 빠른 데이터 교환을 위한 광대역 인터페이스(interface)를 구비할 수 있다. 광대역 메모리(HBM) 패키지는 많은 수의 관통 실리콘 비아 구조를 인풋 아웃풋 (TSV I/O) 구조로 구비하여, 광대역 인터페이스를 구현할 수 있다. HBM 패키지의 지원을 요구하는 프로세서 칩은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit), 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 어플리케이션 프로세서(AP), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 루프 다이 웨이퍼(wafer of roof dies: 100)에 코어 다이(core die: 200)들이 적층(stacking)된 형상을 보여주는 단면도이다.
도 1을 참조하면, 루프 다이 영역들(102, 103)을 포함하는 루프 다이 웨이퍼(100)를 도입한다. 복수의 층으로 코어 다이(200)들이 루프 다이 웨이퍼(100) 상에 적층될 수 있다. 루프 다이 웨이퍼(100)는 코어 다이(200)들이 적층될 베이스층(base layer)으로 사용될 수 있다. 루프 다이 웨이퍼(100)는 반도체 웨이퍼 형상을 가질 수 있다. 루프 다이 웨이퍼(100)는 복수 개의 루프 다이 영역(102, 103)들이 배열된 반도체 웨이퍼일 수 있다. 루프 다이 웨이퍼(100)의 루프 다이 영역(102, 103)은 제1반도체 소자를 이루는 집적 회로가 집적 영역(101)을 포함하는 반도체 다이 영역일 수 있다. 회로 집적 영역(101)에 집적된 제1반도체 소자는 디램(DRAM) 소자와 같은 메모리 소자일 수 있다.
루프 다이 웨이퍼(100)에 속하는 제1루프 다이 영역(102)과 이웃하는 제2루프 다이 영역(103)은 사이에 위치하는 중간 영역(104)에 의해 연결될 수 있다. 중간 영역(104)은 스크라이브 레인(scribe lane)을 포함할 수 있다. 각각의 루프 다이 영역들(102, 103)은 스크라이브 레인이 절단되면 개별 루프 다이들로 서로 분리될 영역일 수 있다.
루프 다이 웨이퍼(100)는 서로 반대되는 제1표면(111)과 제2표면(112)을 가지는 웨이퍼 형상을 가질 수 있다. 루프 다이 웨이퍼(100)의 제1표면(111) 및 제2표면(112)은 루프 다이 웨이퍼(100)의 서로 구분되는 두 표면들을 지칭하는 것이다. 루프 다이 웨이퍼(100)의 제1표면(111)은 루프 다이 웨이퍼(100)의 전면(front side) 또는 상면(upper side)일 수 있고, 제2표면(112)는 루프 다이 웨이퍼(100)의 후면(backside) 또는 바닥면(bottom side)일 수 있다. 루프 다이 웨이퍼(100)는 상당히 두꺼운 두께(T1)를 가지는 웨이퍼일 수 있다. 루프 다이 웨이퍼(100)의 두께(T1)은 제1표면(111)과 제2표면(112) 사이의 이격 간격으로 설정될 수 있다.
루프 다이 웨이퍼(100)의 두께(T1)는 코어 다이(200)의 두께(T2)에 비해 더 두꺼운 두께로 설정될 수 있다. 루프 다이 웨이퍼(100)의 두께(T1)는 코어 다이(200)의 두께(T2) 보다 수 배 두꺼운 두께로 설정될 수 있다. 루프 다이 웨이퍼(100)는 상대적으로 두꺼운 두께(T1)를 가져 후속 공정 과정 중에 유발되는 열 팽창 및 수축에 따른 워피지(warpage)에 저항할 수 있다.
루프 다이 웨이퍼(100)의 제1표면(111)에는 루프 다이 웨이퍼(100)와 그 상에 적층되는 코어 다이(200)와 전기적으로 연결시키기 위한 접속 단자(122)들이 형성될 수 있다. 접속 단자(122)들은 회로 집적 영역(101)에 집적된 제1반도체 소자에 전기적으로 연결되는 범프(bump)일 수 있다. 회로 집적 영역(101)은 접속 단자(122)가 배치된 제1표면(111) 아래 영역으로 배치될 수 있다. 접속 단자(122)는 루프 다이 웨이퍼(100)의 제1표면(111) 외측으로 돌출된 형상을 가지는 범프일 수 있다. 범프는 구리(Cu)를 포함하는 구리 범프로 형성될 수 있다. 루프 다이 웨이퍼(100)의 제2표면(112)에는 후속 과정에서 두께를 얇게 하기 위한 공정(thinning process)가 수행될 수 있어 어떠한 접속 단자들도 배치되지 않는다.
루프 다이 웨이퍼(100) 상에 복수의 코어 다이(200)들이 복수의 층을 이루도록 적층될 수 있다. 제2반도체 소자를 이루는 집적 회로가 반도체 기판의 반도체 다이 영역에 집적되고, 반도체 기판으로부터 반도체 다이 영역이 절단 분리되어 개개의 코어 다이(200)가 이루어질 수 있다. 코어 다이(200)들은 실질적으로 동일한 형상 및 기능을 가지는 반도체 다이들일 수 있다. 경우에 따라, 코어 다이(200)들은 서로 다른 기능을 가지는 반도체 다이들일 수도 있다.
예컨대 코어 다이(200)에 집적된 제2반도체 소자는 루프 다이 영역(102, 103)의 집적 회로 영역(101)에 집적된 제1반도체 소자와는 실질적으로 동일한 기능을 하는 집적 회로를 포함할 수 있다. 코어 다이(200)에 집적된 제2반도체 소자는 디램과 같은 메모리 소자일 수 있고, 루프 다이 영역(102, 103)에 집적된 제1반도체 소자 또한 동일한 디램 메모리 소자일 수 있다. 코어 다이(200)는 알려진 HBM 구조에서 디램 코어 또는 디램 슬라이스(DRAM slice)로 지칭될 수도 있다. 개개의 루프 다이 영역(102, 103) 또한 알려진 HBM 구조에서 디램 코어 또는 디램 슬라이스와 같은 기능을 수행할 수 있다.
개별 코어 다이(200)는 바닥면 또는 하면일 수 있는 제3표면(200-1)에 반대되는 상면인 제4표면(200-2)을 가질 수 있고, 측면(200-S)은 제4표면(200-2)과 제3표면(200-1)을 이어주는 실질적으로 수직한 표면일 수 있다. 코어 다이(200)는 제3표면(200-1)의 평면 형상이 사각형인 칩(chip)일 수 있다. 제1접속 단자(231) 및 제2접속 단자(232)들이 코어 다이(200)의 제3표면(200-1) 및 제4표면(200-2)에 각각에 형성되어 외부와의 전기적인 접속 경로를 제공할 수 있다. 제1접속 단자(231)들 및 제2접속 단자(232)들은 각각 범프들로 형성될 수 있다. 제1접속 단자(231)들은 제2접속 단자(232)들에 각각 중첩되도록 정렬될 수 있다. 코어 다이(200)들의 제1접속 단자(231)들 및 제2접속 단자(232)들은 루프 다이 웨이퍼(100)의 접속 단자(122)에 중첩되는 위치에 정렬될 수 있다.
제1관통 비아(250)들이 코어 다이(200)의 몸체부를 실질적으로 관통하도록 구비될 수 있다. 하나의 제1관통 비아(250)는 코어 다이(200)의 제3표면(200-1)에 배치된 하나의 제1접속 단자(231)와 제4표면(200-2)에 배치된 하나의 제2접속 단자(232)를 전기적으로 상호 연결시키는 경로를 제공하도록 형성될 수 있다. 하나의 제1관통 비아(250)는 실질적으로 제1접속 단자(231)와 제2접속 단자(232)에 중첩되는 위치에서 코어 다이(200)를 실질적으로 관통하도록 형성될 수 있다. 도시되지는 않았으나, 제1접속 단자(231)와 제1관통 비아(250)의 사이 또는 제2접속 단자(232)와 제1관통 비아(250)의 사이에는 재배선(redistribution layer: 도시되지 않음)이 더 위치할 수 있다.
제1관통 비아(250)는 TSV(Through Silicon Via) 구조로 형성될 수 있다. 접속 단자들(231, 232, 122)은 각각 수 ㎛ 내지 수십 ㎛의 직경을 가지고 수 ㎛ 내지 수십 ㎛의 높이를 가지는 구리 재질의 범프 형상을 가질 수 있고, 이들 형상들은 수 ㎛ 내지 수십 ㎛의 피치(pitch)를 가지며 배치될 수 있다. 접속 단자들(231, 232, 122) 각각은 끝단 단부에 도전성 접착층(233)을 위한 솔더층을 구비하고, 솔더층은 주석-은(Sn-Ag) 합금층을 포함할 수 있다. 구리 범프와 주석-은 합금층 사이에 니켈(Ni)층과 같은 배리어층(barrier layer)이 더 구비될 수 있다.
코어 다이(200)들은 실질적으로 수직하게 복수의 층들을 이루도록 루프 다이 웨이퍼(100) 상에 적층될 수 있다. 코어 다이(200)들은 적어도 7단 이상의 층을 이루도록 적층될 수 있다. 코어 다이(200)들이 적층되는 층의 단수가 증가할수록 더 많은 메모리 용량이 하나의 패키지 내에 내장될 수 있으므로, 코어 다이(200)들이 적층된 스택 구조(stack structure: 291, 292)가 안정된 구조로 유지되는 한 코어 다이(200)들의 적층 단수는 증가할 수 있다. 루프 다이 웨이퍼(100)는 코어 다이(200)의 두께(T2)에 비해 상당히 두꺼운 두께(T1)를 가지므로, 코어 다이(200)들이 적층되는 과정 중에 안정된 베이스층으로 역할할 수 있다.
루프 다이 웨이퍼(100)의 제1루프 다이 영역(102)과 이웃하는 제2루프 다이 영역(203) 상에 각각 제1열 및 제2열의 제1층의 코어 다이(200L)들이 나란히 적층될 수 있다. 제1층의 코어 다이(200L)들 상에 또 다른 코어 다이(200)들 적층되어 루프 다이 웨이퍼(100)의 제1루프 다이 영역(102) 상에 위치하는 코어 다이(200)들의 제1스택 구조(291)와 제2루프 다이 영역(103) 상에 위치하는 코어 다이(200)들의 제2스택 구조(292)가 이루어질 수 있다.
스택 구조(291, 292) 내에 위치하는 하나의 코어 다이(200)와 그 위에 적층되는 또 하나의 코어 다이(200)는 범프 본딩 구조(bump bonding structure: 230)에 의해서 기계적 및 전기적으로 체결될 수 있다. 상대적으로 아래에 위치하는 코어 다이(200)의 제2접속 단자(232)와 위에 위치하는 다른 코어 다이(200)의 제1접속 단자(231)이 도전성 접착층(233)에 의해서 상호 본딩될 수 있다. 도전성 접착층(233)은 솔더층을 포함할 수 있고, 솔더층은 리플로우(reflow) 과정을 통해 제1접속 단자(231)와 제2접속 단자(233)가 서로 본딩될 수 있다.
루프 다이 웨이퍼(100)의 접속 단자(122)에 제1층의 코어 다이(200L)의 제1접속 단자(231L)가 도전성 접착층(233L)에 의해서 서로 본딩되어 범프 본딩 구조(230L)을 이룰 수 있다. 이러한 범프 본딩 구조(230L)에 의해서, 루프 다이 웨이퍼(100)와 제1층의 코어 다이(200L)가 체결될 수 있다. 제1층의 코어 다이(200L) 상에 코어 다이(200)들의 제2층, 제3층 등이 순차적으로 적층되어, 스택 구조(291, 292)가 형성될 수 있다. 제1스택 구조(291)와 제2스택 구조(292)는 서로 측 방향으로 일정 간격의 갭(G1)을 가지며 이격될 수 있다.
비전도성 페이스트(NCP: NonConductive Paste)를 이용한 열압착 본딩 방식(thermocompression bonding)이 코어 다이(200)들끼리 또는 제1층의 코어 다이(200L)와 루프 다이 웨이퍼(100)와의 적층에 적용될 수 있다. 비전도성 페이스트(도시되지 않음)를 코어 다이(200)들 사이의 갭(G2)에 도입하여 코어 다이(200)들을 상호 접합할 수 있다. 또는 NCP는 제1층의 코어 다이(200L)와 루프 다이 웨이퍼(100) 사이의 갭에 도입하여 제1층의 코어 다이(200L)를 루프 다이 웨이퍼(100)에 접합할 수 있다. NCP를 이용하여 코어 다이(200)들을 상호 부착(attach)한 후 열압착 본딩을 수행하여 범프 본딩 구조를 구현할 수 있다.
도 1에 묘사된 바와 같이, 코어 다이(200)들끼리 또는 제1층의 코어 다이(200L)와 루프 다이 웨이퍼(100)와의 적층에 플럭스(flux)를 사용한 매스 리플로우(mass reflow) 방식이 적용될 수 있다. 플럭스(flux: 도시되지 않음)를 이용하여 상하의 코어 다이(200)들이나 코어 다이(200L)와 루프 다이 웨이퍼(100)를 서로 임시적으로 부착하고, 복수의 코어 다이(200)들에 대해서 동시에 솔더 리플로우 처리할 수 있다. 도전성 접착층(233)이 솔더 리플로우(solder reflow)되어 상측 코어 다이(200)의 제1접속 단자(131)와 하측 코어 다이(200)의 제2접속 단자(132)가 기계적으로 상호 체결될 수 있다.
매스 리플로우 방식에서는 복수의 코어 다이(200)들을 동시에 체결시킬 수 있어, 본딩 과정에서의 생산성 증가를 기대할 수 있다. 루프 다이 웨이퍼(100) 상에 코어 다이(200)들이 한 층씩 부착(attach)된 후 리플로우 과정을 수행하는 과정을 반복하여 복수의 층으로 코어 다이(200)들을 적층할 수 있다. 또는, 루프 다이 웨이퍼(100) 상에 코어 다이(200)들이 복수의 층을 이루도록 부착한 후, 전체 스택 구조(291, 292)에 대해서 리플로우 과정을 수행할 수도 있다. 솔더 리플로우 이후에 플럭스는 세정에 의해서 제거될 수 있다.
플럭스는 솔더층과 이에 접하는 솔더층 사이를 인장력으로 결합하는 접합력을 제공할 수 있다. 이러한 접합력은 플럭스의 제거에 의해서 사라지는 가접합 또는 임시 접합을 유도할 수 있다. 플럭스는 솔더와 솔더 사이를 인장력으로 결합하여 웨이퍼(100)에 대한 코어 다이들의 정렬(align)이 보다 용이하게 이루어지도록 유도할 수도 있다. 루프 다이 웨이퍼(100)에 코어 다이(200)들이 적층된 구조물에 대해서 동시에 리플로우 처리를 수행함으로써, 열적 부담(thermal burden)이 과다하게 인가되는 것을 방지할 수 있다. 이에 따라, 스택 구조(291, 292)에 열적 부담에 따른 신뢰성 결함이 유발되는 것을 방지할 수 있다.
코어 다이(200)들이 적층되어 이루어진 스택 구조(291, 292)는 적어도 7층의 코어 다이(200)들을 포함한 구조로 이루어질 수 있다. 스택 구조(291, 292)를 이루는 상하의 코어 다이(200)들은 범프 본딩 구조(230)에 의해서 상호 기계적으로 체결될 수 있다. 스택 구조(291, 292)를 이루는 코어 다이(200)들 중 최상층에 위치하는 코어 다이(200T)는 하부의 다른 코어 다이(200)에 반대되는 방향을 바라보는 제4표면(200T-2)에 외부와의 연결을 위한 제2접속 단자(232T)들을 구비한다. 최상층의 코어 다이(200T)의 제2접속 단자(232T)는 스택 구조(291, 292)를 이루는 코어 다이(200)들 및 루프 다이 웨이퍼(100)를 외부 기기와 전기적으로 연결하는 공통 접속 단자로 역할할 수 있다. 루프 다이 웨이퍼(100)는 적층된 코어 다이(200)들의 제1관통 전극(250)들이 상호 연결된 경로를 경유하여 최상층의 코어 다이(200T)의 제2접속 단자(232T)를 통해 외부 기기와 전기적으로 연결될 수 있다.
도 2는 언더필층(underfill layer: 300)을 형성하는 단계를 보여주는 단면도이다.
도 2를 참조하면, 루프 다이 웨이퍼(100)의 제1표면(111)을 덮고 제1스택 구조(291)와 제2스택 구조(292) 사이의 갭(G1)을 채우는 언더필층(300)을 형성한다. 언더필층(300)은 스택 구조(291, 292)의 측면 부분들을 덮도록 루프 다이 웨이퍼(100)에 형성될 수 있다. 언더필층(300)은 캐필러리(capillary) 효과에 의한 언더필 물질의 확산을 이용한 캐필러리 언더필 공정으로 형성될 수 있다. 언더필 물질을 제1스택 구조(291)와 제2스택 구조(292) 사이의 갭(G1)에 디스펜스(dispense)할 수 있다. 디스펜스된 언더필 물질은 캐필러리 현상에 의해 코어 다이(200)들 사이의 갭(G2)을 채우도록 확산될 수 있다. 디스펜스된 언더필 물질은 캐필러리 현상에 의해 코어 다이(200)와 루프 다이 웨이퍼(100)의 제1표면(111) 사이의 갭을 채우도록 확산될 수 있다.
언더필 물질의 디스펜스 및 캐필러리 현상에 의한 확산에 의해서 형성되는 언더필층(300)은, 스택 구조(291, 292)의 최상층에 위치하는 코어 다이(200T)의 제2접속 단자(232T)를 노출하도록 그 확산이 제한될 수 있다. 언더필층(300)은 최상층의 코어 다이(200T)의 제4표면(200T-2)을 노출함으로써, 제4표면(200T-2)에 배치된 제2접속 단자(232T)들을 노출하도록 형성될 수 있다. 언더필층(300)은 최상층의 코어 다이(200T)의 측면(200-S)을 덮도록 그 높이가 조절될 수 있다.
언더필층(300)을 이루는 언더필 물질이 코어 다이(200)들 사이의 갭(G2) 부분 및 코어 다이(200)와 루프 다이 웨이퍼(100) 사이의 갭 부분을 채움으로써, 언더필 물질에 의해서 범프 본딩 구조(230, 23L)들 각각은 상호 간에 전기적으로 격리될 수 있다. 코어 다이(200)들 사이에 위치하는 범프 본딩 구조(230)들의 수는 HBM 구조의 경우 수천 개에 달할 수 있다. 범용 DRAM 소자의 경우 대략 100 여개의 접속 단자가 요구되고 있지만, HBM 구조에서는 고대역 인터페이싱(high bandwidth interfacing)을 위해서 제1관통 비아(250)들의 수 및 범프 본딩 구조(230)들의 수는 수천여 개에 달할 수 있다. 이에 따라, 범프 본딩 구조(230)들 간의 이격 간격은 수 ㎛ 내지 수십 ㎛에 불과할 수 있다.
이와 같이 범프 본딩 구조(230)들 사이의 좁은 간격 공간에 언더필 물질들이 캐필러리 효과에 의해서 유입될 수 있도록, 언더필 물질은 상당히 낮은 점도를 가지는 액상 상태일 수 있다. 언더필 물질은 실리콘 레진(silicone resin)이나 에폭시 레진(epoxy resin)과 같은 수지 성분을 포함하는 물질일 수 있으며, 수지 성분에 필러(filler)를 분산시킨 물질일 수 있다. 수지 성분의 종류나 함량 또는 성분 비를 조절하여 언더필 물질의 점도를 범프 본딩 구조(230)들 사이의 좁은 간격 공간에 유입될 정도로 낮게 조절하거나 또는 함유된 필러의 크기나 함량을 상대적으로 낮추어 점도를 낮게 조절할 수 있다.
액상의 언더필 물질을 경화시키기 위해서 큐어링(curing) 과정이 수행될 수 있다. 큐어링 과정은 언더필층(300)을 열처리하는 과정으로 수행될 수 있다. 언더필층(300)이 경화되며 수축될 수 있으며, 이러한 수축에 의해서 제1스택 구조(291)와 제2스택 구조(292) 사이에 횡방향으로 압축 스트레스(compression stress)가 인가될 수 있다. 이러한 압축 스트레스는 루프 다이 웨이퍼(100)가 말리는 워피지(warpage) 현상을 유도하는 원인으로 작용할 수 있다.
루프 다이 웨이퍼(100)의 두께(T1)는 코어 다이(200)의 두께(T2)에 비해 수배 더 두꺼운 두께를 가지고 있으므로, 이러한 압축 스트레스에 견디는 내구성을 가질 수 있다. 루프 다이 웨이퍼(100)가 압축 스트레스에 저항하는 내구성을 제공하므로, 언더필층(300)이 형성된 구조에 워피지 현상이 발생되는 것을 유효하게 억제하거나 방지할 수 있다. 루프 다이 웨이퍼(100)를 두꺼운 두께(T1)로 도입하여 워피지 현상을 억제할 수 있으므로, 캐필러리 효과를 이용하여 언더필 물질을 좁은 갭(G1, G2) 부분들에 채워 넣는 캐필러리 언더필 공정이 가능하다.
도 3은 개별 스택 큐브(stack cube: 400)들로 분리하는 과정을 보여주는 단면도이다.
도 3을 참조하면, 얼더필층(도 2의 300)이 형성된 루프 다이 웨이퍼(100)에 대해 웨이퍼 소잉(wafer sawing) 공정을 수행하여, 개별 스택 큐브(400)들로 분리할 수 있다. 루프 다이 웨이퍼(100)의 중간 영역(104)에 중첩된 언더필층(300) 부분을 선택적으로 제거하고, 루프 다이 웨이퍼(100)의 중간 영역(104) 부분을 선택적으로 제거하는 첫 번째 절단 과정을 수행할 수 있다. 제1스택 구조(291)와 제2스택 구조(292) 사이에 위치하는 언더필층(300) 부분이 절단으로 제거될 수 있다. 절단에 의해서 분리된 스택 큐브(400)는 루프 다이 영역(102, 203)을 포함하도록 분리된 루프 다이(100D)에 적층된 코어 다이(200)들을 포함할 수 있다.
절단 과정에서 중간 부분이 제거되어 분리된 언더필층(300D)은 실질적으로 수직한 측면(300D-2)을 가질 수 있다. 언더필층(300D)의 측면(300D-2)은 루프 다이(100D)의 측면(100D-2)에 정렬될 수 있다. 언더필층(300D)의 측면(300D-2)과 루프 다이(100D)의 측면(100D-2)은 이어진 수직한 측면을 이룰 수 있다. 언더필층(300D)의 필릿 부분(fillet portion: 300F)은 제한된 폭(WF)을 가질 수 있다. 언더필층(300D)의 필릿 부분(300F)은 스택 구조(291, 292)의 측면, 즉, 코어 다이(200)의 측면(200-S)을 덮도록 확장된 부분일 수 있다.
언더필층(300)의 중간 부분을 제거하는 분리 과정에 의해서 언더필층(300D)의 필릿 부분(300F)의 폭(WF)은 제한(confine)될 수 있다. 언더필층(300)의 중간 부분이 제거되는 폭 또는 소잉되는 부분의 폭을 조절함으로써, 언더필(300D)의 필릿 부분(300F)이 보다 얇고 상대적으로 균일한 폭을 가지도록 유도할 수 있다. 언더필층(300D)의 필릿 부분(300F)의 폭(WF)이 제한되므로, 전체 언더필층(300D)에서 필릿 부분(300F)이 차지하는 분율, 예컨대 체적 분율을 낮게 유도할 수 있다. 즉, 언더필층(300D) 대비 필릿 부분(300F)의 상대적 체적을 유효하게 줄일 수 있다.
언더필층(300D)의 필릿 부분(300F)의 상측 표면(300D-1)은 최상층의 코어 다이(200T)의 제4표면(200T-2) 및 제4표면(200T-2)에 배치된 제2접속 단자(232T)들을 노출하도록 형성될 수 있다. 언더필층(300D)의 필릿 부분(300F)의 하단부는 루프 다이(100D)의 제1표면(111)을 덮도록 접촉할 수 있다. 루프 다이(100D)의 제2표면(112)은 외부에 노출된 상태로 유지될 수 있다.
도 4는 베이스 다이 웨이퍼(wafer of base dies: 100)에 스택 큐브(400)들을 적층(stack)한 형상을 보여주는 단면도이다.
도 4를 참조하면, 베이스 다이 영역들(501, 502)을 포함하는 베이스 다이 웨이퍼(500)를 캐리어(carrier: 600)에 임시 접착층(temporary adhesive: 650)을 이용하여 부착할 수 있다. 베이스 다이 영역(501, 502)은 제3반도체 소자를 이루는 집적 회로가 집적된 반도체 다이 영역일 수 있다. 베이스 다이 웨이퍼(500)는 반도체 다이 영역들이 배열된 반도체 기판일 수 있다. 베이스 다이 웨이퍼(500)에 속하는 제1베이스 다이 영역(501)과 이웃하는 제2베이스 다이 영역(502)은 사이에 위치하는 중간 영역(503)에 의해 연결될 수 있다. 중간 영역(503)은 스크라이브 레인을 포함할 수 있다. 각각의 베이스 다이 영역들(501, 502)은 스크라이브 레인이 절단되면 베이스 다이들로 서로 분리될 영역일 수 있다.
베이스 다이 웨이퍼(500)는 서로 반대되는 제5표면(511)과 제6표면(512)을 가지는 웨이퍼 형상을 가질 수 있다. 베이스 다이 웨이퍼(500)의 제5표면(511) 및 제6표면(512)은 베이스 다이 웨이퍼(500)의 서로 구분되는 두 표면들을 지칭하는 것이다. 베이스 다이 웨이퍼(500)의 제5표면(511)은 베이스 다이 웨이퍼(500)의 바닥면(bottom surface)일 수 있고, 제6표면(512)는 베이스 다이 웨이퍼(500)의 상면(upper surface)일 수 있다.
베이스 다이 웨이퍼(500)의 제5표면(511)에는 베이스 다이 웨이퍼(500)를 외부 기기와 전기적으로 연결시키기 위한 제3접속 단자(531)들이 배치될 수 있다. 베이스 다이 웨이퍼(500)의 제6표면(512)에는 베이스 다이 웨이퍼(500)를 스택 큐브(400)에 접속할 제4접속 단자(532)들이 배치될 수 있다. 스택 큐브(400)는 아래 위가 뒤집힌 상태로 베이스 다이 웨이퍼(500)에 적층될 수 있다.
스택 큐브(400)의 최상층의 코어 다이(200T)의 제4표면(200T-2)이 베이스 다이 웨이퍼(500)의 제6표면(512)와 마주보도록, 스택 큐브(400)가 베이스 다이 웨이퍼(500)에 마운팅(mounting)될 수 있다. 제4접속 단자(532)는 스택 큐브(400)의 최상층의 코어 다이(200T)의 제2접속 단자(232T)에 도전성 접착층(233B)에 의해서 체결될 수 있다. 제2접속 단자(232T)와 도전성 접착층(233B), 제4접속 단자(532)는 범프 본딩 구조(530)을 이루고, 범프 본딩 구조(530)는 베이스 다이 웨이퍼(500)에 스택 큐브(400)를 체결시킬 수 있다.
베이스 다이 웨이퍼(500)의 제3접속 단자(531)와 제4접속 단자(532)는 서로 다른 표면에 위치하는 접속 단자들을 지칭하는 것이다. 제3접속 단자(531)와 제4접속 단자(532)를 상호 연결시켜주는 제2관통 비아(550)가 베이스 다이 영역(501)을 실질적으로 관통하도록 구비될 수 있다. 제2관통 비아(550)는 베이스 다이 웨이퍼(500)의 서로 다른 두 표면에 위치하는 제3 및 제4접속 단자들(531, 532)들을 상호 연결시키도록, 베이스 다이 웨이퍼(500)를 실질적으로 관통하는 TSV(Through Silicon Via) 구조로 형성될 수 있다.
제2관통 비아(550)에 중첩되고 정렬되도록 제3접속 단자(531)와 제4접속 단자(532)들이 배치될 수 있다. 제3접속 단자(531)와 제4접속 단자(532)들은 상호 중첩되도록 정렬되는 위치에 위치할 수 있다. 제3접속 단자(531), 제4접속 단자(532) 및 제2관통 비아(550)는 제2접속 단자(232T)에 실질적으로 중첩되도록 위치할 수 있다. 제3접속 단자(531)는 베이스 다이 웨이퍼(500)의 제3표면(511) 외측으로 돌출된 범프로서 구리(Cu)를 포함하는 범프일 수 있다. 제3접속 단자(531)의 끝단 부분에는 도전성 접착층(533)이 솔더층를 포함하여 구비될 수 있다.
베이스 다이 웨이퍼(500)의 제5표면(511)으로부터 제6표면(512)에 이르는 두께(T3)는 상당히 얇은 두께로 설정될 수 있다. 제2관통 비아(550)가 베이스 다이 웨이퍼(500)를 실질적으로 관통하도록 형성되므로, 베이스 다이 웨이퍼(500)의 두께(T3)는 코어 다이(200)의 두께(T2)와 유사하거나 실질적으로 동일하도록 얇은 두께로 설정될 수 있다. 이러한 얇은 두께(T3)의 베이스 다이 웨이퍼(500)를 고정하여 핸들링(handling)하기 위해서, 베이스 다이 웨이퍼(500)의 제5표면(511)에 상대적으로 더 두꺼운 두께를 가지는 캐리어(600)를 임시 접착층(650)을 이용하여 부착할 수 있다.
캐리어(600)는 후속 공정이 수행될 장비의 척(chuck)과 같은 서포터(supporter: 도시되지 않음)에 장착될 수 있다. 캐리어(600)는 유리 웨이퍼 또는 실리콘(Si) 웨이퍼를 포함할 수 있다. 임시 접착층(650)은 캐리어(600)에 베이스 다이 웨이퍼(500)를 고정시키는 접착제 성분을 포함할 수 있다. 임시 접착층(650) 내에 제3접속 단자(531) 및 도전성 접착층(533)이 함침되도록 베이스 다이 웨이퍼(500)가 캐리어(600)에 부착될 수 있다.
베이스 다이 웨이퍼(500) 상에 코어 다이(200)들을 포함하는 스택 큐브(400)가 적층될 수 있다. 스택 큐브(400)의 아래 위를 뒤접어 베이스 다이 웨이퍼(500)의 제1베이스 다이 영역(501) 상에 제1스택 큐브(400(L))를 적층하고, 이웃하는 제2베이스 다이 영역(502)에 제2스택 큐브(400(R))를 적층할 수 있다. 제1스택 큐브(400(L))와 제2스택 큐브(400(R))은 일정 갭(G3)만큼 횡 방향으로 이격될 수 있다. 스택 큐브(400)의 루프 다이(100D)는 코어 다이(200)들이 적층된 구조의 지붕에 위치할 수 있고, 베이스 다이 웨이퍼(500)는 코어 다이(200)들이 적층된 구조의 바닥 지지부에 위치할 수 있다.
베이스 다이 영역(501, 502)에 집적된 제3반도체 소자는 메모리 소자를 제어하는 콘트롤러(controller)를 포함할 수 있다. 예컨대 알려진 HBM 소자의 경우, 코어 다이(200)의 제2반도체 소자는 데이터(data)들이 저장될 뱅크(bank)들을 포함하는 디램(DRAM) 소자로 이루어질 수 있고, 또한, 루프 다이(100D)에 집적된 제1반도체 소자 또한 디램 소자로 이루어질 수 있다. 베이스 다이 영역(501, 502)의 제3반도체 소자는 코어 다이(200) 및 루프 다이(100D)에 집적된 디램 소자들을 테스트(test)하는 회로, 소프트 리페어(soft repair)하는 회로, 어드레스(address) 회로, 코맨드(command) 회로, 신호 교환을 위한 물리계층(PHY)들을 포함할 수 있다.
베이스 다이 웨이퍼(500) 상에 스택 큐브(400)가 적층되는 것은 베이스 다이 웨이퍼(500)에 인가되는 스트레스(stress) 부담을 덜어주는 하나의 방안이 될 수 있다. 비교예로서 베이스 다이 웨이퍼(500)에 직접적으로 코어 다이(200)들이 한층씩 적층되고, 이러한 적층이 반복하여 복수의 층으로 코어 다이(200)들이 적층되는 경우를 고려하면, 이러한 반복 적층 과정은 베이스 다이 웨이퍼(500)에 상당히 큰 스트레스 부담을 줄 수 있다.
예컨대, 7층이나 8층의 코어 다이(200)들이 베이스 다이 웨이퍼(500)에 직접 적층될 경우, 코어 다이(200)들 사이 또는 코어 다이(200)와 베이스 다이 웨이퍼(500) 사이의 여러 층의 범프 본딩 구조들을 형성하는 것이 요구된다. 이러한 여러 층의 범프 본딩 구조들을 형성하는 것은 베이스 다이 웨이퍼(500)에 상대적으로 많은 스트레스 압력을 인가할 수 있고, 이러한 압축 스트레스에 의해서 베이스 다이 웨이퍼(500)의 제3접속 단자(531) 및 도전성 접착층(533)에 손상이 유발될 수 있다.
베이스 다이 웨이퍼(500) 상에 스택 큐브(400)가 적층되는 것은 베이스 다이 웨이퍼(500)와 스택 큐브(400) 사이에 한 층의 범프 체결 구조(530)들만을 형성하는 과정이므로 상대적으로 낮은 압축 스트레스가 유도될 수 있다. 이에 따라, 베이스 다이 웨이퍼(500)의 제3접속 단자(531) 및 도전성 접착층(533)에 손상이 유발되는 것을 유효하게 억제하거나 방지할 수 있다.
도 5는 몰드층(700)을 형성하는 단계를 보여주는 단면도이다.
도 5를 참조하면, 스택 큐브(400)들 사이 갭(G3)을 채우는 몰드층(700)을 몰딩(molding)한다. 몰드층(700)은 베이스 다이 웨이퍼(500)를 덮고 스택 큐브(400)들을 덮는 보호층으로 형성될 수 있다. 스택 큐브(400)의 언더필층(300D)의 측면(300D-2)에 접촉하여 덮고, 루프 다이(100D)를 덮도록 몰드층(700)이 형성될 수 있다. 몰드층(700)은 스택 큐브(400)를 덮어 보호하는 인캡슐런트(encapsulant)로 형성될 수 있다. 몰드층(700)은 코어 다이(200)와 베이스 다이 웨이퍼(500) 사이 공간으로 확장되도록 형성될 수 있다. 몰드층(700)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound) 물질과 같은 몰딩 물질을 이용하여 몰딩될 수 있다. 몰딩 물질은 에폭시 성분과 같은 수지 성분에 분산된 필러들을 포함할 수 있다.
언더필층(300D)은 몰딩 물질에 비해 필러들의 함유량이 낮거나 필러들을 함유하지 않을 수 있다. 이에 따라, 언더필층(300D)은 몰드층(700)에 비해 더 높은 열팽창율을 가질 수 있어, 몰드층(700)을 형성하는 과정에 인가되는 열적 부담에 의해 언더필층(300D)은 상대적으로 더 크게 팽창되거나 수축될 수 있다. 언더필층(300D)의 열적 팽창 및 수축 현상을 억제하기 위해서, 몰드층(700) 대비 언더필층(300D)의 부피 분율을 낮게 유지하는 것이 요구될 수 있다. 본 출원에서는 언더필층(300D)의 필릿 부분(300F)의 폭이 얇게 제한될 수 있으므로, 몰드층(700) 대비 필릿 부분(300F)의 부피 분율을 낮게 제한할 수 있다. 필릿 부분(300F)의 부피 분율을 낮게 제한함으로써, 몰드 공정에 수반되는 열량에 의해서 필릿 부분(300F)이 팽창 및 수축하는 현상을 억제할 수 있고, 이에 따라 스택 큐브(400)들이 적층된 베이스 다이 웨이퍼(500)에 워피지 현상이 유발되는 것을 억제할 수 있다.
스택 큐브(400)들의 측면을 덮는 언더필층(300D) 부분과 이웃하는 다른 스택 큐브(400)의 측면을 덮는 언더필층(300D)은 그 사이의 갭(G3) 및 갭(G3)을 채우는 몰드층(700) 부분에 의해서 상호 분리되어 서로 이격될 수 있다. 이에 따라, 몰드 공정에 의한 영향으로 스택 큐브(400)의 측면을 덮는 언더필층(300D) 부분과 이웃하는 다른 스택 큐브(400) 측면을 덮는 다른 언더필층(300D) 부분이 각각 수축 및 팽창이 이루어지더라도, 갭(G3) 및 갭(G3)을 채우는 몰드층(700) 부분에 의해서 수축 및 팽창이 다른 스택 큐브(400)들에 전달되지 않고 단절될 수 있다. 이에 따라, 워피지 현상이 유효하게 억제될 수 있다.
도 6은 몰드층(700)의 일부 두께 부분 및 루프 다이(100D)의 일부 두께 부분을 제거하는 단계를 보여주는 단면도이다.
도 6을 참조하면, 스택 큐브(400)들을 덮는 몰드층(700)의 일부 두께 부분(702)을 상측 표면(701)으로부터 리세스(recess)할 수 있다. 리세스 과정은 몰딩된 몰드층(700)의 일부를 그라인딩(grinding)과 같은 제거 과정 또는 에치(etch) 과정 등으로 수행될 수 있다. 리세스 과정은 몰드층(700)이 일부 두께 부분(702)이 제거되며 노출되는 루프 다이(100D)의 제2표면(112)에 대해서 계속 수행될 수 있다.
노출된 루프 다이(100D)의 제2표면(112)으로부터 일부 두께 부분(112D)을 제거하여 리세스된 루프 다이(100G)의 두께(T4)를 초기 두께(T1)보다 얇게 유도할 수 있다. 루프 다이(100D)의 초기 두께(T1)는 루프 다이 웨이퍼(도 1의 100)가 워피지에 충분히 저항하도록 상당히 두꺼운 두께로 설정되고 있으므로, 리세스된 루프 다이(100G)의 두께(T4)를 얇게 함으로써 전체 패키지 두께, 즉, 베이스 다이 웨이퍼(500)로부터 루프 다이(100G)의 리세스된 표면(112G)까지의 두께를 줄일 수 있다.
루프 다이(100G)의 리세스된 표면(112G)에 횡방향으로 정렬되는 리셋된 표면(701G)을 리세스된 몰드층(700G)은 가질 수 있다. 몰드층(700G)의 리세스된 표면(701G)은 루프 다이(100G)의 리세스된 표면(112G)과 실질적으로 같은 표면 높이 수준을 가질 수 있다. 스택 큐브(400) 내에는 복수의 코어 다이(200)들이 상호 수직하게 적층되어 있어, 동작 시 발생되는 열을 외부로 보다 효과적으로 배출하는 것이 동작 성능에 큰 영향을 미칠 수 있다. 루프 다이(100G)의 표면(112G)가 몰드층(700G)에 의해 노출된 형상은, 코어 다이(200)들의 동작 시 발생되는 열을 방열하는 데 도움을 줄 수 있다.
도 7은 개별 반도체 패키지(800)들로 분리하는 과정을 보여주는 단면도이다.
도 7을 참조하면, 캐리어(도 6의 600)와 베이스 다이 웨이퍼(도 6의 500)를 분리(de-bonding)한다. 베이스 다이 웨이퍼(500)로부터 임시 접착층(350) 및 캐리어(600)를 제거하여, 베이스 다이 웨이퍼(500)의 제3접속 단자(531) 및 도전성 접착층(533)을 노출시킬 수 있다. 노출된 베이스 다이 웨이퍼(500)의 제3접속 단자(531)를 통해서, 베이스 다이 웨이퍼(500) 상에 적층된 스택 큐브(400) 내의 코어 다이(200)들 및 루프 다이(100G)에 대한 전기적 테스트(test) 과정을 수행할 수 있다.
베이스 다이 웨이퍼(500) 및 몰드층(700G)에 싱귤레이션(sigulation) 과정을 수행하여 개별 반도체 패키지(800)들을 분리할 수 있다. 베이스 다이 웨이퍼(도 6의 500)의 중간 영역(503)인 스크라이브 레인 부분을 따라 소잉(sawing)을 수행함으로써, 제1 또는 제2베이스 다이 영역(501, 502)를 각각 포함하는 하나의 베이스 다이(500D) 및 그 상에 위치하는 스택 큐브(400)들을 포함하는 반도체 패키지(800)들로 분리할 수 있다. 베이스 다이 웨이퍼(도 6의 500)의 중간 영역(503)인 스크라이브 레인 부분과, 스크라이브 레인 부분 상에 중첩된 몰드층(700G) 부분을 제거하는 두 번째의 절단 과정으로 반도체 패키지(800)들을 분리할 수 있다.
절단 과정에 의해 분리된 몰드층(700D)의 측면(700D-2)은 분리된 베이스 다이(500D)의 측면(500D-2)에 정렬된 측면일 수 있다. 몰드층(700D)의 측면(700D-2)은 역시 절단 과정에 의해서 그 형상이 제한된 언더필층(300D)의 측면(300D-2)과 나란하게 수직한 측면일 수 있다. 코어 다이(200)들은 실질적으로 언더필층(300D)과 몰드층(700D)의 이중층으로 측면 부위가 보호될 수 있다.
도 8은 개별 반도체 패키지(800)를 보여주는 단면도이다.
도 8을 참조하면, 개별 반도체 패키지(800)는 베이스 다이(500D)에 수직하게 적층된 코어 다이(200)들의 스택을 포함할 수 있다. 코어 다이(200)들의 스택에 적층된 루프 다이(100G)가 구비되고, 코어 다이(200)들 사이를 채우고 코어 다이(200)들의 측면(200-S)을 덮도록 확장된 필릿 부분(300F)이 루프 다이(100G)의 측면(100D-2)과 실질적으로 수직한 측면(300D-2)을 갖는 언더필층(300D)을 구비할 수 있다. 언더필층(300D) 및 루프 다이(100G)의 측면(100D-2)을 덮고 필릿 부분(300F)의 측면(300D-2)과 나란한 측면(700D-2)을 가지는 몰드층(700D)을 구비할 수 있다. 언더필층(300D)은 베이스 다이(500D)와 인접한 코어 다이(200)와의 사이로 확장이 금지(forbidden)되고, 루프 다이(100G)와 인접한 코어 다이(200) 사이로 확장된 부분(300E)을 가질 수 있다. 몰드층(700D)은 베이스 다이(500D)와 인접한 코어 다이(200)와의 사이로 확장된 부분(700E)을 가질 수 있다.
도 9 및 도 10은 다른 일 예에 따른 반도체 패키지 제조 방법 및 이에 따라 형성된 반도체 패키지 구조를 보여준다.
도 9는 제2언더필층(1750) 및 몰드층(1700)을 형성하는 단계를 보여주는 단면도이다.
도 9를 참조하면, 베이스 다이 웨이퍼(500) 상에 스택 큐브(400)들을 적층한 후, 스택 큐브(400)와 베이스 다이 웨이퍼(500) 사이의 갭(G4)를 채우는 제2언더필층(1750)을 형성할 수 있다. 스택 큐브(400)에 적층된 코어 다이(200)들 사이의 갭(G2)을 채우도록 제1언더필층(1300)이 형성되는 것과 유사하게, 제2언더필층(1750)은 스택 큐브(400)와 베이스 다이 웨이퍼(500) 사이의 갭(G4)를 채우도록 형성될 수 있다. 제2언더필층(1750)은 언더필 물질을 디스펜스하고 캐필러리 효과로 확산시키는 캐필러리 언더필 공정으로 형성될 수 있다.
스택 큐브(400)들과 베이스 다이 웨이퍼(500) 사이에 위치하는 범프 본딩 구조(230L)들의 수는 HBM 구조의 경우 수천 개에 달할 수 있다. 범용 DRAM 소자의 경우 대략 100 여개의 접속 단자가 요구되고 있지만, HBM 구조에서는 고대역 인터페이싱을 위해서 수천여 개에 달하는 범프 본딩 구조(230L)들이 요구될 수 있다. 이에 따라, 범프 본딩 구조(230L)들 간의 이격 간격은 수 ㎛ 내지 수십 ㎛에 불과할 수 있다.
이와 같이 범프 본딩 구조(230L)들 사이의 좁은 간격 공간에 언더필 물질들이 캐필러리 효과에 의해서 유입될 수 있도록, 언더필 물질은 상당히 낮은 점도를 가지는 액상 상태일 수 있다. 언더필 물질은 실리콘 레진이나 에폭시 레진과 같은 수지 성분을 포함하는 물질일 수 있으며, 수지 성분에 필러를 분산시킨 물질일 수 있다. 수지 성분의 종류나 함량 또는 성분 비를 조절하여 언더필 물질의 점도를 범프 본딩 구조(230L)들 사이의 좁은 간격 공간에 유입될 정도로 낮게 조절하거나 또는 함유된 필러의 크기나 함량을 상대적으로 낮추어 점도를 낮게 조절할 수 있다. 액상의 언더필 물질을 경화시키기 위해서 큐어링 과정이 수행될 수 있다. 큐어링 과정은 제2언더필층(1750)을 열처리하는 과정으로 수행될 수 있다.
스택 큐브(400)들 사이 갭(G3)을 채우는 몰드층(1700)을 몰딩(molding)한다. 몰드층(1700)은 베이스 다이 웨이퍼(500)를 덮고 스택 큐브(400)들을 덮는 보호층으로 형성될 수 있다. 몰드층(1700)은 일부 부분에서 제2언더필층(1750)과 접촉하도록 형성될 수 있다. 몰드층(1700)은 스택 큐브(400)를 덮어 보호하는 인캡슐런트(encapsulant)로 형성될 수 있다.
몰드층(1700)은 코어 다이(200)와 베이스 다이 웨이퍼(500) 사이 공간으로 확장되지 않을 수 있다. 몰드층(1700)은 에폭시 몰딩 컴파운드(EMC) 물질과 같은 몰딩 물질을 이용하여 몰딩될 수 있다. 몰딩 물질은 에폭시 성분에 분산된 필러들을 포함할 수 있다. 제2언더필층(1750)은 몰딩 물질에 비해 필러들의 함유량이 낮거나 필러들을 함유하지 않을 수 있다. 이에 따라, 제2언더필층(1750)을 이루는 언더필 물질은 상당히 높은 유동성을 확보할 수 있어, 스택 큐브(400)와 베이스 다이 웨이퍼(500) 사이의 좁은 갭(G4) 사이로 상대적으로 원활하게 확산 또는 확장될 수 있다. 몰드층(1700)이 스택 큐브(400)와 베이스 다이 웨이퍼(500) 사이의 좁은 갭(G4) 사이로 확장될 경우, 좁은 갭(G4) 내로 유입되기 위해 상대적으로 높은 유동성을 가져야 하고, 이러한 높은 유동성을 위해서 몰드층(1700)은 상대적으로 낮은 필러 함량을 가져야 한다. 제2언더필층(1750)에 의해서 몰드층(1700)이 좁은 갭(G4) 내로 확장되지 않으므로, 몰드층(1700)은 제2언더필층(1750)을 이루는 언더필 물질 보다 상대적으로 높은 필러 함량을 가질 수 있다.
몰드층(1700)을 형성한 후, 몰드층(1700)을 리세스하는 과정을 수행할 수 있다. 이후에, 베이스 다이 웨이퍼(500) 및 몰드층(700G)에 싱귤레이션 과정을 수행하여 도 10에 제시된 바와 같은 개별 반도체 패키지(801)들을 분리할 수 있다.
도 10을 참조하면, 개별 반도체 패키지(801)는 싱귤레이션에 의해서 분리된 베이스 다이(500D)에 수직하게 적층된 코어 다이(200)들의 스택을 포함할 수 있다. 코어 다이(200)들의 스택에 적층된 루프 다이(100G)가 구비되고, 코어 다이(200)들 사이를 채우고 코어 다이(200)들의 측면(200-S)을 덮도록 확장된 필릿 부분(1300F)이 루프 다이(100G)의 측면(100D-2)과 실질적으로 수직한 측면(1300D-2)을 갖는 제1언더필층(1300D)을 구비할 수 있다. 제1언더필층(1300D) 및 루프 다이(100G)의 측면(100D-2)을 덮고 필릿 부분(1300F)의 측면(1300D-2)과 나란한 측면(1700D-2)을 가지는 몰드층(1700D)을 구비할 수 있다. 제1언더필층(1300D)은 베이스 다이(500D)와 인접한 코어 다이(200)와의 사이로 확장이 금지(forbidden)되고, 루프 다이(100G)와 인접한 코어 다이(200) 사이로 확장된 부분(300E)을 가질 수 있다. 몰드층(1700D)은 제2언더필층(1750)에 의해서 베이스 다이(500D)와 인접한 코어 다이(200)와의 사이로 확장되지 않을 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 루프 다이 웨이퍼,
200: 코어 다이,
500: 베이스 다이 웨이퍼.

Claims (35)

  1. 루프 다이 웨이퍼(roof die wafer)에 코어 다이(core die)들을 수직하게 적층하는 단계;
    상기 코어 다이들이 적층된 스택(stack)들 사이를 채우는 언더필(underfill)층을 형성하는 단계;
    상기 언더필층의 일부 부분 및 상기 루프 다이 웨이퍼의 일부 부분을 제거하여 상기 루프 다이 웨이퍼로부터 분리된 루프 다이, 상기 스택 및 상기 스택의 측면을 덮도록 분리된 언더필층 부분을 포함하는 스택 큐브(stack cube)들을 분리하는 단계;
    베이스 다이 웨이퍼(base die wafer)에 상기 스택 큐브들을 나란히 적층하는 단계; 및
    상기 스택 큐브들 사이를 채우는 몰드(mold)층을 상기 베이스 다이 웨이퍼 상에 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 루프 다이 웨이퍼는
    상기 루프 다이로 분리될 루프 다이 영역(roof die region)이 복수 개로 배열된 웨이퍼이고,
    상기 루프 다이 영역에 제1반도체 소자가 집적되는 되는 반도체 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 코어 다이는
    상기 제1반도체 소자와 동일한 기능의 제2반도체 소자가 집적된 반도체 다이인 반도체 패키지 제조 방법.
  4. 제3항에 있어서,
    상기 베이스 다이 웨이퍼는
    상기 스택 큐브가 중첩되는 베이스 다이 영역들이 배열된 웨이퍼이고,
    상기 베이스 다이 영역은 상기 제2 및 제1반도체 소자들을 제어하는 콘트롤러(controller)가 집적된 영역인 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 코어 다이는
    상기 루프 다이 웨이퍼에 범프(bump)를 사용하여 본딩되며 적층되는 반도체 패키지 제조 방법.
  6. 제5항에 있어서,
    상기 코어 다이는
    상기 범프에 접속될 관통 비아(through via)들을 포함하는 반도체 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 코어 다이들은
    상기 루프 다이 웨이퍼에 적어도 7층으로 적층되는 반도체 패키지 제조 방법.
  8. 제1항에 있어서,
    상기 코어 다이들은
    서로 동일한 기능 및 형상을 가지는 반도체 다이들인 반도체 패키지 제조 방법.
  9. 제1항에 있어서,
    상기 루프 다이 웨이퍼는
    상기 코어 다이에 비해 수 배 두꺼운 두께를 가지는 반도체 패키지 제조 방법.
  10. 제1항에 있어서,
    상기 루프 다이 웨이퍼는
    상기 코어 다이에 대향되는 표면에만 상기 코어 다이에 접속될 접속 단자들을 배치한 반도체 패키지 제조 방법.
  11. 제1항에 있어서,
    상기 코어 다이들 중 최상층에 위치하는 코어 다이는
    상기 코어 다이들 및 상기 루프 다이 웨이퍼를 상기 베이스 다이 웨이퍼에 전기적으로 접속할 접속 단자들을 상측 표면에 배치한 반도체 패키지 제조 방법.
  12. 제11항에 있어서,
    상기 스택 큐브들은
    상기 최상층의 코어 다이의 상기 접속 단자들이
    상기 베이스 다이 웨이퍼에 본딩(bonding)되도록 상기 베이스 다이 웨이퍼에 적층되는 반도체 패키지 제조 방법.
  13. 제11항에 있어서,
    상기 언더필층은
    상기 최상층의 코어 다이의 상기 접속 단자를 노출하도록 형성되는 반도체 패키지 제조 방법.
  14. 제1항에 있어서,
    상기 분리된 언더필층 부분은
    상기 분리된 루프 다이의 측면에 정렬되는 수직한 측면을 가지는 반도체 패키지 제조 방법.
  15. 제1항에 있어서,
    상기 스택 큐브들을 적층하는 단계 이전에
    상기 베이스 다이 웨이퍼를 고정하는 캐리어(carrier)를 부착하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  16. 제1항에 있어서,
    상기 베이스 다이 웨이퍼는
    상기 루프 다이 웨이퍼 보다 얇은 두께를 가지는 반도체 패키지 제조 방법.
  17. 제1항에 있어서,
    상기 베이스 다이 웨이퍼는
    상기 스택 큐브들이 적층된 표면과 반대되는 다른 표면에 상기 스택 큐브들을 외부 기기와 연결하는 접속 단자들을 배치한 반도체 패키지 제조 방법.
  18. 제1항에 있어서,
    상기 몰드층을 형성하는 단계는
    상기 스택 큐브들을 덮도록 상기 몰드층을 몰딩(molding)하는 단계;
    상기 몰딩된 몰드층을 일부 두께 부분 제거하여 상기 분리된 루프 다이의 일부 표면을 노출하는 단계; 및
    상기 루프 다이의 노출된 표면을 리세스(recess)하여 상기 루프 다이의 두께를 줄이는 단계를 포함하는 반도체 패키지 제조 방법.
  19. 제1항에 있어서,
    상기 몰드층은
    상기 코어 다이와 상기 베이스 다이 웨이퍼 사이로 확장되도록 형성되는 반도체 패키지 제조 방법.
  20. 제1항에 있어서,
    상기 몰드층의 일부 부분 및 상기 베이스 다이 웨이퍼의 일부 부분을 제거하여 상기 베이스 다이 웨이퍼로부터 분리된 베이스 다이, 상기 스택, 상기 스택의 측면을 덮도록 분리된 언더필층 부분 및 상기 언더필층 부분의 측면을 덮는 분리된 몰드층 부분을 포함하는 개별 반도체 패키지로 분리하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  21. 제1항에 있어서,
    상기 언더필층은
    상기 몰드층에 비해 낮은 필러(filler) 함량을 가지는 반도체 패키지 제조 방법.
  22. 제1항에 있어서,
    상기 언더필층은
    필러를 포함하지 않은 언더필 물질로 형성되는 반도체 패키지 제조 방법.
  23. 베이스 다이(base die) 상에 수직하게 적층된 코어 다이(core die)들;
    상기 코어 다이(core die)들의 스택 상에 적층된 루프 다이(roof die);
    상기 코어 다이들 사이를 채우고 상기 코어 다이들의 측면을 덮도록 확장된 필릿 부분(fillet portion)이 상기 루프 다이의 측면과 실질적으로 수직한 측면을 갖는 언더필(underfill)층; 및
    상기 언더필층 및 상기 루프 다이의 측면을 덮고 상기 필릿 부분의 측면과 나란한 측면을 가지는 몰드(mold)층을 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 몰드층은
    상기 루프 다이의 상측 표면을 노출하도록 형성된 반도체 패키지.
  25. 제23항에 있어서,
    상기 루프 다이는
    상기 코어 다이들 및 상기 베이스 다이 보다 두꺼운 두께를 가지는 반도체 패키지.
  26. 제23항에 있어서,
    상기 베이스 다이는
    상기 코어 다이들 및 상기 루프 다이에 집적된 반도체 소자들을 제어하는 콘트롤러(controller)가 집적된 영역인 반도체 패키지.
  27. 제23항에 있어서,
    상기 코어 다이와 상기 루프 다이 및 상기 코어 다이와 상기 베이스 다이는 범프(bump)를 사용하여 본딩(bonding)된 반도체 패키지.
  28. 제27항에 있어서,
    상기 코어 다이는
    상기 범프에 접속될 관통 비아(through via)들을 포함하는 반도체 패키지.
  29. 제23항에 있어서,
    상기 루프 다이는
    상기 코어 다이에 대향되는 표면에만 상기 코어 다이에 접속될 접속 단자들을 배치한 반도체 패키지.
  30. 제23항에 있어서,
    상기 몰드층은
    상기 코어 다이와 상기 베이스 다이 사이로 확장된 부분을 가지는 반도체 패키지.
  31. 제23항에 있어서,
    상기 언더필층은
    상기 코어 다이와 상기 베이스 다이 사이로 확장이 금지(forbidden)되고,
    상기 코어 다이와 상기 루프 다이 사이로 확장된 부분을 가지는 반도체 패키지.
  32. 제23항에 있어서,
    상기 언더필층은
    상기 몰드층에 비해 낮은 필러(filler) 함량을 가지는 반도체 패키지.
  33. 제23항에 있어서,
    상기 언더필층은
    필러를 포함하지 않은 언더필 물질로 형성된 반도체 패키지.
  34. 루프 다이 웨이퍼(roof die wafer)에 코어 다이(core die)들을 수직하게 적층하는 단계;
    상기 코어 다이들이 적층된 스택(stack)들 사이를 채우는 제1언더필(underfill)층을 형성하는 단계;
    상기 제1언더필층의 일부 부분 및 상기 루프 다이 웨이퍼의 일부 부분을 제거하여 상기 루프 다이 웨이퍼로부터 분리된 루프 다이, 상기 스택 및 상기 스택의 측면을 덮도록 분리된 제1언더필층 부분을 포함하는 스택 큐브(stack cube)들을 분리하는 단계;
    베이스 다이 웨이퍼(base die wafer)에 상기 스택 큐브들을 나란히 적층하는 단계;
    상기 베이스 다이 웨이퍼와 상기 스택 큐브들 사이를 채우는 제2언더필층을 형성하는 단계; 및
    상기 스택 큐브들 사이를 채우는 몰드(mold)층을 상기 베이스 다이 웨이퍼 상에 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  35. 베이스 다이(base die) 상에 수직하게 적층된 코어 다이(core die)들;
    상기 코어 다이(core die)들의 스택 상에 적층된 루프 다이(roof die);
    상기 코어 다이들 사이를 채우고 상기 코어 다이들의 측면을 덮도록 확장된 필릿 부분(fillet portion)이 상기 루프 다이의 측면과 실질적으로 수직한 측면을 갖는 제1언더필(underfill)층;
    상기 베이스 다이와 상기 코어 다이 사이를 채우는 제2언더필층; 및
    상기 제1 및 제2언더필층, 및 상기 루프 다이의 측면을 덮고 상기 필릿 부분의 측면과 나란한 측면을 가지는 몰드(mold)층을 포함하는 반도체 패키지.
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