KR101994711B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 배치된 적어도 일 극성의 제1 및 제2 내부 연결도체; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부는 제1 연결도체와 직렬 연결되며, 상기 제2 커패시터부 는 상기 제1 연결도체와 직렬 연결되는 상기 제2 연결도체와 직렬 연결되는 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다.
따라서, 이러한 전압 노이즈를 억제하기 위한 디커플링 커패시터 용도로 적층형 커패시터가 전원 공급장치에 널리 사용되고 있다.
디커플링용 적층 세라믹 커패시터는 동작 주파수가 증가됨에 따라 보다 낮은 ESL 값을 가질 것이 요구되며, 이러한 ESL를 감소시키기 위한 많은 연구가 활발히 이루어지고 있다.
또한, 더 안정적인 전원공급을 위해서, 디커플링용 적층 세라믹 커패시터는 조절가능한 ESR 특성이 요구된다.
적층 세라믹 커패시터의 ESR 값이 요구되는 수준보다 낮은 경우에는, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진주파수에서의 임피던스는 지나치게 낮아지는 문제가 있다.
따라서, 사용자가 전력분배망의 평탄한(flat) 임피던스 특성을 구현할 수 있도록 디커플링용 적층 세라믹 커패시터의 ESR 특성을 용이하게 조절하여 제공되는 것이 바람직하다.
ESR 조절과 관련하여, 외부 전극 및 내부 전극을 높은 전기적인 저항을 갖는 재료를 사용하는 방안이 고려될 수 있다. 이러한 재료변경을 통한 방안은 종래의 저 ESL 구조를 유지하면서 높은 ESR 특성을 제공할 수 있다는 장점이 있다.
하지만, 고저항 물질을 외부 전극에 사용하는 경우에 핀홀(pin hole)로 인한 전류집중 현상이 야기하는 국부적 열점(localized heat spot)이 발생하는 문제점이 있다. 또한, 내부 전극에 고저항 재료를 사용할 경우에 고용량화에 따른 세라믹 재료과의 매칭을 위해서 내부 전극의 재료도 계속 변경해야 하는 단점이 있다.
따라서, 종래의 ESR 조절방안은 상기와 같은 단점이 존재하므로, ESR을 조절할 수 있는 적층 세라믹 커패시터의 연구는 여전히 필요한 실정이다.
또한, 최근의 태블릿(Tablet) PC나 울트라북(Ultra Book) 등 모바일(Mobile) 단말기의 급속한 발전과 더불어 마이크로 프로세서(Micro Processor)도 소형 고집적 제품으로 전환되고 있다.
이로 인하여 인쇄회로기판의 면적은 줄어들고, 마찬가지로 디커플링 커패시터의 실장 공간도 제한되어 이를 만족할 수 있는 적층 세라믹 커패시터의 요구가 계속되고 있다.
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 배치된 적어도 일 극성의 제1 및 제2 내부 연결도체; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부는 제1 연결도체와 직렬 연결되며, 상기 제2 커패시터부 는 상기 제1 연결도체와 직렬 연결되는 상기 제2 연결도체와 직렬 연결되는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 제1 측면 및 제2 단면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제1 내부 연결도체와 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 커패시터부와 제2 커패시터부는 병렬 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 내부 연결도체에 의해 조절될 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체, 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부, 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 배치된 적어도 일 극성의 제1 및 제2 내부 연결도체 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부는 제1 연결도체와 직렬 연결되며, 상기 제2 커패시터부 는 상기 제1 연결도체와 직렬 연결되는 상기 제2 연결도체와 직렬 연결되는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 제1 측면 및 제2 단면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제1 내부 연결도체와 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 커패시터부와 제2 커패시터부는 병렬 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 내부 연결도체에 의해 조절될 수 있다.
본 발명에 따르면, 2종류의 ESR과 커패시터를 가지며 각각의 값을 제어할 수 있다.
이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
또한, 전원 품질(Power Integrity) 설계의 주요 부품인 적층 세라믹 커패시터에 있어서 ESR의 제어가 가능하여 전원 품질(Power Integrity) 설계에 매우 효과적이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 6은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 6은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(110)를 포함할 수 있다.
본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제 2주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(3), 제2 측면(4), 제1 단면(1) 및 제2 단면(2)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 상기 세라믹 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124: 순차적으로 제1 내지 제4 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 제1 단면(1)으로 노출된 제1 내부전극(121)과 제1 측면(3)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하는 제1 커패시터부(CⅠ)와 제1 단면(1)으로 노출된 제3 내부전극(123)과 제2 측면(4)으로 노출된 리드(124a)를 갖는 제4 내부전극(124)을 포함하는 제2 커패시터부(CⅡ)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내지 제4 내부전극(121, 122, 123, 124)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
또한, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 배치된 적어도 일 극성의 제1 및 제2 내부 연결도체(125, 126)를 포함할 수 있다.
상기 제1 및 제2 내부 연결도체(125, 126)는 특별히 제한되는 것은 아니며, 예를 들어 상기 제1 내지 제4 내부전극(121, 122, 123, 124)과 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
또한, 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 외측에 형성되며, 상기 제1 내지 제4 내부전극(121, 122, 123, 124), 제1 및 제2 내부 연결도체(125, 126)와 전기적으로 연결된 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 서로 마주보는 제1 및 제2 단면(1, 2)에 배치되고, 제3 및 제4 외부 전극(133, 134)은 서로 마주보는 제1 및 제2 측면(3, 4)에 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 전원 라인과 연결을 위한 외부 단자로 사용되는 제1 및 제2 외부 전극(131, 132)을 제외한 2개의 외부 전극(133, 134)은 ESR 조정용 외부 전극으로 사용되는 형태로 이해할 수 있다.
다만, 외부 단자로 사용되는 제1 및 제2 외부 전극은 원하는 ESR 특성에 맞게 임의로 선택될 수 있으므로, 특별히 제한되는 것은 아니다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)의 구성 중 내부전극(121, 122, 123, 124), 내부 연결도체(125, 126) 및 외부전극(131, 132, 133, 134)에 대하여 도 2 내지 도 4를 참조하여 자세히 설명하도록 한다.
상기 제1 커패시터부(CⅠ)는 상기 세라믹 본체(110)의 제1 단면(1)으로 노출된 제1 내부전극(121)과 제1 측면(3)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하여, 정전 용량을 형성할 수 있다.
또한, 제2 커패시터부(CⅡ)는 상기 세라믹 본체(110)의 제1 단면(1)으로 노출된 제3 내부전극(123)과 제2 측면(4)으로 노출된 리드(124a)를 갖는 제4 내부전극(124)을 포함하여, 정전 용량을 형성할 수 있다.
상기 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ)는 상기 세라믹 본체(110) 내에서 특별히 제한 없이 배치될 수 있으며, 목표 용량값을 구현하기 위하여 복수개가 적층될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ)는 상기 적층 세라믹 커패시터(100) 내에서 병렬 연결될 수 있다.
상기 제1 내지 제4 내부 전극(121, 122, 123, 124)과 제1 및 제2 내부 연결도체(125, 126)는 유전체층(111)을 사이에 두고 교대로 배치될 수 있으며, 상기 제1 및 제3 내부전극(121, 123)은 동일 극성이며, 상기 제2, 제4 내부전극(122, 124), 제1 및 제2 내부연결 도체(125, 126)는 동일 극성으로서, 상기 제1 및 제3 내부전극(121, 123)과 서로 다른 극성일 수 있다.
도 3에 도시된 제1 및 제2 내부 연결도체(125, 126)는 각각 하나씩 도시되어 있으나, 적어도 일 극성의 내부 연결도체는 복수개로 제공될 수 있다.
이와 유사하게, 도 4에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)은 각각 하나씩 도시되어 있으나, 실제 적용되는 형태에서는 특정 그룹(C1, C1', C2 또는 C2')의 내부 전극은 복수 개일 수 있다.
한편, 도 3 및 도 4에 도시된 순서(A1-A2-C1-C1'-C2-C2')에 따라 적층될 수 있으나, 필요에 따라 다양한 순서로 적층될 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제1 및 제2 내부 연결도체(125, 126)가 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ) 사이에 위치하도록 배치될 수 있으며, 제1 및 제2 내부 연결도체(125, 126)가 이격되어 배치될 수도 있다.
특히, 제1 및 제2 내부 연결도체(125, 126)의 폭, 길이 및 층수를 변경함으로써 원하는 ESR 특성을 보다 정밀하게 조절할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체(125)는 제1 측면(3) 및 제2 단면(2)으로 노출되며, 상기 제2 내부전극(122)과 제3 외부전극(133)을 통해 연결될 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 내부 연결도체(125)는 각각 리드(125a, 125b)를 통해 제1 측면(3) 및 제2 단면(2)으로 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체(126)는 제1 측면(3) 및 제2 측면(4)으로 노출되며, 상기 제4 내부전극(124)과 제4 외부전극(134)을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체(126)는 제1 측면(3) 및 제2 측면(4)으로 노출되며, 상기 제2 내부전극(122)과 제3 외부전극(133)을 통해 연결될 수 있다.
상기 제2 내부 연결도체(126)는 각각 리드(126a, 126b)를 통해 제1 측면(3) 및 제2 측면(4)으로 노출될 수 있다.
또한, 상기 제2 내부 연결도체(126)는 상기 제1 내부 연결도체(125)와 제3 외부전극(133)을 통해 연결될 수 있다.
도 3에 도시된 상기 제1 및 제2 내부 연결도체(125, 126)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, ESR을 조절하기 위하여 다양한 패턴 형상을 가질 수 있음은 물론이다.
예를 들면, 도 4에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)의 패턴 형상과 동일한 형태일 수도 있다.
본 발명의 일 실시 형태에 따르면, 상기 제1 및 제2 내부 연결도체(125, 126)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있으며, 특히, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 내부 연결도체에 의해 전체적으로 조절될 수 있다.
즉, 후술하는 바와 같이 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부(CⅠ)와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부(CⅡ)가 서로 병렬로 연결되며, 특히 상기 제2 커패시터부(CⅡ)는 제2 내부 연결도체(126)와 직렬로 연결될 수 있다.
또한, 상기 제1 내부 연결도체(125)는 상기 제1 커패시터부(CⅠ) 및 제2 커패시터부(CⅡ)와 직렬로 연결될 수 있다.
상기와 같은 연결을 통해, 제1 및 제2 내부 연결도체(125, 126)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있으며, 특히, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 내부 연결도체에 의해 전체적으로 조절될 수 있다.
또한, 본 실시형태에서는, 전원 라인과 연결을 위한 외부 단자로 제1 및 제2 외부전극(131, 132)이 사용될 수 있으며, 예를 들어 제1 외부전극(131)은 전원단에 연결되고, 제2 외부전극(132)은 그라운드에 연결될 수 있다.
한편, 상기 하나의 제1 및 제2 외부 전극(131, 132)을 제외한 2개의 외부 전극인 제3 및 제4 외부전극(133, 134)은 ESR 조정용 외부 전극으로 사용될 수 있으며, 비접촉 단자(No Contact terminal)로 이해할 수 있다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 5를 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부(CⅠ)와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부(CⅡ)가 서로 병렬로 연결되며, 특히 상기 제2 커패시터부(CⅡ)는 제2 내부 연결도체(126)와 직렬로 연결될 수 있다.
상기와 같이 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 2종류의 ESR과 커패시터를 가지며 각각의 값을 제어할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상술한 내부전극(121, 122, 123, 124), 내부 연결도체(125, 126) 및 외부전극의 구조를 가짐으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
또한, 전원 품질(Power Integrity) 설계의 주요 부품인 적층 세라믹 커패시터에 있어서 ESR의 제어가 가능하여 전원 품질(Power Integrity) 설계에 매우 효과적이다.
적층 세라믹 커패시터의 실장 기판
도 6은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 6 및 도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
도 8을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터인 비교예에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 효과가 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
125, 126 ; 제1 및 제2 내부 연결도체
122a, 124a, 125a, 125b, 126a, 126b : 리드
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드 230 ; 솔더링
111 ; 유전체층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
125, 126 ; 제1 및 제2 내부 연결도체
122a, 124a, 125a, 125b, 126a, 126b : 리드
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드 230 ; 솔더링
Claims (16)
- 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 배치된 적어도 일 극성의 제1 및 제2 내부 연결도체; 및
상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며,
상기 제1 커패시터부는 제1 내부 연결도체와 직렬 연결되며, 상기 제2 커패시터부는 상기 제1 내부 연결도체와 직렬 연결되는 상기 제2 내부 연결도체와 직렬 연결되되, 상기 제2 내부 연결도체는 상기 제1 내부 연결도체와 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 내부 연결도체는 제1 측면 및 제2 단면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
- 삭제
- 제1항에 있어서,
상기 제1 커패시터부와 제2 커패시터부는 병렬 연결된 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 내부 연결도체에 의해 조절되는 것을 특징으로 하는 적층 세라믹 커패시터.
- 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체, 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부, 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 배치된 적어도 일 극성의 제1 및 제2 내부 연결도체 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부는 제1 내부 연결도체와 직렬 연결되며, 상기 제2 커패시터부는 상기 제1 내부 연결도체와 직렬 연결되는 상기 제2 내부 연결도체와 직렬 연결되되, 상기 제2 내부 연결도체는 상기 제1 내부 연결도체와 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터의 실장 기판.
- 제9항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치된 적층 세라믹 커패시터의 실장 기판.
- 제9항에 있어서,
상기 제1 내부 연결도체는 제1 측면 및 제2 단면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터의 실장 기판.
- 제9항에 있어서,
상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터의 실장 기판.
- 제9항에 있어서,
상기 제2 내부 연결도체는 제1 측면 및 제2 측면으로 노출되며, 상기 제2 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터의 실장 기판.
- 삭제
- 제9항에 있어서,
상기 제1 커패시터부와 제2 커패시터부는 병렬 연결되는 적층 세라믹 커패시터의 실장 기판.
- 제9항에 있어서,
상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 내부 연결도체에 의해 조절되는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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