KR101992911B1 - 박막트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본원은 표시영역에 대응하여, 개구영역을 각각 포함하는 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 게이트절연막 상에, 게이트전극의 적어도 일부와 오버랩하는 채널영역, 및 상기 채널영역 양측의 소스영역과 드레인영역을 포함하는 액티브층, 상기 액티브층 상의 오믹패턴층, 및 상기 오믹패턴층 상의 전극패턴층을 형성하는 단계; 상기 게이트절연막 상의 전면에, 제 1 및 제 2 층간절연막을 순차적으로 형성하는 단계; 상기 제 1 및 제 2 층간절연막을 패터닝하여, 오픈부를 형성하는 단계; 상기 제 2 층간절연막 상의 전면에, 투명도전막을 형성하는 단계; 및 상기 오믹패턴층, 상기 전극패턴층 및 상기 투명도전막을 패터닝하여, 상기 소스영역 상의 제 1 오믹접촉층, 상기 드레인영역 상의 제 2 오믹접촉층, 상기 제 1 오믹접촉층 상의 소스전극, 상기 제 2 오믹접촉층 상의 드레인전극, 상기 제 2 층간절연막의 일부 및 상기 소스전극 상의 더미전극, 그리고 상기 제 2 층간절연막 중 상기 개구영역에 대응하는 다른 일부 및 상기 드레인영역 상의 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
Description
본원은 각 화소영역의 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판을 제조하는 방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. 이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면합착된 구조이다.
이 중 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여, 영상을 표시하는 장치이다. 즉, 액정표시장치는 가늘고 긴 형태의 액정을 소정의 초기 방향으로 배향한 상태에서, 화소영역 별로 액정의 배열 방향을 변형시키기 위한 전계를 형성하여, 각 화소영역의 광 투과율을 조절함으로써, 영상을 표시한다.
한편, 액정표시장치가 능동 매트릭스 구동 방식(Active Matrix Driving Mode)인 경우, 대면 합착된 한 쌍의 기판 중 어느 하나로서, 박막트랜지스터 어레이 기판을 포함한다. 여기서, 박막트랜지스터 어레이 기판은 화상을 표시하기 위한 광을 방출하는 표시영역에 대응하여 복수의 화소영역을 정의하고, 각 화소영역의 광 방출량을 독립적으로 제어하기 위한 것이다.
도 1은 일반적인 액정표시장치의 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역 중 일부를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 일반적인 박막트랜지스터 어레이 기판(10)은 기판(11) 상에 형성되는 게이트전극(12), 기판(11) 상의 전면에 게이트전극(12)을 덮도록 형성되는 게이트절연막(13a), 게이트절연막(13a) 상에 게이트전극(12)의 적어도 일부와 오버랩하도록 형성되는 액티브층(14), 게이트절연막(13a) 상에 액티브층(14)의 양측과 오버랩하도록 상호 이격하여 형성되는 소스전극(15)과 드레인전극(16), 게이트절연막(13a) 상의 전면에 액티브층(14), 소스전극(15) 및 드레인전극(16)을 덮도록 순차 적층되어 형성되는 제 1 및 제 2 층간절연막(13b, 13c), 제 2 층간절연막(13c) 상의 각 화소영역에 공통라인(미도시)과 연결되도록 형성되는 공통전극(17), 제 2 층간절연막(13c) 상의 전면에 공통전극(17)을 덮도록 형성되는 제 3 층간절연막(13d), 및 제 3 층간절연막(13d) 상의 각 화소영역에 형성되고 콘택홀(18)을 통해 드레인전극(16)과 연결되는 화소전극(19)을 포함한다. 여기서, 화소전극(19)과 공통전극(17)은 각 화소영역에 대응하여 액정의 방향을 변경시키는 전계를 형성하기 위한 것이다.
이와 같이, 일반적인 박막트랜지스터 어레이 기판은, 박막트랜지스터(TFT)의 드레인전극(16)과 화소전극(19) 사이를 연결시키기 위하여, 드레인전극(16)의 일부를 노출하도록 제 1, 제 2 및 제 3 층간절연막을 관통하는 콘택홀(18)을 화소영역 내에 포함함에 따라, 각 화소영역의 개구율을 향상시키는 데에 한계가 있는 문제점이 있다.
본원은 박막트랜지스터와 화소전극 사이를 연결시키기 위한 콘택홀을 제거할 수 있어, 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판을 제조하는 방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 표시영역에 대응하여, 개구영역을 각각 포함하는 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상에 게이트전극을 형성하는 단계; 상기 기판 상의 전면에, 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에, 상기 게이트전극의 적어도 일부와 오버랩하는 채널영역, 및 상기 채널영역 양측의 소스영역과 드레인영역을 포함하는 액티브층, 상기 액티브층 상의 오믹패턴층, 및 상기 오믹패턴층 상의 전극패턴층을 형성하는 단계; 상기 게이트절연막 상의 전면에, 상기 액티브층, 상기 오믹패턴층 및 상기 전극패턴층을 덮는 제 1 및 제 2 층간절연막을 순차적으로 형성하는 단계; 상기 제 1 및 제 2 층간절연막을 패터닝하여, 상기 전극패턴층 중 상기 소스영역의 적어도 일부, 상기 채널영역 및 상기 드레인영역에 대응하는 일부를 노출하도록, 상기 제 1 및 제 2 층간절연막을 관통하는 오픈부를 형성하는 단계; 상기 오픈부를 포함한 상기 제 2 층간절연막 상의 전면에, 상기 전극패턴층 중 노출된 일부를 덮는 투명도전막을 형성하는 단계; 및 상기 오믹패턴층, 상기 전극패턴층 및 상기 투명도전막을 패터닝하여, 상기 소스영역 상의 제 1 오믹접촉층, 상기 드레인영역 상의 제 2 오믹접촉층, 상기 제 1 오믹접촉층 상의 소스전극, 상기 제 2 오믹접촉층 상의 드레인전극, 상기 제 2 층간절연막의 일부 및 상기 소스전극 상의 더미전극, 그리고 상기 제 2 층간절연막 중 상기 개구영역에 대응하는 다른 일부 및 상기 드레인영역 상의 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
여기서, 상기 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극, 더미전극 및 화소전극을 형성하는 단계는, 상기 투명도전막 상의 전면에 형성된 포토레지스트층을 패터닝하여, 상기 드레인영역과 상기 개구영역에 대응한 제 1 마스크부, 및 상기 소스영역에 대응한 제 2 마스크부를 형성하는 단계; 상기 제 1 및 제 2 마스크부를 이용하여, 상기 전극패턴층 중 상기 채널영역에 대응한 일부를 노출하도록, 상기 투명도전막을 1차 패터닝하는 단계; 상기 전극패턴층 중 상기 노출된 일부를 제거하도록, 상기 전극패턴층을 패터닝하여, 상기 소스전극 및 상기 드레인전극을 형성하는 단계; 상기 1차 패터닝된 투명도전막 중 상기 소스전극 및 상기 드레인전극보다 상기 채널영역 측으로 돌출된 테일영역을 제거하도록, 상기 투명도전막을 2차 패터닝하여, 상기 더미전극 및 상기 화소전극을 형성하는 단계; 상기 제 1 및 제 2 마스크부를 제거하는 단계; 상기 더미전극 및 상기 화소전극을 마스크로 이용한 상태에서, 상기 오믹패턴층 중 상기 채널영역에 대응한 일부를 제거하도록, 상기 오믹패턴층을 패터닝하여, 상기 제 1 및 제 2 오믹접촉층을 형성하는 단계를 포함한다.
본원의 일 실시예에 따르면, 오픈부를 통해 노출된 드레인전극 상에 화소전극을 형성한다. 이에, 화소영역에서 드레인전극의 일부를 노출시키기 위한 콘택홀 및 그에 요구되는 공정마진을 제거할 수 있어, 각 화소영역의 개구율이 향상될 수 있다.
그리고, 본원의 일 실시예에 따르면, 제 1 및 제 2 마스크부를 제거한 후, 오믹패턴층을 패터닝하여 제 1 및 제 2 오믹접촉층을 형성하는 단계를 포함한다.
이로써, 제 1 및 제 2 마스크부에 의해, 제 1 및 제 2 오믹접촉층이 테일영역을 포함하도록 형성되는 것을 방지할 수 있으므로, 박막트랜지스터의 신뢰도 및 균일도가 향상될 수 있다.
도 1은 일반적인 액정표시장치의 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역 중 일부를 나타낸 단면도이다.
도 2는 본원의 일 실시예에 따른 액정표시장치를 나타낸 단면도이다.
도 3은 도 2의 박막트랜지스터 어레이 기판에 대응한 등가회로도이다.
도 4는 도 3의 박막트랜지스터, 화소전극 및 공통전극을 나타낸 단면도이다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5의 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극 및 화소전극을 형성하는 단계를 나타낸 순서도이다.
도 7a 내지 도 7d, 도 8a 내지 도 8f, 도 9a 및 도 9b는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 10a 내지 도 10c는 마스크에 의해 제 1 및 제 2 오믹접촉층에 테일(tail)이 발생되는 경우의 공정도와 SEM이미지, 및 그에 따른 박막트랜지스터의 전류-전압 특성 곡선(I-V curve)이다.
도 11은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 따라 제조된 박막트랜지스터의 전류-전압 특성 곡선(I-V curve)이다.
도 2는 본원의 일 실시예에 따른 액정표시장치를 나타낸 단면도이다.
도 3은 도 2의 박막트랜지스터 어레이 기판에 대응한 등가회로도이다.
도 4는 도 3의 박막트랜지스터, 화소전극 및 공통전극을 나타낸 단면도이다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5의 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극 및 화소전극을 형성하는 단계를 나타낸 순서도이다.
도 7a 내지 도 7d, 도 8a 내지 도 8f, 도 9a 및 도 9b는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 10a 내지 도 10c는 마스크에 의해 제 1 및 제 2 오믹접촉층에 테일(tail)이 발생되는 경우의 공정도와 SEM이미지, 및 그에 따른 박막트랜지스터의 전류-전압 특성 곡선(I-V curve)이다.
도 11은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 따라 제조된 박막트랜지스터의 전류-전압 특성 곡선(I-V curve)이다.
이하, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대해 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 2 내지 도 4를 참조하여, 본원의 일 실시예에 따른 액정표시장치의 박막트랜지스터 어레이 기판에 대해 설명한다.
도 2는 본원의 일 실시예에 따른 액정표시장치를 나타낸 단면도이다. 그리고, 도 3은 도 2의 박막트랜지스터 어레이 기판에 대응한 등가회로도이며, 도 4는 도 3의 박막트랜지스터, 화소전극 및 공통전극을 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 액정표시장치(LCD)는 화상을 표시하기 위한 광을 방출하는 표시영역(AA)과 표시영역(AA) 외곽인 비표시영역(NA)을 포함한다.
그리고, 액정표시장치(LCD)는 상호 대향 합착되는 박막트랜지스터 어레이 기판(100) 및 컬러필터 어레이 기판(200), 이들 기판(100, 200) 사이의 표시영역(AA)에 형성되는 액정층(300), 및 비표시영역(NA) 중 실링영역에 형성되어, 박막트랜지스터 어레이 기판(100)과 컬러필터 어레이 기판(200)을 합착하고 액정층(300)을 밀봉하는 실링층(400)을 포함한다.
더불어, 액정표시장치(LCD)는 박막트랜지스터 어레이 기판(100) 하부에 형성되어 액정층(3000) 측으로 면광원을 조사하는 백라이트유닛(500)을 더 포함한다.
도 3에 도시한 바와 같이, 박막트랜지스터 어레이 기판(100)은 표시영역(AA)에 대응하여 복수의 화소영역(PA)을 정의한다. 이때, 각 화소영역은 개구영역(EA)을 포함한다.
구체적으로, 박막트랜지스터 어레이 기판(100)은 표시영역(AA)에 대응하여 복수의 화소영역(PA)을 정의하도록, 상호 교차하는 방향으로 형성되는 게이트라인(GL)과 데이터라인(DL), 이들의 교차영역에 복수의 화소영역(PA)과 대응하도록 형성되는 복수의 박막트랜지스터(TFT)를 포함한다.
그리고, 각 화소영역(PA)에 대응하여 박막트랜지스터(TFT)와 공통전원(Vcom) 사이에 연결되도록 형성되는 스토리지 커패시터(Stg_C), 및 각 화소영역(PA)의 개구영역(EA)에 대응하여 형성되는 화소전극(PE) 및 공통전극(CE)을 더 포함한다. 이때, 화소전극(PE)은 박막트랜지스터(TFT)에 연결되고, 공통전극(CE)은 공통전원(Vcom)에 연결된다.
각 화소영역(PA)의 박막트랜지스터(TFT)는 게이트라인(GL)을 통한 게이트신호에 기초하여 턴온-턴오프하고, 턴온 시, 데이터라인(DL)을 통한 데이터신호에 기초하여 화소전극(PE) 및 스토리지 커패시터(Stg_C)에 화소전압을 공급한다.
이에, 박막트랜지스터(TFT)가 턴온하여, 화소전극(PE)에 화소전압을 인가하면, 화소전압이 인가되는 화소전극(PE)과, 공통전압이 인가되는 공통전극(CE) 사이에 소정의 전계가 발생된다. 이러한 전계에 의해, 액정층(LC, 300) 중 각 화소영역에 대응하는 액정들의 배열 방향이 변동되어, 각 화소영역의 광투과율이 조절됨으로써, 각 화소영역의 휘도가 제어된다.
더불어, 스토리지 커패시터(Stg_C)는 박막트랜지스터(TFT)로부터 인가된 화소전압으로 충진되고, 박막트랜지스터(TFT)가 턴오프한 이후에도, 다음 프레임까지 화소전극(PE)에 화소전압을 공급하여, 전계를 유지시키기 위한 것이다.
이러한 박막트랜지스터 어레이 기판(100)에 있어, 각 화소영역(PA)의 박막트랜지스터(TFT), 화소전극(PE) 및 공통전극(CE)은 다음과 같이 형성된다.
도 4에 도시한 바와 같이, 박막트랜지스터 어레이 기판(100)은 기판(101), 기판(101) 상에 형성되는 게이트전극(110), 기판(101) 상의 전면에 게이트전극(110)을 덮도록 형성되는 게이트절연막(102), 게이트절연막(102) 상에 게이트전극(110)의 적어도 일부와 오버랩하는 액티브층(120), 액티브층(120)의 양측 상에 상호 이격하여 형성되는 제 1 및 제 2 오믹접촉층(131, 132), 제 1 및 제 2 오믹접촉층(131, 132) 상에 형성되는 소스전극(141) 및 드레인전극(142), 게이트절연막(102) 상의 전면에 순차 형성되고, 소스전극(141)의 적어도 일부 및 드레인전극(142)을 노출하는 오픈부(OP)를 포함하는 제 1 및 제 2 층간절연막(103, 104), 제 2 층간절연막(104) 상의 개구영역에 형성되고 오픈부(OP)를 통해 드레인전극(142)과 연결되는 화소전극(151, 도 3의 PE), 제 2 층간절연막(104) 상의 전면에 화소전극(151)을 덮도록 형성되는 제 3 층간절연막(105), 및 제 3 층간절연막(105) 상의 개구영역에 형성되는 공통전극(160, 도 3의 CE)을 포함한다.
이때, 게이트전극(110), 액티브층(120), 제 1 및 제 2 오믹접촉층(131, 132), 소스전극(141) 및 드레인전극(142)은 박막트랜지스터(TFT)의 구성요소이다.
그리고, 박막트랜지스터 어레이 기판(100)은 화소전극(151)과 함께, 제 2 층간절연막(105) 상의 일부에 형성되고 오픈부(OP)를 통해 소스전극(141)과 연결되는 더미전극(152)을 더 포함한다. 여기서, 더미전극(152)은 박막트랜지스터(TFT)에 신호를 전달하기 위한 것이 아니라, 화소전극(151)과 함께, 제 1 및 제 2 오믹접촉층(131, 132)을 형성 시에, 마스크로 이용하기 위한 것이다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 드레인전극(151)을 노출시키는 오픈부(OP)를 통해, 드레인전극(151) 상에 직접 형성되어, 드레인전극(151)과 연결되는 화소전극(151)을 포함한다. 이에, 화소영역(PA) 중 드레인전극(151)의 일부를 노출시키는 콘택홀 및 그에 요구되는 공정마진을 제거할 수 있어, 각 화소영역(PA)의 개구율이 향상될 수 있다.
한편, 이하에서는 보다 용이한 설명을 위하여, 도 4의 도시와 같이, 액티브층(120) 중 제 1 오믹접촉층(131)을 사이에 두고 소스전극(141)과 오버랩하는 일부영역을 소스영역(SA)이라 지칭하고, 제 2 오믹접촉층(132)을 사이에 두고 드레인전극(142)과 오버랩하는 다른 일부영역을 드레인영역(DA)이라 지칭하며, 소스영역(SA)과 드레인영역(DA) 사이인 나머지 다른 일부영역을 채널영역(CA)이라 지칭한다. 즉, 액티브층(120)은 채널영역(CA) 및 그 양측의 소스영역(SA)과 드레인영역(DA)으로 이루어진다.
다음, 도 5, 도 6, 도 7a 내지 도 7d, 도 8a 내지 도 8f, 도 9a 및 도 9b를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 6은 도 5의 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극 및 화소전극을 형성하는 단계를 나타낸 순서도이다. 그리고, 도 7a 내지 도 7d, 도 8a 내지 도 8f, 도 9a 및 도 9b는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 5에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 기판 상에 게이트전극을 형성하는 단계(S110), 기판 상의 전면에 게이트전극을 덮는 게이트절연막을 형성하는 단계(S120), 및 게이트절연막 상에 게이트전극의 적어도 일부와 오버랩하는 액티브층, 액티브층 상의 오믹패턴층, 및 오믹패턴층 상의 전극패턴층을 형성하는 단계(S130)를 포함한다. 여기서, 액티브층은 게이트전극의 적어도 일부와 오버랩하는 채널영역, 및 채널영역 양측의 소스영역과 드레인영역을 포함한다.
그리고, 박막트랜지스터 어레이 기판의 제조방법은, 게이트절연막 상의 전면에 액티브층, 오믹패턴층 및 전극패턴층을 덮는 제 1 및 제 2 층간절연막을 순차적으로 형성하는 단계(S140), 제 1 및 제 2 층간절연막을 일괄 패터닝하여, 전극패턴층 중 소스영역의 적어도 일부, 채널영역 및 드레인영역에 대응하는 일부를 노출하도록, 제 1 및 제 2 층간절연막을 관통하는 오픈부를 형성하는 단계(S150), 오픈부를 포함하는 제 2 층간절연막 상의 전면에, 전극패턴층 중 노출된 일부를 덮는 투명도전막을 형성하는 단계(S160), 그리고, 오믹패턴층, 전극패턴층 및 투명도전막을 패터닝하여, 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극, 화소전극 및 더미전극을 형성하는 단계(S170)를 더 포함한다.
여기서, 제 1 오믹접촉층은 액티브층의 소스영역 상에 형성되고, 제 2 오믹접촉층은 액티브층의 드레인영역 상에 형성된다. 그리고, 소스전극은 제 1 오믹접촉층 상에 형성되고, 드레인전극은 제 2 오믹접촉층 상에 형성된다. 또한, 더미전극은 제 2 층간절연막의 일부 및 소스전극 상에 형성되고, 화소전극은 제 2 층간절연막 중 개구영역에 대응하는 다른 일부 및 드레인전극 상에 형성된다.
또한, 박막트랜지스터 어레이 기판의 제조방법은, 제 2 층간절연막 상의 전면에 더미전극 및 화소전극을 덮는 제 3 층간절연막을 형성하는 단계(S180), 및 제 3 층간절연막 상의 개구영역에 공통전극을 형성하는 단계(S190)를 더 포함한다.
더불어, 도 6에 도시한 바와 같이, 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극, 화소전극 및 더미전극을 형성하는 단계(S170)는, 투명도전막 상의 포토레지스트막을 패터닝하여, 드레인영역과 개구영역에 대응하는 제 1 마스크부, 및 소스영역에 대응하는 제 2 마스크부를 형성하는 단계(S171), 제 1 및 제 2 마스크부를 이용하여, 전극패턴층 중 채널영역에 대응하는 일부를 노출하도록, 투명도전막을 1차 패터닝하는 단계(S172), 전극패턴층 중 노출된 일부를 제거하도록, 전극패턴층을 패터닝하여, 소스전극 및 드레인전극을 형성하는 단계(S173), 1차 패터닝된 투명도전막 중 소스전극 및 드레인전극보다 채널영역 측으로 돌출된 테일영역을 제거하도록, 투명도전막을 2차 패터닝하여, 더미전극 및 화소전극을 형성하는 단계(S174), 제 1 및 제 2 마스크부를 제거하는 단계(S175), 그리고, 더미전극 및 화소전극을 마스크로 이용한 상태에서, 오믹패턴층 중 채널영역에 대응한 일부를 제거하도록, 오믹패턴층을 패터닝하여, 제 1 및 제 2 오믹접촉층을 형성하는 단계(S176)을 포함한다.
구체적으로, 도 7a에 도시한 바와 같이, 기판(101) 상에 게이트전극(110)을 형성하고 (S110), 기판(101) 상의 전면에 게이트전극(110)을 덮는 게이트절연막(102)을 형성한다. (S120)
이어서, 게이트절연막(102) 상에 순차 적층된 반도체물질막, 도핑된 반도체물질막, 및 금속막을 일괄 패터닝하여, 게이트전극(110)의 적어도 일부와 오버랩하는 액티브층(120), 오믹패턴층(130) 및 전극패턴층(140)을 형성한다. (S130)
여기서, 액티브층(120)은 게이트전극(110)의 적어도 일부와 오버랩하는 채널영역(CA), 채널영역(CA)의 일측(도 7a의 좌측)인 소스영역(SA) 및 채널영역(CA)의 다른 일측(도 7a의 우측)인 드레인영역(DA)을 포함하여 이루어진다. 즉, 소스영역(SA)과 드레인영역(DA)은 채널영역(CA)을 사이에 두고 상호 이격된다.
그리고, 액티브층(120)은 아몰포스 실리콘(a-Si)와 같은 반도체물질로 형성될 수 있으며, 오믹패턴층(130)은 n+ 불순물로 도핑된 반도체물질(예를 들면, n+ a-Si)으로 형성될 수 있다.
도 7b에 도시한 바와 같이, 게이트절연막(102) 상의 전면에, 액티브층(120), 오믹패턴층(130) 및 전극패턴층(140)을 덮는 제 1 층간절연막(103), 및 제 1 층간절연막(103) 상의 제 2 층간절연막(104)을 형성한다. (S140)
그리고, 도 7b에 상세히 도시되어 있지 않으나, 제 2 층간절연막(104)은 각 화소영역(PA)에 대응한 색상을 방출하는 컬러필터일 수 있다.
도 7c에 도시한 바와 같이, 제 1 및 제 2 층간절연막(103, 104)을 일괄 패터닝하여, 오픈부(OP)를 형성한다. (S150)
여기서, 오픈부(OP)는 소스영역(SA)의 적어도 일부, 채널영역(CA) 및 드레인영역(DA)에 대응하여, 제 1 및 제 2 층간절연막(103, 104)을 관통하는 홀(Hole)이다.
이러한 오픈부(OP)는 전극패턴층(140) 중 소스영역(SA)의 적어도 일부, 채널영역(CA) 및 드레인영역(DA)에 대응하는 일부를 노출시킨다. 그리고, 오픈부(OP)는 개구영역(EA) 중 드레인영역(DA)과 이어진 일부에 더 대응함으로써, 게이트절연막(102)을 노출시킬 수도 있다.
도 7d에 도시한 바와 같이, 오픈부(OP)를 포함한 제 2 층간절연막(104) 상의 전면에, 전극패턴층(140) 중 노출된 일부를 덮는 투명도전막(150)을 형성한다. (S160)
다음, 도 8a에 도시한 바와 같이, 투명도전막(150) 상에 적층된 포토레지스트층을 패터닝하여, 드레인영역(DA) 및 개구영역(EA)에 대응하는 제 1 마스크부(201), 및 소스영역(SA)에 대응하는 제 2 마스크부(202)를 형성한다. (S171)
즉, 제 1 마스크부(201)는 투명도전막(150) 중 드레인영역(DA) 및 개구영역(EA)에 대응하는 일부를 덮도록 형성된다.
그리고, 제 2 마스크부(202)는 투명도전막(150) 중 소스영역(SA)에 대응하는 다른 일부를 덮도록 형성된다.
이때, 제 1 및 제 2 마스크부(201, 202)는 채널영역(CA) 상에 형성되지 않는 범위 내에서, 확장될 수도 있다.
도 8b에 도시한 바와 같이, 제 1 및 제 2 마스크부(201, 202)를 이용하여, 투명도전막(도 8a의 150)을 1차 패터닝한다. (S172) 이때, 투명도전막(150)은 습식식각을 이용하여 패터닝될 수 있다.
이와 같이 1차 패터닝된 투명도전막(150')은 전극패턴층(140) 중 채널영역(CA)에 대응하는 일부를 노출시킨다.
도 8c에 도시한 바와 같이, 전극패턴층(140)을 패터닝하여, 전극패턴층(도 8b의 140) 중 채널영역(CA)에 대응하여 노출되는 일부를 제거한다. (S173) 이와 같이 전극패턴층(140) 중 채널영역(SA)과 대응한 일부가 제거됨으로써, 소스영역(SA) 및 드레인영역(DA)에 대응하고, 채널영역(CA)을 사이에 두고 상호 이격되는 소스전극(141) 및 드레인전극(142)이 형성된다.
더불어, 단계(S173)에서, 전극패턴층(130)은 습식식각을 이용하여 패터닝될 수 있다. 이때의 습식식각은, 전극패턴층(130)에 대한 식각비가 투명도전막(150)에 대한 식각비보다 높은 조건으로 실시된다.
그러므로, 소스전극(141) 및 드레인전극(142) 각각과 1차 패터닝된 투명도전막(150') 사이에, 언더컷(under cut)이 발생한다. 즉, 1차 패터닝된 투명도전막(150')은 소스전극(141) 및 드레인전극(142)보다 채널영역(CA) 측으로 돌출된 테일영역을 포함하게 된다.
이에, 도 8d에 도시한 바와 같이, 1차 패터닝된 투명도전막(도 8c의 150')을 2차 패터닝하여, 테일영역을 제거한다. (S174) 이로써, 제 2 층간절연막(104) 중 개구영역(EA)에 대응하는 일부 및 드레인전극(142) 상에, 화소전극(151)이 형성되고, 소스전극(141) 상에 더미전극(152)이 형성된다.
단계(S174)에서, 투명도전막은 습식식각을 이용하여 2차 패터닝될 수 있다.
도 8e에 도시한 바와 같이, 제 1 및 제 2 마스크부(201, 202)를 제거한다. (S175)
이후, 도 8f에 도시한 바와 같이, 화소전극(151) 및 더미전극(152)을 마스크로 이용하여, 오믹패턴층(130)을 패터닝한다. (S176) 이때, 오믹패턴층(130) 중 채널영역(CA)에 대응한 일부가 제거됨으로써, 소스영역(SA) 및 드레인영역(DA)에 대응하고, 채널영역(CA)을 사이에 두고 상호 이격되는 제 1 및 제 2 오믹접촉층(131, 132)이 형성된다.
여기서, 오믹패턴층(130)은 건식식각을 이용하여 패터닝될 수 있다.
이어서, 도 9a에 도시한 바와 같이, 제 2 층간절연막(104) 상의 전면에, 화소전극(151) 및 더미전극(152)을 덮는 제 3 층간절연막(105)을 형성한다. (S180) 그리고, 도 9b에 도시한 바와 같이, 제 3 층간절연막(105) 상의 개구영역(EA)에 공통전극(160)을 형성한다. (S190)
이상과 같이, 본원의 일 실시예에 따르면, 먼저 제 1 및 제 2 마스크부(201, 202)를 제거한 다음 (S175), 제 1 및 제 2 오믹접촉층(131, 132)을 형성하기 위한 오믹패턴층(130)의 패터닝을 실시한다. (S176)
이로써, 오믹패턴층(130)을 패터닝하는 단계(S176)에서, 제 1 및 제 2 마스크부(201, 202)에 의해, 제 1 및 제 2 오믹접촉층(131, 132) 각각에 테일영역이 발생하는 것을 방지할 수 있다.
도 10a 내지 도 10c는 마스크에 의해 제 1 및 제 2 오믹접촉층에 테일(tail)이 발생되는 경우의 공정도와 SEM이미지, 및 그에 따른 박막트랜지스터의 전류-전압 특성 곡선(I-V curve)이고, 도 11은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 따라 제조된 박막트랜지스터의 전류-전압 특성 곡선(I-V curve)이다.
도 10a 및 도 10b에 도시한 바와 같이, 제 1 및 제 2 마스크부(201, 202)를 제거하지 않은 상태에서, 오믹패턴층(130)을 패터닝하면, 제 1 및 제 2 오믹접촉층(133, 134)은 소스전극 및 드레인전극(141, 142)보다 채널영역(CA) 측으로 돌출되는 테일영역(점선 원 부분)을 포함하도록 형성된다. 특히, 오믹패턴층(130)을 건식식각으로 패터닝하는 경우, 제 1 및 제 2 마스크부(201, 202)의 영향을 받아, 제 1 및 제 2 오믹접촉층(133, 134)은 테일영역을 포함하도록 형성된다.
이러한 오믹접촉층(133, 134)의 테일영역은 액티브층(120)의 채널 형성에 영향을 미치므로, 박막트랜지스터(TFT)의 특성이 불안정해진다.
즉, 도 10c에 도시한 바와 같이, 오믹접촉층(133, 134)의 테일영역으로 인해, 박막트랜지스터(TFT)의 채널 특성이 다변하고, 오프전류가 높아짐으로써, 박막트랜지스터(TFT)의 균일도 및 신뢰도를 확보하기 어려워진다.
그에 반해, 본원의 일 실시예와 같이, 제 1 및 제 2 마스크부(201, 202)를 제거한 후 (S175), 제 1 및 제 2 오믹접촉층(131, 132)을 형성하면 (S176), 제 1 및 제 2 오믹접촉층(131, 132)는 화소전극(151) 및 더미전극(152)에 대응함으로써, 테일영역을 포함하지 않도록 형성된다.
이에, 도 11에 도시한 바와 같이, 박막트랜지스터(TFT)의 채널 특성이 비교적 균일해지고, 오프전류가 낮아질 수 있다. 일 예로, 도 10c의 경우, -5V에 대한 오프전류(Ioff)가 1305pA인 반면, 도 11의 경우, 그보다 약 1/10배인 118pA임을 확인할 수 있다.
즉, 본원의 일 실시예에 따르면, 제 1 및 제 2 마스크부에 의한 테일영역을 포함하지 않도록, 제 1 및 제 2 마스크부를 제거한 이후에 오믹접촉층을 형성한다. 이에, 박막트랜지스터의 신뢰도 및 균일도가 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
LCD: 액정표시장치
AA: 표시영역 NA: 비표시영역
100: 박막트랜지스터 어레이 기판
PA: 화소영역 EA: 개구영역
TFT: 박막트랜지스터 SA: 소스영역
CA: 채널영역 DA: 드레인영역
101: 기판 110: 게이트전극
102: 게이트절연막
103, 104, 105: 제 1, 제 2 및 제 3 층간절연막
120: 액티브층 131, 132: 제 1 및 제 2 오믹접촉층
141, 142: 소스전극, 드레인전극 151: 화소전극
152: 더미전극 160: 공통전극
OP: 오픈부
AA: 표시영역 NA: 비표시영역
100: 박막트랜지스터 어레이 기판
PA: 화소영역 EA: 개구영역
TFT: 박막트랜지스터 SA: 소스영역
CA: 채널영역 DA: 드레인영역
101: 기판 110: 게이트전극
102: 게이트절연막
103, 104, 105: 제 1, 제 2 및 제 3 층간절연막
120: 액티브층 131, 132: 제 1 및 제 2 오믹접촉층
141, 142: 소스전극, 드레인전극 151: 화소전극
152: 더미전극 160: 공통전극
OP: 오픈부
Claims (7)
- 표시영역에 대응하여, 개구영역을 각각 포함하는 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
기판 상에 게이트전극을 형성하는 단계;
상기 기판 상의 전면에, 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에, 상기 게이트전극의 적어도 일부와 오버랩하는 채널영역, 및 상기 채널영역 양측의 소스영역과 드레인영역을 포함하는 액티브층, 상기 액티브층 상의 오믹패턴층, 및 상기 오믹패턴층 상의 전극패턴층을 형성하는 단계;
상기 게이트절연막 상의 전면에, 상기 액티브층, 상기 오믹패턴층 및 상기 전극패턴층을 덮는 제 1 및 제 2 층간절연막을 순차적으로 형성하는 단계;
상기 제 1 및 제 2 층간절연막을 패터닝하여, 상기 전극패턴층 중 상기 소스영역의 적어도 일부, 상기 채널영역 및 상기 드레인영역에 대응하는 일부를 노출하도록, 상기 제 1 및 제 2 층간절연막을 관통하는 오픈부를 형성하는 단계;
상기 오픈부를 포함한 상기 제 2 층간절연막 상의 전면에, 상기 전극패턴층 중 노출된 일부를 덮는 투명도전막을 형성하는 단계; 및
상기 오믹패턴층, 상기 전극패턴층 및 상기 투명도전막을 패터닝하여, 상기 소스영역 상의 제 1 오믹접촉층, 상기 드레인영역 상의 제 2 오믹접촉층, 상기 제 1 오믹접촉층 상의 소스전극, 상기 제 2 오믹접촉층 상의 드레인전극, 상기 제 2 층간절연막의 일부 및 상기 소스전극 상의 더미전극, 그리고 상기 제 2 층간절연막 중 상기 개구영역에 대응하는 다른 일부 및 상기 드레인영역 상의 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극, 더미전극 및 화소전극을 형성하는 단계는,
상기 투명도전막 상의 전면에 형성된 포토레지스트층을 패터닝하여, 상기 드레인영역과 상기 개구영역에 대응한 제 1 마스크부, 및 상기 소스영역에 대응한 제 2 마스크부를 형성하는 단계;
상기 제 1 및 제 2 마스크부를 이용하여, 상기 전극패턴층 중 상기 채널영역에 대응한 일부를 노출하도록, 상기 투명도전막을 1차 패터닝하는 단계;
상기 전극패턴층 중 상기 노출된 일부를 제거하도록, 상기 전극패턴층을 패터닝하여, 상기 소스전극 및 상기 드레인전극을 형성하는 단계;
상기 1차 패터닝된 투명도전막 중 상기 소스전극 및 상기 드레인전극보다 상기 채널영역 측으로 돌출된 테일영역을 제거하도록, 상기 투명도전막을 2차 패터닝하여, 상기 더미전극 및 상기 화소전극을 형성하는 단계;
상기 제 1 및 제 2 마스크부를 제거하는 단계;
상기 더미전극 및 상기 화소전극을 마스크로 이용한 상태에서, 상기 오믹패턴층 중 상기 채널영역에 대응한 일부를 제거하도록, 상기 오믹패턴층을 패터닝하여, 상기 제 1 및 제 2 오믹접촉층을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법. - 제 2 항에 있어서,
상기 투명도전막을 1차 패터닝하는 단계 및 상기 1차 패터닝된 투명도전막을 2차 패터닝하는 단계 각각에서,
상기 투명도전막은 습식식각을 이용하여 패터닝되는 박막트랜지스터 어레이 기판의 제조방법. - 제 2 항에 있어서,
상기 전극패턴층을 패터닝하여, 상기 소스전극 및 상기 드레인전극을 형성하는 단계에서,
상기 전극패턴층은 습식식각을 이용하여 패터닝되고,
상기 습식식각은 상기 전극패턴층의 식각비가 상기 투명도전막의 식각비보다 높은 조건으로 실시되며,
상기 습식식각에 의해, 상기 1차 패터닝된 투명도전막에 테일영역이 형성되는 박막트랜지스터 어레이 기판의 제조방법. - 제 2 항에 있어서,
상기 액티브층, 오믹패턴층 및 전극패턴층을 형성하는 단계에서,
상기 오믹패턴층은 n+불순물로 도핑된 반도체물질인 박막트랜지스터 어레이 기판의 제조방법. - 제 5 항에 있어서,
상기 더미전극 및 상기 화소전극을 마스크로 이용하여, 상기 오믹패턴층을 패터닝하는 단계에서,
상기 오믹패턴층은 건식식각을 이용하여 패터닝되는 박막트랜지스터 어레이 기판의 제조방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 오믹접촉층, 소스전극, 드레인전극, 더미전극 및 화소전극을 형성하는 단계 이후에,
상기 제 2 층간절연막 상의 전면에, 상기 더미전극 및 상기 화소전극을 덮는 제 3 층간절연막을 형성하는 단계; 및
상기 제 3 층간절연막 중 상기 개구영역 대응하는 일부 상에 공통전극을 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
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Applications Claiming Priority (1)
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