KR102089309B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents

박막트랜지스터 어레이 기판 및 그의 제조방법 Download PDF

Info

Publication number
KR102089309B1
KR102089309B1 KR1020130008248A KR20130008248A KR102089309B1 KR 102089309 B1 KR102089309 B1 KR 102089309B1 KR 1020130008248 A KR1020130008248 A KR 1020130008248A KR 20130008248 A KR20130008248 A KR 20130008248A KR 102089309 B1 KR102089309 B1 KR 102089309B1
Authority
KR
South Korea
Prior art keywords
layer
pad
electrode
gate
interlayer insulating
Prior art date
Application number
KR1020130008248A
Other languages
English (en)
Other versions
KR20140095357A (ko
Inventor
심다혜
허승호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130008248A priority Critical patent/KR102089309B1/ko
Publication of KR20140095357A publication Critical patent/KR20140095357A/ko
Application granted granted Critical
Publication of KR102089309B1 publication Critical patent/KR102089309B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

본원의 일 실시예는 본원은 표시영역과 그 외곽의 비표시영역이 정의되고, 상기 표시영역에 대응하여 복수의 화소영역이 정의되는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상의 제 1 금속막을 패터닝하여, 상기 비표시영역 중 일부에 대응하는 제 1 패드층을 형성하는 단계; 상기 기판 상의 전면에, 상기 제 1 패드층 각각을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에, 제 1 및 제 2 층간절연막을 형성하는 단계; 상기 게이트절연막, 상기 제 1 및 제 2 층간절연막을 패터닝하여, 상기 제 1 패드층의 적어도 일부를 노출하는 제 2 콘택홀을 형성하는 단계; 및 상기 제 2 층간절연막 상의 제 3 및 제 4 금속막을 차등패터닝하여, 상기 제 2 콘택홀을 통해 상기 제 1 패드층과 연결되고 순차 적층되는 제 2 및 제 3 패드층을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.

Description

박막트랜지스터 어레이 기판 및 그의 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본원은 표시영역 외곽의 비표시영역 중 일부영역에 형성되는 패드부를 포함한 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것으로, 특히 패드부의 신뢰도를 향상시키면서도 비표시영역의 너비를 줄일 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. 이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면합착된 구조이다.
일반적으로 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 평판표시장치는, 한 쌍의 기판 중 어느 하나로서 박막트랜지스터 어레이 기판을 포함한다. 박막 트랜지스터 어레이 기판은 표시영역에 형성되는 셀 어레이를 포함하는데, 이때, 셀 어레이는 표시영역에 대응하여 복수의 화소영역을 정의하고, 각 화소영역에서의 광 방출을 독립적으로 구동한다.
구체적으로, 셀 어레이는 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 나열된 게이트라인과 데이터라인, 게이트라인과 데이터라인의 교차영역에 복수의 화소영역에 대응하여 형성된 복수의 박막 트랜지스터, 및 복수의 화소영역에 대응하여 형성되고 복수의 박막 트랜지스터와 연결되는 복수의 화소전극을 포함한다.
게이트라인은 게이트드라이버와 연결되어 복수의 화소영역 각각의 박막트랜지스터에 게이트신호를 공급하고, 데이터라인은 데이터드라이버에 연결되어 복수의 화소영역 각각의 박막트랜지스터에 데이터신호를 공급한다.
이때, 게이트드라이버는 복수의 게이트라인에 순차적으로 게이트신호를 출력하는 회로로서, 데이터드라이버보다 간단한 회로이다. 그러므로, 공정수의 감소, 공정시간 단축 및 재료비 절감을 위해, 박막트랜지스터 어레이 기판은 비표시영역 중 일부영역에 형성되는 게이트드라이버, 즉 GIP(Gate Driver In Panel)를 더 포함할 수 있다.
그리고, 박막트랜지스터 어레이 기판은 게이트드라이버와 마찬가지로, 비표시영역 중 다른 일부영역에 형성되는 데이터드라이버를 더 포함할 수도 있다.
또한, 박막트랜지스터 어레이 기판은 비표시영역 중 또 다른 일부영역에 형성되고, 데이터 드라이버를 실장한 외부 회로, 및 전원공급원인 외부전원과 연결되는 다수의 패드를 포함한다.
이와 같이, 박막트랜지스터 어레이 기판의 비표시영역에 형성되는 GIP 및 다수의 패드 등은 도전성물질을 패터닝하여 형성된 적어도 하나의 금속패턴을 각각 포함한다.
이때, GIP 및 다수의 패드 각각의 신뢰도를 임계값 이상으로 확보하기 위한 일환으로, 이들에 포함된 각 금속패턴의 저항이 감소되도록, 각 금속패턴의 선폭을 증가시킨다. 이로써, 비표시영역의 너비를 줄이는 데에 한계가 있고, 결과적으로, 평판표시장치의 베젤(BEZEL) 너비를 감소시키는 데에 불리한 문제점이 있다.
본원은 비표시영역에 형성되는 GIP 및 다수의 패드 각각에 포함된 각 금속패턴의 저항을 감소시키면서도, 비표시영역의 너비 증가를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 표시영역과 그 외곽의 비표시영역이 정의되고, 상기 표시영역에 대응하여 복수의 화소영역이 정의되는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상의 제 1 금속막을 패터닝하여, 상기 각 화소영역에 대응하는 게이트전극과, 상기 비표시영역 중 일부에 대응하는 제 1 패드층을 형성하는 단계; 상기 기판 상의 전면에, 상기 게이트전극 및 상기 제 1 패드층 각각을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상의 반도체물질막 및 제 2 금속막을 차등 패터닝하여, 상기 게이트전극의 적어도 일부와 오버랩하는 액티브층과, 상호 이격하도록 상기 액티브층의 양측에 대응하는 소스전극과 드레인전극을 형성하는 단계; 상기 게이트절연막 상에, 상기 액티브층, 상기 소스전극 및 상기 드레인전극을 덮는 제 1 층간절연막을 형성하는 단계; 상기 게이트절연막 상의 전면에, 상기 제 1 층간절연막을 덮는 제 2 층간절연막을 형성하는 단계; 상기 게이트절연막, 상기 제 1 및 제 2 층간절연막을 패터닝하여, 상기 드레인전극의 적어도 일부를 노출하는 제 1 콘택홀과, 상기 제 1 패드층의 적어도 일부를 노출하는 제 2 콘택홀을 형성하는 단계; 및 상기 제 2 층간절연막 상의 제 3 및 제 4 금속막을 차등패터닝하여, 상기 각 화소영역에 대응하고 상기 제 1 콘택홀을 통해 상기 드레인전극과 연결되는 화소전극과, 상기 제 2 콘택홀을 통해 상기 제 1 패드층과 연결되고 순차 적층되는 제 2 및 제 3 패드층을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
그리고, 본원은 표시영역과 그 외곽의 비표시영역이 정의되고, 상기 표시영역에 대응하여 복수의 화소영역이 정의되는 박막트랜지스터 어레이 기판에 있어서, 기판 상에, 상기 각 화소영역과 대응하도록 형성되는 게이트전극; 상기 기판 상에, 상기 비표시영역 중 일부와 대응하도록 형성되는 제 1 패드층; 상기 기판 상의 전면에, 상기 게이트전극 및 상기 제 1 패드층 각각을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에, 상기 게이트전극의 적어도 일부와 오버랩하도록 형성되는 액티브층; 상기 액티브층의 양측에 대응하고, 상호 이격하도록 형성되는 소스전극과 드레인전극; 상기 게이트절연막 상에, 상기 액티브층, 상기 소스전극 및 상기 드레인전극을 덮도록 형성되는 제 1 층간절연막; 상기 게이트절연막 상의 전면에, 상기 제 1 층간절연막을 덮도록 형성되는 제 2 층간절연막; 상기 드레인전극의 일부를 노출하도록, 상기 제 1 및 제 2 층간절연막을 관통하여 형성되는 제 1 콘택홀; 상기 제 1 패드층의 일부를 노출하도록, 상기 제 1 및 제 2 층간절연막, 및 상기 게이트절연막을 관통하여 형성되는 제 2 콘택홀; 상기 제 2 층간절연막 상에, 상기 각 화소영역과 대응하고, 상기 제 1 콘택홀을 통해 상기 드레인전극과 연결되도록 형성되는 화소전극; 상기 제 2 층간절연막 상에, 상기 비표시영역의 일부와 대응하고, 상기 제 2 콘택홀을 통해 상기 제 1 패드층과 연결되도록 형성되는 제 2 패드층; 및 상기 제 2 패드층 상에 적층되어 형성되는 제 3 패드층을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
본원의 일 실시예에 따르면, 비표시영역에 대응한 패드는 기판 상의 제 1 패드층, 제 2 층간절연막 상의 제 2 패드층 및 제 2 패드층 상의 제 3 패드층을 포함한다. 이때, 제 3 패드층은 제 2 패드층보다 높은 도전성을 갖는 물질로 형성된다.
이로써, 패드는 선폭을 증가시키지 않고서도, 감소된 저항을 가질 수 있어, 비표시영역, 즉 베젤의 너비를 감소시키기가 용이해질 수 있다.
이때, 제 2 및 제 3 패드층은 하프톤마스크를 이용한 차등 패터닝을 통해 화소전극과 함께 형성되므로, 노광마스크공정수가 증가하는 것을 방지할 수 있어, 공정시간 및 공정비용의 증가를 방지할 수 있다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이다.
도 2는 도 1의 TFT를 나타낸 단면도이다.
도 3은 도 1의 GL을 나타낸 단면도이다.
도 4는 도 1의 DL을 나타낸 단면도이다.
도 5는 도 1의 PAD를 나타낸 단면도이다.
도 6은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 순서도이다.
도 7은 도 6의 화소전극, 제 2 및 제 3 패드층을 형성하는 단계를 나타낸 순서도이다.
도 8a 내지 도 8k는 도 6 및 도 7의 각 단계를 나타낸 공정도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대해 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1 내지 도 5를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이다. 그리고, 도 2는 도 1의 TFT를 나타낸 단면도이고, 도 3은 도 1의 GL을 나타낸 단면도이며, 도 4는 도 1의 DL을 나타낸 단면도이고, 도 5는 도 1의 PAD를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 화상을 표시하는 표시영역(AA: Active Area)과, 표시영역(AA)의 외곽인 비표시영역(NA: Non-active Area)이 정의된다. 그리고, 표시영역에 대응하여 복수의 화소영역(PA: Pixel Area)이 더 정의된다.
이러한 박막트랜지스터 어레이 기판(100)은 표시영역(AA)에 형성되는 셀 어레이, 비표시영역(NA) 중 일부영역에 형성되고 셀 어레이와 외부 회로 사이를 연결시키는 위한 다수의 패드(PAD), 및 비표시영역(NA) 중 다른 일부영역에 형성되고 셀 어레이의 게이트라인(GL)에 게이트신호를 공급하는 게이트구동회로(GIP: Gate Driver In Panel, 이하 "GIP"라 함)를 포함한다.
여기서, GIP는 다수의 회로 소자 및 이들을 연결하는 다수의 신호배선을 포함하여 이루어진다. 그리고, GIP는 적어도 하나의 패드(PAD)를 통해 연결된 외부전원으로부터 전원을 공급받을 수 있다.
표시영역(AA)의 셀 어레이는 표시영역(AA)에 대응한 복수의 화소영역(PA)을 정의하도록 상호 교차하는 방향으로 형성되는 게이트라인(GL)과 데이터라인(DL), 게이트라인(GL: Gate Line)과 데이터라인(DL: Data Line) 사이의 교차영역에 각 화소영역(PA)과 대응하도록 형성되는 복수의 박막트랜지스터(TFT: Thin Film Transistor), 및 복수의 박막트랜지스터(TFT)와 연결되고 각 화소영역(PA)과 대응하도록 형성되는 복수의 화소전극(PE: Pixel Electrode)을 포함한다.
셀 어레이의 게이트라인(GL)은 비표시영역(NA) 중 표시영역(AA)의 양측 가장자리에 대응한 다른 일부에 형성되는 GIP에 연결되고, 각 화소영역(PA)의 박막트랜지스터(TFT)에 게이트신호를 공급한다.
셀 어레이의 데이터라인(DL)은 비표시영역(NA) 중 표시영역(NA)의 일부 영역에 형성되는 패드(PAD)를 통해, 외부회로에 실장된 데이터드라이버(D-Dr: Data line Driver)에 연결되어, 각 화소영역(PA)의 박막트랜지스터(TFT)에 데이터신호를 공급한다.
각 화소영역(PA)의 박막트랜지스터(TFT)는 게이트라인(GL)으로부터 공급된 게이트신호에 응답하여 턴온하고, 턴온 시, 데이터라인(DL)으로부터 공급된 데이터신호를 화소전극(PE)으로 전달한다.
도 2에 도시한 바와 같이, 각 화소영역(PA)의 박막트랜지스터(TFT)는 기판(101) 상에 각 화소영역(PA)과 대응하도록 형성되는 게이트전극(111), 기판(101) 상의 전면에 게이트전극(111)을 덮도록 형성되는 게이트절연막(121), 게이트절연막(121) 상에 게이트전극(111)의 적어도 일부와 오버랩하도록 형성되는 액티브층(131), 액티브층(131)의 양측에 대응하고 상호 이격하도록 형성되는 소스전극(141)과 드레인전극(142), 게이트절연막(121) 상에 액티브층(131), 소스전극(141) 및 드레인전극(142)을 덮도록 형성되는 제 1 층간절연막(122), 게이트절연막(121) 상의 전면에 제 1 층간절연막(122)을 덮도록 형성되는 제 2 층간절연막(123), 드레인전극(142)의 일부를 노출하도록 제 1 및 제 2 층간절연막(122, 123)을 관통하여 형성되는 제 1 콘택홀(CT1), 및 제 2 층간절연막(123) 상에 각 화소영역(PA)과 대응하고 제 1 콘택홀(CT1)을 통해 드레인전극(142)과 연결되도록 형성되는 화소전극(151, 도 1의 PE)을 포함한다.
게이트전극(111)은 기판(101) 상의 제 1 금속막(미도시)을 패터닝하여 형성된다. 도 1 및 도 2에 상세히 도시되어 있지 않으나, 게이트전극(111)은 각 화소영역(PA)에 대응하여 게이트라인(도 1의 GL)으로부터 분기된 형태일 수 있다.
액티브층(131)은 게이트절연막(121) 상의 반도체물질막(미도시)을 패터닝하여 형성된다.
소스전극(141)과 드레인전극(142)은 반도체물질막 상의 제 2 금속막(미도시)을 패터닝하여 형성된다.
이때, 노광마스크공정을 되도록 줄이기 위하여, 액티브층(131), 소스전극(141) 및 드레인전극(142)은 게이트절연막(121) 상에 순차 적층된 반도체물질막과 제 2 금속막을 차등 패터닝함으로써 형성될 수 있다. 즉, 반도체물질막으로 이루어진 액티브층(131)과, 제 2 금속막으로 이루어진 소스 및 드레인전극(141, 142)은 1회의 노광공정으로 형성될 수 있다.
그리고, 도 1 및 도 2에 상세히 도시되어 있지 않으나, 소스전극(141)은 각 화소영역(PA)에 대응하여 데이터라인(DL)으로부터 분기된 형태일 수 있다.
화소전극(151, PE)은 제 2 층간절연막(123) 상의 제 3 금속막을 패터닝하여 형성된다. 일 예로, 화소전극(151, PE)은 ITO와 같은 투명도전성물질, 이를 포함하는 다중층 및 합금 중 어느 하나로 형성될 수 있다. 예시적으로, 화소전극(151, PE)은 ITO 및 MoTi을 포함한 다중층 또는 합금일 수 있다.
한편, 도 3에 도시한 바와 같이, 게이트라인(112, 도 1의 GL)은 게이트전극(111)과 같이, 기판(101) 상의 제 1 금속막을 패터닝하여, 기판(101) 상에 일 방향으로 형성된다. 그리고, 게이트라인(112, GL)은 게이트절연막(121), 제 1 및 제 2 층간절연막(122, 123)으로 덮인다.
도 4에 도시한 바와 같이, 데이터라인(143, 도 1의 DL)은 소스전극(141)과 같이, 게이트절연막(121) 상의 제 2 금속막을 패터닝하여, 게이트절연막(121) 상에 다른 일 방향으로 형성된다.
이때, 앞서 설명한 바와 같이, 액티브층(131)과 소스전극(141)과 드레인전극(142)은 1회의 노광공정으로 형성될 수 있고, 이 경우, 데이터라인(143)의 하부, 즉 게이트절연막(121)과 데이터라인(143) 사이에, 액티브층(131)과 같이 패터닝된 반도체물질막으로 이루어진 반도체패턴층(132)이 개재될 수 있다.
더불어, 박막트랜지스터 어레이 기판(100)은 데이터라인(143, DL)에 의한 신호 간섭을 차단하기 위한, 쉴드라인(113a, 113b) 및 보조쉴드라인(152)을 더 포함할 수 있다.
쉴드라인(113a, 113b)은 게이트전극(111) 및 게이트라인(112, GL)과 같이, 기판(101) 상의 제 1 금속막을 패터닝하여 형성되되, 게이트전극(111) 및 게이트라인(112, GL) 각각으로부터 단절되고, 데이터라인(DL)의 양측에 대응하여 데이터라인(DL)과 평행하도록 다른 일 방향으로 형성된다.
그리고, 보조쉴드라인(152)은 화소전극(151, PE)과 같이, 제 2 층간절연층(123) 상의 제 3 금속막을 패터닝하여, 데이터라인(143, DL) 및 그 양측의 쉴드라인(113a, 113b)에 대응하도록 형성된다. 즉 보조쉴드라인(152)은 ITO와 같은 투명도전성물질, 이를 포함하는 다중층 및 합금 중 어느 하나로 형성될 수 있다.
도 4에 상세히 도시하고 있지 않으나, 쉴드라인(113a, 113b) 및 보조쉴드라인(152)은 공통전압레벨로 유지되는 공통라인(미도시)과 연결되고, 데이터라인(143, DL)과 각 화소전극(PE) 사이를 가로막는 영역에 형성됨으로써, 화소전극(PE)과 공통전극(미도시) 간의 전계가 데이터라인(143, DL)의 전압레벨으로 인한 영향을 받지 않도록 차단한다.
도 5에 도시한 바와 같이, 비표시영역(NA)의 서로 다른 일부에 대응하는 GIP와 패드(PAD) 및 이들과 셀 어레이 사이를 연결하는 링크배선 각각은 적어도 하나의 금속패턴을 포함하여 이루어진다. 즉, 비표시영역(NA)에 대응하여 형성되는 GIP, 패드(PAD) 및 링크배선 각각은 제 1 패드층(114), 제 2 패드층(153) 및 제 3 패드층(161)을 포함하여 이루어진다.
일 예로, 비표시영역(NA) 중 일부에 대응한 패드(PAD)는 게이트전극(111)과 같이, 기판(101) 상의 제 1 금속막을 패터닝하여 비표시영역(NA) 중 일부와 대응하도록 형성되는 제 1 패드층(114), 제 1 패드층(114)의 일부를 노출하도록, 게이트절연막(121), 제 1 및 제 2 층간절연막(122, 123)을 관통하여 형성되는 제 2 콘택홀(CT2), 제 2 층간절연막(123) 상에 제 2 콘택홀(CT2)을 통해 제 1 패드층(114)과 연결되도록 형성되는 제 2 패드층(153) 및 제 2 패드층(153) 상에 적층되어 형성되는 제 3 패드층(161)을 포함한다.
한편, 도 5는 패드(PAD)만을 예시로 들어 도시하고 있으나, 별도로 도시되지 않은 GIP의 각 신호배선 및 셀 어레이와 연결된 링크배선 또한, 도 5의 패드(PAD)와 마찬가지로, 기판(101) 상의 제 1 패드층(114), 제 2 층간절연막(123) 상에 형성되고 제 2 콘택홀(CT2)을 통해 제 1 패드층(114)과 연결되는 제 2 패드층(153) 및 제 2 패드층(153) 상의 제 3 패드층(161)을 각각 포함하여 이루어진다.
여기서, 제 2 패드층(153)은 화소전극(151, PE) 및 보조쉴드전극(152)과 같이, 제 2 층간절연막(123) 상의 제 3 금속막을 패터닝하여 형성된다. 즉, 제 2 패드층(153)은 ITO와 같은 투명도전성물질, 이를 포함하는 다중층 및 합금 중 어느 하나로 형성될 수 있다. 예시적으로, 화소전극(151, PE)은 ITO 및 MoTi을 포함한 다중층 또는 합금일 수 있다.
그런데, 투명도전성물질은 도전성이 금속물질보다 비교적 낮은 편이므로, 패드(PAD)가 제 1 및 제 2 패드층(113, 153)만을 포함하는 경우, 임계 이하의 신뢰도를 확보하기 위한 임계 이하의 저항으로 형성되기 위해, 선폭을 증가시켜야 하고, 그로 인해, 비표시영역(NA)의 너비를 감소시키는 데에 한계가 있어, 베젤 너비 감소에 불리한 단점이 있다.
이에, 본원의 일 실시예에 따르면, 비표시영역(NA)에 대응한 패드(PAD), GIP 및 링크배선 각각은 제 1 및 제 2 패드층(113, 153)뿐만 아니라, 투명도전성물질보다 도전성이 높은 금속물질인 제 4 금속막을 패터닝하여, 제 2 패드층(153) 상에 순차 적층되도록 형성된 제 3 패드층(161)을 더 포함한다. 이로써, GIP의 각 신호배선, 패드(PAD) 및 링크배선 각각의 선폭을 증가시키지 않더라도 저항이 낮아질 수 있다. 그러므로, 비표시영역(NA), 즉 베젤의 너비를 감소시키는 데에 유리해지는 장점이 있다.
더불어, 제 3 패드층(161)은 Cu, Al 및 Nd 중 어느 하나로 형성될 수 있다.
그리고, 노광마스크공정을 되도록 줄이기 위하여, 화소전극(151), 보조쉴드전극(152), 제 2 및 제 3 패드층(153, 161)은 제 2 층간절연막(123) 상에 순차 적층된 제 3 및 제 4 금속막을 차등 패터닝함으로써 형성된다. 즉, 제 3 금속막으로 이루어진 화소전극(151), 보조쉴드전극(152) 및 제 2 패드층(153), 그리고 제 4 금속막으로 이루어진 제 3 패드층(161)은 1회의 노광공정으로 형성될 수 있다.
이상과 같이, 본원의 일 실시예에 따르면, 비표시영역(NA)에 형성되는 GIP의 각 신호배선, 패드(PAD) 및 이들과 셀 어레이 사이를 연결하는 링크배선 등은 상호 연결되는 제 1, 제 2 및 제 3 패드층(113, 153, 161)을 각각 포함하여 이루어진다. 이로써, 비표시영역(NA)에 배치되는 금속패턴들인, GIP의 각 신호배선, 패드(PAD) 및 이들과 셀 어레이 사이를 연결하는 링크배선 각각은 선폭을 증가시키지 않고서도 감소된 저항을 나타내므로, 비표시영역(NA), 즉 베젤의 너비를 감소시키기가 용이해질 수 있다.
한편, 도 1을 참조하면, 비표시영역(NA)의 또 다른 일부는 박막트랜지스터 어레이 기판(100)과 커버기판(미도시)을 대향 합착하기 위한 실링영역(SA: Sealing Area)이다. 즉, 비표시영역(NA)에 배치되는 각 금속패턴, 즉 GIP의 각 신호배선, 패드(PAD) 및 이들과 셀 어레이 사이를 연결하는 링크배선 등과 실링영역(SA)은 상호 적어도 일부 오버랩된다. 이때, 비표시영역(NA)의 각 금속패턴에 의한 단차로 인해, 실링영역(SA)에 형성되는 실링층 퍼짐이 용이하게 감소될 수 있다.
다음, 도 6, 도 7 및 도 8a 내지 도 8k를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 6은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 순서도이고, 도 7은 도 6의 화소전극, 제 2 및 제 3 패드층을 형성하는 단계를 나타낸 순서도이다. 또한, 도 8a 내지 도 8k는 도 6 및 도 7의 각 단계를 나타낸 공정도이다.
도 6에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 기판 상의 제 1 금속막을 패터닝하여, 각 화소영역에 대응하는 게이트전극과, 비표시영역 중 일부에 대응하는 제 1 패드층을 형성하는 단계(S110), 기판 상의 전면에 게이트전극 및 제 1 패드층 각각을 덮는 게이트절연막을 형성하는 단계(S120), 게이트절연막 상의 반도체물질막 및 제 2 금속막을 차등 패터닝하여, 게이트전극의 적어도 일부와 오버랩하는 액티브층과, 상호 이격하도록 액티브층의 양측에 대응하는 소스전극과 드레인전극을 형성하는 단계(S130), 게이트절연막 상에 액티브층, 소스전극 및 드레인전극을 덮는 제 1 층간절연막을 형성하는 단계(S140), 게이트절연막 상의 전면에 제 1 층간절연막을 덮는 제 2 층간절연막을 형성하는 단계(S150), 게이트절연막, 제 1 및 제 2 층간절연막을 패터닝하여, 드레인전극의 적어도 일부를 노출하는 제 1 콘택홀과, 제 1 패드층의 적어도 일부를 노출하는 제 2 콘택홀을 형성하는 단계(S160), 및 제 2 층간절연막 상의 제 3 및 제 4 금속막을 차등 패터닝하여, 각 화소영역에 대응하고 제 1 콘택홀을 통해 드레인전극과 연결되는 화소전극과, 제 2 콘택홀을 통해 제 1 패드층과 연결되고 순차 적층되는 제 2 및 제 3 패드층을 형성하는 단계(S170)를 포함한다.
도 7에 도시한 바와 같이, 화소전극, 제 2 및 제 3 패드층을 형성하는 단계(S170)는 제 2 층간절연막 상의 전면에 제 3 금속막, 제 4 금속막 및 포토레지스트막을 순차적으로 형성하는 단계(S171), 포토레지스트막의 상측에 정렬된 하프톤마스크를 이용하여, 각 화소영역에 대응하여 제 1 두께를 갖는 제 1 영역, 제 1 패드층에 대응하여 제 1 두께보다 제 2 두께를 갖는 제 2 영역, 및 제 1 및 제 2 영역을 제외한 나머지로서 제 4 금속막이 노출되는 제 3 영역을 포함하도록, 포토레지스트막을 패터닝하는 단계(S172), 패터닝된 포토레지스트막을 마스크로 이용한 상태에서, 제 3 및 제 4 금속막에 대한 식각을 실시하여, 제 2 및 제 3 패드층을 형성하는 단계(S173), 제 1 영역에 대응한 제 4 금속막이 노출되도록, 패터닝된 포토레지스트막을 애싱(ashing)하는 단계(S174), 애싱된 포토레지스트막을 마스크로 이용한 상태에서, 제 4 금속막에 대한 식각을 실시하여, 화소전극을 형성하는 단계(S175) 및 애싱된 포토레지스트막을 제거하는 단계(S176)를 포함한다.
한편, 도 6 및 도 7의 제 1, 제 2 및 제 3 패드층은 비표시영역(NA)에 배치되는 각 금속패턴, 즉 GIP(도 1 참조)에 포함되는 임의의 신호배선, 패드(PAD) 및 이들과 셀 어레이 사이를 연결하는 임의의 링크배선 중 적어도 하나에 대응되는 것일 수 있다.
이에, 도 8a 내지 도 8k는 비표시영역(NA)에 배치되는 각 금속패턴 중 패드(PAD)를 예시로 들어 도시하고 있으나, 패드(PAD)뿐만 아니라, 비표시영역(NA) 중 GIP에 포함되는 임의의 신호배선 및 셀 어레이와 연결되는 임의의 링크배선에도 대응됨은 물론이다.
도 8a에 도시한 바와 같이, 기판(101) 상의 제 1 금속막(미도시)을 패터닝하여, 각 화소영역(PA)에 대응하는 박막트랜지스터(TFT)의 게이트전극(111) 및 비표시영역(NA)의 일부에 대응한 패드(PAD)의 제 1 패드층(114)을 형성한다. (S110)
그리고, 도 8a에 도시되어 있지 않으나, 도 1 및 도 2를 참고하면, 게이트전극(111) 및 제 1 패드층(114)을 형성하는 단계(S110)에서, 기판(101) 상의 표시영역(AA)에 각 박막트랜지스터(TFT)의 게이트전극(111)과 연결되는 일 방향의 게이트라인(112, GL)을 더 형성한다.
더불어, 게이트전극(111) 및 제 1 패드층(114)을 형성하는 단계(S110)에서, 표시영역(AA)에 복수의 화소영역(PA)이 정의되도록 게이트라인(112, GL)에 교차하는 다른 일 방향으로 형성될 데이터라인(도 1 및 도 3의 DL)의 양측에 대응하고, 데이터라인(DL)과 평행하도록 다른 일 방향의 쉴드라인(113a, 113b)을 더 형성한다.
도 8b에 도시한 바와 같이, 기판(101) 상의 전면에 절연물질을 적층하여, 게이트전극(111), 게이트라인(112, GL), 쉴드라인(113a, 113b) 및 제 1 패드층(114)을 덮는 게이트절연막(121)을 형성한다. (S120)
도 8c에 도시한 바와 같이, 게이트절연막(121) 상에 순차 적층된 반도체물질막(미도시) 및 제 2 금속막(미도시)을 차등 패터닝하여, 게이트전극(111)의 적어도 일부와 오버랩하는 액티브층(131), 액티브층(131)의 양측과 오버랩하고 상호 이격되는 소스전극(141)과 드레인전극(142)을 형성한다. (S130)
그리고, 액티브층(131), 소스전극(141) 및 드레인전극(142)을 형성하는 단계(S130)에서, 게이트절연막(121) 상의 표시영역(AA)에 각 박막트랜지스터(TFT)의 소스전극(141)과 연결되는 다른 일 방향의 데이터라인(143, 도 3의 DL)을 더 형성한다.
이때, 데이터라인(143)은 한 쌍의 쉴드라인(113a, 113b) 사이에 배치된다.
더불어, 데이터라인(143)이 게이트절연막(121) 상에 순차 적층된 반도체물질막(미도시) 및 제 2 금속막(미도시)을 차등 패터닝하여 형성됨에 따라, 필연적으로, 게이트절연막(121)과 데이터라인(143) 사이에 반도체패턴층(132)이 개재된다.
도 8d에 도시한 바와 같이, 게이트절연막(121) 상에 절연물질을 적층하여, 액티브층(131), 소스전극(141), 드레인전극(142), 반도체패턴층(132) 및 데이터라인(143)을 덮는 제 1 층간절연막(122)을 형성하고 (S140), 게이트절연막(121) 상의 전면에 제 1 층간절연층(122)과 상이한 재료 또는 두께로, 제 1 층간절연막(122)을 덮는 제 2 층간절연막(123)을 형성한다. (S150)
예시적으로, 제 1 층간절연막(122)은 SiNx 계열의 절연물질일 수 있고, 제 2 층간절연막(123)은 네거티브 포토아크릴(Negative Photoacryl)일 수 있다.
도 8e에 도시한 바와 같이, 게이트절연막(121), 제 1 및 제 2 층간절연막(122, 123)을 패터닝하여, 제 1 및 제 2 콘택홀(CT1, CT2)을 형성한다. (S160)
여기서, 제 1 콘택홀(CT1)은 제 1 및 제 2 층간절연막(122, 123)을 관통하여, 드레인전극(142)의 일부를 노출하도록 형성된다.
제 2 콘택홀(CT2)은 게이트절연막(121), 제 1 및 제 2 층간절연막(122, 123)을 관통하여, 제 1 패드층(114)의 일부를 노출하도록 형성된다.
다음, 도 8f에 도시한 바와 같이, 제 2 층간절연막(123) 상에 제 3 금속막(150), 제 4 금속막(160) 및 포토레지스트막(170)을 순차적으로 적층한다. (S171)
여기서, 제 3 금속막(150)은 투명도전성물질, 이를 포함하는 다중층 및 합금 중 어느 하나일 수 있다. 일 예로, 투명도전성물질은 ITO일 수 있다.
그리고, 제 4 금속막(160)은 제 3 금속막(150)보다 높은 도전성을 갖는 금속물질로 형성된다. 일 예로, 제 4 금속막(160)은 Cu, Al 및 Nd 중 어느 하나일 수 있고, 특히, Cu일 수 있다.
도 8g에 도시한 바와 같이, 포토레지스트막(170) 상측에 정렬된 하프톤마스크(200)를 이용하여, 포토레지스트막(도 8f의 170)을 패터닝한다. (S172)
이와 같이 패터닝된 포토레지스트막(171)은 각 화소영역(PA)에 대응하여 제 1 두께를 갖는 제 1 영역, 제 1 패드층(114)에 대응하여 제 1 두께보다 큰 제 2 두께를 갖는 제 2 영역, 및 제 1 및 제 2 영역을 제외한 나머지로서, 제 4 금속막(160)이 노출되는 제 3 영역을 포함한다. 여기서, 패터닝된 포토레지스트막(171)의 제 1 영역은 데이터라인(143)과 그 양측의 쉴드라인(113a, 113b)에 더 대응한다.
이를 위한 하프톤마스크(200)는 제 1 두께의 제 1 영역에 대응하는 반투과부(201), 제 1 두께보다 큰 제 2 두께의 제 2 영역에 대응하는 차광부(202), 및 제 4 금속막(160)이 노출되도록 포토레지스트막이 제거된 제 3 영역에 대응하는 투과부(203)를 포함한다.
다만, 도 8g의 하프톤마스크(200)는 포토레지스트막(170)이 네거티브 노광 물질인 경우를 예시로 한 것일 뿐이고, 포토레지스트막(170)이 포지티브 노광 물질인 경우, 하프톤마스크는 제 1 영역에 대응하는 반투과부, 제 2 영역에 대응하는 투과부 및 제 3 영역에 대응하는 차광부를 포함할 수 있다.
도 8h에 도시한 바와 같이, 패터닝된 포토레지스트막(171)을 마스크로 이용하여, 제 3 및 제 4 금속막(도 8g의 150, 160)에 대한 식각을 실시한다. 이로써, 비표시영역(NA)의 일부에 대응한 패드(PAD)의 제 2 및 제 3 패드층(153, 161)이 형성된다. (S173)
이와 동시에, 각 화소영역(PA)에, 박막트랜지스터(TFT)와 연결되는 화소전극(151, 도 1의 PE), 및 데이터라인(143, 도 1의 DL)과 그 양측의 쉴드라인(113a, 113b)에 대응한 보조쉴드라인(152)이 더 형성된다.
다만, 화소전극(151) 및 쉴드라인(113a, 113b)의 상측에, 제 4 금속막(도 8g의 160)으로 이루어진 불투명패턴층(162)이 잔존하므로, 각 화소영역(PA)의 광방출량이 감소될 수 있다.
이에, 도 8i에 도시한 바와 같이, 패터닝된 포토레지스트막(도 8h의 171)을 애싱(ashing)함으로써, 제 1 영역에 대응한 제 4 금속막, 즉 불투명패턴층(162)이 노출되도록 한다. (S174)
그리고, 도 8j에 도시한 바와 같이, 애싱된 포토레지스트막(172)을 마스크로 이용하여, 제 4 금속막, 즉 불투명패턴층(162)에 대한 식각을 실시한다. 이때, 애싱된 포토레지스트막(172)에 의해 가려진 제 3 패드층(161)을 제외한 나머지, 즉 노출된 불투명패턴층(162)은 제거된다. 이로써, 화소전극(151) 및 보조쉴드라인(152)이 형성된다. (S175)
이후, 도 8k에 도시한 바와 같이, 애싱된 포토레지스트막(172)을 제거한다. (S176)
이로써, 화소전극(151), 보조쉴드라인(152), 제 2 및 제 3 패드층(153, 161)이 형성된다. (S170)
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 제 3 패드층(161)을 각각 더 포함하도록 형성하면서도, 하나의 노광 공정으로 화소전극(151, PE)과 함께 제 2 및 제 3 패드층(153, 161)을 형성함으로써, 노광마스크공정이 증가하는 것을 방지할 수 있으므로, 공정시간 및 공정비용의 증가를 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판
AA: 표시영역 NA: 비표시영역
PA: 화소영역
GL: 게이트라인 DL: 데이터라인
GIP: 게이트드라이버 D-Dr: 데이터드라이버
PAD: 패드 TFT: 박막트랜지스터
PE: 화소전극
101: 기판 111: 게이트전극
121: 게이트절연막 131: 액티브층
141: 소스전극 142: 드레인전극
122: 제 1 층간절연막 123: 제 2 층간절연막
CT1: 제 1 콘택홀 151: 화소전극
112: 게이트라인 113a, 113b: 쉴드라인
143: 데이터라인 152: 보조쉴드라인
114: 제 1 패드층 CT2: 제 2 콘택홀
153: 제 2 패드층 161: 제 3 패드층
150: 제 3 금속막 160: 제 4 금속막
170: 포토레지스트막 200: 하프톤마스크
171: 패터닝된 포토레지스트막 172: 애싱된 포토레지스트막

Claims (11)

  1. 표시영역과 그 외곽의 비표시영역이 정의되고, 상기 표시영역에 대응하여 복수의 화소영역이 정의되는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
    기판 상의 제 1 금속막을 패터닝하여, 상기 각 화소영역에 대응하는 게이트전극과, 상기 비표시영역 중 일부에 대응하는 제 1 패드층을 형성하는 단계;
    상기 기판 상의 전면에, 상기 게이트전극 및 상기 제 1 패드층 각각을 덮는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상의 반도체물질막 및 제 2 금속막을 차등 패터닝하여, 상기 게이트전극의 적어도 일부와 오버랩하는 액티브층과, 상호 이격하도록 상기 액티브층의 양측에 대응하는 소스전극과 드레인전극을 형성하는 단계;
    상기 게이트절연막 상에, 상기 액티브층, 상기 소스전극 및 상기 드레인전극을 덮는 제 1 층간절연막을 형성하는 단계;
    상기 게이트절연막 상의 전면에, 상기 제 1 층간절연막을 덮는 제 2 층간절연막을 형성하는 단계;
    상기 게이트절연막, 상기 제 1 및 제 2 층간절연막을 패터닝하여, 상기 드레인전극의 적어도 일부를 노출하는 제 1 콘택홀과, 상기 제 1 패드층의 적어도 일부를 노출하는 제 2 콘택홀을 형성하는 단계; 및
    상기 제 2 층간절연막 상에 투명도전성물질로 이루어진 제 3 금속막 및 상기 제 3 금속막보다 높은 도전성을 갖는 금속물질로 이루어진 제 4 금속막을 차례로 증착하고 상기 제 3, 제 4 금속막을 선택적으로 패터닝하여, 상기 각 화소영역에 대응하고 상기 제 1 콘택홀을 통해 상기 드레인전극과 연결되는 상기 제3금속막으로 이루어진 화소전극과, 상기 제 2 콘택홀을 통해 상기 제 1 패드층과 연결되게 상기 제 3, 제 4금속막이 적층된 제 2 및 제 3 패드층을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 화소전극, 제 2 및 제 3 패드층을 형성하는 단계는,
    상기 제 2 층간절연막 상의 전면에 상기 제 3 금속막, 상기 제 4 금속막, 및 포토레지스트막을 순차적으로 형성하는 단계;
    상기 포토레지스트막의 상측에 정렬된 하프톤마스크를 이용하여, 상기 각 화소영역에 대응하여 제 1 두께를 갖는 제 1 영역, 상기 제 1 패드층에 대응하여 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 영역, 및 상기 제 1 및 제 2 영역을 제외한 나머지이고 상기 제 4 금속막이 노출되는 제 3 영역을 포함하도록, 상기 포토레지스트막을 패터닝하는 단계;
    상기 패터닝된 포토레지스트막을 마스크로 이용한 상태에서, 상기 제 3 및 제 4 금속막에 대한 식각을 실시하여, 상기 제 2 및 제 3 패드층을 형성하는 단계;
    상기 제 1 영역에 대응한 상기 제 4 금속막이 노출되도록, 상기 패터닝된 포토레지스트막을 애싱(ashing)하는 단계;
    상기 애싱된 포토레지스트막을 마스크로 이용한 상태에서, 상기 제 4 금속막에 대한 식각을 실시하여 상기 제 3 금속막으로 이루어진 상기 화소전극을 형성하는 단계; 및
    상기 애싱된 포토레지스트막을 제거하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트전극 및 상기 제 1 패드층을 형성하는 단계에서,
    상기 표시영역에, 상기 각 화소영역의 상기 게이트전극과 연결되는 일 방향의 게이트라인을 더 형성하고,
    상기 액티브층, 상기 소스전극 및 상기 드레인전극을 형성하는 단계에서,
    상기 표시영역에, 상기 각 화소영역의 상기 소스전극과 연결되고 상기 일 방향에 교차하는 다른 일 방향의 데이터라인을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트전극 및 상기 제 1 패드층을 형성하는 단계에서,
    상기 게이트전극 및 게이트라인 각각으로부터 단선되고, 상기 데이터라인의 양측에 대응하는 쉴드라인을 더 형성하고,
    상기 화소전극 및 상기 제 2 및 제 3 패드층을 형성하는 단계에서,
    상기 데이터라인 및 그 양측의 쉴드라인에 대응하는 보조쉴드라인을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 게이트전극 및 상기 제 1 패드층을 형성하는 단계에서,
    상기 비표시영역 중 일부는, GIP에 포함된 임의의 신호배선, 및 외부회로와 연결되는 임의의 패드 중 적어도 하나에 각각 대응하는 박막트랜지스터 어레이 기판의 제조방법.
  7. 표시영역과 그 외곽의 비표시영역이 정의되고, 상기 표시영역에 대응하여 복수의 화소영역이 정의되는 박막트랜지스터 어레이 기판에 있어서,
    기판 상에, 상기 각 화소영역과 대응하도록 형성되는 게이트전극;
    상기 기판 상에, 상기 비표시영역 중 일부와 대응하도록 형성되는 제 1 패드층;
    상기 기판 상의 전면에, 상기 게이트전극 및 상기 제 1 패드층 각각을 덮도록 형성되는 게이트절연막;
    상기 게이트절연막 상에, 상기 게이트전극의 적어도 일부와 오버랩하도록 형성되는 액티브층;
    상기 액티브층의 양측에 대응하고, 상호 이격하도록 형성되는 소스전극과 드레인전극;
    상기 게이트절연막 상에, 상기 액티브층, 상기 소스전극 및 상기 드레인전극을 덮도록 형성되는 제 1 층간절연막;
    상기 게이트절연막 상의 전면에, 상기 제 1 층간절연막을 덮도록 형성되는 제 2 층간절연막;
    상기 드레인전극의 일부를 노출하도록, 상기 제 1 및 제 2 층간절연막을 관통하여 형성되는 제 1 콘택홀;
    상기 제 1 패드층의 일부를 노출하도록, 상기 제 1 및 제 2 층간절연막, 및 상기 게이트절연막을 관통하여 형성되는 제 2 콘택홀;
    상기 제 2 층간절연막 상에, 상기 각 화소영역과 대응하고, 상기 제 1 콘택홀을 통해 상기 드레인전극과 연결되도록 형성되는 화소전극;
    상기 제 2 층간절연막 상에, 상기 비표시영역의 일부와 대응하고, 상기 제 2 콘택홀을 통해 상기 제 1 패드층과 연결되도록 상기 화소전극과 동일한 재질로 형성되는 제 2 패드층; 및
    상기 제 2 패드층 상에 적층되고 상기 화소전극의 재질보다 높은 도전성을 갖는 금속물질로 형성되는 제 3 패드층을 포함하는 박막트랜지스터 어레이 기판.
  8. 제 7 항에 있어서,
    상기 기판 상에, 상기 각 화소영역의 상기 게이트전극과 연결되고, 일 방향으로 형성되는 게이트라인; 및
    상기 게이트절연막 상에, 상기 각 화소영역의 상기 소스전극과 연결되고, 상기 일 방향에 교차하는 다른 일 방향으로 형성되는 데이터라인을 더 포함하는 박막트랜지스터 어레이 기판.
  9. 제 8 항에 있어서,
    상기 기판 상에, 상기 게이트전극 및 상기 게이트라인으로부터 단선되고, 상기 데이터라인의 양측과 대응하도록 상기 다른 일 방향으로 형성되는 쉴드라인; 및
    상기 제 2 층간절연막 상에, 상기 데이터라인 및 그 양측의 쉴드라인과 대응하도록 형성되는 보조쉴드라인을 더 포함하고,
    상기 보조쉴드라인은 상기 화소전극 및 상기 제 2 패드층과 함께 투명도전성물질로 형성되는 박막트랜지스터 어레이 기판.
  10. 제 9 항에 있어서,
    상기 화소전극, 상기 보조쉴드라인 및 상기 제 2 패드층은 투명도전성물질로 형성되고,
    상기 제 3 패드층은 상기 투명도전성물질보다 높은 도전성을 갖는 금속물질로 형성되며,
    상기 화소전극, 상기 보조쉴드라인 및 상기 제 2 및 제 3 패드층은 상기 제 2 층간절연막 상에 순차 적층된 상기 투명도전성물질과 상기 금속물질을 차등 패터닝하여 형성되는 박막트랜지스터 어레이 기판.
  11. 제 7 항에 있어서,
    상기 비표시영역 중 일부는, GIP에 포함된 임의의 신호배선, 및 외부회로와 연결되는 임의의 패드 중 적어도 하나에 각각 대응하는 박막트랜지스터 어레이 기판.
KR1020130008248A 2013-01-24 2013-01-24 박막트랜지스터 어레이 기판 및 그의 제조방법 KR102089309B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130008248A KR102089309B1 (ko) 2013-01-24 2013-01-24 박막트랜지스터 어레이 기판 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130008248A KR102089309B1 (ko) 2013-01-24 2013-01-24 박막트랜지스터 어레이 기판 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20140095357A KR20140095357A (ko) 2014-08-01
KR102089309B1 true KR102089309B1 (ko) 2020-03-16

Family

ID=51743824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130008248A KR102089309B1 (ko) 2013-01-24 2013-01-24 박막트랜지스터 어레이 기판 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR102089309B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102375894B1 (ko) 2015-03-27 2022-03-17 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20210085129A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 투명 표시 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924751B1 (ko) * 2002-12-04 2009-11-05 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101839325B1 (ko) * 2011-04-21 2018-03-19 엘지디스플레이 주식회사 액정표시장치
KR20130006068A (ko) * 2011-07-08 2013-01-16 엘지디스플레이 주식회사 트랜지스터 어레이 기판의 제조방법

Also Published As

Publication number Publication date
KR20140095357A (ko) 2014-08-01

Similar Documents

Publication Publication Date Title
USRE49052E1 (en) Flexible display device and method for manufacturing the same
CN109375405B (zh) 显示面板及其制作方法、显示装置
KR101346921B1 (ko) 평판 표시 장치 및 그 제조방법
US10444579B2 (en) Display substrate and manufacturing method thereof, and display device
KR102508329B1 (ko) 플렉서블 표시 장치
KR20150075512A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP2002350900A (ja) 液晶表示装置用薄膜トランジスタアレイ基板
KR101695296B1 (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법
KR20150002422A (ko) 유기발광표시장치 및 그의 제조방법
KR20130134448A (ko) 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20140081409A (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법
KR102081598B1 (ko) 네로우 베젤 타입 액정표시장치용 어레이 기판 및 이의 제조방법
KR20140140822A (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법
US9343483B2 (en) Method for manufacturing thin film transistor array substrate
KR102089309B1 (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법
KR102191978B1 (ko) 박막트랜지스터 어레이 기판
US20200321356A1 (en) Array substrate and display device
US20150162354A1 (en) Thin film transistor substrate and method of manufacturing a thin film transistor substrate
KR20160080954A (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법
KR20180079599A (ko) 표시장치용 어레이기판 및 그 제조방법
KR20140087621A (ko) 유기발광표시장치 및 그의 제조방법
KR102119572B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101992911B1 (ko) 박막트랜지스터 어레이 기판의 제조방법
KR20190052842A (ko) 표시장치
KR100646172B1 (ko) 액정표시장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant