KR102132187B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판은, 표시 영역과 비표시 영역으로 구분되는 기판; 상기 기판의 비표시 영역에 형성된 게이트 링크 배선; 상기 기판의 표시 영역에 형성된 게이트 배선과 절연막을 사이에 두고 교차하여 형성되는 데이터 배선; 상기 게이트 배선과 데이터 배선의 교차영역에서 형성되는 박막 트랜지스터를 포함하고, 상기 게이트 링크 배선의 폭과 게이트 링크 배선 사이의 거리의 비는 1:1 내지 1:1.5로 형성되는 것을 특징으로 한다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있다. 또한, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있다. 또한, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있다.
Description
박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 보다 자세하게는 LDD층 포함하는 반도체층을 포함하면서 베젤을 얇게 형성할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.
한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.
수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차하는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사라인과 신호라인에 모두 신호가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막 트랜지스터를 포함하여, 각 박막 트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다. 이러한 능동 매트릭스 구동 방식의 평판 표시장치는 복수의 화소를 개개로 구동시키기 위한 트랜지스터 어레이 기판을 필수적으로 포함한다.
박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트 배선과 데이터 배선 및 복수의 화소에 각각 대응하여, 게이트 배선과 데이터 배선이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.
각 박막트랜지스터는 게이트 배선과 연결되는 게이트 전극, 데이터 배선과 연결되는 소스전극, 화소 전극과 연결되는 드레인전극, 게이트 절연층을 사이에 두고 게이트 전극과 적어도 일부 중첩하여, 게이트 전극의 전압레벨에 따라 소스 전극과 드레인 전극 사이에 채널(channel)을 형성하는 반도체층을 포함한다. 이러한 박막 트랜지스터는 게이트 배선의 신호에 응답하여 턴온하면, 데이터 배선의 신호를 화소 전극으로 인가한다.
이때, 상기 게이트 전극을 마스크로 하여, 상기 반도체층에 고농도의 불순물 이온을 도핑하여 채널영역과 상기 채널영역 양측에 소스영역 및 드레인영역을 형성한다. 상기 채널영역과 소스영역 사이와 상기 채널영역과 드레인영역 사이에는 저농도의 불순물 이온이 도핑된 LDD(Lightly Doped Drain)층이 형성될 수 있다.
상기 LDD층을 형성하는 공정은, 두 번의 마스크 공정이 필요한 공정과 2차 에칭을 이용하는 공정이 가능하다. 두 번의 마스크 공정이 필요한 공정은, 제 1 마스크 공정으로 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 저농도의 불순물 이온을 도핑하여 LDD층을 형성한다. 상기 게이트 전극 상에 제 2 마스크를 사용하여 포토 레지스트 패턴을 형성하고, 고농도의 불순물 이온을 도핑한다. 이때, 게이트 전극을 형성하기 위한 마스크과 게이트 전극 상에 포토 레지스트 패턴을 형성하기 위한 마스크가 필요해 두 번의 마스크 공정이 필요하며 공정이 복잡하고 비용 절감이 어려운 문제점이 있다.
2차 에칭을 이용하는 공정은, 게이트 전극을 형성하기 위한 마스크 설계시 게이트 전극과 대응되는 영역을 실제 완성치보다 크게 설계한다. 완성치보다 크게 설계된 마스크를 이용하여 포토 레지스트 패턴을 형성하고 1차 에칭을 진행한다. 1차 에칭 후, 남아있는 포토 레지스트 패턴을 마스크로 하여 고농도의 불순물 이온을 도핑한다. 2차 에칭을 진행하여 원하는 폭의 게이트 전극을 형성하고, 포토 레지스트 패턴을 스트립(strip)하고, 게이트 전극을 마스크로 하여 저농도의 불순물 이온을 도핑하여 LDD층을 형성한다.
상기 2차 에칭을 이용하는 공정은 두 번의 마스크를 사용하는 공정보다 마스크를 하나만 사용할 수 있다는 공정적인 장점이 있다. 다만, 2차 에칭을 고려하여 마스크가 완성치보다 크게 설계되어 게이트 링크 배선 간의 거리가 크게 형성되는 문제점이 있다. 보다 자세하게는, 게이트 전극 형성시 베젤 영역에서 게이트 패드부와 연결되는 게이트 링크 배선도 함께 형성된다. 이때, 2차 에칭을 거치는 바, 게이트 링크 배선이 형성되는 영역도 완성치보다 마스크가 크게 설계된다.
예를 들면, 게이트 링크 배선의 최종 완성치가 3㎛인 경우, 마스크는 게이트 링크 배선 영역은 5㎛로 설계되고, 게이트 링크 배선 사이의 영역은 3㎛로 설계된다. 2차 에칭 후 게이트 링크 배선이 3㎛으로 완성되면, 게이트 링크 배선의 사이 영역은 5㎛로 형성된다. 즉, 최종 완성치에서 게이트 링크 배선 사이의 영역이 필요 이상으로 넓게 형성된다. 이로 인해, 베젤을 얇게 형성하는데 한계가 있다.
본 발명은 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명은 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명은 반도체층에 LDD층을 형성함으로써, 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 표시 영역과 비표시 영역으로 구분되는 기판; 상기 기판의 비표시 영역에 형성된 게이트 링크 배선; 상기 기판의 표시 영역에 형성된 게이트 배선과 절연막을 사이에 두고 교차하여 형성되는 데이터 배선; 및 상기 게이트 배선과 데이터 배선의 교차영역에서 형성되는 박막 트랜지스터를 포함하고, 상기 게이트 링크 배선의 폭과 게이트 링크 배선 사이의 거리의 비는 1:1 내지 1:1.5로 형성되는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 어레이 기판의 제조방법은, 표시 영역과 비표시 영역으로 구분되는 기판의 표시 영역에 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판 전면에 게이트 절연막과 게이트 금속층을 적층하여 형성하는 단계; 비표시 영역에 요철 구조의 제 1 포토 레지스트 패턴을 형성하고, 상기 반도체층 상에 제 2 포토 레지스트 패턴을 형성하는 단계; 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 마스크로 하여 게이트 금속층을 식각하는 제 1 에칭 공정을 통해 각각 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 단계; 상기 제 2 포토 레지스트 패턴을 마스크로 하여 상기 반도체층에 고농도의 불순물 이온을 도핑하여 반도체층의 소스영역과 드레인영역을 형성하는 단계; 상기 제 1 포토 레지스트 패턴의 철부와 제 2 포토 레지스트 패턴의 일부를 제외하고, 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 애슁하여 각각 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 마스크로 하여 제 1 게이트 패턴과 제 2 게이트 패턴을 식각하는 제 2 에칭 공정을 통해 게이트 링크 배선과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있는 제 1 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있는 제 2 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 반도체층에 LDD층을 형성함으로써, 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있는 제 3 효과가 있다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부를 확대 도시한 도면이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소영역을 확대 도시한 도면이다.
도 4a 내지 도 4g는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부를 확대 도시한 도면이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소영역을 확대 도시한 도면이다.
도 4a 내지 도 4g는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 1을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 표시영역과 비표시영역으로 구분되는 절연기판(2) 상에서, 상기 표시영역에는 다수의 화소영역(10)이 형성된다. 또한, 상기 비표시영역에는 절연 기판(2)의 가장자리 영역에서 게이트 배선들과 데이터 배선들에 각각 접속되는 게이트 패드부(6) 및 데이터 패드부(8)가 형성된다.
상기 화소 영역(10)은 게이트 배선과 상기 게이트 배선과 절연막을 사이에 두고 형성되고 수직 교차하며 화소영역을 정의하는 데이터 배선이 형성된다. 상기 게이트 배선과 데이터 배선의 교차점에는 박막 트랜지스터가 형성된다.
상기 게이트 패드부(6)는 게이트 링크 배선과 게이트 패드가 형성된다. 상기 게이트 링크 배선은 상기 화소 영역(10)의 게이트 배선과 함께 형성된다. 또한, 상기 데이터 패드부(8)는 데이터 링크 배선과 데이터 패드가 형성된다. 상기 데이터 링크 배선은 상기 화소 영역(10)의 데이터 배선과 함께 형성된다.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부를 확대 도시한 도면이다.
도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부(6)에 게이트 링크 배선(110)이 배치된다. 상기 게이트 링크 배선(110)은 게이트 패드와 게이트 배선을 연결하는 역할을 한다. 이때, 상기 게이트 링크 배선(110)의 폭(A)과 게이트 링크 배선(110) 사이의 폭(B)에 따라, 베젤의 넓이가 조절될 수 있다.
종래에는 게이트 링크 배선(110)이 게이트 배선 및 게이트 전극과 함께 형성되면서, 게이트 전극 하부에 형성된 반도체층이 LDD층을 포함하기 위해 2차 에칭이 필요하였다. 이로 인해, 실제 완성치보다 양측면이 1㎛씩 크게 설계되었다. 즉, 상기 게이트 링크 배선(110)의 폭(A)의 완성치가 3㎛일 때, 게이트 링크 배선 영역은 5㎛로 마스크가 설계되고, 게이트 링크 배선 사이 영역은 포토 레지스트 패턴이 형성되는 공간을 고려하여 3㎛로 마스크가 설계되었다. 이로 인해, 완성 후에는 게이트 링크 배선(110)의 폭(A)의 완성치는 3㎛이고, 게이트 링크 배선(110) 사이의 폭은 5㎛로 형성되어야 했다.
본 발명에 따른 게이트 링크 배선(110)은 하프톤 마스크를 적용하여 형성함으로써, 게이트 링크 배선(110) 사이의 폭(B)을 종래에 비해 작게 형성할 수 있다. 즉, 본 발명에 따른 게이트 링크 배선(110)의 폭(A)과 게이트 링크 배선(110) 사이의 폭(B)의 비는 1:1 내지 1:1.5로 형성된다. 예를 들면, 상기 게이트 링크 배선(110)의 폭(A)이 3㎛일 때, 게이트 링크 배선(110) 사이의 폭(B)은 4㎛일 수 있다. 이로 인해, 게이트 링크 배선(110) 사이의 폭(B)이 작게 형성됨으로써, 베젤도 얇게 형성될 수 있다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 확대 도시한 도면이다.
도 3을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역(10)은 일방향으로 형성되는 게이트 배선(120)과 상기 게이트 배선(120)으로부터 분기된 게이트 전극(130)이 형성된다. 또한, 상기 게이트 배선(120)과 절연층을 사이에 두고 형성되고, 상기 게이트 배선(120)과 수직 교차하는 데이터 배선(160)이 형성된다. 상기 게이트 배선(120)과 데이터 배선(160)의 교차점에 박막 트랜지스터가 형성된다.
상기 박막 트랜지스터는 상기 게이트 전극(130)과 상기 게이트 전극(130) 하부에 게이트 절연막을 사이에 두고 형성되는 반도체층, 상기 게이트 전극 상기 데이터 배선(160)으로부터 분기된 소스 전극(140) 및 드레인 전극(150)을 포함하여 구성된다. 상기 박막 트랜지스터가 형성된 기판 전면에 평탄화막이 형성되고, 상기 평탄화막 상에 전극부(170)가 형성된다.
상기 반도체층은 채널영역과 상기 채널영역 양측에 형성되는 소스영역과 드레인영역을 포함한다. 상기 소스영역과 채널영역 사이 및 상기 드레인영역과 채널영역 사이에는 각각 LDD층이 형성된다. 상기 LDD층은 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있다.
본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 사용되는 경우, 상기 전극부(170)는 화소전극일 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광 표시장치에 사용되는 경우, 상기 전극부(170)는 유기발광다이오드의 제 1 전극일 수 있다. 다만, 이에 한정되지 않으며, 상기 전극부(170)는 본 발명에 따른 박막 트랜지스터 어레이 기판이 적용되는 표시장치에 따라 변경되어 적용될 수 있다. 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 자세히 살펴보면 다음과 같다.
도 4a 내지 도 4g는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 4a를 참조하면, 본 발명에 따른 박막 트랜지스터 에레이 기판은 비표시영역과 표시영역으로 구분되고, 각각 도 2의 Ⅰ-Ⅰ'단면과 도 3의 Ⅱ-Ⅱ'의 단면으로 도시하였다. 상기 표시영역은 화상을 디스플레이하는 영역으로 다수의 화소영역을 포함하며, 발광영역과 비 발광영역으로 구분되고, 상기 비표시영역은 외부 시스템으로부터 신호를 공급받는 패드부들이 형성된 영역이다.
본 발명에 따른 박막 트랜지스터 에레이 기판은 절연 기판(2) 상에 반도체층(101)을 형성한다. 상기 기판(2)은 유리, 플라스틱 또는 폴리이미드(PI) 등으로 형성할 수 있다. 상기 기판(2) 상에 비정질 실리콘막과 같은 반도체 물질을 형성한 다음, 상기 반도체 물질 상에 포토 레지스트를 형성한다. 투과부와 차단부로 이루어진 마스크를 이용하여, 노광 및 현상 공정을 진행하여 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 반도체 물질을 식각하여 박막 트랜지스터의 반도체층(101)을 형성한다.
상기 반도체층(101)이 형성된 기판(2) 상에 게이트 절연막(102)을 형성한다. 이후, 상기 게이트 절연막(102) 상에 게이트 금속층(121)과 포토 레지스트(111)를 차례로 적층하여 형성한다.
상기 게이트 절연막(102)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(102)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
상기 게이트 금속층(121)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다. 도면에서는 게이트 금속층(121)이 단일 금속층으로 형성되어 있지만, 이것은 고정된 것이 아니므로 2개 이상의 금속층으로 적층하여 형성할 수 있다.
상기 포토 레지스트(111)는 감광성 재료인 네거티브 포토 레지스트(negative photo resist)로 형성된다. 하지만, 포지티브 포토 레지스트(positive photo resist)를 사용하여 공정을 진행할 수도 있다. 상기 네거티브 포토 레지스트는 광이 조사되면 경화되는 물질인 감광성 재료이다.
도 4b를 참조하면, 하프톤 마스크(200)를 사용하여, 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)을 형성한다. 상기 하프톤 마스크(200)는 회절 마스크로 형성될 수도 있다.
네거티브 포토 레지스트 상에 하프톤 마스크(200)를 씌우고 광을 조사한다. 상기 하프톤 마스크(200)는 차단부(N)와 투과부(F)와 반투과부(H)로 이루어지며, 상기 투과부(F)는 광을 그대로 투과시키고, 상기 반투과부(H)는 서로 다른 투과율을 가지는 반투과 물질을 이용하여 상기 투과부(F)에 비해 광을 적게 통과시키고, 상기 차단부(N)는 광을 완전히 차단시킨다.
따라서, 상기 하프톤 마스크(200)의 투과부(F)와 대향하는 네거티브 포토레지스트는 조사되어 광에 의해 경화되어 단차가 높은 패턴을 형성한다. 또한, 상기 반투과부(H)와 대향하는 네거티브 포토레지스트는 반투과부(H)를 통과하여 투과되는 광에 의해 반경화되므로 단차가 낮은 패턴을 형성한다. 포토 레지스트가 포지티브 포토 레지스트인 경우, 단차가 높은 패턴이 형성되는 영역에 하프톤 마스크(200)의 차단부가 배치되도록 형성한다.
게이트 링크 배선이 형성되는 영역과 게이트 전극이 형성되는 영역에서 하프톤 마스크(200)의 투과부(F)가 대응되도록 형성한다. 또한, 게이트 링크 배선 사이의 영역은 하프톤 마스크(200)의 반투과부(H)가 대응되도록 형성한다.
예를 들면, 상기 게이트 링크 배선이 형성되는 영역과 대응되는 하프톤 마스크(200)의 투과부(F)는 4㎛로 설계된다. 이때, 게이트 링크 배선 사이의 영역과 대응되는 하프톤 마스크(200)의 반투과부(H)는 상기 반투과부(H)는 2.4㎛이상 3.0㎛이하로 설계될 수 있고, 바람직하게는 3㎛로 설계될 수 있다.
게이트 링크 배선이 형성되는 게이트 패드부 영역에서는, 게이트 링크 배선이 형성되는 영역에서 단차가 높고, 게이트 링크 배선 사이의 영역에서 단차가 낮은 제 1 포토 레지스트 패턴(112)이 형성된다. 즉, 비표시 영역인 게이트 링크 배선이 형성되는 게이트 패드부 영역에는 요철 구조의 제 1 포토 레지스트 패턴(112)이 형성된다.
상기 제 1 포토 레지스트 패턴(112)의 철부는 하프톤 마스크(200)의 투과부(F)와 대응되고, 상기 제 1 포토 레지스트 패턴(112)의 요부는 하프톤 마스크(200)의 반투과부(H)와 대응된다. 즉, 상기 제 1 포토 레지스트 패턴(112)의 철부는 게이트 링크 배선이 형성되는 영역과 대응되고, 상기 제 1 포토 레지스트 패턴의 요부는 게이트 링크 배선 사이의 영역과 대응된다.
또한, 게이트 전극이 형성되는 화소 영역에서는, 상기 게이트 전극과 대응되는 영역에서 단차가 높은 제 2 포토 레지스트 패턴(113)이 형성된다. 상기 제 2 포토 레지스트 패턴(113)의 높이는 상기 제 1 포토 레지스트 패턴(112)의 철부의 높이와 동일하게 형성될 수 있다. 또한, 상기 하프톤 마스크(200)의 차단부(N)와 대향하는 네거티브 포토레지스트는 제거되어 게이트 금속층(121)을 노출시킨다.
도면에는 단차가 높은 패턴과 단차가 낮은 패턴이 형성되는 제 1 포토 레지스트 패턴(112)이 게이트 링크 배선이 형성되는 영역에만 형성되어 있지만, 이에 한정되지 않는다. 상기 제 1 포토 레지스트 패턴(112)이 형성되는 영역은, 게이트 전극이 형성되는 영역을 제외하고, 한 번의 에칭 공정만으로 배선을 형성하는 것이 가능한 영역이면 충분하다. 바람직하게는, 상기 제 1 포토 레지스트 패턴(112)이 형성되는 영역은 배선 간의 거리가 좁게 형성되는 것이 필요한 영역이면 충분하다.
도 4c를 참조하면, 제 1 포토 레지스트 패턴(112) 및 제 2 포토 레지스트 패턴(113)을 마스크로 하여 1차 에칭 공정을 진행한다. 즉, 게이트 금속층을 식각하여 제 1 게이트 패턴(122)과 제 2 게이트 패턴(123)을 형성한다. 상기 1차 에칭 공정은 습식식각(wet etching) 공정으로 이루어질 수 있다. 이때, 식각 공정에서 상기 제 1 게이트 패턴(122)과 제 2 게이트 패턴(123)은 측면이 노출됨으로 인해 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)의 끝단보다 안쪽에서 끝단이 형성될 수도 있다.
이후, 상기 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)을 마스크로 하여 반도체층(101)의 도핑공정을 진행한다. 상기 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)을 마스크로 하여, 고농도의 불순물 이온을 도핑하여 반도체층(101)의 소스영역(101a) 및 드레인영역(101b)을 형성한다. 상기 반도체층(101)의 소스영역(101a)과 드레인영역(101b) 사이에는 채널영역(101c)이 형성된다.
상기 불순물 이온은 인(P) 등을 이용한 n형 불순물 이온 또는 붕소(B) 등을 이용한 p형 불순물 이온으로 형성될 수 있다. 바람직하게는, 상기 불순물 이온은 n형 불순물 이온일 수 있다.
도 4d를 참조하면, 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 애슁(ashing)하는 공정을 통해, 게이트 링크 배선이 형성되는 영역에 제 3 포토 레지스트 패턴(114)와 게이트 전극이 형성되는 영역에 제 4 포토 레지스트 패턴(115)을 형성한다. 포토 레지스트 패턴을 애슁하는 공정을 통해, 제 1 포토 레지스트 패턴의 단차가 낮은 영역은 제거된다. 또한, 단차가 높은 영역은 단차가 낮아지도록 형성된다. 상기 제 3 포토 레지스트 패턴의 높이는 상기 제 4 포토레지스트 패턴의 높이와 동일할 수 있다.
이로 인해, 게이트 링크 배선 사이의 영역에 형성된 제 1 게이트 패턴(122)이 노출되도록 형성된다. 이때, 상기 제 3 포토 레지스트 패턴(114)은 게이트 링크 배선의 폭과 거의 동일하게 형성된다. 바람직하게는, 추후 2차 에칭 공정에서의 공정 마진을 고려하여 게이트 링크 배선의 폭보다 넓게 형성될 수 있다.
또한, 상기 제 4 포토 레지스트 패턴(115)은 게이트 전극의 폭과 거의 동일하게 형성된다. 바람직하게는, 추후 2차 에칭 공정에서의 공정 마진을 고려하여 게이트 전극의 폭보다 넓게 형성될 수 있다.
도 4e를 참조하면, 제 3 포토 레지스트 패턴(114) 및 제 4 포토 레지스트 패턴(115)을 마스크로 하여 2차 에칭 공정을 진행한다. 즉, 제 1 게이트 패턴(122)과 제 2 게이트 패턴(123)을 식각하는 공정을 진행한다. 상기 2차 에칭 공정은 건식식각(dry etching) 공정으로 이루어질 수 있다.
상기 2차 에칭 공정을 통해 게이트 링크 배선(110) 및 게이트 전극(130)을 형성한다. 이때, 식각 공정에서 상기 게이트 링크 배선(110)과 게이트 전극(130)의 측면이 노출됨으로 인해, 상기 게이트 링크 배선(110)과 게이트 전극(130)의 끝단은 제 3 포토 레지스트 패턴(114)과 제 4 포토 레지스트 패턴(115)의 끝단보다 안쪽에서 끝단이 형성될 수 있다.
상기 게이트 링크 배선(110)은 1차 에칭 공정에서는 식각되지 않도록 형성되며, 2차 에칭 공정에서만 식각되어 형성된다. 즉, 하프톤 마스크를 적용하여 형성함으로써, 게이트 링크 배선(110)은 게이트 전극(130)과 동일층에서 함께 형성됨에도 불구하고, 한 번의 에칭 공정을 통해 형성된다.
종래에는 게이트 링크 배선(110)이 1차 에칭 공정과 2차 에칭 공정을 통해 두 번의 에칭 공정을 통해 형성되었다. 이로 인해, 식각되는 정도와 포토 레지스트 패턴이 형성되는 공간을 고려할 때, 실제 완성치보다 크게 설계되었다. 완성 후에는 게이트 링크 배선(110) 사이의 폭(B)이 필요 이상으로 크게 형성되고, 베젤을 얇게 형성할 수 없는 문제점이 있었다.
본 발명에 따른 게이트 링크 배선(110)은 한 번의 에칭 공정으로 식각되어 형성되므로, 게이트 링크 배선(110)의 폭(A)과 게이트 링크 배선(110) 사이의 폭(B)의 비를 1:1 내지 1:1.5로 형성할 수 있다. 예를 들면, 상기 게이트 링크 배선(110)의 폭(A)이 3㎛일 때, 게이트 링크 배선(110) 사이의 폭(B)은 4㎛일 수 있다.
이로 인해, 게이트 링크 배선(110) 사이의 폭(B)이 작게 형성됨으로써, 베젤도 얇게 형성될 수 있다. 또한, 상기 게이트 링크 배선이 두 번의 에칭 공정을 위해 필요한 공간이 줄어듬으로써 게이트 링크 배선의 길이도 10.54% 줄일 수 있음을 확인하였다.
또한, 게이트 링크 배선(110) 사이의 폭(B)이 작게 형성하기 위해 별도의 마스크가 필요하지 않으며, 하프톤 마스크로 한 번의 마스크 공정으로 가능하다. 이로 인해, 공정이 단순화되고, 비용이 절감될 수 있다.
도 4f를 참조하면, 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 스트립(strip)하는 공정을 진행한다. 포토 레지스트 패턴들이 제거되고, 게이트 링크 배선(110)과 게이트 전극(130)이 노출되도록 형성된다.
상기 게이트 전극(130)을 마스크로 하여, 저농도의 불순물 이온을 도핑하여, 상기 반도체층(101)의 채널 영역(101c) 양측면에 LDD층(101d,101e)을 형성한다. 상기 불순물 이온은 반도체층(101)의 소스영역(101a)과 드레인영역(101b)에서 도핑된 불순물 이온과 동일할 수 있으며, 농도의 차이가 있을 수 있다.
제 1 LDD층(101d)은 반도체층(101)의 소스영역(101a)과 채널영역(101c) 사이에서 형성된다. 또한, 제 2 LDD층(101e)은 반도체층(101)의 드레인영역(101b)과 채널영역(101c) 사이에 형성된다. 상기 LDD층(101d,101e)은 반도체층(101)의 소스영역(101a)과 채널영역(101c) 사이와 드레인영역(101b)과 채널영역(101c) 사이 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시킨다. 이로 인해, 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있다.
도 4g를 참조하면, 게이트 링크 배선(110)과 게이트 전극(130)이 형성된 기판(2) 상에 절연층(103)을 형성한다. 상기 절연층(103) 상에 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 절연층(103)을 식각하여, 반도체층(101)의 소스영역(101a)과 드레인영역(101b)을 각각 노출하는 콘택홀을 형성한다.
상기 콘택홀을 포함하는 절연층(103) 상에 소스/드레인 금속층을 형성한다. 상기 소스/드레인 금속층 상에 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 소스/드레인 금속층을 식각하여, 소스 전극(140) 및 드레인 전극(150)을 형성한다. 상기 소스 전극(140)은 반도체층(101)의 소스영역(101a)과 연결되도록 형성되며, 상기 드레인 전극(150)은 반도체층(101)의 드레인영역(101b)과 연결되도록 형성된다.
이때, 도면에는 도시하지 않았지만, 상기 소스 전극(140)은 데이터 배선으로부터 분기되어 형성되며, 소스 전극(140) 및 드레인 전극(150)과 함께 데이터 배선이 형성된다. 또한, 상기 데이터 배선은 데이터 패드부에서 데이터 배선과 데이터 패드를 연결하는 데이터 링크 배선을 함께 형성할 수 있다.
상기 소스 전극(140) 및 드레인 전극(150)이 형성된 기판(2) 상에 보호층(104)을 형성한다. 상기 보호층(104)은 평탄화막의 역할을 할 수 있으며, 상기 보호층(104) 상에 별도의 평탄화막이 형성될 수도 있다.
상기 보호층(104) 상에 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 보호층(104)을 식각하여, 드레인 전극(150)을 노출하는 콘택홀을 형성한다.
상기 콘택홀을 포함하는 보호층(104) 상에 전극부(170)를 형성한다. 상기 전극부(170)는 본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 사용되는 경우, 화소전극일 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광 표시장치에 사용되는 경우, 상기 전극부(170)는 유기발광다이오드의 제 1 전극일 수 있다. 다만, 이에 한정되지 않으며, 상기 전극부(170)는 본 발명에 따른 박막 트랜지스터 어레이 기판이 적용되는 표시장치에 따라 변경되어 적용될 수 있다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있다. 또한, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
2: 절연 기판 104: 보호층
6: 게이트 패드부 110: 게이트 링크 배선
8: 데이터 패드부 130: 게이트 전극
101: 반도체층 140: 소스 전극
102: 게이트 절연막 150: 드레인 전극
103: 절연층 170: 전극 패턴
6: 게이트 패드부 110: 게이트 링크 배선
8: 데이터 패드부 130: 게이트 전극
101: 반도체층 140: 소스 전극
102: 게이트 절연막 150: 드레인 전극
103: 절연층 170: 전극 패턴
Claims (15)
- 삭제
- 삭제
- 삭제
- 표시 영역과 비표시 영역으로 구분되는 기판의 표시 영역에 반도체층을 형성하는 단계;
상기 반도체층이 형성된 기판 전면에 게이트 절연막과 게이트 금속층을 적층하여 형성하는 단계;
비표시 영역에 요철 구조의 제 1 포토 레지스트 패턴을 형성하고, 상기 반도체층 상에 제 2 포토 레지스트 패턴을 형성하는 단계;
상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 마스크로 하여 게이트 금속층을 식각하는 제 1 에칭 공정을 통해 각각 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 단계;
상기 제 2 포토 레지스트 패턴을 마스크로 하여 상기 반도체층에 고농도의 불순물 이온을 도핑하여 반도체층의 소스영역과 드레인영역을 형성하는 단계;
상기 제 1 포토 레지스트 패턴의 철부와 제 2 포토 레지스트 패턴의 일부를 제외하고, 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 애슁하여 각각 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 형성하는 단계; 및
상기 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 마스크로 하여 제 1 게이트 패턴과 제 2 게이트 패턴을 식각하는 제 2 에칭 공정을 통해 게이트 링크 배선과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 게이트 링크 배선의 폭과 게이트 링크 배선 사이의 거리의 비는 1:1 내지 1:1.5로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 제 1 포토 레지스트 패턴의 철부의 높이는 상기 제 2 포토레지스트 패턴의 높이와 동일한 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 제 1 포토 레지스트 패턴의 철부는 게이트 링크 배선이 형성되는 영역과 대응되고,
상기 제 1 포토 레지스트 패턴의 요부는 게이트 링크 배선 사이의 영역과 대응되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 형성하는 단계는, 하프톤 마스크를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 제 1 포토 레지스트 패턴의 요부는 상기 하프톤 마스크의 반투과부와 대응되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 9 항에 있어서,
상기 하프톤 마스크의 반투과부는 2.4㎛ 이상 3.0㎛ 이하로 설계되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
게이트 링크 배선과 게이트 전극을 형성하는 단계 이후에,
상기 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 스트립하는 단계; 및
상기 게이트 전극을 마스크로 하여 상기 반도체층에 저농도의 불순물 이온을 도핑하여 LDD층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 반도체층의 소스영역 및 드레인영역 사이에 채널영역이 형성되고,
상기 LDD층은 상기 반도체층의 소스영역과 채널영역 사이와 상기 반도체층의 드레인영역과 채널영역 사이에서 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 게이트 링크 배선 및 게이트 전극을 형성하는 단계 이후에,
상기 게이트 링크 배선 및 게이트 전극 상에 콘택홀을 포함하는 절연층을 형성하는 단계;
상기 콘택홀을 통해 반도체층의 소스영역과 연결되는 소스 전극 및 상기 반도체층의 드레인영역과 연결되는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 제 1 에칭 공정은 습식 식각 공정인 것을 특징으로 하는 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 4 항에 있어서,
상기 제 2 에칭 공정은 건식 식각 공정인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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