JP2003151261A - 半導体記憶装置及び半導体記憶装置の読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの特性バラツキの影響を抑制し、
安定的なデータ判別を可能にする半導体記憶装置を提供
する。 【解決手段】 本発明による半導体記憶装置は、リファ
レンスセル（Ｒ_ｉ、Ｒ_{ｅ ｆ}）と、第１メモリセル（Ｃ
_ｉ１）と、リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）よりも第
１メモリセルに近い位置にある第２メモリセル
（Ｃ_ｉ２）と、データ読み出し回路（５〜８）とを備え
ている。データ読み出し回路（５〜８）は、リファレン
スセル（Ｒ_ｉ、Ｒ_ｅｆ）が有するリファレンスセル電気
的状態と第１メモリセル（Ｃ_ｉ１）が有する第１電気的
状態とから、第１メモリセル（Ｃ_ｉ１）に記憶されてい
る第１データ（Ｄ_１）を同定する。更に、データ読み出
し回路（５〜８）は、第１メモリセル（Ｃ_ｉ１）が有す
る第１電気的状態と第２メモリセル（Ｃ _ｉ２）が有する
第２電気的状態とから第２メモリセル（Ｃ_ｉ２）に記憶
されている第２データを同定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関する。本発明は、特に、リファレンスセルを参照して
データの読み出しを行う半導体記憶装置に関する。

【０００２】

【従来の技術】ＭＲＡＭ（Magnetic Random Access Mem
ory）、ＥＥＰＲＯＭ（ElectricallyErasable Programm
able Read Only Memory）、ＦＲＡＭ（Ferroelectric R
andomAccess Memory）のような半導体記憶装置のメモリ
セルに記憶されたデータの読み出しは、リファレンスセ
ルを参照して行われることがある。例えば、ＭＲＡＭ及
びＥＥＰＲＯＭでは、メモリセルから読み出される読み
出し電流と、リファレンスセルから読み出される読み出
し電流との大きさが比較されてメモリセルに記憶される
データが同定される。また、ＤＲＡＭとＦＲＡＭとで
は、リファレンスセルがリファレンスビット線に接続さ
れたときのリファレンスビット線の電圧と、メモリセル
がビット線に接続されたときのビット線の電圧とが比較
されてメモリセルに記憶されるデータが同定される。

【０００３】図１１は、公知の半導体記憶装置を示す。
図１１に示された公知の半導体記憶装置は、ＭＲＡＭで
ある。公知のそのＭＲＡＭは、メモリセルアレイ１０１
を備えている。メモリセルアレイ１０１には、ワード線
Ｗ_１〜Ｗ_ｍ及びビット線Ｂ_１〜Ｂ_ｍ含む。ワード線Ｗ_１
〜Ｗ_ｍとビット線Ｂ_１〜Ｂ_ｎとが交差する位置のそれぞ
れには、メモリセルが設けられる。ワード線Ｗ_ｉとビッ
ト線Ｂ_ｊとが交差する位置に設けられるメモリセルは、
メモリセルＣ_ｉｊと記載される。

【０００４】図１２は、メモリセルＣ_ｉｊの構造を示
す。メモリセルＣ_ｉｊは、固定層１１１、データ記憶層
１１２、及びトンネル絶縁膜１１３を含む。固定層１１
１は、ワード線Ｗ_ｉに接続され、データ記憶層１１２
は、ビット線Ｂ_ｊに接続される。固定層１１１及びデー
タ記憶層１１２は、いずれも強磁性体で形成され、それ
ぞれ自発磁化を有する。トンネル絶縁膜１１３は、固定
層１１１とデータ記憶層１１２との間に介設され、固定
層１１１とデータ記憶層１１２との間にトンネル電流が
流れる程度の膜厚を有する。トンネル絶縁膜１１３の厚
さは、典型的には、１．５ｎｍである。

【０００５】メモリセルＣ_ｉｊは、図１３に示されてい
るように、固定層１１１とデータ記憶層１１２とが有す
る自発磁化の向きによりデータ”０”又はデータ”１”
を記憶する。固定層１１１が有する自発磁化の向きは固
定されている。データ記憶層１１２が有する自発磁化は
反転自在であり、固定層１１１が有する自発磁化の方向
と同一方向、又は反対方向の２つの方向のいずれかを向
く。固定層１１１とデータ記憶層１１２とが有する自発
磁化が同一方向であるとき、固定層１１１とデータ記憶
層１１２との自発磁化は、「平行」であると記載され、
固定層１１１とデータ記憶層１１２とが有する自発磁化
が反対方向であるとき、固定層１１１とデータ記憶層１
１２との自発磁化は、「反平行」であると記載される。
メモリセルＣ_ｉｊは、固定層１１１とデータ記憶層１１
２とが有する自発磁化が「平行」である状態と、「反平
行」である状態とのいずれかを有し、固定層１１１とデ
ータ記憶層１１２とが有する自発磁化が「平行」である
電気的状態は、データ”０”とデータ”１”とのうちの
一方に、自発磁化が「反平行」である電気的状態は、他
方に対応する。以下では、固定層１１１とデータ記憶層
１１２とが有する自発磁化が「平行」である電気的状態
がデータ”１”に、自発磁化が「反平行」である電気的
状態は、データ”０”に対応するものとして説明が行わ
れる。

【０００６】メモリセルＣ_ｉｊに記憶されるデータの判
別には、トンネル磁気抵抗効果（ＴＭＲ効果）によるト
ンネル絶縁膜１１３の抵抗値の変化が利用される。固定
層１１１とデータ記憶層１１２とが有する自発磁化が
「平行」であるときと、「反平行」であるときとでは、
トンネル絶縁膜１１３の抵抗値が異なる。固定層１１１
とデータ記憶層１１２とが有する自発磁化が「反平行」
であるときのトンネル絶縁膜１１３の抵抗値は、固定層
１１１とデータ記憶層１１２とが有する自発磁化が「平
行」であるときのトンネル絶縁膜１１３の抵抗値よりも
１０〜４０％大きい。この抵抗値の差を利用して、メモ
リセルＣ_ｉｊに記憶されるデータの判別が行われる。

【０００７】メモリセルＣ_ｉｊに記憶されたデータの読
み出しは、ワード線Ｗ_ｉとビット線Ｂ_ｊとの間に流れる
電流に基づいて行われる。メモリセルＣ_ｉｊに記憶され
たデータが読み出される場合、ワード線Ｗ_ｉとビット線
Ｂ_ｊとの間に所定の電位差が与えられる。与えられた電
位差によりワード線Ｗ_ｉとビット線Ｂ_ｊとの間に流れる
電流の大きさは、トンネル絶縁膜１１３の抵抗値に応じ
て異なる。トンネル絶縁膜１１３の抵抗値は、固定層１
１１とデータ記憶層１１２とが有する自発磁化の向きに
応じて異なるから、ワード線Ｗ_ｉとビット線Ｂ_ｊとの間
に流れる電流から、メモリセルＣ_ｉｊに記憶されたデー
タの検出が可能である。

【０００８】このとき、メモリセルＣ_ｉｊに記憶された
データの検出は、メモリセルと同様の構造を有するリフ
ァレンスセルを参照して行われる。図１１に示されてい
るように、メモリセルアレイ１０１には、予め定められ
たデータが書き込まれたリファレンスセルＲ_１〜Ｒ_ｍが
設けられる。リファレンスセルＲ_１〜Ｒ_ｍは、いずれも
リファレンスビット線Ｂ_ｒに接続されている。リファレ
ンスセルＲ_１〜Ｒ_ｍは、それぞれ、ワード線Ｗ_１〜Ｗ_ｍ
に接続されている。ワード線Ｗ_ｉに接続されたメモリセ
ルＣ_ｉ１〜Ｃ_ｉｎのデータの読み出しの際には、リファ
レンスセルＲ_ｉが参照される。

【０００９】リファレンスセルＲ_１〜Ｒ_ｍは、リファレ
ンスセルＲ_１〜Ｒ_ｍを流れる電流Ｉ（Ｒｅｆ）が下記条
件を満足するように設計される。 Ｉ（１）＞Ｉ（Ｒｅｆ）＞Ｉ（０）． …（１） Ｉ（０）：データ”０”を記憶するメモリセルを流れる
電流 Ｉ（１）：データ”１”を記憶するメモリセルを流れる
電流

【００１０】メモリセルＣ_ｉｊのデータは、メモリセル
Ｃ_ｉｊに流れる電流とリファレンスセルＲ_ｉに流れる電
流との比較により判別される。メモリセルＣ_ｉｊのデー
タを判別する場合、ワード線Ｗ_ｉとリファレンスビット
線Ｂ_ｒとの間に所定の電位差が印加され、リファレンス
セルＲ_ｉに電流が流される。更に、ワード線Ｗ_ｉとビッ
ト線Ｂ_ｊとの間に所定の電位差が印加され、メモリセル
Ｃ_ｉｊに電流が流される。メモリセルＣ_ｉｊに流れた電
流と、リファレンスセルＲ_ｉに流れた電流との大きさが
比較され、メモリセルＣ_ｉｊに流れた電流がリファレン
スセルＲ_ｉに流れた電流よりも大きければ、メモリセル
Ｃ_ｉｊに記憶されたデータは”１”であり、メモリセル
Ｃ_ｉｊに流れた電流がリファレンスセルＲ_ｉに流れた電
流よりも小さければ、メモリセルＣ_ｉｊに記憶されたデ
ータは”０”であると判別される。

【００１１】このような半導体記憶装置では、メモリセ
ルの特性バラツキがデータ判別の安定性に影響を及ぼ
す。メモリセルの特性バラツキが大きくなると、読み出
しのときにメモリセルを流れる電流とリファレンスセル
を流れる電流とのマージンが小さくなる。マージンの減
少の対策として、リファレンスセルや読み出しに関係す
る回路を高精度に設計するか、あるいは、読み出し時の
アクセス速度を犠牲にせざるを得ない。

【００１２】読み出し動作が異なるＭＲＡＭ以外の半導
体記憶装置でも、同様の問題が発生し得る。

【００１３】メモリセルの特性バラツキの影響が抑制さ
れ、データ判別の安定性が向上することが望まれる。

【００１４】

【発明が解決しようとする課題】本発明の目的は、メモ
リセルの特性バラツキの影響を抑制し、安定的なデータ
判別を可能にする半導体記憶装置を提供することにあ
る。

【００１５】本発明の他の目的は、メモリセルの特性バ
ラツキの影響を抑制して安定的なデータ判別を可能に
し、且つ、その面積が小さい半導体記憶装置を提供する
ことにある。

【００１６】

【課題を解決するための手段】以下に、[発明の実施の
形態]で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、[特
許請求の範囲]の記載と[発明の実施の形態]の記載との
対応関係を明らかにするために付加されている。但し、
付加された番号・符号は、[特許請求の範囲]に記載され
ている発明の技術的範囲の解釈に用いてはならない。

【００１７】本発明による半導体記憶装置は、リファレ
ンスセル（Ｒ_ｉ、Ｒ_ｅｆ）と、第１メモリセル
（Ｃ_ｉ１）と、リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）より
も第１メモリセルに近い位置にある第２メモリセル（Ｃ
_ｉ２）と、データ読み出し回路（５〜８）とを備えてい
る。データ読み出し回路（５〜８）は、リファレンスセ
ル（Ｒ _ｉ、Ｒ_ｅｆ）が有するリファレンスセル電気的状
態と第１メモリセル（Ｃ_ｉ１）が有する第１電気的状態
とから、第１メモリセル（Ｃ_ｉ１）に記憶されている第
１データ（Ｄ_１）を同定する。更に、データ読み出し回
路（５〜８）は、第１メモリセル（Ｃ_ｉ１）が有する第
１電気的状態と第２メモリセル（Ｃ_ｉ２）が有する第２
電気的状態とから第２メモリセル（Ｃ_ｉ２）に記憶され
ている第２データを同定する。

【００１８】当該半導体記憶装置では、第２メモリセル
（Ｃ_ｉ２）に記憶されている第２データの同定は、リフ
ァレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）よりも第２メモリセル
（Ｃ_{ｉ ２}）に近接した第１メモリセル（Ｃ_ｉ１）を参照
して行われ、これにより、メモリセルの特性のバラツキ
がデータ判別の安定性に及ぼす影響が抑制されている。
一般に、２つのメモリセルについて、そのメモリセル間
の距離が小さいほど、製造工程に起因するメモリセルの
特性のバラツキも小さい。従って、第２メモリセル（Ｃ
_ｉ２）と第１メモリセル（Ｃ_ｉ１）との特性差は、多く
の場合、第２メモリセル（Ｃ_ｉ２）とリファレンスセル
（Ｒ_ｉ、Ｒ_ｅｆ）との特性差よりも小さい。当該半導体
記憶装置では、リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）より
も第２メモリセルとの特性差が多くの場合小さいと考え
られる第１メモリセル（Ｃ_ｉ１）が、第２メモリセル
（Ｃ_ｉ２）に記憶されている第２データの同定の際に参
照され、これによりデータ判別の安定性が向上されてい
る。

【００１９】データ読み出し回路（５〜８）は、リファ
レンスセル電気的状態と第１電気的状態とに基づいて、
リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）が記憶するリファレ
ンスセル記憶データ（Ｑ_ＲＥＦ）と第１メモリセル（Ｃ
_ｉ１）が記憶する第１データとの異同を示す第１比較結
果信号（Ｑ_１）を出力する第１比較器（１１_１、１
２ _１、１５_１、２３_１）と、リファレンスセル記憶デー
タ（Ｑ_ＲＥＦ）と第１比較結果信号（Ｑ_１）とに基づい
て、第１データを求める第１データ再生回路（１６ _１）
と、第１電気的状態と第２電気的状態に基づいて、第１
データと第２データとの異同を示す第２比較結果信号
（Ｑ_２）を出力する第２比較器（１１_２、１２ _２、１５
_２、２３_２）と、第１データと第２比較結果信号
（Ｑ_２）とに基づいて、第２メモリセル（Ｃ_ｉ２）が記
憶する第２データを求める第２データ再生回路（１
６_２）とを含むことが好ましい。

【００２０】上述の半導体記憶装置の構成は、リファレ
ンスセル（Ｒ_ｉ、Ｒ_ｅｆ）と第１メモリセル（Ｃ_ｉ１）
と第２メモリセル（Ｃ_ｉ２）とのそれぞれが、第１強磁
性薄膜（１１１）と、第２強磁性薄膜（１１２）と、第
１強磁性薄膜（１１１）と第２強磁性薄膜（１１２）と
の間に挟まれたトンネル絶縁膜（１１３）とを備えたト
ンネル磁気抵抗効果素子を含む場合に特に好適である。
トンネル磁気抵抗効果素子で構成されたリファレンスセ
ルとメモリセルとは、製造工程に起因するバラツキが生
じやすい。上述の半導体記憶装置の構成が、リファレン
スセルとメモリセルとがトンネル磁気抵抗効果素子で構
成されている半導体記憶装置に適応されることは特に効
果的である。

【００２１】また、上述の半導体記憶装置の構成は、リ
ファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）と第１メモリセル（Ｃ
_ｉ１）と第２メモリセル（Ｃ_ｉ２）とのそれぞれが、浮
遊ゲート電極を備えたＭＯＳトランジスタを含む場合
に、特に好適である。浮遊ゲート電極を備えたＭＯＳト
ランジスタで構成されたリファレンスセルとメモリセル
とは、製造工程に起因するバラツキが生じやすい。上述
の半導体記憶装置の構成が、リファレンスセル（Ｒ_ｉ、
Ｒ_ｅｆ）と第１メモリセル（Ｃ_ｉ１）と第２メモリセル
（Ｃ_ｉ２）とのそれぞれが、浮遊ゲート電極を備えたＭ
ＯＳトランジスタを含む半導体記憶装置に適応されるこ
とは特に効果的である。

【００２２】当該半導体記憶装置は、更に、一の信号線
（Ｗ_ｉ）を備え、リファレンスセル（Ｒ_ｉ）と第１メモ
リセル（Ｃ_ｉ１）と第２メモリセル（Ｃ_ｉ２）とは、そ
の一の信号線（Ｗ_ｉ）により活性化されることが好まし
い。

【００２３】当該半導体記憶装置は、更に、第３メモリ
セル（Ｃ_ｉ’１、但し、ｉ’≠ｉ）と、リファレンスセ
ル（Ｒ_ｅｆ）よりも第３メモリセル（Ｃ_ｉ’１）に近い
位置にある第４メモリセル（Ｃ_ｉ’２）とを備えること
がある。この場合、データ読み出し回路（５〜８）は、
リファレンスセル電気的状態と第３メモリセル（Ｃ_ｉ
’１）が有する第３電気的状態とから、第３メモリセル
（Ｃ_ｉ’１）に記憶されている第３データを同定し、第
３電気的状態と第４メモリセル（Ｃ_ｉ’２）が有する第
４電気的状態とから第４メモリセル（Ｃ_ｉ’２）に記憶
されている第４データを同定することが好ましい。この
構成では、第１メモリセル（Ｃ_ｉ１）に記憶されている
第１データと、第３メモリセル（Ｃ_ｉ’１）とに記憶さ
れている第３データの同定は、いずれも、一のリファレ
ンスセル（Ｒ_ｅｆ）を参照して行われ、参照されるリフ
ァレンスセル（Ｒ_ｅｆ）の共通化が行われている。参照
されるリファレンスセル（Ｒ_ｅｆ）が共通化されている
ことにより、当該半導体記憶装置の面積の縮小が図られ
ている。

【００２４】この場合、当該半導体記憶装置は、更に、
第１信号線（Ｗ_ｒ）と、第２信号線（Ｗ_ｉ）と、第３信
号線（Ｗ_ｉ’）とを備え、リファレンスセル（Ｒ_ｅｆ）
は、第１信号線（Ｗ_ｒ）により活性化され、第１メモリ
セル（Ｃ_ｉ１）と第２メモリセル（Ｃ_ｉ２）とは、第２
信号線（Ｗ_ｉ）により活性化され、第３メモリセル（Ｃ
_ｉ’１）と第４メモリセル（Ｃ_ｉ’２）とは、第３信号
線（Ｗ_ｉ’）により活性化されることが好ましい。

【００２５】本発明による半導体記憶装置は、複数のメ
モリセル（Ｃ_１１〜Ｃ_ｍｎ）がマトリックス状に配置さ
れたメモリセルアレイ（１、１’）と、複数のリファレ
ンスセル（Ｒ_１〜Ｒ_ｍ）が一列に配置されたリファレン
スセル列と、データ読み出し回路（５〜８）とを備えて
いる。データ読み出し回路（５〜８）は、メモリセル
（Ｃ_１１〜Ｃ_ｍｎ）のうちの前記メモリセルアレイ
（１、１’）の最外周に位置する第１メモリセル（Ｃ
_ｉ１）に記憶されている第１データを、リファレンスセ
ル（Ｒ_１〜Ｒ_ｍ）のうちの第１メモリセル（Ｃ_ｉ１）に
最も近い最近接リファレンスセル（Ｒ_ｉ）が有するリフ
ァレンスセル電気的状態と、第１メモリセル（Ｃ _ｉ１）
が有する第１電気的状態とに基づいて同定し、且つ、前
記メモリセル（Ｃ _１１〜Ｃ_ｍｎ）のうちの第１メモリセ
ル（Ｃ_ｉ１）に隣接する第２メモリセル（Ｃ_ｉ２）に記
憶されている第２データを、第１電気的状態と、第２メ
モリセル（Ｃ_ｉ１）が有する第２電気的状態とに基づい
て同定する。当該半導体記憶装置では、第２メモリセル
（Ｃ_ｉ２）の読み出しは、リファレンスセル（Ｒ_ｉ、Ｒ
_ｅｆ）よりも第２メモリセルとの特性差が多くの場合小
さいと考えられる第１メモリセル（Ｃ_ｉ１）を参照して
行われ、これにより第２メモリセル（Ｃ_ｉ２）のデータ
判別の安定性が向上されている。更に、第１メモリセル
（Ｃ_ｉ１）とリファレンスセル（Ｒ_ｉ）との距離が最小
化され、第１メモリセル（Ｃ_ｉ１）のデータ判別の安定
性が向上されている。

【００２６】最近接リファレンスセル（Ｒ_ｉ）と第１メ
モリセル（Ｃ_ｉ１）と第２メモリセル（Ｃ_ｉ２）とは、
一の信号線（Ｗ_ｉ）により活性化されることが好まし
い。

【００２７】本発明による半導体記憶装置は、複数のメ
モリセル（Ｃ_１１〜Ｃ_ｍｎ）がマトリックス状に配置さ
れたメモリセルアレイ（１”）と、リファレンスセル
（Ｒ_{ｅ ｆ}）と、データ読み出し回路（５〜８）とを備え
ている。データ読み出し回路（５〜８）は、メモリセル
（Ｃ_１１〜Ｃ_ｍｎ）のうちの前記メモリセルアレイ
（１”）の最外周に位置する第１メモリセル（Ｃ_ｉ１）
に記憶されている第１データを、リファレンスセル（Ｒ
_ｅｆ）が有するリファレンスセル電気的状態と、第１メ
モリセル（Ｃ_ｉ１）が有する第１電気的状態とに基づい
て同定し、メモリセル（Ｃ_１１〜Ｃ_ｍｎ）のうち、第１
メモリセル（Ｃ_ｉ１）に隣接する第２メモリセル（Ｃ
_ｉ２）に記憶されている第２データを、第１電気的状態
と、第２メモリセル（Ｃ_ｉ２）が有する第２電気的状態
とに基づいて同定し、メモリセル（Ｃ_１１〜Ｃ_ｍｎ）の
うち、前記メモリセルアレイの最外周に位置し、且つ、
前記第１メモリセルと異なる第３メモリセル
（Ｃ_ｉ’１、但しｉ’≠ｉ）に記憶されている第３デー
タを、リファレンスセル電気的状態と、第３メモリセル
（Ｃ_ｉ’１）が有する第３電気的状態とに基づいて同定
し、メモリセル（Ｃ_１１〜Ｃ_ｍｎ）のうち、第３メモリ
セル（Ｃ_ｉ’１）に隣接する第４メモリセル
（Ｃ_ｉ’２）に記憶されている第４データを、第３電気
的状態と、第４メモリセル（Ｃ_ｉ’２）が有する第４電
気的状態とに基づいて同定する。

【００２８】本発明による半導体記憶装置の読み出し方
法は、（ａ）リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）が有す
るリファレンスセル電気的状態と、第１メモリセル（Ｃ
_ｉ１）が有する第１電気的状態とから、第１メモリセル
（Ｃ_ｉ１）に記憶されている第１データを同定するステ
ップと、（ｂ）リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）より
も第１メモリセル（Ｃ_ｉ１）に近い位置にある第２メモ
リセル（Ｃ_ｉ２）に記憶されている第２データを、第１
電気的状態と第２メモリセル（Ｃ_ｉ２）が有する第２電
気的状態とから同定するステップとを備えている。

【００２９】このとき、既述の（ａ）ステップは、
（ｃ）リファレンスセル電気的状態と第１電気的状態と
に基づいて、リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）が記憶
するリファレンスセル記憶データ（Ｑ_ｅｆ）と第１メモ
リセル（Ｃ_ｉ１）が記憶する第１データとの異同を示す
第１比較結果信号（Ｑ_１）を生成するステップと、
（ｄ）リファレンスセル記憶データ（Ｑ_ＲＥＦ）と第１
比較結果信号（Ｑ_１）とに基づいて、第１データを求め
るステップとを含み、既述の（ｂ）ステップは、（ｅ）
第１電気的状態と第２電気的状態に基づいて、第１メモ
リセル（Ｃ_ｉ１）が記憶する第１データと第１メモリセ
ル（Ｃ_ｉ２）が記憶する第２データとの異同を示す第２
比較結果信号（Ｑ_２）を出力するステップと、（ｆ）第
１データと第２比較結果信号（Ｑ_２）とに基づいて、第
２データを求めるステップとを含むことが好ましい。

【００３０】本発明による半導体記憶装置の読み出し方
法は、第1の方向に延在する複数の行線（Ｗ_１〜Ｗ_ｍ）
と、第1の方向と異なる第2の方向に延在する複数の列線
（Ｂ _１〜Ｂ_ｎ）と、夫々が、前記複数の行線（Ｗ_１〜Ｗ
_ｍ）と複数の列線（Ｂ_１〜Ｂ _ｎ）の交点に設けられ且つ
絶縁膜（１１３）を間に挟んだ２層の強磁性薄膜（１１
１、１１２）より構成された複数のメモリセル（Ｃ_１１
〜Ｃ_ｍｎ）と、前記複数の列線（Ｂ_１〜Ｂ_ｎ）のうち最
縁端の列線（Ｂ_１）に隣接して設けられ前記複数の行線
（Ｗ_１〜Ｗ_ｍ）と交差するリファレンス列線（Ｂ_ｒ）
と、夫々が、前記リファレンス列線（Ｂ_ｒ）及び前記複
数の行線（Ｗ_１〜Ｗ_ｍ）の交点に設けられた複数のリフ
ァレンス素子（Ｒ_１〜Ｒ_ｍ）とを備える半導体装置読み
出し方法である。当該半導体記憶装置の読み出し方法
は、前記複数の行線（Ｗ_１〜Ｗ_ｍ）のうちの任意の行線
（Ｗ_ｉ）を選択し、その選択された行線（Ｗ_ｉ）上の前
記リファレンス素子（Ｒ_ｉ）及び前記選択された行線
（Ｗ_ｉ）上の第１のメモリセル（Ｃ_ｉ１）を比較し、次
に前記選択された行線（Ｗ_ｉ）上の前記第１のメモリセ
ル（Ｃ_ｉ１）及び前記選択された行線上の前記第２のメ
モリセル（Ｃ_ｉ２）を比較することを特徴とする。

【００３１】本発明による半導体記憶装置の読み出し方
法は、少なくとも一つの行線（Ｗ_１〜Ｗ_ｍ）と、夫々が
前記行線（Ｗ_１〜Ｗ_ｍ）と交差する第１及び第２の列線
（Ｂ _１、Ｂ_２）と、夫々前記行線（Ｗ_１〜Ｗ_ｍ）と前記
第１及び第２の列線（Ｂ_１、Ｂ_２）との交点に設けられ
た第１及び第２の不揮発性メモリセル（Ｃ_ｉ１、
Ｃ_{ｉ ２}）と、前記行線（Ｗ_１〜Ｗ_ｍ）と交差する少なく
とも一つのリファレンス列線（Ｂ_ｒ）と、前記リファレ
ンス列線（Ｂ_ｒ）上に設けられた少なくとも一つのリフ
ァレンスセル（Ｒ_１〜Ｒ_ｍ）とを備える半導体記憶装置
の読み出し方法である。当該読み出し方法は、第１のメ
モリセル（Ｃ_ｉ１）及び前記リファレンスセル（Ｒ_ｉ）
を選択し、前記第１のメモリセル（Ｃ_ｉ１）に書きこま
れたデータに基づいて前記第１の列線（Ｂ_１）に流れる
電流（Ｉ_ｉ１）及び前記リファレンスセル（Ｒ_ｉ）が記
憶するデータに基づいて前記リファレンス行線（Ｂ_ｒ）
に流れる電流（Ｉ_ＲＥＦ）を比較して前記第１のメモリ
セル（Ｃ_ｉ１）に書きこまれたデータを検出し、前記第
１のメモリセル（Ｃ_ｉ１）及び前記第２のメモリセル
（Ｃ _ｉ２）を選択し、第２のメモリセル（Ｃ_い２）に書
きこまれたデータに基づいて前記第２の列線（Ｂ_２）に
流れる電流（Ｉ_ｉ２）及び前記第１のメモリセル（Ｃ
_ｉ１）に書きこまれたデータに基づいて前記第１の行線
（Ｂ_１）に流れる電流（Ｉ_ｉ１）を比較し、この比較結
果及び前記検出した結果に基づいて前記第２のメモリセ
ル（Ｃ_い２）に書きこまれたデータを検出することを特
徴とする。

【００３２】当該読み出し方法は、前記第１及び第２の
メモリセル（Ｃ_ｉ１、Ｃ_ｉ２）及び前記リファレンスセ
ル（Ｒ_ｉ）は、それぞれトンネル絶縁膜（１１３）を間
に挟んだ２層の強磁性薄膜（１１１、１１２）を含む場
合に特に好適に用いられる

【００３３】また、データの検出をより確実にするため
には、前記リファレンスセル（Ｒ_ｉ）は第１のメモリセ
ル（Ｃ_ｉ１）と隣接し、前記第１のメモリセル
（Ｃ_ｉ１）は前記第２のメモリセル（Ｃ_ｉ２）と隣接す
ることが好ましい。

【００３４】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明による半導体記憶装置の実施の一形態を説明す
る。

【００３５】（実施の第１形態）本発明による半導体記
憶装置の実施の第１形態は、ＭＲＡＭである。当該ＭＲ
ＡＭは、図１に示されているように、メモリセルアレイ
１を含む。メモリセルアレイ１には、図２に示されてい
るように、ワード線Ｗ_１〜Ｗ_ｍとビット線Ｂ_１〜Ｂ_ｎと
が延設されている。ワード線Ｗ_１〜Ｗ_ｍとビット線Ｂ_１
〜Ｂ_ｎとが交差する位置のそれぞれに、一のメモリセル
が設けられ、メモリセルＣ_ｉｊは、ワード線Ｗ_ｉとビッ
ト線Ｂ_ｊとが交差する位置に設けられる。メモリセルＣ
_ｉｊの構造は、従来の技術の記載において図１２を参照
して説明されたとおりであり、その詳細な説明は行われ
ない。

【００３６】メモリセルアレイ１には、更に、リファレ
ンスセルＲ_１〜Ｒ_ｍが設けられている。リファレンスセ
ルＲ_１〜Ｒ_ｍは、ビット線Ｂ_１に隣接して延設されたリ
ファレンスビット線Ｂ_ｒに接続されている。リファレン
スセルＲ_１〜Ｒ_ｍのうちのリファレンスセルＲ_ｉは、ワ
ード線Ｗ_ｉとリファレンスビット線Ｂ_ｒとが交差する位
置に設けられる。リファレンスセルＲ_１〜Ｒ_ｍは、予め
所定のデータ”１”が書き込まれ、メモリセルＣ_１１〜
Ｃ_ｍｎのデータ判別の際に参照される。

【００３７】図１に示されているように、メモリセルア
レイ１には、ワード線Ｗ_１〜Ｗ_ｍを活性化するためのワ
ード線デコーダ２が接続されている。ワード線デコーダ
２には、行アドレスＸが与えられる。ワード線デコーダ
２は、ワード線Ｗ_１〜Ｗ_ｍのうち、与えられた行アドレ
スＸに対応するワード線を活性化する。

【００３８】メモリセルアレイ１には、更に、ビット線
デコーダ３、ビット線セレクタ４、及びセンスアンプ５
が接続されている。ビット線デコーダ３には、列アドレ
スＹが与えられる。ビット線デコーダ３は、ビット線セ
レクタ４を操作して、ビット線Ｂ_１〜Ｂ_ｎのうち、列ア
ドレスＹに対応するビット線をセンスアンプ５に接続す
る。

【００３９】センスアンプ５は、リファレンスビット線
Ｂ_ｒとビット線Ｂ_１〜Ｂ_ｎとのうちの隣接する２本を流
れる電流を比較して、比較の結果を示すｎ個の比較結果
ビットＱ_１〜Ｑ_ｎを出力する。ワード線Ｗ_１〜Ｗ_ｍのう
ちのワード線Ｗ_ｉが活性化されると、リファレンスセル
Ｒ_ｉからリファレンスビット線Ｂ_ｒに電流が流れ、メモ
リセルＣ_ｉ１〜Ｃ_ｉｎからビット線Ｂ_１〜Ｂ_ｎにそれぞ
れ電流が流れる。センスアンプ５は、リファレンスビッ
ト線Ｂ_ｒとビット線Ｂ_１とを流れる電流を比較して、比
較の結果を示す比較結果ビットＱ_１を出力する。更にセ
ンスアンプ５は、リファレンスビット線Ｂ_１とビット線
Ｂ_２とを流れる電流を比較して、比較の結果を示す比較
結果ビットＱ_２を出力する。同様に、センスアンプ５
は、リファレンスビット線Ｂ_ｋ−１（ｋは、２以上ｎ以
下の整数）とビット線Ｂ_ｋとを流れる電流を比較して、
比較の結果を示す比較結果ビットＱ_ｋを出力する。

【００４０】比較結果ビットＱ_１〜Ｑ_ｎは、メモリセル
Ｃ_１１〜Ｃ_ｍｎのうち、活性化されたワード線Ｗ_ｉに接
続されているメモリセルＣ_ｉ１〜Ｃ_ｉｎに記憶されてい
るデータに一対一に対応するが、メモリセルＣ_ｉ１〜Ｃ
_ｉｎに記憶されているデータそのものには一致しない。
比較結果ビットＱ_１〜Ｑ_ｎからメモリセルＣ_１１〜Ｃ
_ｍｎに記憶されているデータを再生するために、第１レ
ジスタ６、デコーダ７及び第２レジスタ８が設けられて
いる。

【００４１】第１レジスタ６は、センスアンプ５から比
較結果ビットＱ_１〜Ｑ_ｎを受け取って保存する。第１レ
ジスタ６は、デコーダ７に接続されている。

【００４２】デコーダ７は、第１レジスタ６が保存する
比較結果ビットＱ_１〜Ｑ_ｎをデコードして、メモリセル
Ｃ_ｉ１〜Ｃ_ｉｎに記憶されたデータＤ_１〜Ｄ_ｎを再生
し、データＤ_１〜Ｄ_ｎを第２レジスタ８に出力する。

【００４３】第２レジスタ８は、デコーダ７からデータ
Ｄ_１〜Ｄ_ｎを受け取って保存する。第２レジスタ８は、
外部に、メモリセルＣ_ｉ１〜Ｃ_ｉｎに記憶されたデータ
Ｄ_１〜Ｄ_ｎを出力する。

【００４４】図３は、センスアンプ５、第１レジスタ
６、デコーダ７、及び第２レジスタ８の詳細図である。
センスアンプ５は、Ｉ−Ｖ変換器１０、Ｉ−Ｖ変換器１
１_１〜１１_ｎ、Ｉ−Ｖ変換器１２_１〜１２_ｎ、Ｉ−Ｖ変
換器１３、バッファ１４、並びにｅｘｃｌｕｓｉｖｅ
ＮＯＲ（ＥＸ−ＮＯＲ）回路１５_１〜１５_ｎを含む。Ｉ
−Ｖ変換器１０、Ｉ−Ｖ変換器１１_１〜１１_ｎ、Ｉ−Ｖ
変換器１２_１〜１２_ｎ、Ｉ−Ｖ変換器１３は、同一の回
路構成を有し、入出力特性は実質的に同一になされてい
る。

【００４５】Ｉ−Ｖ変換器１０の入力と、Ｉ−Ｖ変換器
１１_１の入力とは、リファレンスビット線Ｂ_ｒに接続さ
れている。リファレンスセルＲ_１〜Ｒ_ｍからリファレン
スビット線Ｂ_ｒに流れる電流は、Ｉ−Ｖ変換器１０及び
１１_１に均等に分配される。Ｉ−Ｖ変換器１０及び１１
_１は、リファレンスビット線Ｂ_ｒからそれぞれに流れ込
む電流が、所定の基準電流よりも大きいとき、”１”を
出力し、リファレンスビット線Ｂ_ｒからそれぞれに流れ
込む電流が、所定の基準電流よりも小さいとき、”０”
を出力する。リファレンスセルＲ_１〜Ｒ_ｎには、”１”
が書き込まれ、リファレンスビット線Ｂ_ｒからＩ−Ｖ変
換器１０及び１１_１のそれぞれに流れ込む電流は、基準
電流よりも大きくなるように設計されている。従って、
Ｉ−Ｖ変換器１０及び１１_１は、常に”１”を出力す
る。

【００４６】Ｉ−Ｖ変換器１１_１〜１１_ｎ及び１２_１〜
１２_ｎのうちのＩ−Ｖ変換器１２_ｊ、１１_ｊ＋１（ｊ
は、１以上ｎ−１以下の整数）の入力は、ビット線Ｂ_ｊ
に接続されている。メモリセルＣ_１ｊ〜Ｃ_ｍｊからビッ
ト線Ｂ_ｊに流れる電流は、Ｉ−Ｖ変換器１１_ｊ及び１２
_ｊに均等に分配される。Ｉ−Ｖ変換器１１_ｊ、１２
_ｊは、ビット線Ｂ_ｊからそれぞれに流れ込む電流が所定
の基準電流よりも大きいとき”０”を出力し、ビット線
Ｂ_ｊからそれぞれに流れ込む電流が所定の基準電流より
も小さいとき”１”を出力する。

【００４７】Ｉ−Ｖ変換器１２_ｎの入力とＩ−Ｖ変換器
１３の入力とは、ビット線Ｂ_ｊに接続されている。メモ
リセルＣ_１ｎ〜Ｃ_ｍｎからビット線Ｂ_ｎに流れる電流
は、Ｉ−Ｖ変換器１２_ｎ及び１３に均等に分配される。
Ｉ−Ｖ変換器１２_ｎ、１３は、ビット線Ｂ_ｎからそれぞ
れに流れ込む電流が所定の基準電流よりも大きいとき”
０”を出力し、ビット線Ｂ_ｊからそれぞれに流れ込む電
流が所定の基準電流よりも小さいとき”１”を出力す
る。

【００４８】Ｉ−Ｖ変換器１０の出力は、バッファ１４
の入力に接続されている。バッファ１４は、Ｉ−Ｖ変換
器１０から入力された値と同一の値を、リファレンスビ
ットＱ_ＲＥＦとして第１レジスタ６に出力する。既述の
ように、Ｉ−Ｖ変換器１０は、常に”１”を出力するか
ら、リファレンスビットＱ_ＲＥＦは、常に”１”であ
る。

【００４９】Ｉ−Ｖ変換器１１_１〜１１_ｎ、１２_１〜１
２_ｎのうち、Ｉ−Ｖ変換器１１_ｊ、１２_ｊの出力は、Ｅ
Ｘ−ＮＯＲ回路１５_ｊの入力に接続されている。ＥＸ−
ＮＯＲ回路１５_ｊは、Ｉ−Ｖ変換器１１_ｊの出力と、Ｉ
−Ｖ変換器１２_ｊの出力のｅｘｃｌｕｓｉｖｅ ＮＯＲ
を比較結果ビットＱ_ｊとして出力する。

【００５０】Ｉ−Ｖ変換器１３は、ビット線Ｂ_ｎと他の
ビット線Ｂ_１〜Ｂ_ｎ−１との特性の均一性を保つために
設けられており、Ｉ−Ｖ変換器１３の出力は、いずれに
も接続されない。

【００５１】このような構成を有するセンスアンプ５
は、ワード線Ｗ_ｉが活性化されたとき、メモリセルＣ
_１１〜Ｃ_ｍ１のうちのメモリセルＣ_ｉ１からビット線Ｂ
_１に出力されたデータがリファレンスセルＲ_ｉに記憶さ
れたデータに一致する”１”であるとき、比較結果ビッ
トＱ_１を”１”として出力し、一致しない”０”である
とき、比較結果ビットＱ_１を”１”として出力する。

【００５２】更に、センスアンプ５は、ｊを２以上ｎ以
下の整数として、メモリセルＣ_{ｉｊ −１}からビット線Ｂ
_ｊ−１に出力されたデータが、メモリセルＣ_ｉｊからビ
ット線Ｂ_ｊに出力されたデータと一致するとき、比較結
果ビットＱ_ｊを”１”として出力し、一致しないとき、
比較結果ビットＱ_ｊを”０”として出力する。

【００５３】第１レジスタ６は、センスアンプ５からリ
ファレンスビットＱ_ＲＥＦと比較結果ビットＱ_１〜Ｑ_ｎ
を受けとって保存する。

【００５４】リファレンスビットＱ_ＲＥＦと比較結果ビ
ットＱ_１〜Ｑ_ｎとから、メモリセルＣ_ｉ１〜Ｃ_ｉｎに記
憶されたデータＤ_１〜Ｄ_ｎを再生するデコーダ７は、デ
ータ再生器１６_１〜１６_ｎを含む。データ再生器１６_１
は、バッファ１７_１、インバータ１８_１、１９_１、及び
出力ノード２０_１を含む。同様に、ｊを２以上ｎ以下の
整数として、データ再生器１６_ｉは、それぞれ、バッフ
ァ１７_ｉ、インバータ１８_ｉ、１９_ｉ、及び出力ノード
２０_ｉを含む。

【００５５】データ再生器１６_１は、リファレンスビッ
トＱ_ＲＥＦと比較結果ビットＱ_１とに基づいて、メモリ
セルＣ_ｉ１に記憶されているデータＤ_１を再生する。

【００５６】より詳細には、データ再生器１６_１に含ま
れるバッファ１７_１の入力端子には、リファレンスビッ
トＱ_ＲＥＦが入力され、バッファ１７_１のイネーブル端
子には、比較結果ビットＱ_１が入力される。バッファ１
７_１は、比較結果ビットＱ_１が”１”であるとき活性化
され、リファレンスビットＱ_ＲＥＦと同一の値、即
ち、”１”を出力する。バッファ１７_１が活性化されな
い場合、バッファ１７_１の出力は、ハイインピーダンス
状態になる。

【００５７】インバータ１８_１の入力端子には、リファ
レンスビットＱ_ＲＥＦが入力され、インバータ１８_１の
イネーブル端子には、インバータ１９_１を介して比較結
果ビットＱ_１の負論理が入力される。インバータ１８_１
は、比較結果ビットＱ_１が”０”であるとき活性化さ
れ、リファレンスビットＱ_ＲＥＦの負論理の値、即
ち、”０”を出力する。インバータ１８_１が活性化され
ない場合、インバータ１８_１の出力は、ハイインピーダ
ンス状態になる。

【００５８】バッファ１７_１とインバータ１８_１との出
力は、出力ノード２０_１に接続されている。出力ノード
２０_１は、第２バッファ８に接続されている。出力ノー
ド２０_１は、データ再生器１６_１により再生された、メ
モリセルＣ_ｉ１に記憶されているデータＤ_１を出力す
る。

【００５９】このような構成を有するデータ再生器１６
_１は、比較結果ビットＱ_１に応答して、メモリセルＣ
_ｉ１に記憶されているデータとリファレンスビットＱ
_ＲＥＦとが同一のとき、即ち、比較結果ビットＱ_１が”
１”であるとき、リファレンスビットＱ_ＲＥＦと同一の
値（即ち”１”）を出力する。更にデータ再生器１６_１
は、メモリセルＣ_ｉ１に記憶されているデータとリファ
レンスビットＱ_ＲＥＦとが異なるとき、即ち、比較結果
ビットＱ_１が”０”であるとき、リファレンスビットＱ
_ＲＥＦと異なる値（即ち”０”）を出力する。既述のよ
うに、比較結果ビットＱ_１は、メモリセルＣ_ｉ１に記憶
されているデータとリファレンスビットＱ_{Ｒ ＥＦ}とが同
一のときに”１”、異なるときに”０”をとるから、こ
のようなデータ再生器１６_１の動作により、メモリセル
Ｃ_ｉ１に記憶されているデータＤ_１が再生される。

【００６０】データ再生器１６_２は、データ再生器１６
_１により再生されたデータＤ_１と比較結果ビットＱ_２と
に基づいて、メモリセルＣ_ｉ１に記憶されているデータ
Ｄ_２を再生する。同様に、ｊを２以上ｎ以下の整数とし
て、データ再生器１６_ｊは、データ再生器１６_ｊ−１に
より再生されたデータＤ_ｊ−１と比較結果ビットＱ_ｊと
に基づいて、メモリセルＣ_ｉｊに記憶されているデータ
Ｄ_ｊを再生する。

【００６１】より詳細には、データ再生器１６_ｊに含ま
れるバッファ１７_ｊの入力端子には、データ再生器１６
_ｊ−１により再生されたデータＤ_ｊ−１が入力され、バ
ッファ１７_ｊのイネーブル端子には、比較結果ビットＱ
_ｊが入力される。バッファ１７_ｊは、比較結果ビットＱ
_ｊが”１”であるとき活性化され、データ再生器１６
_ｊ−１により再生されたデータＤ_ｊ−１と同一の値を出
力する。バッファ１７_ｊが活性化されない場合、バッフ
ァ１７_ｊの出力は、ハイインピーダンス状態になる。

【００６２】インバータ１８_ｊの入力端子には、データ
再生器１６_ｊ−１により再生されたデータＤ_ｊ−１が入
力され、インバータ１８_ｊのイネーブル端子には、イン
バータ１９_ｊを介して比較結果ビットＱ_ｊの負論理が入
力される。インバータ１８_ｊは、比較結果ビットＱ
_ｊが”０”であるとき活性化され、データＤ_ｊ−１の負
論理の値を出力する。インバータ１８_ｊが活性化されな
い場合、インバータ１８_ｊの出力は、ハイインピーダン
ス状態になる。

【００６３】バッファ１７_ｊとインバータ１８_ｊとの出
力は、出力ノード２０_ｊに接続されている。出力ノード
２０_ｊは、第２バッファ８に接続されている。出力ノー
ド２０_ｊは、データ再生器１６_ｊにより再生された、メ
モリセルＣ_ｉｊに記憶されているデータＤ_ｊを出力す
る。

【００６４】このような構成を有するデータ再生器１６
_ｊは、比較結果ビットＱ_ｊに応答して、メモリセルＣ
_ｉｊ−１に記憶されているデータとメモリセルＣ_ｉｊに
記憶されているデータとが同一のとき、即ち、比較結果
ビットＱ_１が”１”であるとき、メモリセルＣ_ｉｊ−１
に記憶されているデータと同一の値（即ち”１”）を出
力する。更にデータ再生器１６_１は、メモリセルＣ
_ｉｊ−１に記憶されているデータとメモリセルＣ_ｉｊに
記憶されているデータとが異なるとき、即ち、比較結果
ビットＱ_１が”０”であるとき、メモリセルＣ_ｉｊ−１
に記憶されているデータの負論理の値を出力する。既述
のように、比較結果ビットＱ_ｊは、メモリセルＣ
_ｉｊ−１に記憶されているデータとメモリセルＣ_ｉｊに
記憶されているデータとが同一のときに”１”、異なる
ときに”０”をとるから、このようなデータ再生器１６
_ｊの動作により、メモリセルＣ_ｉｊに記憶されているデ
ータＤ_ｊが再生される。データ再生器１６_１〜１６_ｎに
よりそれぞれ再生されたデータＤ_１〜Ｄ _ｎは、第２レジ
スタ８を介して外部に出力される。

【００６５】続いて、本実施の形態の半導体記憶装置の
読み出し動作を説明する。

【００６６】ワード線Ｗ_１〜Ｗ_ｍのうち、行アドレスＸ
により指定されたワード線Ｗ_ｉがワード線デコーダ２に
より、活性化される。ワード線Ｗ_ｉに接続されているメ
モリセルＣ_ｉ１〜Ｃ_ｉｎに対して読み出しが行われる。

【００６７】まず、ワード線Ｗ_ｉに接続されているリフ
ァレンスセルＲ_ｉを参照して、リファレンスセルＲ_ｉに
隣接するメモリセルＣ_ｉ１からの読み出しが行われる。

【００６８】より詳細には、リファレンスセルＲ_ｉに接
続されているリファレンスビット線Ｂ_ｒとメモリセルＣ
_ｉ１に接続されているビット線Ｂ_１とが、ビット線デコ
ーダ３とビット線セレクタ４とにより活性化され、ワー
ド線Ｗ_ｉとリファレンスビット線Ｂ_ｒとの間、及び、ワ
ード線Ｗ_ｉとビット線Ｂ_１との間に、所定の電位差が印
加される。電位差の印加により、リファレンスセルＲ_１
に記憶されているデータ（即ち、データ”１”）に対応
するリファレンス電流Ｉ_ＲＥＦが、リファレンスセルＲ
_ｉからリファレンスビット線Ｂ_ｒに流れ込み、更に、メ
モリセルＣ_ｉ１に記憶されているデータに対応するデー
タ電流Ｉ_ｉ１が、メモリセルＣ_ｉ１からビット線Ｂ_１に
流れ込む。

【００６９】リファレンス電流Ｉ_ＲＥＦからリファレン
スセルＲ_ｉに記憶されているデータがセンスアンプ５に
含まれるＩ−Ｖ変換器１０及びバッファ１４により判別
され、判別されたデータを示すリファレンスビットＱ
_ＲＥＦが出力される。既述のように、リファレンスセル
Ｒ_ｉには、データ”１”が保存されるから、リファレン
スビットＱ_ＲＥＦとして”１”が出力される。

【００７０】リファレンス電流Ｉ_ＲＥＦとデータ電流Ｉ
_ｉ１とに基づいて、リファレンスセルＲ_ｉに記憶されて
いるデータと、メモリセルＣ_ｉ１に記憶されているデー
タとの異同が、センスアンプ５のＩ−Ｖ変換器１１_１、
１２_１及びＥＸ−ＮＯＲゲート１５_１により判定され
る。リファレンスセルＲ_ｉに記憶されているデータと、
メモリセルＣ_ｉ１に記憶されているデータとが一致する
とき、比較結果ビットＱ _１は”１”に設定される。リフ
ァレンスセルＲ_ｉに記憶されているデータと、メモリセ
ルＣ_ｉ１に記憶されているデータとが一致しないとき、
比較結果ビットＱ _１は”０”に設定される。図３に示さ
れている例のように、メモリセルＣ_ｉ１に記憶されてい
るデータが”０”であるときには、メモリセルＣ_ｉ１に
記憶されているデータはリファレンスセルＲ_ｉに記憶さ
れているデータと異なるため、比較結果ビットＱ_１は”
０”に設定される。比較結果ビットＱ_１は、第１レジス
タ６に出力される。

【００７１】更に、リファレンスビットＱ_ＲＥＦと比較
結果ビットＱ_１とから、デコーダ７に含まれるデータ再
生器１６_１によってメモリセルＣ_ｉ１に記憶されている
データＤ_１が再生され、第２レジスタ８に出力される。

【００７２】更に、メモリセルＣ_ｉ１を参照して、メモ
リセルＣ_ｉ１に隣接するメモリセルＣ_ｉ２からの読み出
しが行われる。

【００７３】より詳細には、メモリセルＣ_ｉ１に接続さ
れているビット線Ｂ_１とメモリセルＣ_ｉ２に接続されて
いるビット線Ｂ_２とが、ビット線デコーダ３とビット線
セレクタ４とにより活性化され、ワード線Ｗ_ｉとビット
線Ｂ_１との間、及び、ワード線Ｗ_ｉとビット線Ｂ_２との
間に、所定の電位差が印加される。電位差の印加によ
り、メモリセルＣ_ｉ１に記憶されているデータに対応す
るデータ電流Ｉ_ｉ１が、メモリセルＣ_ｉ１からビット線
Ｂ_１に流れ込み、更に、メモリセルＣ_ｉ２に記憶されて
いるデータに対応するデータ電流Ｉ_ｉ２が、メモリセル
Ｃ_ｉ２からビット線Ｂ_２に流れ込む。

【００７４】データ電流Ｉ_ｉ１とデータ電流Ｉ_ｉ２とに
基づいて、メモリセルＣ_ｉ１に記憶されているデータと
メモリセルＣ_ｉ２に記憶されているデータとの異同が、
センスアンプ５のＩ−Ｖ変換器１１_２、１２_２及びＥＸ
−ＮＯＲゲート１５_２により判定される。メモリセルＣ
_ｉ１に記憶されているデータと、メモリセルＣ_ｉ２に記
憶されているデータとが一致するとき、比較結果ビット
Ｑ_２は”１”に設定される。メモリセルＣ_ｉ１に記憶さ
れているデータとメモリセルＣ_ｉ２に記憶されているデ
ータとが一致しないとき、比較結果ビットＱ_２は”０”
に設定される。図３に示されている例のように、メモリ
セルＣ_ｉ１に記憶されているデータが”０”であり、メ
モリセルＣ_ｉ２に記憶されているデータが”１”である
ときには、メモリセルＣ_ｉ２に記憶されているデータは
メモリセルＣ_ｉ１に記憶されているデータと異なるた
め、比較結果ビットＱ_２は”０”に設定される。比較結
果ビットＱ_２は、第１レジスタ６に出力される。

【００７５】更に、データ再生器１６_１によって再生さ
れた、メモリセルＣ_ｉ１に記憶されているデータＤ_１と
比較結果ビットＱ_２とから、デコーダ７に含まれるデー
タ再生器１６_２によってメモリセルＣ_ｉ２に記憶されて
いるデータＤ_２が再生され、第２レジスタ８に出力され
る。

【００７６】以下、同様に、メモリセルＣ_ｉｊ−１を参
照してメモリセルＣ_ｉｊが読み出され、メモリセルＣ
_ｉ１〜Ｃ_ｉｎに記憶されているデータＤ_１〜Ｄ_ｎは、順
次に読み出されて第２レジスタ８に保存される。第２レ
ジスタ８に保存されたデータＤ _１〜Ｄ_ｎは、外部に出力
される。

【００７７】本実施の形態では、メモリセルアレイ１の
うち、データが記憶される部分の際外周に位置するメモ
リセルＣ_ｉ１は、リファレンスセルＲ_ｉを流れるリファ
レンス電流Ｉ_ＲＥＦを参照して読み出される。更に、メ
モリセルＣ_ｉ２は、それに隣接するメモリセルＣ_ｉ１を
流れるデータ電流Ｉ_ｉ１を参照して読み出される。以下
同様に、メモリセルＣ_ｉｊは、それに隣接するメモリセ
ルＣ_ｉｊ−１を流れるデータ電流Ｉ_ｉｊ−１を参照して
読み出される。

【００７８】このような動作により、メモリセルの特性
バラツキの影響が抑制され、データ判別の安定性が向上
されている。メモリセルを形成する場合、ある程度のメ
モリセルの特性バラツキが発生することは避けられな
い。しかし、大局的にはメモリセルの特性にはバラツキ
が発生するが、ある局所的な範囲においては、一般に、
メモリセルの特性のバラツキは小さい。即ち、近い位置
にある２つのメモリセルの特性は、ほぼ同一である。あ
るメモリセルとそれに隣接するメモリセルとの間では、
それらの間の距離が小さく、メモリセルの特性のバラツ
キは比較的小さい。従って、メモリセルＣ_ｉ１が、メモ
リセルＣ_ｉ１に隣接するリファレンスセルＲ_ｉを参照し
て読み出され、メモリセルＣ_ｉ２に隣接し、リファレン
スセルＲ_ｉよりも近くに位置するメモリセルＣ_ｉ１を参
照してメモリセルＣ_ｉ２が読み出されることにより、参
照されるメモリセル（又は、リファレンスセル）とデー
タが読み出されるメモリセルとの距離が小さくされ、デ
ータ判別の際のメモリセルの特性のバラツキの影響を抑
制することができる。

【００７９】なお、本実施の形態の半導体記憶装置で
は、図３に示されているように、リファレンスビット線
Ｂ_ｒは、２つのＩ−Ｖ変換器１０、１１_１に接続され、
ビット線Ｂ_ｊは、２つのＩ−Ｖ変換器１２_ｊ、１１
_ｊ＋１（ｊは、１以上ｎ−１以下の整数）に接続されて
いるが、図４に示されているように、リファレンスビッ
ト線Ｂ_ｒ、及びビット線Ｂ_１〜Ｂ_ｎは、それぞれ一のＩ
−Ｖ変換器に接続されることも可能である。この場合、
リファレンスビット線Ｂ_ｒは、Ｉ−Ｖ変換器１０に接続
され、ビット線Ｂ_１〜Ｂ_ｎは、それぞれ、Ｉ−Ｖ変換器
１２_１〜１２_ｎに接続される。Ｉ−Ｖ変換器１０は、リ
ファレンスビット線Ｂ_ｒからそれぞれに流れ込む電流
が、所定の基準電流よりも大きいとき、バッファ１４
に”１”を出力し、リファレンスビット線Ｂ_ｒからそれ
ぞれに流れ込む電流が、所定の基準電流よりも小さいと
き、バッファ１４に”０”を出力する。同様に、Ｉ−Ｖ
変換器１２_１〜１２_ｎは、それぞれ、ビット線Ｂ_１〜Ｂ
_ｎからそれぞれに流れ込む電流が所定の基準電流よりも
大きいとき、ＥＸ−ＮＯＲ回路１５_１〜１５_ｎに”１”
を出力し、ビット線Ｂ_１〜Ｂ_ｎからそれぞれに流れ込む
電流が、所定の基準電流よりも小さいとき、ＥＸ−ＮＯ
Ｒ回路１５_１〜１５_ｎに”０”を出力する。この場合で
も、本実施の形態の半導体記憶装置は、上述の動作と同
一の動作を行う。

【００８０】また、センスアンプ５の構成は、図５に示
されているように、Ｉ−Ｖ変換器１０、１１_１’〜１１
_ｎ’、１２_１’〜１２_ｎ’、及び１３’並びにバッファ
１４’、比較器１５_１’〜１５_ｎ’を含む構成に変更さ
れることが可能である。

【００８１】Ｉ−Ｖ変換器１０、１１_１’〜１１_ｎ’、
１２_１’〜１２_ｎ’、及び１３’は、それぞれに流れ込
む電流に応じた電圧を出力する。より詳細には、Ｉ−Ｖ
変換器１０とＩ−Ｖ変換器１１_１とは、リファレンスセ
ルＢ_ｒから、それぞれに流れ込む電流に応じた電圧を出
力する。動揺に、Ｉ−Ｖ変換器１２_ｋ、１１_ｋ＋１（ｋ
は、１以上ｎ−１以下の整数）は、ビット線Ｂ_ｊからそ
れぞれに流れ込む電流に応じた電圧を出力し、Ｉ−Ｖ変
換器１２_ｎ、１３は、ビット線Ｂ_ｎからそれぞれに流れ
込む電流に応じた電圧を出力する。Ｉ−Ｖ変換器１０、
１１_１’〜１１ _ｎ’、１２_１’〜１２_ｎ’、及び１３’
が出力する電圧は、それぞれに流れ込む電流が大きいほ
ど、高くなる。

【００８２】バッファ１４’は、Ｉ−Ｖ変換器１０に接
続され、Ｉ−Ｖ変換器１０が出力する電圧が、所定の基
準電圧よりも高い場合に”１”を出力し、低い場合に
は、”０”を出力する。バッファ１４’により出力され
た値は、リファレンスビットＱ _ＲＥＦとして第１レジス
タ６に保存される。

【００８３】比較器１５_１’〜１５_ｎ’のうちの比較器
１５_１’は、Ｉ−Ｖ変換器１１_１’とＩ−Ｖ変換器１２
_１’とがそれぞれ出力する電圧に基づいて、リファレン
スセルＲ_ｉに予め記憶されているデータとメモリセルＣ
_ｉ１に記憶されているデータとの異同を判断する。比較
器１５_１’は、リファレンスセルＲ_ｉに予め記憶されて
いるデータとメモリセルＣ_ｉ１に記憶されているデータ
とが一致していると判断したとき、比較結果ビットＱ_１
を”１”にして第１レジスタ６に出力し、一致していな
いと判断したとき、比較結果ビットＱ_１を”０”にして
第１レジスタ６に出力する。

【００８４】同様に、比較器１５_１’〜１５_ｎ’のうち
の比較器１５_ｊ’（ｊは、２以上ｎ以下の整数）は、Ｉ
−Ｖ変換器１１_ｊ’とＩ−Ｖ変換器１２_ｊ’とがそれぞ
れ出力する電圧に基づいて、メモリセルＣ_ｉｊ−１とメ
モリセルＣ_ｉｊとのそれぞれに記憶されているデータの
異同を判断する。比較器１５_ｊ’は、メモリセルＣ_{ｉ
ｊ−１}とメモリセルＣ_ｉｊとのそれぞれに記憶されてい
るデータが一致していると判断したとき、比較結果ビッ
トＱ_１を”１”にして第１レジスタ６に出力し、一致し
ていないと判断したとき、比較結果ビットＱ_１を”０”
にして第１レジスタ６に出力する。

【００８５】センスアンプ５がこのような構成を有する
場合でも、本実施の形態の半導体記憶装置は、上述の動
作と同様の動作を行う。リファレンス電流Ｉ_ＲＥＦとデ
ータ電流Ｉ_ｉ１とに基づいて、リファレンスセルＲ_ｉに
記憶されているデータと、メモリセルＣ_ｉ１に記憶され
ているデータとの異同を示す比較結果ビットＱ_１が生成
され、リファレンスセルＲ_ｉに記憶されているリファレ
ンスデータＱ_ＲＥＦと比較結果ビットＱ_１とからメモリ
セルＣ_ｉ１に記憶されているデータＤ_ｉ１が同定され
る。同様に、データ電流Ｉ_ｉｊ−１とデータ電流Ｉ_ｉｊ
とに基づいて、メモリセルＣ_ｉｊ−１に記憶されている
データとメモリセルＣ_ｉｊに記憶されているデータとの
異同を示す、比較結果ビットＱ_ｊが生成され、メモリセ
ルＣ_{ｉｊ− １}に記憶されているデータＤ_ｉｊ−１と、比
較結果ビットＱ_ｊとからメモリセルＣ_ｉｊに記憶されて
いるデータＤ_ｉ１が同定される。

【００８６】更に、本実施の形態の半導体記憶装置にお
いて、リファレンスセルＲ_１〜Ｒ_ｍに記憶されるデータ
が固定される場合には上述のバッファ１４、１４’は設
けられる必要がない。リファレンスセルＲ_１〜Ｒ_ｍに”
１”が記憶される場合には、リファレンスビットＱ
_ＲＥＦは、”１”に固定され、リファレンスセルＲ_１〜
Ｒ _ｍに”０”が記憶される場合には、リファレンスビッ
トＱ_ＲＥＦは、”０”に固定される。

【００８７】更に、上述されているように、本実施の形
態の半導体記憶装置のリファレンスセルＲ_１〜Ｒ_ｍに
は、データ”１”が予め記憶されるが、リファレンスセ
ルＲ_１〜Ｒ_ｍには、データ”１”と”０”とのうち任意
に選択されたものが、予め記憶されることがされること
も可能である。この場合、図６に示されているように、
デコーダ７にＥＸ−ＮＯＲ回路２１が追加される。ＥＸ
−ＮＯＲ回路２１には、リファレンスセルＲ_１〜Ｒ_ｍに
記憶されているデータを示すＱ_ＲＥＦと、比較結果ビッ
トＱ_１とが入力される。バッファ１７_１は、ＥＸ−ＮＯ
Ｒ回路２１の出力が”１”であるとき活性化され、ＥＸ
−ＮＯＲ回路２１の出力が”０”であるとき、バッファ
１７_１の出力をハイインピーダンス状態にする。インバ
ータ１８_１は、ＥＸ−ＮＯＲ回路２１の出力が”０”で
あるとき活性化され、ＥＸ−ＮＯＲ回路２１の出力が”
１”であるとき、インバータ１８_１の出力をハイインピ
ーダンス状態にする。

【００８８】また、本実施の形態の半導体記憶装置で
は、図１２に示された、ＴＭＲ効果を利用して電流によ
りデータが読み出されるメモリセルが使用されている
が、その代わりに、電流により読み出しが行われる他の
メモリセルが使用されることが可能である。例えば、Ｅ
ＥＰＲＯＭに使用されるメモリセルが使用されることが
可能である。即ち、ＭＯＳトランジスタに浮遊ゲートが
設けられ、その浮遊ゲートに蓄積された電荷に応じてソ
ース−ドレイン間の電流が異なることを利用して読み出
しが行われるメモリセルが、図１２に示された上述のメ
モリセルの代わりに使用されることが可能である。

【００８９】（実施の第２形態）図７は、本発明による
半導体記憶装置の実施の第２形態を示す。実施の第２形
態の半導体記憶装置は、メモリセルアレイ１’が使用さ
れるＤＲＡＭである。実施の第１形態のメモリセルアレ
イ１では、メモリセルＣ_１１〜Ｃ_ｍｎとして、自発磁化
の向きによりデータが記憶されるメモリセルが使用され
るが、実施の第２形態のメモリセルアレイ１’では、メ
モリセルＣ_１１〜Ｃ_ｍｎとして、１トランジスタ−１キ
ャパシタ型のＤＲＡＭメモリセルが使用される。同様
に、リファレンスセルＲ_１〜Ｒ_ｍとして、メモリセルＣ
_１１〜Ｃ_ｍｎと同一の構造を有する１トランジスタ−１
キャパシタ型のリファレンスセルが使用される。１トラ
ンジスタ−１キャパシタ型のＤＲＡＭメモリセルの構造
は、当業者にとって周知であり、その詳細は説明されな
い。

【００９０】１トランジスタ−１キャパシタ型のメモリ
セルが使用されるメモリセルアレイ１’では、メモリセ
ルに含まれるキャパシタがビット線Ｂ_１〜Ｂ_ｎに接続さ
れたときのビット線Ｂ_１〜Ｂ_ｎの電位に基づいて、デー
タの読み出しが行われる。これに伴って、実施の第２形
態では、実施の第１形態におけるセンスアンプ５の代わ
りに、ビット線Ｂ_１〜Ｂ_ｎの電位を検知するセンスアン
プ５’が使用される。

【００９１】実施の第２形態の半導体記憶装置は、メモ
リセルアレイ１’とセンスアンプ５’以外の構成は、実
施の第１形態と同一でありその詳細は説明されない。

【００９２】図８は、センスアンプ５’の構成を示す。
センスアンプ５’は、バッファ２２、比較器２３_１〜２
３_ｎ及び比較器２４を含む。バッファ２２の入力は、リ
ファレンスビット線Ｂ_ｒに接続されている。バッファ２
２は、リファレンスビット線Ｂ_ｒの電位に基づいて、リ
ファレンスビットＱ_ＲＥＦを出力する。バッファ２２
は、リファレンスビット線Ｂ_ｒの電位が所定の基準電位
よりも高いとき、リファレンスビットＱ_ＲＥＦを”１”
にして第１レジスタ６に出力し、リファレンスビット線
Ｂ_ｒの電位が基準電位よりも低いとき、リファレンスビ
ットＱ_ＲＥＦを”０”にして第１レジスタ６に出力す
る。

【００９３】比較器２３_１の第１入力には、リファレン
スビットＢ_ｒが接続され、第２入力にはビット線Ｂ_１が
接続される。ワード線Ｗ_ｉが活性化されたとき、比較器
２３ _１は、リファレンスセルＲ_ｉに予め記憶されている
データとメモリセルＣ_ｉ１に記憶されているデータとの
異同を、リファレンスビット線Ｂ_ｒの電位と、ビット線
Ｂ_１の電位とに基づいて判断し、比較結果ビットＱ_１を
出力する。比較器２３ _１は、リファレンスセルＲ_ｉに予
め記憶されているデータとメモリセルＣ_ｉ１に記憶され
ているデータとが一致していると判断したとき、比較結
果ビットＱ_１を”１”にして第１レジスタ６に出力し、
一致していないと判断したとき、比較結果ビットＱ
_１を”０”にして第１レジスタ６に出力する。

【００９４】比較器２３_２〜２３_ｎについても同様に、
ｊを２以上ｎ以下の整数として、比較器２３_ｊの第１入
力には、ビット線Ｂ_ｊ−１が接続され、比較器２３_ｊの
第２入力には、ビット線Ｂ_ｊが接続される。ワード線Ｗ
_ｉが活性化されたとき、比較器２３_１は、メモリセルＣ
_ｉｊ−１に記憶されているデータとメモリセルＣ_ｉｊに
記憶されているデータとの異同を、ビット線Ｂ_ｊ−１の
電位とビット線Ｂ_ｊの電位とに基づいて判断し、比較結
果ビットＱ_ｊを出力する。比較器２３_ｊは、メモリセル
Ｃ_ｉｊ−１に記憶されているデータとメモリセルＣ_ｉｊ
に記憶されているデータととが一致していると判断した
とき、比較結果ビットＱ_ｊを”１”にして第１レジスタ
６に出力し、一致していないと判断したとき、比較結果
ビットＱ _ｊを”０”にして第１レジスタ６に出力する。

【００９５】リファレンスビットＱ_ＲＥＦと比較結果ビ
ットＱ_１〜Ｑ_ｎとは、第１レジスタ６に出力され、更に
保存される。第１レジスタ６に接続されているデコーダ
７は、実施の第１形態と同様にして、第１レジスタ６に
保存されているリファレンスビットＱ_ＲＥＦと比較結果
ビットＱ_１〜Ｑ_ｎとに基づいて、メモリセルＣ_ｉ１〜Ｃ
_ｉｎに記憶されているデータＤ_１〜Ｄ_ｎを再生し、第２
レジスタ８に出力する。第２レジスタ８は、データＤ_１
〜Ｄ_ｎを保存し、外部に出力する。

【００９６】続いて、実施の第２形態の半導体記憶装置
の読み出し動作を説明する。以下の説明では、ワード線
Ｗ_１〜ワード線Ｗ_ｍのうちのワード線Ｗ_ｉに接続された
メモリセルＣ_ｉ１〜Ｃ_ｉｎからの読み出しが行われるも
のとする。

【００９７】まず、リファレンスセルＲ_１〜Ｒ_ｍに、所
定のデータが書き込まれる。以下の説明では、リファレ
ンスセルＲ_１〜Ｒ_ｍに”１”が書き込まれるものとす
る。リファレンスセルＲ_１〜Ｒ_ｍに含まれるキャパシタ
には、データ”１”に対応する電荷が蓄積される。

【００９８】更に、リファレンスビット線Ｂ_ｒとビット
線Ｂ_１〜Ｂ_ｎとが電源電位Ｖ_ＣＣの２分の１にプリチャ
ージされる。

【００９９】更に、ワード線Ｗ_ｉがワード線デコーダ２
により活性化され、メモリセルＣ_{ｉ １}〜Ｃ_ｉｎからのデ
ータ読み出しが開始される。

【０１００】リファレンスセルＲ_ｉに隣接するメモリセ
ルＣ_ｉ１からの読み出しは、リファレンスセルＲ_ｉを参
照して行われる。ワード線Ｗ_ｉが活性化されると、リフ
ァレンスセルＲ_ｉとリファレンスビット線Ｂ_ｉとの間で
電荷の移動が行われ、リファレンスビット線Ｂ_ｉは、リ
ファレンスセルＲ_ｉに記憶されているデータ”１”に対
応する電位Ｖ_ＲＥＦになる。更に、メモリセルＣ_ｉ１と
ビット線Ｂ_１との間で電荷の移動が行われ、ビット線Ｂ
_１は、メモリセルＣ_ｉ１に記憶されているデータに対応
する電位Ｖ_１になる。

【０１０１】リファレンスビット線Ｂ_ｉの電位Ｖ_ＲＥＦ
に基づいて、リファレンスセルＲ_ｉに記憶されているデ
ータの判別がバッファ２２により行われ、判別の結果に
応じてリファレンスビットＱ_ＲＥＦが設定される。既述
のように、リファレンスセルＲ_ｉには”１”が記憶され
るから、リファレンスビットＱ_ＲＥＦは、”１”に設定
される。

【０１０２】更に、リファレンスビット線Ｂ_ｉの電位Ｖ
_ＲＥＦとビット線Ｂ_１の電位Ｖ_１とに基づいて、リファ
レンスセルＲ_ｉに記憶されているデータと、メモリセル
Ｃ_{ｉ １}に記憶されているデータとの異同が、センスアン
プ５’の比較器２３_１により判定される。リファレンス
セルＲ_ｉに記憶されているデータと、メモリセルＣ_{ｉ １}
に記憶されているデータとが一致するとき、比較結果ビ
ットＱ_１は”１”に設定される。リファレンスセルＲ_１
に記憶されているデータと、メモリセルＣ_ｉ１に記憶さ
れているデータとが一致しないとき、比較結果ビットＱ
_１は”０”に設定される。比較結果ビットＱ_１は、第１
レジスタ６に出力される。

【０１０３】更に、リファレンスビットＱ_ＲＥＦと比較
結果ビットＱ_１とからメモリセルＣ _ｉ１に記憶されてい
るデータＤ_１が、デコーダ７に含まれるデータ再生器１
６_１によって再生され、第２レジスタ８に出力される。

【０１０４】メモリセルＣ_ｉ１に隣接するメモリセルＣ
_ｉ２からの読み出しは、メモリセルＣ_ｉ１を参照して行
われる。

【０１０５】既述の通り、ワード線Ｗ_ｉが活性化される
と、メモリセルＣ_ｉ１とビット線Ｂ _１との間で電荷の移
動が行われ、ビット線Ｂ_１は、メモリセルＣ_ｉ１に記憶
されているデータに対応する電位Ｖ_１になる。このとき
更にメモリセルＣ_ｉ２とビット線Ｂ_２との間で電荷の移
動が行われ、ビット線Ｂ_２は、メモリセルＣ_ｉ２に記憶
されているデータに対応する電位Ｖ_２になる。

【０１０６】ビット線Ｂ_１の電位Ｖ_１と、ビット線Ｂ_２
の電位Ｖ_２とに基づいて、メモリセルＣ_ｉ１に記憶され
ているデータとメモリセルＣ_ｉ２に記憶されているデー
タとの異同が、比較器２３_２により判定される。メモリ
セルＣ_ｉ１に記憶されているデータと、メモリセルＣ
_ｉ２に記憶されているデータとが一致するとき、比較結
果ビットＱ_２は”１”に設定される。メモリセルＣ_ｉ１
に記憶されているデータとメモリセルＣ_ｉ２に記憶され
ているデータとが一致しないとき、比較結果ビットＱ_２
は”０”に設定される。比較結果ビットＱ_２は、第１レ
ジスタ６に出力される。

【０１０７】更に、データ再生器１６_１によって再生さ
れた、メモリセルＣ_ｉ１に記憶されているデータＤ_１と
比較結果ビットＱ_２とから、デコーダ７に含まれるデー
タ再生器１６_２によってメモリセルＣ_ｉ２に記憶されて
いるデータＤ_２が再生され、第２レジスタ８に出力され
る。

【０１０８】以下、同様に、メモリセルＣ_ｉｊ−１を参
照して、メモリセルＣ_ｉｊが読み出され、メモリセルＣ
_ｉ１〜Ｃ_ｉｎに記憶されているデータＤ_１〜Ｄ_ｎは、順
次に読み出されて第２レジスタ８に保存される。第２レ
ジスタ８に保存されたデータＤ_１〜Ｄ_ｎは、外部に出力
される。

【０１０９】本実施の形態では、メモリセルアレイ１の
うち、データが記憶される部分の際外周に位置するメモ
リセルＣ_ｉ１は、リファレンスセルＲ_ｉを参照して読み
出される。更に、メモリセルＣ_ｉ２は、それに隣接する
メモリセルＣ_ｉ１を参照して読み出される。以下同様
に、メモリセルＣ_ｉｊは、それに隣接するメモリセルＣ
_ｉｊ−１を参照して読み出される。このような動作によ
り、実施の第１形態と同様に、メモリセルの特性バラツ
キの影響が抑制され、データ判別の安定性が向上されて
いる。

【０１１０】なお、本実施の形態の半導体記憶装置で
は、１トランジスタ−１キャパシタ型のＤＲＡＭメモリ
セルが使用されているが、その代わりに、電圧により読
み出しが行われる他のメモリセルが使用されることが可
能である。例えば、強誘電体キャパシタが使用された、
１トランジスタ−１キャパシタ型のＦＲＡＭメモリセル
が使用されることが可能である。

【０１１１】（実施の第３形態）実施の第１形態では、
ワード線Ｗ_１〜Ｗ_ｍのそれぞれにリファレンスセルＲ_１
〜Ｒ_ｍが形成されているのに対し、実施の第３形態で
は、メモリセルアレイ１に対して一のリファレンスセル
Ｒ_ｅｆが形成されている。一のリファレンスセルＲ _ｅｆ
が形成されたメモリセルアレイ１は、以下、メモリセル
アレイ１”と記載される。他の構成は、実施の第１形態
と同一である。

【０１１２】図１０は、メモリセルアレイ１”を示す。
メモリセルアレイ１”には、実施の第１形態のメモリセ
ルアレイ１と同様に、ワード線Ｗ_１〜Ｗ_ｍとビット線Ｂ
_１〜Ｂ_ｎとが延設され、メモリセルＣ_ｉｊが、ワード線
Ｗ_ｉとビット線Ｂ_ｊとが交差する位置に設けられる。メ
モリセルＣ_ｉｊの構造は、従来の技術の記載において図
１２を参照して説明されたとおりである。

【０１１３】メモリセルアレイ１”には、更に、リファ
レンスワード線Ｗ_ｒとリファレンスビット線Ｂ_ｒとが延
設され、リファレンスワード線Ｗ_ｒとリファレンスビッ
ト線Ｂ_ｒとが交差する位置には、リファレンスセルＲ
_ｅｆが設けられる。リファレンスセルＲ_ｅｆは、リファ
レンスワード線Ｗ_ｒとリファレンスビット線Ｂ_ｒとに接
続されている。リファレンスセルＲ_ｅｆは、メモリセル
Ｃ_ｉｊと同一の構造を有する。

【０１１４】続いて、本実施の形態の半導体記憶装置の
読み出し動作を説明する。以下の説明において、リファ
レンスセルＲ_ｅｆには、データ”１”が書き込まれてい
るものとする。

【０１１５】ワード線Ｗ_１〜Ｗ_ｍのうち、行アドレスＸ
により指定されたワード線Ｗ_ｉがワード線デコーダ２に
より活性化される。ワード線Ｗ_ｉに接続されているメモ
リセルＣ_ｉ１〜Ｃ_ｉｎに対して読み出しが行われる。更
に、リファレンスワード線Ｗ _ｒがワード線デコーダ２に
より活性化される。リファレンスワード線Ｗ_ｒは、ワー
ド線Ｗ_１〜Ｗ_ｍのうちのいずれが選択されても、常に活
性化され、メモリセルの最外周に位置するメモリセルＣ
_１１〜Ｃ_ｍ１のいずれについて読み出しが行われる場合
でも、常にリファレンスセルＲ_ｅｆが参照される。

【０１１６】まず、リファレンスセルＲ_ｅｆを参照し
て、ワード線Ｗ_ｉに接続されているメモリセルＣ_ｉ１か
らの読み出しが行われる。

【０１１７】より詳細には、リファレンスセルＲ_ｅｆに
接続されているリファレンスビット線Ｂ_ｒとメモリセル
Ｃ_ｉ１に接続されているビット線Ｂ_１とが、ビット線デ
コーダ３とビット線セレクタ４とにより活性化され、ワ
ード線Ｗ_ｉとリファレンスビット線Ｂ_ｒとの間、及び、
ワード線Ｗ_ｉとビット線Ｂ_１との間に、所定の電位差が
印加される。電位差の印加により、リファレンスセルＲ
_１に記憶されているデータ（即ち、データ”１”）に対
応するリファレンス電流Ｉ_ＲＥＦが、リファレンスセル
Ｒ_ｅｆからリファレンスビット線Ｂ_ｒに流れ込み、更
に、メモリセルＣ _ｉ１に記憶されているデータに対応す
るデータ電流Ｉ_ｉ１が、メモリセルＣ_ｉ１からビット線
Ｂ_１に流れ込む。

【０１１８】リファレンス電流Ｉ_ＲＥＦからリファレン
スセルＲ_ｅｆに記憶されているデータがセンスアンプ５
に含まれるＩ−Ｖ変換器１０及びバッファ１４により判
別され、判別されたデータを示すリファレンスビットＱ
_ＲＥＦが出力される。既述のように、リファレンスセル
Ｒ_ｅｆには、データ”１”が保存されるから、リファレ
ンスビットＱ_ＲＥＦとして”１”が出力される。

【０１１９】更に、リファレンス電流Ｉ_ＲＥＦとデータ
電流Ｉ_ｉ１とに基づいて、リファレンスセルＲ_ｅｆに記
憶されているデータと、メモリセルＣ_ｉ１に記憶されて
いるデータとの異同が、センスアンプ５により判定され
る。リファレンスセルＲ_ｅｆに記憶されているデータ
と、メモリセルＣ_ｉ１に記憶されているデータとが一致
するとき、比較結果ビットＱ_１は”１”に設定される。
リファレンスセルＲ_ｅｆに記憶されているデータと、メ
モリセルＣ_ｉ１に記憶されているデータとが一致しない
とき、比較結果ビットＱ_１は”０”に設定される。比較
結果ビットＱ_１は、第１レジスタ６に出力される。

【０１２０】更に、リファレンスビットＱ_ＲＥＦと比較
結果ビットＱ_１とから、デコーダ７によってメモリセル
Ｃ_ｉ１に記憶されているデータＤ_１が再生され、第２レ
ジスタ８に出力される。

【０１２１】更に、メモリセルＣ_ｉ１を参照して、メモ
リセルＣ_ｉ１に隣接するメモリセルＣ_ｉ２からの読み出
しが行われる。

【０１２２】より詳細には、メモリセルＣ_ｉ１に接続さ
れているビット線Ｂ_１とメモリセルＣ_ｉ２に接続されて
いるビット線Ｂ_２とが活性化され、ワード線Ｗ_ｉとビッ
ト線Ｂ_１との間、及び、ワード線Ｗ_ｉとビット線Ｂ_２と
の間に、所定の電位差が印加される。電位差の印加によ
り、メモリセルＣ_ｉ１に記憶されているデータに対応す
るデータ電流Ｉ_ｉ１が、メモリセルＣ_ｉ１からビット線
Ｂ_１に流れ込み、更に、メモリセルＣ_ｉ２に記憶されて
いるデータに対応するデータ電流Ｉ_ｉ２が、メモリセル
Ｃ_ｉ２からビット線Ｂ_２に流れ込む。

【０１２３】データ電流Ｉ_ｉ１とデータ電流Ｉ_ｉ２とに
基づいて、メモリセルＣ_ｉ１に記憶されているデータと
メモリセルＣ_ｉ２に記憶されているデータとの異同が判
定される。メモリセルＣ_ｉ１に記憶されているデータ
と、メモリセルＣ_ｉ２に記憶されているデータとが一致
するとき、比較結果ビットＱ_２は”１”に設定される。
メモリセルＣ_ｉ１に記憶されているデータとメモリセル
Ｃ_ｉ２に記憶されているデータとが一致しないとき、比
較結果ビットＱ_２は”０”に設定される。図３に示され
ている例のように、メモリセルＣ_ｉ１に記憶されている
データが”０”であり、メモリセルＣ_ｉ２に記憶されて
いるデータが”１”であるときには、メモリセルＣ_ｉ２
に記憶されているデータはメモリセルＣ_ｉ１に記憶され
ているデータと異なるため、比較結果ビットＱ_２は”
０”に設定される。比較結果ビットＱ _２は、第１レジス
タ６に出力される。

【０１２４】更に、メモリセルＣ_ｉ１に記憶されている
データＤ_１と比較結果ビットＱ_２とから、デコーダ７に
よってメモリセルＣ_ｉ２に記憶されているデータＤ_２が
再生され、第２レジスタ８に出力される。

【０１２５】以下、同様に、メモリセルＣ_ｉｊ−１を参
照してメモリセルＣ_ｉｊが読み出され、メモリセルＣ
_ｉ１〜Ｃ_ｉｎに記憶されているデータＤ_１〜Ｄ_ｎは、順
次に読み出されて第２レジスタ８に保存される。第２レ
ジスタ８に保存されたデータＤ _１〜Ｄ_ｎは、外部に出力
される。

【０１２６】実施の第３形態では、実施の第１及び第２
形態と同様に、２以上ｎ以下であるｊについてのメモリ
セルＣ_ｉｊの読み出しは、メモリセルＣ_ｉｊ−１を参照
して行われる。これにより、読み出しが行われるメモリ
セルと、参照されるセルとの距離が小さくされ、製造上
のバラツキの影響が抑制されている。

【０１２７】また、実施の第３形態では、実施の第１形
態と異なり、メモリセルアレイ１”には、一のリファレ
ンスセルＲ_ｅｆしか含まれず、メモリセルアレイ１”の
面積を縮小する上で有利である。但し、リファレンスセ
ルＲ_ｅｆと、リファレンスセルＲ_ｅｆを参照してデータ
の読み出しが行われるメモリセルＣ_１１〜Ｃ_１ｎとの距
離が大きくなり、実施の第１形態と比較すると、製造上
のバラツキの影響を受けやすい。

【０１２８】なお、実施の第３形態では、図１２に示さ
れた、ＴＭＲ効果を利用して電流によりデータが読み出
されるメモリセルが使用されているが、その代わりに、
電流により読み出しが行われる他のメモリセルが使用さ
れることが可能である。例えば、ＥＥＰＲＯＭに使用さ
れるメモリセルが使用されることが可能である。即ち、
ＭＯＳトランジスタに浮遊ゲートが設けられ、その浮遊
ゲートに蓄積された電荷に応じてソース−ドレイン間の
電流が異なることを利用して読み出しが行われるメモリ
セルが、図１２に示された上述のメモリセルの代わりに
使用されることが可能である。

【０１２９】また、メモリセルＣ_１１〜Ｃ_ｍｎとして、
１トランジスタ−１キャパシタ型のＤＲＡＭメモリセル
が使用され、リファレンスセルＲ_ｅｆとして、メモリセ
ルＣ _１１〜Ｃ_ｍｎと同一の構造を有する１トランジスタ
−１キャパシタ型のリファレンスセルが使用されること
が可能である。更に、電圧により読み出しが行われる他
のメモリセル、例えば、強誘電体キャパシタが使用され
た、１トランジスタ−１キャパシタ型のＦＲＡＭメモリ
セルと、そのＦＲＡＭメモリセルと同一の構造を有する
リファレンスセルとが使用されることも可能である。こ
れらの場合、センスアンプ５の代わりに、実施の第２形
態で説明されたセンスアンプ５’が使用される。

【０１３０】

【発明の効果】本発明により、メモリセルの特性バラツ
キの影響を抑制し、安定的なデータ判別を可能にする半
導体記憶装置が提供される。

【０１３１】また、本発明により、メモリセルの特性バ
ラツキの影響を抑制して安定的なデータ判別を可能に
し、且つ、その面積が小さい半導体記憶装置が提供され
る。

【図面の簡単な説明】

【図１】図１は、本発明による半導体記憶装置の実施の
第１形態を示す。

【図２】図２は、メモリセルアレイ１を示す。

【図３】図３は、センスアンプ５、第１レジスタ６、デ
コーダ７、及び第２レジスタ８の詳細図である。

【図４】図４は、センスアンプ５の変形例を示す。

【図５】図５は、センスアンプ５の他の変形例を示す。

【図６】図６は、デコーダ７の変形例を示す。

【図７】図７は、本発明による半導体記憶装置の実施の
第２形態を示す。

【図８】図８は、センスアンプ５’を示す。

【図９】図９は、本発明による半導体記憶装置の実施の
第３形態を示す。

【図１０】図１０は、メモリセルアレイ１”を示す。

【図１１】図１１は、公知のＭＲＡＭのメモリセルアレ
イ１０１を示す。

【図１２】図１２は、メモリセルＣ_ｉｊを示す。

【図１３】図１３は、メモリセルＣ_ｉｊの動作を説明す
る図である。

【符号の説明】

１、１’、１”：メモリセルアレイ ２：ワード線デコーダ ３：ビット線デコーダ ４：ビット線セレクタ ５：センスアンプ ６：第１レジスタ ７：デコーダ ８：第２レジスタ １０：Ｉ−Ｖ変換器 １１_１〜１１_ｎ：Ｉ−Ｖ変換器 １２_１〜１２_ｎ：Ｉ−Ｖ変換器 １３：Ｉ−Ｖ変換器 １４：バッファ １５_１〜１５_ｎ：ｅｘｃｌｕｓｉｖｅ ＮＯＲ（ＥＸ−
ＮＯＲ）回路 １６_１〜１６_ｎ：データ再生器 １７_１〜１７_ｎ：バッファ １８_１〜１８_ｎ、１９_１〜１９_ｎ：インバータ ２０_１〜２０_ｎ：出力ノード ２１：ＥＸ−ＮＯＲ回路 ２２：バッファ ２３_１〜２３_ｎ、２４：比較器 Ｂ_１〜Ｂ_ｎ：ビット線 Ｗ_１〜Ｗ_ｍ：ワード線 Ｃ_１１〜Ｃ_ｍｎ：メモリセル Ｂ_ｒ：リファレンスビット線 Ｗ_ｒ：リファレンスワード線 Ｒ_１〜Ｒ_ｍ、Ｒ_ｅｆ：リファレンスセル

Claims (16)

【特許請求の範囲】
1. 【請求項１】 リファレンスセルと、 第１メモリセルと、 前記リファレンスセルよりも前記第１メモリセルに近い
   位置にある第２メモリセルと、 前記リファレンスセルが有するリファレンスセル電気的
   状態と前記第１メモリセルが有する第１電気的状態とか
   ら、前記第１メモリセルに記憶されている第１データを
   同定し、前記第１電気的状態と前記第２メモリセルが有
   する第２電気的状態とから前記第２メモリセルに記憶さ
   れている第２データを同定するデータ読み出し回路とを
   備えた半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 前記データ読み出し回路は、 前記リファレンスセル電気的状態と前記第１電気的状態
   とに基づいて、前記リファレンスセルが記憶するリファ
   レンスセル記憶データと前記第１データとの異同を示す
   第１比較結果信号を出力する第１比較器と、 前記リファレンスセル記憶データと前記第１比較結果信
   号とに基づいて、前記第１データを求める第１データ再
   生回路と、 前記第１電気的状態と前記第２電気的状態に基づいて、
   前記第１データと前記第２データとの異同を示す第２比
   較結果信号を出力する第２比較器と、 前記第１データと前記第２比較結果信号とに基づいて、
   前記第２データを求める第２データ再生回路とを含む半
   導体記憶装置。
3. 【請求項３】 請求項１又は請求項２に記載の半導体記
   憶装置において、 前記リファレンスセルと前記第１メモリセルと前記第２
   メモリセルとのそれぞれは、 第１強磁性薄膜と、 第２強磁性薄膜と、 前記第１強磁性薄膜と前記第２強磁性薄膜との間に挟ま
   れたトンネル絶縁膜とを備えたトンネル磁気抵抗効果素
   子を含む半導体記憶装置。
4. 【請求項４】 請求項１又は請求項２に記載の半導体記
   憶装置において、 前記リファレンスセルと前記第１メモリセルと前記第２
   メモリセルとのそれぞれは、 浮遊ゲート電極を備えたＭＯＳトランジスタを含む半導
   体記憶装置。
5. 【請求項５】 請求項１又は請求項２に記載の半導体記
   憶装置において、 更に、一の信号線を備え、 前記リファレンスセルと、前記第１メモリセルと、前記
   第２メモリセルとは、前記一の信号線により活性化され
   る半導体記憶装置。
6. 【請求項６】 請求項１に記載の半導体記憶装置におい
   て、 更に、 第３メモリセルと、 前記リファレンスセルよりも前記第３メモリセルに近い
   位置にある第４メモリセルとを備え、 前記データ読み出し回路は、前記リファレンスセル電気
   的状態と前記第３メモリセルが有する第３電気的状態と
   から、前記第３メモリセルに記憶されている第３データ
   を同定し、前記第３電気的状態と前記第４メモリセルが
   有する第４電気的状態とから前記第４メモリセルに記憶
   されている第４データを同定する半導体記憶装置。
7. 【請求項７】 請求項６に記載の半導体記憶装置におい
   て、 更に、 第１信号線と、 第２信号線と、 第３信号線とを備え、 前記リファレンスセルは、前記第１信号線により活性化
   され、 前記第１メモリセルと前記第２メモリセルとは、前記第
   ２信号線により活性化され、 前記第３メモリセルと前記第４メモリセルとは、前記第
   ３信号線により活性化される半導体記憶装置。
8. 【請求項８】 複数のメモリセルがマトリックス状に配
   置されたメモリセルアレイと、 複数のリファレンスセルが一列に配置されたリファレン
   スセル列と、 データ読み出し回路とを備え、 前記データ読み出し回路は、前記メモリセルのうちの前
   記メモリセルアレイの最外周に位置する第１メモリセル
   に記憶されている第１データを、前記リファレンスセル
   のうちの前記第１メモリセルに最も近い最近接リファレ
   ンスセルが有するリファレンスセル電気的状態と、前記
   第１メモリセルが有する第１電気的状態とに基づいて同
   定し、且つ、前記メモリセルのうちの前記第１メモリセ
   ルに隣接する第２メモリセルに記憶されている第２デー
   タを、前記第１電気的状態と、前記第２メモリセルが有
   する第２電気的状態とに基づいて同定する半導体記憶装
   置。
9. 【請求項９】 請求項８に記載の半導体記憶装置におい
   て、 前記最近接リファレンスセルと、前記第１メモリセル
   と、前記第２メモリセルとは、一の信号線により活性化
   される半導体記憶装置。
10. 【請求項１０】 複数のメモリセルがマトリックス状に
    配置されたメモリセルアレイと、 リファレンスセルと、 データ読み出し回路とを備え、 前記データ読み出し回路は、前記メモリセルのうちの前
    記メモリセルアレイの最外周に位置する第１メモリセル
    に記憶されている第１データを、リファレンスセルが有
    するリファレンスセル電気的状態と、前記第１メモリセ
    ルが有する第１電気的状態とに基づいて同定し、前記メ
    モリセルのうち、前記第１メモリセルに隣接する第２メ
    モリセルに記憶されている第２データを、前記第１電気
    的状態と、前記第２メモリセルが有する第２電気的状態
    とに基づいて同定し、前記メモリセルのうち、前記メモ
    リセルアレイの最外周に位置し、且つ、前記第１メモリ
    セルと異なる第３メモリセルに記憶されている第３デー
    タを、前記リファレンスセル電気的状態と、前記第３メ
    モリセルが有する第３電気的状態とに基づいて同定し、
    前記メモリセルのうち、前記第３メモリセルに隣接する
    第４メモリセルに記憶されている第４データを、前記第
    ３電気的状態と、前記第４メモリセルが有する第４電気
    的状態とに基づいて同定する半導体記憶装置。
11. 【請求項１１】 （ａ）リファレンスセルが有するリフ
    ァレンスセル電気的状態と、第１メモリセルが有する第
    １電気的状態とから、第１メモリセルに記憶されている
    第１データを同定するステップと、 （ｂ）前記リファレンスセルよりも前記第１メモリセル
    に近い位置にある第２メモリセルに記憶されている第２
    データを、前記第１電気的状態と前記第２メモリセルが
    有する第２電気的状態とから同定するステップとを備え
    た半導体記憶装置の読み出し方法。
12. 【請求項１２】 請求項１１に記載の半導体記憶装置の
    読み出し方法において、 前記（ａ）ステップは、 （ｃ）前記リファレンスセル電気的状態と前記第１電気
    的状態とに基づいて、前記リファレンスセルが記憶する
    リファレンスセル記憶データと前記第１データとの異同
    を示す第１比較結果信号を生成するステップと、 （ｄ）前記リファレンスセル記憶データと前記第１比較
    結果信号とに基づいて、前記第１データを求めるステッ
    プとを含み、 前記（ｂ）ステップは、 （ｅ）前記第１電気的状態と前記第２電気的状態に基づ
    いて、前記第１データと前記第２データとの異同を示す
    第２比較結果信号を出力するステップと、 （ｆ）前記第１データと前記第２比較結果信号とに基づ
    いて、前記第２データを求めるステップとを含む半導体
    記憶装置の読み出し方法。
13. 【請求項１３】 第1の方向に延在する複数の行線と、 第1の方向と異なる第2の方向に延在する複数の列線と、 夫々が、前記複数の行線と複数の列線の交点設けられ且
    つ絶縁膜を間に挟んだ２層の強磁性薄膜より構成された
    複数のメモリセルと、 前記複数の列線のうち最縁端の列線に隣接して設けられ
    前記複数の行線と交差するリファレンス列線と、 夫々が、前記リファレンス列線及び前記複数の行線の交
    点に設けられた複数のリファレンス素子とを備える半導
    体装置読み出し方法であって、 前記複数の行線のうちの任意の行線を選択し、その選択
    された行線上の前記リファレンス素子及び前記選択され
    た行線上の第１のメモリセルを比較し、次に前記選択さ
    れた行線上の前記第１のメモリセル及び前記選択された
    行線上の前記第２のメモリセルを比較することを特徴と
    する半導体記憶装置の読み出し方法。
14. 【請求項１４】 少なくとも一つの行線と、 夫々が前記行線と交差する第１及び第２の列線と、 夫々前記行線と前記第１及び第２の列線との交点に設け
    られた第１及び第２の不揮発性メモリセルと、 前記行線と交差する少なくとも一つのリファレンス列線
    と、 前記リファレンス列線上に設けられた少なくとも一つの
    リファレンスセルとを備え、 第１のメモリセル及び前記リファレンスセルを選択し、
    前記第１のメモリセルに書きこまれたデータに基づいて
    前記第１の列線に流れる電流及び前記リファレンスセル
    が記憶するデータに基づいて前記リファレンス行線に流
    れる電流を比較して前記第１のメモリセルに書きこまれ
    たデータを検出し、 前記第１のメモリセル及び前記第２のメモリセルを選択
    し、前記第２のメモリセルに書きこまれたデータに基づ
    いて前記第２の列線に流れる電流及び前記第１のメモリ
    セルに書きこまれたデータに基づいて前記第１の行線に
    流れる電流を比較し、この比較結果及び前記検出した結
    果に基づいて前記第２のメモリセルに書きこまれたデー
    タを検出することを特徴とする半導体記憶装置の読み出
    し方法。
15. 【請求項１５】 前記第１及び第２のメモリセル及び前
    記リファレンスセルは、それぞれトンネル絶縁膜を間に
    挟んだ２層の強磁性薄膜を含むことを特徴とする請求項
    １４記載の半導体記憶装置の読み出し方法。
16. 【請求項１６】 前記リファレンスセルは第１のメモリ
    セルと隣接し、前記第１のメモリセルは前記第２のメモ
    リセルと隣接することを特徴とする請求項１５記載の半
    導体記憶装置の読み出し方法。