KR101960376B1 - Gate driving circuit - Google Patents

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Abstract

본 발명은 커플링현상에 의한 멀티 출력을 방지할 수 있는 게이트 구동회로에 관한 것으로, i개(i는 2이상의 자연수)의 출력용 클럭펄스들을 순차적으로 출력하는 출력용클럭발생기; j개(j는 2이상의 자연수)의 제어용 클럭펄스들을 순차적으로 출력하는 제어용클럭발생기; 및, 상기 출력용클럭발생기로부터의 i개의 출력용 클럭펄스들 및 상기 제어용클럭발생기로부터의 j개의 제어용 클럭펄스들을 공급받아 다수의 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터를 포함하며; 상기 i개의 출력용 클럭펄스들 각각은 주기적으로 출력되는 다수의 출력펄스들로 구성되며; 상기 j개의 제어용 클럭펄스들 각각은 주기적으로 출력되는 다수의 제어펄스들로 구성되며; 그리고, 상기 j개의 제어용 클럭펄스들 각각에 포함된 제어펄스들은 적어도 1개의 출력용 클럭펄스에 포함된 출력펄스들에 동기된 것을 특징으로 한다.The present invention relates to a gate driving circuit capable of preventing multiple outputs due to coupling phenomenon, and more particularly, to a gate driving circuit for outputting clock pulses for outputting i (i is a natural number of 2 or more) output clock pulses sequentially; a control clock generator for sequentially outputting control clock pulses of j (j is a natural number of 2 or more); And a shift register for receiving i output clock pulses from the output clock generator and j control clock pulses from the control clock generator and sequentially outputting a plurality of scan pulses; Each of the i output clock pulses being composed of a plurality of output pulses periodically outputted; Each of the j control clock pulses is composed of a plurality of control pulses periodically outputted; The control pulses included in each of the j control clock pulses are synchronized with output pulses included in at least one output clock pulse.

Description

게이트 구동회로{GATE DRIVING CIRCUIT}[0001] GATE DRIVING CIRCUIT [0002]

본 발명은 게이트 구동회로에 관한 것으로, 특히 커플링현상에 의한 멀티 출력을 방지할 수 있는 게이트 구동회로에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate driving circuit, and more particularly, to a gate driving circuit capable of preventing multiple output due to coupling phenomenon.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. A plurality of gate lines and a plurality of data lines are arranged in an intersecting manner in the liquid crystal panel, and the pixel region is located in an area where the gate lines and the data lines intersect with each other. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed on the liquid crystal panel.

여기서, 게이트 라인들은 스캔펄스에 의해 차례로 구동되는데, 이러한 스캔펄스는 쉬프트 레지스터를 포함한 게이트 구동회로에 의해 발생된다. Here, the gate lines are sequentially driven by a scan pulse, which is generated by a gate drive circuit including a shift register.

이러한 쉬프트 레지스터는, 순차적으로 스캔펄스들을 출력하는 다수의 스테이지들을 포함한다.Such a shift register includes a plurality of stages for sequentially outputting scan pulses.

종래의 스테이지는 세트 노드 및 리세트 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 세트 노드의 신호상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 그리고, 리세트 노드의 신호상태에 따라 방전용전압을 출력하는 풀다운 스위칭소자를 구비한다. The conventional stage includes a node control section for controlling charge and discharge states of the set node and the reset node, a pull-up switching element for outputting a scan pulse in accordance with the signal state of the set node, And a pull-down switching element for outputting a discharge voltage.

여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다. Here, the set node and the reset node are alternately charged and discharged. Specifically, when the set node is charged, the reset node maintains the discharged state. When the reset node is charged, Thereby maintaining the discharged state.

이때, 세트 노드가 충전상태 일 때는 풀업 스위칭소자로부터는 스캔펄스(가 출력되고, 리세트 노드가 충전상태 일 때는 출력부의 풀다운 스위칭소자로부터 방전용전압이 출력된다. At this time, when the set node is in a charged state, a scan pulse is outputted from the pull-up switching element, and when the reset node is in a charged state, the discharge voltage is outputted from the pull-

풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 방전용전압은 해당 게이트 라인에 공급된다.The scan pulse output from the pull-up switching element and the discharge voltage output from the pull-down switching element are supplied to the corresponding gate line.

여기서, 풀업 스위칭소자의 게이트전극은 세트 노드에 접속되며, 드레인전극은 클럭펄스가 인가되는 클럭라인에 접속되며, 소스단자는 게이트 라인에 접속된다. 클럭펄스는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자의 드레인단자에 공급된다. 이때, 풀업 스위칭소자는 매 주기마다 입력되는 하이 상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다. Here, the gate electrode of the pull-up switching element is connected to the set node, the drain electrode is connected to the clock line to which the clock pulse is applied, and the source terminal is connected to the gate line. The clock pulse periodically has a high state and a low state and is supplied to the drain terminal of the pull-up switching element. At this time, the pull-up switching element outputs one of the high-level clock pulses inputted at every period at a specific time. The clock pulse output at this specific time point is a scan pulse for driving the gate line.

이 특정 시점이란, 세트 노드가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 세트 노드가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 스캔펄스의 출력 이후 세트 노드가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자는 한 프레임에 한 번의 스캔펄스를 출력하게 된다. 그런데, 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 세트 노드가 방전된 상태에서도 클럭펄스는 상기 풀업 스위칭소자의 드레인전극에 계속해서 입력되게 된다. This specific time point refers to a time point after the set node is charged. In other words, the pull-up switching element outputs a high-level clock pulse, which is inputted at the specific time point (i.e., the time point when the set node is charged) among the clock pulses periodically inputted to the drain terminal of the pull- As shown in FIG. Then, after the output of the scan pulse, the set node is maintained in the discharged state until the start of the next frame period, so that the pull-up switching element outputs one scan pulse in one frame. However, since the clock pulse is output several times during one frame period, the clock pulse is continuously inputted to the drain electrode of the pull-up switching element even when the pull-up switching element is turned off, that is, do.

다시 말하면, 풀업 스위칭소자는 한 프레임동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인단자에 입력되는 클럭펄스를 스캔펄스로 출력한다.In other words, the pull-up switching element is turned on only once during one frame, and outputs a clock pulse input to its drain terminal in the turn-on period as a scan pulse.

이후, 풀업 스위칭소자는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 이 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 드레인전극에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 풀업 스위칭소자의 드레인전극에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트전극이 접속된 세트 노드와 풀업 스위칭소자의 드레인전극간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 세트 노드에는 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다. Thereafter, the pull-up switching element is turned off until the start of the next frame period, so that even if a clock pulse is input to the drain electrode of the pull-up switching element during the turn-off period, Can not. As a clock pulse is periodically applied to the drain electrode of the pull-up switching element, a coupling phenomenon occurs between the set node to which the gate electrode of the pull-up switching element is connected and the drain electrode of the pull-up switching element. Due to such a coupling phenomenon, the set node is continuously charged with a predetermined voltage corresponding to the clock pulse.

그러면, 세트 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 세트 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 세트 노드가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임 기간동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.Then, the set node can be maintained in a charged state at any moment. That is, the set node can be kept in a charged state at an undesired timing. In this case, the set node can be maintained in the charged state more than once during one frame period, whereby the pull-up switching element can be turned on more than once during one frame period. As a result, the multi-output phenomenon in which one stage outputs two or more scan pulses during one frame period may occur due to the coupling phenomenon described above.

이와 같이, 상기 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.As described above, if the one stage outputs two or more scan pulses during one frame period, the quality of the image displayed on the liquid crystal panel is degraded.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 클럭펄스가 출력될 때마다 게이트 라인에 공급된 방전용전압을 세트 노드에 주기적으로 공급하여 상기 노드에 누적된 전압을 계속적으로 방전시킴으로써, 멀티 출력을 방지할 수 있는 게이트 구동회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a method and apparatus for periodically supplying a discharge voltage supplied to a gate line to a set node every time a clock pulse is output, And it is an object of the present invention to provide a gate driving circuit capable of preventing multiple outputs.

상술된 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, i개(i는 2이상의 자연수)의 출력용 클럭펄스들을 순차적으로 출력하는 출력용클럭발생기; j개(j는 2이상의 자연수)의 제어용 클럭펄스들을 순차적으로 출력하는 제어용클럭발생기; 및, 상기 출력용클럭발생기로부터의 i개의 출력용 클럭펄스들 및 상기 제어용클럭발생기로부터의 j개의 제어용 클럭펄스들을 공급받아 다수의 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터를 포함하며; 상기 i개의 출력용 클럭펄스들 각각은 주기적으로 출력되는 다수의 출력펄스들로 구성되며; 상기 j개의 제어용 클럭펄스들 각각은 주기적으로 출력되는 다수의 제어펄스들로 구성되며; 그리고, 상기 j개의 제어용 클럭펄스들 각각에 포함된 제어펄스들은 적어도 1개의 출력용 클럭펄스에 포함된 출력펄스들에 동기된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a gate driving circuit comprising: an output clock generator for sequentially outputting i (i is a natural number of 2 or more) output clock pulses; a control clock generator for sequentially outputting control clock pulses of j (j is a natural number of 2 or more); And a shift register for receiving i output clock pulses from the output clock generator and j control clock pulses from the control clock generator and sequentially outputting a plurality of scan pulses; Each of the i output clock pulses being composed of a plurality of output pulses periodically outputted; Each of the j control clock pulses is composed of a plurality of control pulses periodically outputted; The control pulses included in each of the j control clock pulses are synchronized with output pulses included in at least one output clock pulse.

j개의 제어용 클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 제어용 클럭펄스에 포함된 제어펄스들은, 상기 i개의 출력용 클럭펄스에 포함된 출력펄스들 중 jn+k번째(n은 0을 포함한 자연수) 순서로 출력되는 출력펄스에 동기된 것을 특징으로 한다.The control pulses included in the control clock pulses outputted in the order of k (k is any one of natural numbers from 1 to j) among the j control clock pulses are jn + kth (n is a natural number including 0).

제어펄스의 펄스폭이 출력펄스의 펄스폭보다 작은 것을 특징으로 한다.And the pulse width of the control pulse is smaller than the pulse width of the output pulse.

서로 동기된 출력펄스와 제어펄스에 대하여, 상기 출력펄스의 라이징에지 시점과 상기 제어펄스의 라이징에지 시점이 동일하며; 그리고, 상기 제어펄스의 폴링에지 시점이 상기 출력펄스의 폴링에지 시점보다 앞선 것을 특징으로 한다.The rising edge timing of the output pulse and the rising edge timing of the control pulse are the same for the output pulse and the control pulse synchronized with each other; The polling edge point of the control pulse is ahead of the polling edge point of the output pulse.

출력펄스의 펄스폭과 제어펄스의 펄스폭이 동일한 것을 특징으로 한다.And the pulse width of the output pulse is equal to the pulse width of the control pulse.

서로 동기된 출력펄스와 제어펄스에 대하여, 상기 출력펄스의 라이징에지 시점과 상기 제어펄스의 라이징에지 시점이 동일하며; 그리고, 상기 출력펄스의 폴링에지 시점과 상기 제어펄스의 폴링에지 시점이 동일한 것을 특징으로 한다.The rising edge timing of the output pulse and the rising edge timing of the control pulse are the same for the output pulse and the control pulse synchronized with each other; The polling edge timing of the output pulse and the polling edge timing of the control pulse are the same.

출력펄스의 하이전압과 제어펄스의 하이전압이 동일하거나 다르며; 그리고, 상기 출력펄스의 로우전압과 상기 제어펄스의 로우전압이 동일하거나 서로 다른 것을 특징으로 한다.The high voltage of the output pulse and the high voltage of the control pulse are the same or different; The low voltage of the output pulse and the low voltage of the control pulse are the same or different from each other.

상기 i개의 출력용 클럭펄스들은 i개의 출력용클럭라인들을 통해 상기 쉬프트 레지스터로 공급되며; 상기 j개의 제어용 클럭펄스들은 j개의 제어용클럭라인들을 통해 상기 쉬프트 레지스터로 공급되며; 상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력함을 특징으로 한다.The i output clock pulses are supplied to the shift register through i output clock lines; The j control clock pulses are supplied to the shift register through j control clock lines; Wherein the shift register comprises a plurality of stages for sequentially outputting scan pulses; And each of the stages outputs a scan pulse through its output terminal.

p번째(p는 자연수) 스테이지는, j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자; 및, 상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부를 포함하며; 상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 출력시점이, 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 출력시점과 일치하며; 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스는, 상기 p-q번째 스테이지의 스캔펄스로서 사용된 출력펄스의 바로 다음 번째 출력펄스를 포함하는 출력용 클럭펄스인 것을 특징으로 한다.wherein the pth (p is a natural number) stage is controlled according to any one of j control clock pulses, the set switching element being connected between an output terminal of a p-qth (q is a natural number smaller than p) stage and a set node; A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node; An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage; And an inversion section for inverting the voltage of the reset node in accordance with the voltage of the set node; The output time point of the scan pulse provided from the output terminal of the (p-q) -th stage coincides with the output time point of at least one control pulse included in the control clock pulse applied to the set switching element; And the output clock pulse applied to the pull-up switching element is an output clock pulse including the next output pulse of the output pulse used as the scan pulse of the (p-q) -th stage.

상기 반전부로부터의 출력 및 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 더 포함함을 특징으로 한다.A pull-down switching element controlled between any one of an output from the inverting section and a control clock pulse applied to the set switching element and connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, . ≪ / RTI >

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및, 충전용전압에 따라 제어되며, 상기 풀업 스위칭소자에 연결된 출력용클럭라인과 리세트 노드간에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a second power supply line for transmitting a second discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; And a second inverting switching element controlled according to a charging voltage and connected between the output clock line connected to the pull-up switching element and the reset node.

상기 충전용전압은 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스에 근거하여 주기적으로 고전압 및 저전압을 갖는 펄스전압이며; 그리고, 상기 충전용전압이 고전압으로 유지되는 각 지속시간이 상기 출력용 클럭펄스의 라이징에지 시점 및 폴링에지 시점 중 어느 하나의 시점을 포함함을 특징으로 한다.Wherein the charging voltage is a pulse voltage having a high voltage and a low voltage periodically based on an output clock pulse applied to the pull-up switching element; The duration of the charge voltage maintained at the high voltage includes a rising edge of the output clock pulse and a falling edge of the output clock pulse.

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용라인과 상기 리세트 노드간에 접속된 제 2 반전 스위칭소자; 및, 상기 세트 스위칭소자에 제공되는 제어용 클럭펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a second power supply line for transmitting a second discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; A second inversion switching element controlled in accordance with an output clock pulse provided to the pull-up switching element, the second inversion switching element being connected between a charging line for transmitting a charging voltage and the reset node; And a third inversion switching element controlled in accordance with a control clock pulse provided to the set switching element and connected between the reset node and a second discharge power supply line.

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 그 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 제 2 반전 스위칭소자; 및, 상기 세트 스위칭소자에 제공되는 제어용 클럭펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a second power supply line for transmitting a second discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; A second inverting switching element controlled in accordance with an output clock pulse provided to the pull-up switching element, the second inverting switching element being connected between the output clock line for transmitting the output clock pulse and the reset node; And a third inversion switching element controlled in accordance with a control clock pulse provided to the set switching element and connected between the reset node and a second discharge power supply line.

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및, 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a second power supply line for transmitting a second discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; And a capacitor connected between the reset node and an output clock line for transmitting an output clock pulse applied to the pull-up switching element.

상기 j는 3이상이며; p번째(p는 자연수) 스테이지는, 상기 j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, p-q번째 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자; 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스와 다른 제어용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 리세트 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자; 및, 상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부를 포함하며; 상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 출력시점이, 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 출력시점과 일치하며; 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스는, 상기 p-q번째 스테이지의 스캔펄스로서 사용된 출력펄스의 바로 다음 번째 출력펄스를 포함하는 출력용 클럭펄스이며; p+r번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 출력시점이, 상기 리세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 출력시점과 일치함을 특징으로 한다.J is 3 or more; a pth (p is a natural number) stage is controlled according to any one of the j control clock pulses, the set switching element being connected between the output terminal of the (p-q) -th stage and the set node; A reset switching element connected between the set node and a second power supply line for transmitting a second discharge voltage, the reset switch being controlled according to a control clock pulse different from the control clock pulse applied to the set switching element; A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and the output terminal, the pull-up switching element being controlled according to a voltage of the set node; An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage; And an inversion section for inverting the voltage of the reset node in accordance with the voltage of the set node; The output time point of the scan pulse provided from the output terminal of the (p-q) -th stage coincides with the output time point of at least one control pulse included in the control clock pulse applied to the set switching element; The output clock pulse applied to the pull-up switching element is an output clock pulse including the output pulse immediately after the output pulse used as the scan pulse of the (p-q) -th stage; the output time point of the scan pulse provided from the output terminal of the (p + r) -th stage coincides with the output time point of at least one control pulse included in the control clock pulse applied to the reset switching element.

상기 반전부로부터의 출력 및 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 더 포함함을 특징으로 한다.A pull-down switching element controlled between any one of an output from the inverting section and a control clock pulse applied to the set switching element and connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, . ≪ / RTI >

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및, 충전용전압에 따라 제어되며, 이 충전용전압을 전송하는 충전용전원라인과 리세트 노드간에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a third power supply line for transmitting a third discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; And a second inversion switching element which is controlled in accordance with a charging voltage, and which is connected between a charging power supply line for transmitting the charging voltage and a reset node.

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및, 상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a third power supply line for transmitting a second discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; And a second power supply line connected to the reset node, the second power supply line being controlled in accordance with an output clock pulse provided to the pull-up switching device, the second power supply line transmitting a charging voltage, and the second inverting switching device connected to the reset node.

상기 세트 스위칭소자에 인가되는 제어용 클럭펄스 및 상기 리세트 스위칭소자에 인가되는 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전원라인간에 접속된 제 3 반전 스위칭소자를 더 포함함을 특징으로 한다.And a third inversion switching element connected between the reset node and the third discharge power supply line, the third inversion switching element being controlled according to any one of a control clock pulse applied to the set switching element and a control clock pulse applied to the reset switching element, And further comprising:

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및, 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a third power supply line for transmitting a third discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; And a capacitor connected between the reset node and an output clock line for transmitting an output clock pulse applied to the pull-up switching element.

상기 반전부는,Wherein,

상기 세트 노드의 전압에 따라 제어되며, 공통 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전원라인간에 접속된 제 2 반전 스위칭소자; 상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 공통 노드간에 접속된 제 3 반전 스위칭소자; 및, 상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element controlled according to the voltage of the set node and connected between a common node and a third discharge power supply line for transmitting a third discharge voltage; A second inversion switching element controlled according to a voltage of the set node and connected between the reset node and a third discharge power supply line; A third inversion switching element connected between the charging power supply line for transmitting a charging voltage and the common node, the third inversion switching element being controlled according to an output clock pulse provided to the pull-up switching element; And a fourth inversion switching element controlled in accordance with the voltage of the common node and connected between the charging power supply line and the reset node.

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 공통 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전원라인간에 접속된 제 2 반전 스위칭소자; 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 3 반전 스위칭소자; 및, 상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.A first inversion switching element connected between a common node and a third discharge power supply line for transmitting a third discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; A second inversion switching element controlled according to a voltage of the set node and connected between the reset node and a third discharge power supply line; A third inversion switching element controlled in accordance with a charging voltage and connected between a charging power supply line for transmitting the charging voltage and a common node; And a fourth inversion switching element controlled in accordance with the voltage of the common node and connected between the charging power supply line and the reset node.

상기 j는 3이상이며; p번째(p는 자연수) 스테이지는, p-q번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 스캔펄스가 인가되는 p-q번째 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자; p+r번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용라인간에 접속된 리세트 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자; 및, 상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부를 포함하며; 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스는, 상기 p-q번째 스테이지의 스캔펄스로서 사용된 출력펄스의 바로 다음 번째 출력펄스를 포함하는 출력용 클럭펄스인 것을 특징으로 한다.J is 3 or more; a set switching element controlled in accordance with a scan pulse from a (p-q) th stage and connected between an output terminal of a (p-q) -th stage to which the scan pulse is applied and a set node; a reset switching element connected between the set node and a second discharge line for transferring a second discharge voltage, the reset switch being controlled according to a scan pulse from the (p + r) th stage; A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node; An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage; And an inversion section for inverting the voltage of the reset node in accordance with the voltage of the set node; And the output clock pulse applied to the pull-up switching element is an output clock pulse including the next output pulse of the output pulse used as the scan pulse of the (p-q) -th stage.

상기 반전부로부터의 출력 및 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 더 포함하며; 그리고, 상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 출력시점이, 상기 풀다운 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 출력시점과 일치함을 특징으로 한다.Further comprising a pulldown switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to any one of an output from the inverting section and a control clock pulse; The output time point of the scan pulse supplied from the output terminal of the (p-q) th stage corresponds to the output time point of at least one control pulse included in the control clock pulse applied to the pull-down switching device.

상기 j는 3이상이며; p번째(p는 자연수) 스테이지는, p-q번째 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 세트 스위칭소자; 상기 j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 리세트 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자; 및, 상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부를 포함함을 특징으로 한다.J is 3 or more; The pth (p is a natural number) stage is controlled in accordance with a scan pulse from the (p-q) th stage and includes a set switching element connected between a charging power supply line for transmitting a charging voltage and the set node; A reset switching element controlled according to any one of the j control clock pulses and connected between the set node and a second discharge power supply line for transmitting a second discharge voltage; A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node; An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage; And an inverter for inverting the voltage of the reset node according to the voltage of the set node.

상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및, 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 한다.A first inversion switching element connected between the reset node and a third power supply line for transmitting a third discharge voltage, the first inversion switching element being controlled according to a voltage of the set node; And a capacitor connected between the reset node and an output clock line for transmitting an output clock pulse applied to the pull-up switching element.

본 발명에 따른 게이트 구동회로는 다음과 같은 효과를 갖는다.The gate driving circuit according to the present invention has the following effects.

본 발명에 따르면, 출력 기간 이후의 제어용 클럭펄스에 의해 세트 노드의 전압이 주기적으로 방전되기 때문에, 이 출력 기간 이후에 출력용 클럭펄스에 의해서 세트 노드에 원치 않는 전압이 누적되는 것이 방지될 수 있다. 즉 출력 기간 이후에 제어용 클럭펄스에 의해 세트 스위칭소자가 주기적으로 턴-온되는 바, 이때마다 로우상태의 전단 스테이지의 스캔펄스가 현재단 스테이지의 세트 노드에 인가됨으로써 세트 노드가 고전압으로 충전되는 것이 방지된다. 그럼으로써 현재단 스테이지의 출력 기간 이후에 이 현재단 스테이지의 풀업 스위칭소자가 반복하여 턴-온되는 것이 방지되고, 이에 따라 멀티 출력이 발생되지 않는다.According to the present invention, because the voltage of the set node is periodically discharged by the control clock pulse after the output period, accumulation of undesired voltage in the set node by the output clock pulse after this output period can be prevented. That is, after the output period, the set switching element is periodically turned on by the control clock pulse. At this time, the scan pulse of the previous stage in the low state is applied to the set node of the current stage, . Thus, after the output stage of the current single stage, this current single stage pull-up switching element is prevented from being turned on repeatedly, so that no multi-output is generated.

도 1은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면
도 2는 도 1의 출력용클럭발생기 및 제어용클럭발생기로부터 출력되는 각종 신호의 출력 타이밍도를 나타낸 도면
도 3은 도 1에 도시된 쉬프트 레지스터의 제 1 실시예에 대한 상세 구성도
도 4는 도 3의 어느 하나의 스테이지에 구비된 회로구성을 나타낸 도면
도 5는 제 1 실시예에 따른 반전부를 포함한 p번째 스테이지의 회로 구성도
도 6은 제 2 실시예에 따른 반전부를 포함한 p번째 스테이지의 회로 구성도
도 7은 제 3 실시예에 따른 반전부를 포함한 p번째 스테이지의 회로 구성도
도 8은 제 4 실시예에 따른 반전부를 포함한 p번째 스테이지의 회로 구성도
도 9는 제 5 실시예에 따른 반전부를 포함한 p번째 스테이지의 회로 구성도
도 10은 충전용전압의 또 다른 형태를 설명하기 위한 도면
도 11은 도 1에 도시된 쉬프트 레지스터의 제 2 실시예에 대한 상세 구성도
도 12는 도 11과 같은 쉬프트 레지스터를 포함한 도 1의 게이트 구동회로에 공급되는 각종 신호의 타이밍도를 나타낸 도면
도 13은 도 11의 어느 하나의 스테이지에 구비된 회로구성을 나타낸 도면
도 14는 도 13에서의 반전부의 제 1 실시예에 따른 p번째 스테이지의 회로 구성도
도 15는 도 13에서의 반전부의 제 2 실시예에 따른 p번째 스테이지의 회로 구성도
도 16은 도 13에서의 반전부의 제 3 실시예에 따른 p번째 스테이지의 회로 구성도
도 17은 도 13에서의 반전부의 제 4 실시예에 따른 p번째 스테이지의 회로 구성도
도 18은 도 13에서의 반전부의 제 5실시예에 따른 p번째 스테이지의 회로 구성도
도 19는 도 13에서의 반전부의 제 6 실시예에 따른 p번째 스테이지의 회로 구성도
도 20은 도 13에서의 반전부의 제 7 실시예에 따른 p번째 스테이지의 회로 구성도
도 21은 어느 하나의 스테이지에 구비된 또 다른 회로구성을 나타낸 도면
도 22는 어느 하나의 스테이지에 구비된 또 다른 회로구성을 나타낸 도면
도 23은 도 22에서의 반전부의 제 1 실시예에 따른 p번째 스테이지의 회로 구성도1 is a view showing a gate drive circuit according to an embodiment of the present invention;
2 is a diagram showing output timing diagrams of various signals outputted from the clock generator for output and the clock generator for control shown in Fig. 1
3 is a detailed configuration diagram of the first embodiment of the shift register shown in FIG.
4 is a diagram showing a circuit configuration provided in any one of the stages of Fig. 3
5 is a circuit configuration diagram of a p-th stage including the inverting section according to the first embodiment
6 is a circuit configuration diagram of a p-th stage including an inverting section according to the second embodiment
7 is a circuit configuration diagram of a p-th stage including the inverting section according to the third embodiment
8 is a circuit configuration diagram of a p-th stage including the inverting section according to the fourth embodiment
9 is a circuit configuration diagram of the p-th stage including the inverting section according to the fifth embodiment
10 is a view for explaining another form of the charging voltage
11 is a detailed configuration diagram of the second embodiment of the shift register shown in FIG.
12 is a timing chart of various signals supplied to the gate driving circuit of FIG. 1 including the shift register shown in FIG.
13 is a diagram showing a circuit configuration provided in any one of the stages of Fig. 11
14 is a circuit configuration diagram of a p-th stage according to the first embodiment of the inverting unit in Fig. 13
Fig. 15 is a circuit configuration diagram of a p-th stage according to the second embodiment of the inverting section in Fig. 13
Fig. 16 is a circuit configuration diagram of the p-th stage according to the third embodiment of the inverting unit in Fig. 13
FIG. 17 is a circuit configuration diagram of a p-th stage according to the fourth embodiment of the inverting section in FIG. 13
Fig. 18 is a circuit configuration diagram of the p-th stage according to the fifth embodiment of the inverting unit in Fig. 13
FIG. 19 is a circuit configuration diagram of a p-th stage according to the sixth embodiment of the inverting section in FIG. 13
20 is a circuit configuration diagram of a p-th stage according to the seventh embodiment of the inverting section in Fig. 13
21 is a diagram showing another circuit configuration provided in any one of the stages
22 is a diagram showing another circuit configuration provided in any one of the stages
23 is a circuit configuration diagram of the p-th stage according to the first embodiment of the inverting unit in Fig.

도 1은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면이고, 도 2는 도 1의 출력용클럭발생기 및 제어용클럭발생기로부터 출력되는 각종 신호의 출력 타이밍도를 나타낸 도면이다.FIG. 1 is a view showing a gate driving circuit according to an embodiment of the present invention. FIG. 2 is a timing chart of output signals of various signals outputted from the output clock generator and the control clock generator of FIG.

본 발명의 실시예에 따른 게이트 구동회로는, 도 1에 도시된 바와 같이, 출력용클럭발생기(OCG), 제어용클럭발생기(CCG) 및 쉬프트 레지스터(SR)를 포함한다.The gate driving circuit according to the embodiment of the present invention includes an output clock generator OCG, a control clock generator CCG, and a shift register SR, as shown in FIG.

출력용클럭발생기(OCG)는 i개(i는 2이상의 자연수)의 출력용 클럭펄스(o-CLK)들을 순차적으로 출력한다. 즉, 이 출력용클럭발생기(OCG)는 i상(phase)의 출력용 클럭펄스들을 출력한다. i개의 출력용 클럭펄스들 각각은 주기적으로 출력되는 다수의 출력펄스들로 구성된다. 예를 들어, 도 2에는 2상의 출력용 클럭펄스들(o-CLK1, o-CLK2)이 도시되어 있는 바, 제 1 출력용 클럭펄스(o-CLK1)가 제 2 출력용 클럭펄스(o-CLK2)보다 앞선 위상을 갖는다. 그리고, 제 1 출력용 클럭펄스(o-CLK1)는 주기적으로 출력되는 다수의 출력펄스들(1, 3, 5, ...)을 포함하며, 마찬가지로 제 2 출력용 클럭펄스(o-CLK2)도 주기적으로 출력되는 다수의 출력펄스들(2, 4, 6, ...)을 포함한다. 이 출력용클럭발생기(OCG)는 3상 이상의 출력용 클럭펄스를 출력할 수도 있다.The output clock generator (OCG) sequentially outputs i (i is a natural number of 2 or more) output clock pulses (o-CLK). That is, the output clock generator (OCG) outputs the output clock pulses in the i-th phase. Each of the i output clock pulses consists of a plurality of output pulses periodically outputted. For example, FIG. 2 shows two-phase output clock pulses (o-CLK1, o-CLK2), wherein the first output clock pulse o-CLK1 is greater than the second output clock pulse o- Phase. The first output clock pulse o-CLK1 includes a plurality of output pulses 1, 3, 5, ..., which are periodically outputted. Similarly, the second output clock pulse o-CLK2 includes a periodic And a plurality of output pulses 2, 4, 6,. The output clock generator (OCG) may output clock pulses for output of three or more phases.

제어용클럭발생기(CCG)는 j개(j는 2이상의 자연수)의 제어용 클럭펄스(c-CLK)들을 순차적으로 출력한다. 즉, 이 제어용클럭발생기(CCG)는 j상(phase)의 제어용 클럭펄스들을 출력한다. j개의 출력용 클럭펄스들 각각은 주기적으로 출력되는 다수의 제어펄스들로 구성된다. 예를 들어, 도 2에는 2상의 제어용 클럭펄스들(c-CLK1, c-CLK2)이 도시되어 있는 바, 제 1 제어용 클럭펄스(c-CLK1)가 제 2 제어용 클럭펄스(c-CLK2)보다 앞선 위상을 갖는다. 그리고, 제 1 제어용 클럭펄스(c-CLK1)는 주기적으로 출력되는 다수의 제어펄스들(①, ③, ⑤, ...)을 포함하며, 마찬가지로 제 2 출력용 클럭펄스(o-CLK2)도 주기적으로 출력되는 다수의 제어펄스들(②, ④, ⑥, ...)을 포함한다. 이 제어용클럭발생기(CCG)는 3상 이상의 제어용 클럭펄스를 출력할 수도 있다.The control clock generator CCG sequentially outputs control clock pulses c-CLK of j (j is a natural number of 2 or more). That is, the control clock generator CCG outputs control clock pulses in the j-th phase. Each of the j output clock pulses consists of a plurality of control pulses periodically outputted. For example, the control clock pulses (c-CLK1, c-CLK2) for two phases are shown in Fig. 2, and the first control clock pulse (c-CLK1) Phase. The first control clock pulse (c-CLK1) includes a plurality of control pulses (1, 3, 5, ...) periodically outputted and similarly, the second output clock pulse o- (2), (4), (6),. The control clock generator (CCG) may output control clock pulses of three or more phases.

쉬프트 레지스터(SR)는, 출력용클럭발생기(OCG)로부터의 i개의 출력용 클럭펄스들 및 제어용클럭발생기(CCG)로부터의 j개의 제어용 클럭펄스들을 공급받아 다수의 스캔펄스들을 순차적으로 출력한다. 이때, i개의 출력용 클럭펄스들은 i개의 출력용클럭라인들을 통해 쉬프트 레지스터(SR)로 공급되며, j개의 제어용 클럭펄스들은 j개의 제어용클럭라인들을 통해 쉬프트 레지스터(SR)로 공급된다.The shift register SR sequentially receives i output clock pulses from the output clock generator OCG and j control clock pulses from the control clock generator CCG to sequentially output a plurality of scan pulses. At this time, i output clock pulses are supplied to the shift register SR through i output clock lines, and j control clock pulses are supplied to the shift register SR through j control clock lines.

여기서, 상술된 j개의 제어용 클럭펄스들 각각에 포함된 제어펄스들은 적어도 1개의 출력용 클럭펄스에 포함된 출력펄스들에 동기된다. 좀 더 구체적으로, j개의 제어용 클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 제어용 클럭펄스에 포함된 제어펄스들은, i개의 출력용 클럭펄스에 포함된 출력펄스들 중 jn+k번째(n은 0을 포함한 자연수) 순서로 출력되는 출력펄스에 동기된다. 이를 예를 들어 설명하면 다음과 같다. Here, the control pulses included in each of the above-described j control clock pulses are synchronized with the output pulses included in at least one output clock pulse. More specifically, the control pulses included in the control clock pulses outputted in the order of k (k is one of natural numbers from 1 to j) among the j control clock pulses are the outputs included in the i output clock pulses And is synchronized with the output pulse outputted in order of jn + kth (n is a natural number including 0) of the pulses. An example of this is as follows.

즉, 도 2에 도시된 바와 같이, i 및 j가 모두 2로 설정되면 상술된 수식 'jn+k'는 '2n+k'로 정의 되며, 여기서 k는 1부터 2까지의 자연수이다. 이때, 2개의 제어용 클럭펄스들 중 첫 번째, 즉 1번째(k=1) 순서로 출력되는 제어용 클럭펄스(c-CLK1)는 '2n+1'번째로 출력되는 출력펄스에 동기된다. 다시 말하여, 1번째 순서의 제어용 클럭펄스(c-CLK1)는 홀수 번째 마다 출력되는 출력펄스(1, 3, 5 ...)에 동기된 제어펄스들(①, ③, ⑤, ...)을 포함한다.That is, as shown in FIG. 2, when i and j are both set to 2, the above-described equation 'jn + k' is defined as 2n + k, where k is a natural number from 1 to 2. At this time, the control clock pulse (c-CLK1) output in the order of the first, that is, the first (k = 1) of the two control clock pulses is synchronized with the output pulse of the (2n + 1) th. In other words, the control clock pulse (c-CLK1) in the first order is the control pulse (1, 3, 5, ...) synchronized with the output pulses (1, 3, 5 ...) ).

마찬가지 방식으로, 2개의 제어용 클럭펄스들 중 두 번째, 즉 2번째(k=2) 순서로 출력되는 제어용 클럭펄스(c-CLK2)는 '2n+2'번째로 출력되는 출력펄스에 동기된다. 다시 말하여, 2번째 순서의 제어용 클럭펄스(c-CLK2)는 짝수 번째 마다 출력되는 출력펄스(2, 4, 6 ...)에 동기된 제어펄스들(②, ④, ⑥, ...)을 포함한다.Similarly, the control clock pulse (c-CLK2) output in the order of the two control clock pulses, that is, the second (k = 2) second control clock pulse is synchronized with the output pulse output at the (2n + 2) th. In other words, the control clock pulse (c-CLK2) of the second order is controlled by the control pulses (2, 4, 6, ...) synchronized with the output pulses 2, 4, 6, ).

따라서, i 및 j가 모두 2일 때, 제 1 제어용 클럭펄스(c-CLK1)에 포함된 제어펄스들은 제 1 출력용 클럭펄스(o-CLK1)에 포함된 출력펄스들에 동기되어 출력되며, 그리고 제 2 제어용 클럭펄스(c-CLK2)에 포함된 제어펄스들은 제 2 출력용 클럭펄스(o-CLK2)에 포함된 출력펄스들에 동기되어 출력된다.Therefore, when i and j are both 2, the control pulses included in the first control clock pulse (c-CLK1) are output in synchronization with the output pulses included in the first output clock pulse (o-CLK1), and The control pulses included in the second control clock pulse (c-CLK2) are output in synchronization with the output pulses included in the second output clock pulse (o-CLK2).

구체적으로, 도 2에 도시된 바와 같이, 제 1 제어용 클럭펄스(c-CLK1)에 포함된 제어펄스와 이에 대응되는 제 1 출력용 클럭펄스(o-CLK1)에 포함된 출력펄스는 동일한 시점에 로우전압에서 하이전압으로 천이한다. 다시 말하여, 서로 대응되는 제어펄스와 출력펄스의 라이징에지(rising edge) 시점이 서로 일치한다.Specifically, as shown in Fig. 2, the control pulse included in the first control clock pulse (c-CLK1) and the output pulse included in the first output clock pulse (o-CLK1) Transition from voltage to high voltage. In other words, the corresponding control pulses and the rising edge of the output pulses coincide with each other.

한편, 도 2에 도시된 바와 같이, 제어펄스(예를 들어, 도 2의 ①)의 펄스폭은 출력펄스(예를 들어, 도 2의 1)의 펄스폭보다 작게 설정될 수 있다. 이와 같은 경우, 서로 동기된 출력펄스와 제어펄스에 대하여, 출력펄스의 라이징에지 시점과 제어펄스의 라이징에지 시점이 동일하며, 그리고 제어펄스의 폴링에지 시점이 출력펄스의 폴링에지 시점보다 앞서게 된다.2, the pulse width of the control pulse (for example, 1 in Fig. 2) may be set smaller than the pulse width of the output pulse (for example, 1 in Fig. 2). In this case, the rising edge timing of the output pulse and the rising edge timing of the control pulse are the same for the output pulses and control pulses synchronized with each other, and the polling edge timing of the control pulse precedes the polling edge timing of the output pulse.

다른 한편, 제어펄스의 펄스폭과 출력펄스의 펄스폭이 서로 동일할 수도 있다. 이와 같은 경우, 서로 동기된 출력펄스와 제어펄스에 대하여, 출력펄스의 라이징에지 시점과 제어펄스의 라이징에지 시점이 동일하며, 그리고 출력펄스의 폴링에지 시점과 제어펄스의 폴링에지 시점이 동일하다.On the other hand, the pulse width of the control pulse and the pulse width of the output pulse may be the same. In this case, for the output pulses and the control pulses synchronized with each other, the rising edge of the output pulse and the rising edge of the control pulse are the same, and the polling edge timing of the output pulse and the polling edge timing of the control pulse are the same.

한편, 출력펄스의 하이전압과 제어펄스의 하이전압이 동일하거나 다를 수도 있다. 또한 출력펄스의 로우전압과 제어펄스의 로우전압이 동일하거나 서로 다를 수도 있다.On the other hand, the high voltage of the output pulse and the high voltage of the control pulse may be the same or different. The low voltage of the output pulse and the low voltage of the control pulse may be the same or different from each other.

여기서, 제어펄스의 펄스폭과 출력펄스의 펄스폭이 서로 동일하고, 출력펄스의 하이전압과 제어펄스의 하이전압이 동일하고, 그리고 출력펄스의 로우전압과 제어펄스의 로우전압이 동일할 경우, 제어용 클럭펄스들은 제외되고 출력용 클럭펄스들만이 사용될 수 있다.When the pulse width of the control pulse and the pulse width of the output pulse are equal to each other and the high voltage of the output pulse and the high voltage of the control pulse are the same and the low voltage of the output pulse and the low voltage of the control pulse are the same, The control clock pulses are excluded and only the output clock pulses can be used.

도 3은 도 1에 도시된 쉬프트 레지스터(SR)의 제 1 실시예에 대한 상세 구성도이다.FIG. 3 is a detailed configuration diagram of the first embodiment of the shift register SR shown in FIG.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터(SR)는, 도 3에 도시된 바와 같이, 다수의 스테이지들(STp-3 내지 STp+2)을 포함한다. 여기서, 각 스테이지들은 각각의 2번 단자(II; 이하, 출력단자(OT))를 통해 한 프레임 기간동안 한 번의 스캔펄스(SPp-2 내지 SPp+2)를 출력한다.The shift register SR according to the first embodiment of the present invention includes a plurality of stages STp-3 to STp + 2, as shown in Fig. Here, each stage outputs one scan pulse (SPp-2 to SPp + 2) for one frame period through each second terminal II (hereinafter referred to as an output terminal OT).

각 스테이지는, 도 3에 도시된 바와 같이, 총 4개의 단자들(I, II, III, IV)을 포함하는 바, 1번 단자(I)로는 전단 스테이지로부터의 출력이 인가되며, 3번 단자(III)로는 어느 하나의 출력용 클럭펄스가 인가되며, 그리고 4번 단자(IV)로는 어느 하나의 제어용 클럭펄스가 인가된다. 한편, 2번 단자로부터는, 해당 스테이지의 출력, 즉 스캔펄스(예를 들어, 도 3의 SPp-2 내지 SPp+2)가 출력된다. As shown in Fig. 3, each stage includes four terminals I, II, III, and IV. The output from the front stage is applied to the first terminal I, One of the output clock pulses is applied to the third terminal (III), and one of the control clock pulses is applied to the fourth terminal (IV). On the other hand, the output of the stage, that is, the scan pulse (for example, SPp-2 to SPp + 2 in FIG. 3) is output from the second terminal.

예를 들어, 홀수 번째 스테이지(예를 들어, 도 3의 STp, STp+2)의 3번 단자(III) 및 4번 단자(IV)로는 각각 제 1 출력용 클럭펄스(o-CLK1) 및 제 2 제어용 클럭펄스(c-CLK2)가 한 쌍으로 입력된다. 반면, 짝수 번째 스테이지(예를 들어, 도 3의 STp-1, STp+1)의 3번 단자(III) 및 4번 단자(IV)로는 각각 제 2 출력용 클럭펄스(o-CLK2) 및 제 1 제어용 클럭펄스(c-CLK1)가 한 쌍으로 입력된다.For example, the third output terminal (III) and the fourth terminal (IV) of the odd-numbered stages (for example, STp and STp + 2 in FIG. 3) Control clock pulses (c-CLK2) are input as a pair. On the other hand, for the third terminal (III) and the fourth terminal (IV) of the even-numbered stages (for example, STp-1 and STp + 1 in FIG. 3), the second output clock pulse o- The control clock pulses (c-CLK1) are input as a pair.

각 스테이지는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 각 스테이지(ST1 내지 STh+1)는 자신으로부터 후단에 위치한 스테이지의 동작을 제어한다. 또한, 쉬프트 레지스터(SR)의 구성에 따라, 각 스테이지는 후단뿐만 아니라 자신으로부터 전단에 위치한 스테이지의 동작을 제어할 수도 있다. 한편, 도시되지 않았지만, 마지막에 위치한 최종 스테이지의 후단에는 이 최종 스테이지로 스캔펄스를 공급하는 더미 스테이지가 더 구비될 수 있다. 쉬프트 레지스터(SR)의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다.Each stage drives a gate line connected thereto by using a scan pulse. In addition, each stage ST1 to STh + 1 controls the operation of the stage located at the rear end from itself. Further, according to the configuration of the shift register SR, each stage may control not only the rear stage but also the operation of the stage located at the preceding stage from itself. Although not shown, a dummy stage for supplying a scan pulse to the final stage may be further provided at the last stage of the last stage. Depending on the configuration of the shift register SR, this dummy stage may be plural instead of one.

스테이지들은 첫 번째 스테이지부터 더미 스테이지 순서로 차례로 스캔펄스를 출력한다. The stages sequentially output scan pulses in the order of the first stage to the dummy stage.

더미 스테이지를 제외한 스테이지들로부터 출력된 스캔펄스는 표시패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 이 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에만 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에만 공급된다.The scan pulses output from the stages other than the dummy stage are sequentially supplied to the gate lines of the display panel (not shown) to sequentially scan the gate lines. The scan pulse output from the stages is supplied only to the stage located at the preceding stage from the stage itself, or to the stage located at the preceding stage and to the stage located at the rear stage, or to the stage located at the rear stage.

이러한 쉬프트 레지스터(SR)는 표시패널에 내장될 수 있다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 쉬프트 레지스터(SR)는 비표시부에 내장된다.Such a shift register SR may be embedded in the display panel. That is, the display panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and the shift register SR is embedded in the non-display portion.

도 4는 도 3의 어느 하나의 스테이지에 구비된 회로구성을 나타낸 도면이다.FIG. 4 is a diagram showing a circuit configuration provided in any one of the stages of FIG. 3. FIG.

어느 하나의 스테이지, 예를 들어 p번째 스테이지(STp)는, 도 4에 도시된 바와 같이, 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다. 한편, 이 p번째 스테이지는 풀다운 스위칭소자(Pd)를 더 포함할 수도 있다. 4, the set switching element sTr, the pull-up switching element Pu, the output connection switching element oTr, and the inverting part INV ). On the other hand, the p-th stage may further include a pull-down switching element Pd.

p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)는, j개의 제어용 클럭펄스들 중 어느 하나(c-CLK#A)에 따라 제어되며, p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자와 세트 노드(Q)간에 접속된다. 즉, 이 세트 스위칭소자(sTr)는 어느 하나의 제어용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째 스테이지의 출력단자와 p번째 스테이지(STp)의 세트 노드(Q)를 서로 연결시킨다. 예를 들어, p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)는 제 2 제어용 클럭펄스(c-CLK2)를 공급받을 수 있다.The set switching element sTr included in the p-th stage STp is controlled according to any one of the j control clock pulses c-CLK # A, and the pq-th (q is a natural number smaller than p) And is connected between the output terminal and the set node (Q). That is, the set switching element sTr is turned on or off according to any one of the control clock pulses, and the set terminal Q of the p-th stage STp and the output terminal of the pq- To each other. For example, the set switching element sTr included in the p-th stage STp may be supplied with the second control clock pulse c-CLK2.

p번째 스테이지(STp)에 구비된 풀업 스위칭소자(Pu)는, 세트 노드(Q)의 전압에 따라 제어되며, i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 p번째 스테이지(STp)의 출력단자간에 접속된다. 즉, 이 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지(STp)의 출력단자(OT)를 서로 연결시킨다. 예를 들어, p번째 스테이지(STp)에 구비된 풀업 스위칭소자(Pu)는 제 1 출력용 클럭펄스(o-CLK1)를 공급받을 수 있다.The pull-up switching element Pu provided in the p-th stage STp is controlled in accordance with the voltage of the set node Q and is connected to the output clock line for transmitting any one of the i output clock pulses and the p- ). That is, the pull-up switching element Pu is turned on or off according to the voltage of the set node Q, and when any one of the output clock lines and the output terminal OT of the p-th stage STp is turned on, . For example, the pull-up switching element Pu provided in the p-th stage STp may receive the first output clock pulse o-CLK1.

p번째 스테이지(STp)에 구비된 출력연결 스위칭소자(oTr)는, 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 p번째 스테이지(STp)의 출력단자간에 접속된다. 즉, 이 출력연결 스위칭소자(oTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 p번째 스테이지(STp)의 출력단자(OT)를 서로 연결시킨다.The output connection switching element oTr provided in the p-th stage STp is controlled in accordance with the voltage of the reset node QB and is connected between the set node Q and the output terminal of the p-th stage STp. That is, the output connection switching element oTr is turned on or off according to the voltage of the reset node QB, and the output terminal OT of the set node Q and the pth stage STp at the turn- ).

p번째 스테이지(STp)에 구비된 반전부(INV)는, 세트 노드(Q)의 전압에 따라 리세트 노드(QB)의 전압을 반전시킨다. 예를 들어, 이 반전부(INV)는, 세트 노드(Q)의 전압이 하이전압일 때, 이에 응답하여 리세트 노드(QB)의 전압을 로우전압으로 변경한다. 반면, 이 세트 노드(Q)의 전압이 로우전압일 때, 이에 응답하여 리세트 노드(QB)의 전압을 하이전압으로 변경한다.The inverting unit INV provided in the p-th stage STp inverts the voltage of the reset node QB in accordance with the voltage of the set node Q. For example, the inverting portion INV changes the voltage of the reset node QB to a low voltage in response to the voltage of the set node Q being a high voltage. On the other hand, when the voltage of the set node Q is a low voltage, in response, the voltage of the reset node QB is changed to a high voltage.

p번째 스테이지(STp)에 구비된 풀다운 스위칭소자(Pd)는, 반전부(INV)로부터의 출력 및 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스(c-CLK#A) 중 어느 하나에 따라 제어되며, 출력단자(OT))와 제 1 방전용전원라인간에 접속된다. 즉, 이 풀다운 스위칭소자(Pd)는 반전부(INV)로부터의 출력 또는 상기와 같은 제어용 클럭펄스(c-CLK#A) 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지(STp)의 출력단자와 제 1 방전용전원라인을 서로 연결시킨다. 제 1 방전용전원라인은 제 1 방전용전압(VSS1)을 전송한다. 예를 들어, p번째 스테이지(STp)에 구비된 풀다운 스위칭소자(Pd)는 제 2 제어용 클럭펄스(c-CLK2)를 공급받을 수 있다.The pull-down switching element Pd provided in the p-th stage STp is controlled according to any one of the output from the inverting unit INV and the control clock pulse c-CLK # A applied to the set switching element sTr And is connected between the output terminal OT and the first discharge power supply line. That is, the pull-down switching element Pd is turned on or off according to either the output from the inverting unit INV or the control clock pulse (c-CLK # A) as described above, and the turn- Th stage STp and the first discharging power supply line are connected to each other. The first discharging power line transmits the first discharging voltage VSS1. For example, the pull-down switching element Pd provided in the p-th stage STp may receive the second control clock pulse c-CLK2.

한편, 도 4에 도시되지 않았지만, 도 4의 회로는 리세트 스위칭소자를 더 포함할 수 있다. 즉, p번째 스테이지에 구비된 리세트 스위칭소자는 p+r번째(r은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 세트 노드(Q)와 제 2 방전용전압을 전송하는 제 2 방전용라인간에 접속된다. 즉, 리세트 스위칭소자는 p+r번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 방전용라인을 서로 연결시킨다.On the other hand, although not shown in Fig. 4, the circuit of Fig. 4 may further include a reset switching element. That is, the reset switching element provided in the p-th stage is controlled in accordance with the scan pulse from the (p + r) th (r is a natural number) stage, Line. That is, the reset switching element is turned on or off according to the scan pulse from the p + r-th stage, and connects the set node Q and the second discharge line at the turn-on time.

이와 같이 구성된 p번째 스테이지(STp)의 동작을, 도 2 및 도 5를 참조하여 상세히 설명한다.The operation of the p-th stage STp thus constructed will be described in detail with reference to Figs. 2 and 5. Fig.

1) 세트 기간1) Set period

p번째 스테이지(STp)의 세트 기간에는 p-1번째 스테이지(STp-1)로부터 스캔펄스(고전압 상태의 스캔펄스; 이하, p-1번째 스캔펄스(SPp-1))가 발생되는 바, 이 p-1번째 스캔펄스(SPp-1)는 p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)의 소스전극으로 인가된다. 또한, 이 세트 기간에는 제 2 제어용 클럭펄스(c-CLK2; 예를 들어, ②)가 발생되는 바, 이 제 2 제어용 클럭펄스(c-CLK2)는 이 세트 스위칭소자(sTr)의 게이트전극으로 인가된다. During the set period of the p-th stage STp, a scan pulse (a scan pulse in a high voltage state; hereinafter referred to as a (p-1) th scan pulse SPp-1) is generated from the p-1st stage STp- The (p-1) -th scan pulse SPp-1 is applied to the source electrode of the set switching device sTr included in the p-th stage STp. In this set period, a second control clock pulse (c-CLK2; for example, 2) is generated. The second control clock pulse c-CLK2 is supplied to the gate electrode of the set switching element sTr .

그러면, 이 세트 스위칭소자(sTr)가 턴-온되며, 이 턴-온된 세트 스위칭소자(sTr)를 통해 p-1번째 스테이지(STp-1)로부터의 스캔펄스(SPp-1)가 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu)가 턴-온된다.The set switching element sTr is then turned on and the scan pulse SPp-1 from the p-1st stage STp-1 is applied to the set node Q). Thereby, the set node Q is charged, and the pull-up switching element Pu connected to the charged set node Q through the gate electrode is turned on.

한편, 세트 노드(Q)가 충전될 때, 이에 응답하여, 반전부(INV)는 리세트 노드(QB)를 방전시킨다. 이에 따라 이 방전된 리세트 노드(QB)에 게이트전극을 통해 접속된 출력연결 스위칭소자(oTr)가 턴-오프된다.On the other hand, when the set node Q is charged, in response, the inverting unit INV discharges the reset node QB. Thus, the output connection switching element oTr connected to the discharged reset node QB via the gate electrode is turned off.

한편, 풀다운 스위칭소자(Pd)의 게이트전극이 리세트 노드(QB)에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 세트 기간동안 턴-오프된 상태를 유지한다. 반면, 이 풀다운 스위칭소자(Pd)의 게이트전극이 제 2 제어용 클럭펄스(c-CLK2)를 전송하는 제어용클럭라인에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 p-1번째 스캔펄스(SPp-1)와 제 2 제어용 클럭펄스(c-CLK2)가 모두 하이인 기간동안 턴-온된 후, 그 이후에는 턴-오프된다.On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the reset node QB, the pull-down switching element Pd maintains the turned-off state during the set period. On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the control clock line for transmitting the second control clock pulse c-CLK2, the pull-down switching element Pd is connected to the p- (SPp-1) and the second control clock pulse (c-CLK2) are all turned on high, and then turned off.

2) 출력 기간2) Output period

p번째 스테이지(STp)의 출력 기간에는 이 p번째 스테이지(STp)에 공급되는 제 1 출력용 클럭펄스(o-CLK1; 예를 들어, 3)가 발생된다. 이에 따라 턴-온된 상태의 풀업 스위칭소자(Pu)를 통해 제 1 출력용 클럭펄스(o-CLK1)가 스캔펄스(SPp)로서 출력된다.During the output period of the p-th stage STp, a first output clock pulse o-CLK1 (for example, 3) supplied to the p-th stage STp is generated. Accordingly, the first output clock pulse o-CLK1 is output as the scan pulse SPp through the pull-up switching element Pu in the turned-on state.

3) 3) 리세트Reset 기간 term

p번째 스테이지(STp)의 리세트 기간에는 제 2 제어용 클럭펄스(c-CLK2; 예를 들어, ④)가 다시 발생되면서, 세트 스위칭소자(sTr)가 턴-온된다. 그런데, 이 리세트 기간에는 p-1번째 스캔펄스(SPp-1)가 로우전압이므로, 이 기간에서의 p번째 스테이지(STp)의 세트 노드(Q)는 로우전압으로 방전된다. 또한, 반전부(INV)에 의해 리세트 노드(QB)의 전압은 고전압(즉, 충전용전압(VDD))으로 충전된다. 그러면, 출력연결 스위칭소자(oTr)가 턴-온되고, 이 턴-온된 출력연결 스위칭소자(oTr)를 통해 세트 노드(Q)와 출력단자가 서로 연결된다.During the reset period of the p-th stage STp, the second control clock pulse c-CLK2 (for example, 4) is generated again, and the set switching element sTr is turned on. During this reset period, the set node Q of the pth stage STp in this period is discharged to the low voltage since the (p-1) th scan pulse SPp-1 is at a low voltage. Further, the voltage of the reset node QB is charged to the high voltage (that is, the charging voltage VDD) by the inverting unit INV. Then, the output connection switching element oTr is turned on, and the set node Q and the output terminal are connected to each other through the turn-on output connection switching element oTr.

한편, 풀다운 스위칭소자(Pd)의 게이트전극이 리세트 노드(QB)에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 리세트 기간동안 턴-온된 상태를 유지한다. 반면, 이 풀다운 스위칭소자(Pd)의 게이트전극이 제 2 제어용 클럭펄스(c-CLK2)를 전송하는 제어용클럭라인에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 이 p번째 스테이지(STp)의 출력 기간 이후부터 입력되는 제 2 제어용 클럭펄스(c-CLK2)에 응답하여 주기적으로 턴-온된다. 즉, 구체적으로, 이 제 2 제어용 클럭펄스(c-CLK2)의 제어펄스(④, ⑥, ⑧, ...)가 발생될 때마다 턴-온된다.On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the reset node QB, the pull-down switching element Pd remains in the turned-on state during the reset period. On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the control clock line for transmitting the second control clock pulse c-CLK2, the pull-down switching element Pd is connected to the p- (C-CLK2) which is input after the output period of the first control clock pulse (c-CLK2). Specifically, it is turned on every time the control pulses (4, 6, 8, ...) of the second control clock pulse (c-CLK2) are generated.

풀다운 스위칭소자(Pd)가 턴-온되면, 이 턴-온된 풀다운 스위칭소자(Pd)를 통해 제 1 방전용전압(VSS1)이 p번째 스테이지(STp)의 출력단자(OT)로 공급된다.When the pull-down switching element Pd is turned on, the first discharging voltage VSS1 is supplied to the output terminal OT of the p-th stage STp via the turned-on pull-down switching element Pd.

이와 같이 본 발명에 따르면, 출력 기간 이후의 제어용 클럭펄스에 의해 세트 노드(Q)의 전압이 주기적으로 방전되기 때문에, 이 출력 기간 이후에 출력용 클럭펄스에 의해서 세트 노드(Q)에 원치 않는 전압이 누적되는 것이 방지될 수 있다. 즉 출력 기간 이후에 제어용 클럭펄스에 의해 세트 스위칭소자(sTr)가 주기적으로 턴-온되는 바, 이때마다 로우상태의 전단 스테이지의 스캔펄스가 현재단 스테이지의 세트 노드(Q)에 인가됨으로써 세트 노드(Q)가 고전압으로 충전되는 것이 방지된다. 그럼으로써 현재단 스테이지의 출력 기간 이후에 이 현재단 스테이지의 풀업 스위칭소자(Pu)가 반복하여 턴-온되는 것이 방지되고, 이에 따라 멀티 출력이 발생되지 않는다.As described above, according to the present invention, since the voltage of the set node Q is periodically discharged by the control clock pulse after the output period, an undesired voltage is applied to the set node Q by the output clock pulse after the output period Accumulation can be prevented. That is, after the output period, the set switching element sTr is periodically turned on by the control clock pulse. At this time, the scan pulse of the previous stage in the low state is applied to the set node Q of the current stage, (Q) is prevented from being charged to a high voltage. This prevents the current single stage pull-up switching device (Pu) from being repeatedly turned on after the output stage of the current single stage, and accordingly, no multi-output is generated.

도 4의 반전부(INV)는 다음과 같이 다양한 형태의 회로들로 구성될 수 있다.The inverting unit INV of FIG. 4 may be composed of various types of circuits as follows.

도 5는 제 1 실시예에 따른 반전부(INV)를 포함한 p번째 스테이지(STp)의 회로 구성도이다.5 is a circuit configuration diagram of a p-th stage STp including an inverting unit INV according to the first embodiment.

p번째 스테이지(STp)는, 도 5에 도시된 바와 같이, 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.5, the p-th stage STp includes a set switching element sTr, a pull-up switching element Pu, a pulldown switching element Pd, an output connection switching element oTr and an inverting part INV, .

도 5에 도시된 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 4에 도시된 그것들과 동일하다.The set switching element sTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 5 are the same as those shown in Fig.

도 5에 도시된 반전부(INV)는, 제 1 및 제 2 반전 스위칭소자들(iTr1, iTr2)을 포함한다.The inverting unit INV shown in Fig. 5 includes first and second inverting switching elements iTr1 and iTr2.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other . And the second discharging power supply line transmits the second discharging voltage VSS2.

p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)는, 충전용전압(VDD)에 따라 제어되며, 풀업 스위칭소자(Pu)에 연결된 출력용클럭라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력용클럭라인과 리세트 노드(QB)를 서로 연결시킨다.The second inverting switching element iTr2 provided in the p-th stage STp is controlled in accordance with the charging voltage VDD and is connected between the output clock line connected to the pull-up switching element Pu and the reset node QB do. That is, the second inversion switching element iTr2 turns on or off according to the charging voltage VDD, and connects the output clock line and the reset node QB to each other.

여기서, 제 1 반전 스위칭소자(iTr1)의 사이즈가 제 2 반전 스위칭소자(iTr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 반전 스위칭소자(iTr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. Here, the size of the first inversion switching element iTr1 is set larger than the size of the second inversion switching element iTr2. Therefore, when the first and second inverting switching elements iTr1 and iTr2 are both turned on, the reset node QB is turned on from the first inverting switching element iTr1 having a relatively larger size And is discharged by the provided second discharge specific voltage VSS2.

제 1 및 제 2 방전용전압(VSS1, VSS2)은 모두 직류 전압으로서, 이들 제 1 및 제 2 방전용전압(VSS1, VSS2)은 부극성의 직류 전압으로 설정될 수 있다. 여기서, 제 1 및 제 2 방전용전압(VSS1, VSS2) 중 적어도 어느 하나는 접지전압이 될 수 있다. 여기서, 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 더 크거나, 또는 더 작을 수 있다. 또는, 이 제 1 방전용전압(VSS1)과 제 2 방전용전압(VSS2)이 동일할 수도 있다.The first and second discharge voltages VSS1 and VSS2 are all DC voltages, and the first and second discharge voltages VSS1 and VSS2 may be set to a negative DC voltage. At least one of the first and second discharge voltages VSS1 and VSS2 may be a ground voltage. Here, the first discharge voltage VSS1 may be larger or smaller than the second discharge voltage VSS2. Alternatively, the first discharge voltage VSS1 and the second discharge voltage VSS2 may be the same.

충전용전압(VDD)은 방전용전압(제 1 방전용전압(VSS1) 또는 제 2 방전용전압(VSS2))보다 더 큰 값을 갖는 정극성의 직류 전압으로 설정될 수 있다.The charging voltage VDD may be set to a positive DC voltage having a larger value than the discharging voltage (the first discharging voltage VSS1 or the second discharging voltage VSS2).

도 6은 제 2 실시예에 따른 반전부(INV)를 포함한 p번째 스테이지(STp)의 회로 구성도이다.6 is a circuit configuration diagram of a p-th stage STp including an inverting unit INV according to the second embodiment.

p번째 스테이지(STp)는, 도 6에 도시된 바와 같이, 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.6, the p-th stage STp includes a set switching element sTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr and an inverting part INV, .

도 6에 도시된 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 4에 도시된 그것들과 동일하다.The set switching element sTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 6 are the same as those shown in Fig.

도 6에 도시된 반전부(INV)는, 제 1 내지 제 3 반전 스위칭소자(iTr1 내지 iTr3)들을 포함한다.The inverting unit INV shown in Fig. 6 includes the first to third inverting switching elements iTr1 to iTr3.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other.

p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)는, 풀업 스위칭소자(Pu)에 제공되는 출력용 클럭펄스(o-CLK)에 따라 제어되며, 충전용라인과 리세트 노드(QB)간에 접속된다. 즉, 제 2 반전 스위칭소자(iTr2)는 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용라인과 리세트 노드(QB)를 서로 연결시킨다. 충전용라인은 충전용전압(VDD)을 전송한다.The second inversion switching element iTr2 provided in the p-th stage STp is controlled according to the output clock pulse o-CLK provided to the pull-up switching element Pu, and the charging line and the reset node QB . That is, the second inversion switching element iTr2 turns on or off according to the clock pulse for output, and connects the charging line and the reset node QB to each other at the turn-on time. The charging line transmits the charging voltage (VDD).

한편, p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)의 게이트전극에는 출력용 클럭펄스(o-CLK) 대신 p-1번째 스테이지(STp-1)에 구비된 세트 스위칭소자(sTr)로 인가되는 제어용 클럭펄스(c-CLK#B)가 공급될 수도 있다. 예를 들어, p번째 스테이지(STp)의 제 2 반전 스위칭소자(iTr2)의 게이트전극으로는 제 1 제어용 클럭펄스(c-CLK1)가 인가될 수 있다.On the other hand, the set switching element sTr (1) provided in the (p-1) -th stage STp-1 instead of the output clock pulse o-CLK is connected to the gate electrode of the second inverting switching element iTr2 provided in the p- (C-CLK # B) may be supplied. For example, a first control clock pulse (c-CLK1) may be applied to the gate electrode of the second inverting switching element iTr2 of the p-th stage STp.

p번째 스테이지(STp)에 구비된 제 3 반전 스위칭소자(iTr3)는, 세트스위칭소자에 제공되는 제어용 클럭펄스(c-CLK#A)에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 제 3 반전 스위칭소자(iTr3)는 제어용 클럭펄스(c-CLK#A)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 예를 들어, p번째 스테이지(STp)에 구비된 제 3 반전 스위칭소자(iTr3)는 제 1 제어용 클럭펄스(c-CLK1)를 공급받을 수 있다.The third inversion switching element iTr3 provided in the p-th stage STp is controlled according to the control clock pulse c-CLK # A provided to the set switching element, and the reset node QB and the second And are connected between dedicated power lines. That is, the third inversion switching element iTr3 is turned on or off according to the control clock pulse c-CLK # A, and the turn-on reset node QB and the second discharge power supply line are connected to each other . For example, the third inverting switching element iTr3 provided in the p-th stage STp may receive the first control clock pulse c-CLK1.

도 7은 제 3 실시예에 따른 반전부(INV)를 포함한 p번째 스테이지(STp)의 회로 구성도이다.7 is a circuit configuration diagram of a p-th stage STp including an inverting unit INV according to the third embodiment.

p번째 스테이지(STp)는, 도 7에 도시된 바와 같이, 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.7, the p-th stage STp includes a set switching element sTr, a pull-up switching element Pu, a pulldown switching element Pd, an output connection switching element oTr and an inverting part INV, .

도 7에 도시된 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 4에 도시된 그것들과 동일하다.The set switching element sTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 7 are the same as those shown in Fig.

도 7에 도시된 반전부(INV)는, 제 1 내지 제 3 반전 스위칭소자(iTr3)들을 포함한다.The inverting unit INV shown in Fig. 7 includes the first to third inverting switching elements iTr3.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other.

p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)는, 풀업 스위칭소자(Pu)에 제공되는 출력용 클럭펄스(o-CLK)에 따라 제어되며, 그 출력용 클럭펄스를 전송하는 출력용클럭라인과 리세트 노드(QB)간에 접속된다. 즉, 제 2 반전 스위칭소자(iTr2)는 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 그 출력용 클럭펄스(o-CLK)를 전송하는 출력용클럭라인과 리세트 노드(QB)를 서로 연결시킨다.The second inverting switching element iTr2 provided in the p-th stage STp is controlled in accordance with the output clock pulse o-CLK provided to the pull-up switching element Pu, and the output clock for transmitting the output clock pulse Line and the reset node QB. That is, the second inverting switching element iTr2 is turned on or off according to the output clock pulse, and the output clock line for transmitting the output clock pulse o-CLK at the turn-on time and the reset node QB, .

p번째 스테이지(STp)에 구비된 제 3 반전 스위칭소자(iTr3)는, 세트스위칭소자에 제공되는 제어용 클럭펄스(c-CLK#A)에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 제 3 반전 스위칭소자(iTr3)는 제어용 클럭펄스(c-CLK#A)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The third inversion switching element iTr3 provided in the p-th stage STp is controlled according to the control clock pulse c-CLK # A provided to the set switching element, and the reset node QB and the second And are connected between dedicated power lines. That is, the third inversion switching element iTr3 is turned on or off according to the control clock pulse c-CLK # A, and the turn-on reset node QB and the second discharge power supply line are connected to each other .

도 8은 제 4 실시예에 따른 반전부(INV)를 포함한 p번째 스테이지(STp)의 회로 구성도이다.8 is a circuit configuration diagram of a p-th stage STp including an inverting unit INV according to the fourth embodiment.

p번째 스테이지(STp)는, 도 8에 도시된 바와 같이, 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.The p-th stage STp includes a set switching element sTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr and an inverting part INV, .

도 8에 도시된 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 4에 도시된 그것들과 동일하다.The set switching element sTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 8 are the same as those shown in Fig.

도 8에 도시된 반전부(INV)는, 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)를 포함한다.The inverting unit INV shown in Fig. 8 includes a first inverting switching element iTr1 and a capacitor C. [

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other.

p번째 스테이지(STp)에 구비된 커패시터(C)는, 풀업 스위칭소자(Pu)에 인가되는 출력용 클럭펄스(o-CLK)를 전송하는 출력용클럭라인과 리세트 노드(QB) 사이에 접속된다.The capacitor C provided in the p-th stage STp is connected between the output clock line for transmitting the output clock pulse o-CLK applied to the pull-up switching element Pu and the reset node QB.

도 9는 제 5 실시예에 따른 반전부(INV)를 포함한 p번째 스테이지(STp)의 회로 구성도이다.9 is a circuit configuration diagram of a p-th stage STp including an inverting unit INV according to the fifth embodiment.

p번째 스테이지(STp)는, 도 9에 도시된 바와 같이, 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.9, the p-th stage STp includes a set switching element sTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr and an inverting part INV, .

도 9에 도시된 세트 스위칭소자(sTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 4에 도시된 그것들과 동일하다. 단, 풀다운 스위칭소자(Pd)의 게이트전극으로는 제어용 클럭펄스(c-CLK#A)가 인가된다. 즉, 세트 스위칭소자(sTr)에 제공되는 제어용 클럭펄스가 풀다운 스위칭소자(Pd)의 게이트전극에도 인가된다. 예를 들어, p번째 스테이지의 풀다운 스위칭소자(Pd) 및 세트 스위칭소자(sTr)는 제 2 제어용 클럭펄스(c-CLK2)를 공급받을 수 있다.The set switching element sTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 9 are the same as those shown in Fig. However, the control clock pulse (c-CLK # A) is applied to the gate electrode of the pull-down switching element Pd. That is, the control clock pulse provided to the set switching element sTr is also applied to the gate electrode of the pull-down switching element Pd. For example, the pull-down switching element Pd and the set switching element sTr in the p-th stage can receive the second control clock pulse c-CLK2.

도 9에 도시된 반전부(INV)는, 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)를 포함한다. 여기서, 도 9의 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)는, 도 8의 그것들과 동일하다.The inverting unit INV shown in Fig. 9 includes a first inverting switching element iTr1 and a capacitor C. Here, the first inversion switching element iTr1 and the capacitor C in Fig. 9 are the same as those in Fig.

도 10은 충전용전압(VDD)의 또 다른 형태를 설명하기 위한 도면이다.10 is a diagram for explaining another form of the charging voltage VDD.

도 10에 도시된 바와 같이, 충전용전압(VDD)은 직류가 아닌 교류 형태를 가질 수 있다. 구체적으로, 이 충전용전압(VDD)은, 풀업 스위칭소자(Pu)에 인가되는 출력용 클럭펄스에 근거하여 주기적으로 고전압 및 저전압을 갖는 펄스전압이다. 이때, 충전용전압(VDD)이 고전압으로 유지되는 각 지속시간이 출력용 클럭펄스의 라이징에지 시점 및 폴링에지 시점 중 어느 하나의 시점을 포함할 수 있다. 도 10에는, 충전용전압(VDD)이 고전압으로 유지되는 각 지속시간이, 출력용 클럭펄스의 라이징에지 시점을 포함하는 예가 도시되어 있다.As shown in FIG. 10, the charging voltage VDD may have an alternating current form, not a direct current. Specifically, the charging voltage VDD is a pulse voltage having a high voltage and a low voltage periodically based on the output clock pulse applied to the pull-up switching element Pu. At this time, each duration in which the charging voltage VDD is maintained at the high voltage may include any one of a rising edge point and a falling edge point of the output clock pulse. In Fig. 10, an example is shown in which each sustaining time at which the charging voltage VDD is maintained at the high voltage includes the rising edge time of the output clock pulse.

이러한 교류 형태의 충전용전압(VDD)은, 도 5에 제시된 회로에 적용될 수 있다. 이와 같이 충전용전압(VDD)을 교류로 설정하게 되면 충전용전압(VDD)이 주기적으로 저전압으로 유지될 수 있는 바, 따라서 이를 공급받는 제 2 반전 스위칭소자(iTr2)의 열화를 방지할 수 있다.This alternating charging voltage VDD can be applied to the circuit shown in Fig. If the charging voltage VDD is set to be AC as described above, the charging voltage VDD can be periodically maintained at a low voltage, so that deterioration of the second inversion switching element iTr2 supplied thereto can be prevented .

도 11은 도 1에 도시된 쉬프트 레지스터(SR)의 제 2 실시예에 대한 상세 구성도이고, 도 12는 도 11과 같은 쉬프트 레지스터(SR)를 포함한 도 1의 게이트 구동회로에 공급되는 각종 신호의 타이밍도를 나타낸 도면이다.FIG. 11 is a detailed configuration diagram of the second embodiment of the shift register SR shown in FIG. 1, and FIG. 12 is a timing chart of various signals supplied to the gate driving circuit of FIG. 1 including the shift register SR shown in FIG. Fig.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터(SR)는, 도 11에 도시된 바와 같이, 다수의 스테이지들(STp-3 내지 STp+2)을 포함한다. 여기서, 각 스테이지들은 각각의 2번 단자(II; 이하, 출력단자(OT))를 통해 한 프레임 기간동안 한 번의 스캔펄스(SPp-2 내지 SPp+2)를 출력한다.The shift register SR according to the second embodiment of the present invention includes a plurality of stages STp-3 to STp + 2, as shown in Fig. Here, each stage outputs one scan pulse (SPp-2 to SPp + 2) for one frame period through each second terminal II (hereinafter referred to as an output terminal OT).

각 스테이지는, 도 11에 도시된 바와 같이, 총 5개의 단자들(I, II, III, IV, V)을 포함하는 바, 1번 단자(I)로는 전단 스테이지로부터의 출력이 인가되며, 3번 단자(III)로는 어느 하나의 출력용 클럭펄스가 인가되며, 4번 단자(IV)로는 어느 하나의 제어용 클럭펄스가 인가되며, 그리고 5번 단자(V)로는 다른 하나의 제어용 클럭펄스가 인가된다. 한편, 2번 단자(II, 이하 출력단자(OT)로부터는, 해당 스테이지의 출력, 즉 스캔펄스가 출력된다. 즉, 도 11에 따르면, 2상의 출력용 클럭펄스들과 3상의 제어용 클럭펄스들이 사용된다.As shown in Fig. 11, each stage includes five terminals I, II, III, IV and V, the output from the front stage is applied to the first terminal I, One of the control clock pulses is applied to the fourth terminal IV and the other control clock pulse is applied to the fifth terminal V. In this case, . 11, the output clock pulses of the two-phase and the three-phase control clock pulses are used in the second terminal (II) (hereinafter referred to as the output terminal OT) do.

3x+1번째(x는 0을 포함한 자연수) 스테이지의 3번 단자(III), 4번 단자(IV) 및 5번 단자(V)로는 각각 제 1 출력용 클럭펄스(o-CLK1), 제 2 제어용 클럭펄스(c-CLK2) 및 제 1 제어용 클럭펄스(c-CLK1)가 한 쌍으로 입력된다. 그리고, 3x+2번째 스테이지의 3번 단자(III), 4번 단자(IV) 및 5번 단자(V)로는 각각 제 2 출력용 클럭펄스(o-CLK2), 제 3 제어용 클럭펄스(c-CLK3) 및 제 2 제어용 클럭펄스(c-CLK2)가 한 쌍으로 입력된다. 그리고, 3x+3번째 스테이지의 3번 단자(III), 4번 단자(IV) 및 5번 단자(V)로는 각각 제 1 출력용 클럭펄스(o-CLK1), 제 1 제어용 클럭펄스(c-CLK1) 및 제 3 제어용 클럭펄스(c-CLK3)가 입력된다.The first output clock pulse o-CLK1 is supplied to the third terminal III, the fourth terminal IV and the fifth terminal V of the (3x + 1) th stage (x is a natural number including 0) The clock pulse (c-CLK2) and the first control clock pulse (c-CLK1) are input as a pair. The second output clock pulse o-CLK2 and the third control clock pulse c-CLK3 are respectively supplied to the third terminal III, the fourth terminal IV and the fifth terminal V of the (3x + 2) And the second control clock pulse (c-CLK2) are input as a pair. The first output clock pulse o-CLK1 and the first control clock pulse c-CLK1 are respectively supplied to the third terminal III, the fourth terminal IV and the fifth terminal V of the 3x + And a third control clock pulse (c-CLK3).

각 스테이지는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 각 스테이지는 자신으로부터 후단에 위치한 스테이지의 동작을 제어한다. 또한, 쉬프트 레지스터(SR)의 구성에 따라, 각 스테이지는 후단뿐만 아니라 자신으로부터 전단에 위치한 스테이지의 동작을 제어할 수도 있다. 한편, 도시되지 않았지만, 마지막에 위치한 최종 스테이지의 후단에는 이 최종 스테이지로 스캔펄스를 공급하는 더미 스테이지가 더 구비될 수 있다. 쉬프트 레지스터(SR)의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다.Each stage drives a gate line connected thereto by using a scan pulse. In addition, each stage controls the operation of the stage located at the rear end from itself. Further, according to the configuration of the shift register SR, each stage may control not only the rear stage but also the operation of the stage located at the preceding stage from itself. Although not shown, a dummy stage for supplying a scan pulse to the final stage may be further provided at the last stage of the last stage. Depending on the configuration of the shift register SR, this dummy stage may be plural instead of one.

스테이지들은 첫 번째 스테이지부터 더미 스테이지 순서로 차례로 스캔펄스를 출력한다. The stages sequentially output scan pulses in the order of the first stage to the dummy stage.

더미 스테이지를 제외한 스테이지들로부터 출력된 스캔펄스는 표시패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 이 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에만 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에만 공급된다.The scan pulses output from the stages other than the dummy stage are sequentially supplied to the gate lines of the display panel (not shown) to sequentially scan the gate lines. The scan pulse output from the stages is supplied only to the stage located at the preceding stage from the stage itself, or to the stage located at the preceding stage and to the stage located at the rear stage, or to the stage located at the rear stage.

이러한 쉬프트 레지스터(SR)는 표시패널에 내장될 수 있다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 쉬프트 레지스터(SR)는 비표시부에 내장된다.Such a shift register SR may be embedded in the display panel. That is, the display panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and the shift register SR is embedded in the non-display portion.

도 12에 도시된 바와 같이, 2상의 출력용 클럭펄스들(o-CLK1, o-CLK2)이 출력용클럭발생기(OCG)로부터 생성되고, 그리고 3상의 제어용 클럭펄스들(c-CLK1, c-CLK2, c-CLK3)이 제어용클럭발생기(CCG)로부터 생성될 수 있다. 이때, 제 1 출력용 클럭펄스(o-CLK1)가 제 2 출력용 클럭펄스(o-CLK2)보다 앞선 위상을 갖는다. 그리고, 제 1 출력용 클럭펄스(o-CLK1)는 주기적으로 출력되는 다수의 출력펄스들(1, 3, 5, ...)을 포함하며, 마찬가지로 제 2 출력용 클럭펄스(o-CLK2)도 주기적으로 출력되는 다수의 출력펄스들(2, 4, 6, ...)을 포함한다.CLK1, c-CLK2, o-CLK2) are generated from the output clock generator (OCG), and three-phase control clock pulses (c- c-CLK3 may be generated from the control clock generator CCG. At this time, the first output clock pulse o-CLK1 has a phase higher than the second output clock pulse o-CLK2. The first output clock pulse o-CLK1 includes a plurality of output pulses 1, 3, 5, ..., which are periodically outputted. Similarly, the second output clock pulse o-CLK2 includes a periodic And a plurality of output pulses 2, 4, 6,.

도 12에는 3상의 제어용 클럭펄스들이 도시되어 있는 바, 제 1 제어용 클럭펄스(c-CLK1)가 제 2 제어용 클럭펄스(c-CLK2)보다 앞선 위상을 가지며, 제 2 제어용 클럭펄스(c-CLK2)가 제 3 제어용 클럭펄스(c-CLK3)보다 앞선 위상을 갖는다. 그리고, 제 1 제어용 클럭펄스(c-CLK1)는 주기적으로 출력되는 다수의 제어펄스들(①, ④, ⑦, ...)을 포함하며, 마찬가지로 제 2 제어용 클럭펄스(c-CLK2)도 주기적으로 출력되는 다수의 제어펄스들(②, ⑤, ⑧, ...)을 포함하며, 마찬가지로 제 3 제어용 클럭펄스(c-CLK3)도 주기적으로 출력되는 다수의 제어펄스들(③, ⑥, ⑨, ...)을 포함한다.12, the first control clock pulse (c-CLK1) has a phase higher than the second control clock pulse (c-CLK2), and the second control clock pulse (c-CLK2 Has a phase higher than the third control clock pulse (c-CLK3). The first control clock pulse (c-CLK1) includes a plurality of control pulses (1, 4, 7, ...) periodically outputted. Similarly, the second control clock pulse (3), (6), (9), and (9), which are periodically outputted as the third control clock pulse (c-CLK3) , ...).

여기서, 상술된 3개의 제어용 클럭펄스들(c-CLK1 내지 c-CLK3) 각각에 포함된 제어펄스들은 적어도 1개의 출력용 클럭펄스에 포함된 출력펄스들에 동기된다. 좀 더 구체적으로, j개의 제어용 클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 제어용 클럭펄스에 포함된 제어펄스들은, i개의 출력용 클럭펄스에 포함된 출력펄스들 중 jn+k번째(n은 0을 포함한 자연수) 순서로 출력되는 출력펄스에 동기된다. 이를 예를 들어 설명하면 다음과 같다. Here, the control pulses included in each of the three control clock pulses (c-CLK1 to c-CLK3) described above are synchronized with the output pulses included in at least one output clock pulse. More specifically, the control pulses included in the control clock pulses outputted in the order of k (k is one of natural numbers from 1 to j) among the j control clock pulses are the outputs included in the i output clock pulses And is synchronized with the output pulse outputted in order of jn + kth (n is a natural number including 0) of the pulses. An example of this is as follows.

즉, 도 12에 도시된 바와 같이, i 및 j가 각각 2 및 3으로 설정되면 상술된 수식 'jn+k'는 '3n+k'로 정의 되며, 여기서 k는 1부터 3까지의 자연수이다. 이때, 3개의 제어용 클럭펄스들(c-CLK1 내지 c-CLK3) 중 첫 번째, 즉 1번째(k=1) 순서로 출력되는 제어용 클럭펄스(c-CLK1)는 '3n+1'번째로 출력되는 출력펄스에 동기된다. 다시 말하여, 1번째 순서의 제어용 클럭펄스(c-CLK1)는 3n+1번째 마다 출력되는 출력펄스(1, 4, 7, ...)에 동기된 제어펄스들(①, ④, ⑦, ...)을 포함한다.That is, when i and j are set to 2 and 3, respectively, as shown in FIG. 12, the above-described equation 'jn + k' is defined as 3n + k, where k is a natural number from 1 to 3. At this time, the control clock pulse (c-CLK1) outputted in the order of the first, that is, the first (k = 1) of the three control clock pulses (c-CLK1 to c-CLK3) Lt; / RTI > In other words, the control clock pulse (c-CLK1) in the first order is the control pulse (1, 4, 7, ...) synchronized with the output pulses (1, 4, 7, ...).

마찬가지 방식으로, 3개의 제어용 클럭펄스들(c-CLK1 내지 c-CLK3) 중 두 번째, 즉 2번째(k=2) 순서로 출력되는 제어용 클럭펄스(c-CLK2)는 '3n+2'번째로 출력되는 출력펄스에 동기된다. 다시 말하여, 2번째 순서의 제어용 클럭펄스(c-CLK2)는 3n+2번째 마다 출력되는 출력펄스(2, 5, 8, ...)에 동기된 제어펄스들(②, ⑤, ⑧, ...)을 포함한다.Similarly, the control clock pulse (c-CLK2) output in the order of the second, that is, the second (k = 2) of the three control clock pulses c-CLK1 to c- Is synchronized with the output pulse outputted to the output terminal. In other words, the control clock pulse (c-CLK2) in the second order is the control pulses (2, 5, 8, ...) synchronized with the output pulses 2, 5, 8, ...).

마찬가지 방식으로, 3개의 제어용 클럭펄스들(c-CLK1 내지 c-CLK3) 중 세 번째, 즉 3번째(k=3) 순서로 출력되는 제어용 클럭펄스(c-CLK3)는 '3n+3'번째로 출력되는 출력펄스에 동기된다. 다시 말하여, 3번째 순서의 제어용 클럭펄스(c-CLK3)는 3n+3번째 마다 출력되는 출력펄스(3, 6, 9, ...)에 동기된 제어펄스들(③, ⑥, ⑨, ...)을 포함한다.Similarly, the control clock pulse (c-CLK3) output in the order of the third control clock pulses (c-CLK1 to c-CLK3), that is, the third (k = Is synchronized with the output pulse outputted to the output terminal. In other words, the control clock pulse (c-CLK3) in the third order is applied to the control pulses (3, 6, 9, ...) synchronized with the output pulses 3, 6, 9, ...).

한편, 도 12에 도시된 바와 같이, 제어펄스(예를 들어, 도 12의 ①)의 펄스폭은 출력펄스(예를 들어, 도 12의 1)의 펄스폭보다 작게 설정될 수 있다. 이와 같은 경우, 서로 동기된 출력펄스와 제어펄스에 대하여, 출력펄스의 라이징에지 시점과 제어펄스의 라이징에지 시점이 동일하며, 그리고 제어펄스의 폴링에지 시점이 출력펄스의 폴링에지 시점보다 앞서게 된다.12, the pulse width of the control pulse (for example, 1 in Fig. 12) may be set smaller than the pulse width of the output pulse (for example, 1 in Fig. 12). In this case, the rising edge timing of the output pulse and the rising edge timing of the control pulse are the same for the output pulses and control pulses synchronized with each other, and the polling edge timing of the control pulse precedes the polling edge timing of the output pulse.

다른 한편, 제어펄스의 펄스폭과 출력펄스의 펄스폭이 서로 동일할 수도 있다. 이와 같은 경우, 서로 동기된 출력펄스와 제어펄스에 대하여, 출력펄스의 라이징에지 시점과 제어펄스의 라이징에지 시점이 동일하며, 그리고 출력펄스의 폴링에지 시점과 제어펄스의 폴링에지 시점이 동일하다.On the other hand, the pulse width of the control pulse and the pulse width of the output pulse may be the same. In this case, for the output pulses and the control pulses synchronized with each other, the rising edge of the output pulse and the rising edge of the control pulse are the same, and the polling edge timing of the output pulse and the polling edge timing of the control pulse are the same.

한편, 출력펄스의 하이전압과 제어펄스의 하이전압이 동일하거나 다를 수도 있다. 또한 출력펄스의 로우전압과 제어펄스의 로우전압이 동일하거나 서로 다를 수도 있다.On the other hand, the high voltage of the output pulse and the high voltage of the control pulse may be the same or different. The low voltage of the output pulse and the low voltage of the control pulse may be the same or different from each other.

여기서, 제어펄스의 펄스폭과 출력펄스의 펄스폭이 서로 동일하고, 출력펄스의 하이전압과 제어펄스의 하이전압이 동일하고, 그리고 출력펄스의 로우전압과 제어펄스의 로우전압이 동일할 경우, 제어용 클럭펄스들은 제외되고 출력용 클럭펄스들만이 사용될 수 있다.When the pulse width of the control pulse and the pulse width of the output pulse are equal to each other and the high voltage of the output pulse and the high voltage of the control pulse are the same and the low voltage of the output pulse and the low voltage of the control pulse are the same, The control clock pulses are excluded and only the output clock pulses can be used.

도 13은 도 11의 어느 하나의 스테이지에 구비된 회로구성을 나타낸 도면이다.13 is a diagram showing a circuit configuration provided in any one of the stages of Fig.

어느 하나의 스테이지, 예를 들어 p번째 스테이지(STp)는, 도 13에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다. 한편, 이 p번째 스테이지(STp)는 풀다운 스위칭소자(Pd)를 더 포함할 수도 있다. 13, the set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the output connection switching element sTr, (oTr) and an inverting portion (INV). On the other hand, the p-th stage STp may further include a pull-down switching element Pd.

p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)는, j개의 제어용 클럭펄스들 중 어느 하나(c-CLK#A)에 따라 제어되며, p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자와 세트 노드(Q)간에 접속된다. 즉, 이 세트 스위칭소자(sTr)는 어느 하나의 제어용 클럭펄스(c-CLK#A)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째 스테이지의 출력단자와 p번째 스테이지(STp)의 세트 노드(Q)를 서로 연결시킨다. 예를 들어, p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)는 p-1번째 스테이지(STp-1)로부터의 스캔펄스(SPp-1) 및 제 2 제어용 클럭펄스(c-CLK2)를 공급받을 수 있다.The set switching element sTr included in the p-th stage STp is controlled according to any one of the j control clock pulses c-CLK # A, and the pq-th (q is a natural number smaller than p) And is connected between the output terminal and the set node (Q). That is, the set switching element sTr is turned on or off according to any one of the control clock pulses c-CLK # A, and the output terminal of the pq-th stage and the p- (Q) of the set nodes (Q). For example, the set switching element sTr included in the p-th stage STp may receive the scan pulse SPp-1 from the (p-1) -th stage STp-1 and the second control clock pulse c- Can be supplied.

p번째 스테이지(STp)에 구비된 리세트 스위칭소자(rTr)는, 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스와 다른 제어용 클럭펄스(c-CLK#B)에 따라 제어되며, 세트 노드(Q)와 제 2 방전용전원라인간에 접속된다. 즉, 이 리세트 스위칭소자(rTr)는 상기 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스(c-CLK#B)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 방전용전원라인을 서로 연결시킨다. 이 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다. 예를 들어, p번째 스테이지(STp)에 구비된 리세트 스위칭소자(rTr)는 제 1 제어용 클럭펄스(c-CLK1)를 공급받을 수 있다.The reset switching element rTr provided in the p-th stage STp is controlled in accordance with the control clock pulse c-CLK #B different from the control clock pulse applied to the set switching element sTr, Q) and the second discharge power supply line. That is, the reset switching element rTr is turned on or off according to the control clock pulse (c-CLK # B) applied to the set switching element sTr, And the second discharge power supply line are connected to each other. The second discharge power supply line transfers the second discharge voltage VSS2. For example, the reset switching element rTr provided in the p-th stage STp may receive the first control clock pulse c-CLK1.

p번째 스테이지(STp)에 구비된 풀업 스위칭소자(Pu)는, 세트 노드(Q)의 전압에 따라 제어되며, i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 p번째 스테이지(STp)의 출력단자간에 접속된다. 즉, 이 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지(STp)의 출력단자를 서로 연결시킨다. 예를 들어, p번째 스테이지(STp)에 구비된 풀업 스위칭소자(Pu)는 제 1 출력용 클럭펄스(c-CLK1)를 공급받을 수 있다. The pull-up switching element Pu provided in the p-th stage STp is controlled in accordance with the voltage of the set node Q and is connected to the output clock line for transmitting any one of the i output clock pulses and the p- ). That is, the pull-up switching element Pu is turned on or off according to the voltage of the set node Q, and when one of the output clock lines and the output terminal of the p-th stage STp is connected . For example, the pull-up switching element Pu provided in the p-th stage STp may receive the first output clock pulse c-CLK1.

p번째 스테이지(STp)에 구비된 출력연결 스위칭소자(oTr)는, 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 p번째 스테이지(STp)의 출력단자간에 접속된다. 즉, 이 출력연결 스위칭소자(oTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 p번째 스테이지(STp)의 출력단자를 서로 연결시킨다.The output connection switching element oTr provided in the p-th stage STp is controlled in accordance with the voltage of the reset node QB and is connected between the set node Q and the output terminal of the p-th stage STp. That is, the output connection switching element oTr is turned on or off according to the voltage of the reset node QB, and the output terminals of the set node Q and the pth stage STp are turned on .

p번째 스테이지(STp)에 구비된 반전부(INV)는, 세트 노드(Q)의 전압에 따라 리세트 노드(QB)의 전압을 반전시킨다. 예를 들어, 이 반전부(INV)는, 세트 노드(Q)의 전압이 하이전압일 때, 이에 응답하여 리세트 노드(QB)의 전압을 로우전압으로 변경한다. 반면, 이 세트 노드(Q)의 전압이 로우전압일 때, 이에 응답하여 리세트 노드(QB)의 전압을 하이전압으로 변경한다.The inverting unit INV provided in the p-th stage STp inverts the voltage of the reset node QB in accordance with the voltage of the set node Q. For example, the inverting portion INV changes the voltage of the reset node QB to a low voltage in response to the voltage of the set node Q being a high voltage. On the other hand, when the voltage of the set node Q is a low voltage, in response, the voltage of the reset node QB is changed to a high voltage.

p번째 스테이지(STp)에 구비된 풀다운 스위칭소자(Pd)는, 반전부(INV)로부터의 출력 및 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스 중 어느 하나(c-CLK#A)에 따라 제어되며, 출력단자와 제 1 방전용전원라인간에 접속된다. 즉, 이 풀다운 스위칭소자(Pd)는 반전부(INV)로부터의 출력 또는 상기와 같은 제어용 클럭펄스(c-CLK#A) 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지(STp)의 출력단자와 제 1 방전용전원라인을 서로 연결시킨다. 제 1 방전용전원라인은 제 1 방전용전압(VSS1)을 전송한다. 예를 들어, p번째 스테이지(STp)에 구비된 풀다운 스위칭소자(Pd)는 제 2 제어용 클럭펄스(c-CLK2)를 공급받을 수 있다.The pull-down switching element Pd provided in the p-th stage STp is controlled in accordance with any one of the control clock pulses (c-CLK # A) applied to the set switching element sTr and the output from the inverting unit INV And is connected between the output terminal and the first discharge power supply line. That is, the pull-down switching element Pd is turned on or off according to either the output from the inverting unit INV or the control clock pulse (c-CLK # A) as described above, and the turn- Th stage STp and the first discharging power supply line are connected to each other. The first discharging power line transmits the first discharging voltage VSS1. For example, the pull-down switching element Pd provided in the p-th stage STp may receive the second control clock pulse c-CLK2.

이와 같이 구성된 p번째 스테이지(STp)의 동작을, 도 12 및 도 13을 참조하여 상세히 설명한다.The operation of the p-th stage STp thus constructed will be described in detail with reference to Figs. 12 and 13. Fig.

1) 세트 기간1) Set period

p번째 스테이지(STp)의 세트 기간에는 p-1번째 스테이지(STp-1)로부터 스캔펄스(고전압 상태의 스캔펄스; 이하, p-1번째 스캔펄스(SPp-1))가 발생되는 바, 이 p-1번째 스캔펄스(SPp-1)는 p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)의 소스전극으로 인가된다. 또한, 이 세트 기간에는 제 2 제어용 클럭펄스(c-CLK2; 예를 들어, ②)가 발생되는 바, 이 제 2 제어용 클럭펄스(c-CLK2)는 이 세트 스위칭소자(sTr)의 게이트전극으로 인가된다. During the set period of the p-th stage STp, a scan pulse (a scan pulse in a high voltage state; hereinafter referred to as a (p-1) th scan pulse SPp-1) is generated from the p-1st stage STp- The (p-1) -th scan pulse SPp-1 is applied to the source electrode of the set switching device sTr included in the p-th stage STp. In this set period, a second control clock pulse (c-CLK2; for example, 2) is generated. The second control clock pulse c-CLK2 is supplied to the gate electrode of the set switching element sTr .

그러면, 이 세트 스위칭소자(sTr)가 턴-온되며, 이 턴-온된 세트 스위칭소자(sTr)를 통해 p-1번째 스테이지(STp-1)로부터의 스캔펄스(SPp-1)가 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu)가 턴-온된다.The set switching element sTr is then turned on and the scan pulse SPp-1 from the p-1st stage STp-1 is applied to the set node Q). Thereby, the set node Q is charged, and the pull-up switching element Pu connected to the charged set node Q through the gate electrode is turned on.

한편, 세트 노드(Q)가 충전될 때, 이에 응답하여, 반전부(INV)는 리세트 노드(QB)를 방전시킨다. 이에 따라 이 방전된 리세트 노드(QB)에 게이트전극을 통해 접속된 출력연결 스위칭소자(oTr)가 턴-오프된다.On the other hand, when the set node Q is charged, in response, the inverting unit INV discharges the reset node QB. Thus, the output connection switching element oTr connected to the discharged reset node QB via the gate electrode is turned off.

한편, 풀다운 스위칭소자(Pd)의 게이트전극이 리세트 노드(QB)에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 세트 기간동안 턴-오프된 상태를 유지한다. 반면, 이 풀다운 스위칭소자(Pd)의 게이트전극이 제 2 제어용 클럭펄스(c-CLK2)를 전송하는 제어용클럭라인에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 p-1번째 스캔펄스(SPp-1)와 제 2 제어용 클럭펄스(c-CLK2)가 모두 하이인 기간동안 턴-온된 후, 그 이후에는 턴-오프된다.On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the reset node QB, the pull-down switching element Pd maintains the turned-off state during the set period. On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the control clock line for transmitting the second control clock pulse c-CLK2, the pull-down switching element Pd is connected to the p- (SPp-1) and the second control clock pulse (c-CLK2) are all turned on high, and then turned off.

2) 출력 기간2) Output period

p번째 스테이지(STp)의 출력 기간에는 이 p번째 스테이지(STp)에 공급되는 제 1 출력용 클럭펄스(o-CLK1; 예를 들어, 3)가 발생된다. 이에 따라 턴-온된 상태의 풀업 스위칭소자(Pu)를 통해 제 1 출력용 클럭펄스(o-CLK1)가 스캔펄스(SPp)로서 출력된다.During the output period of the p-th stage STp, a first output clock pulse o-CLK1 (for example, 3) supplied to the p-th stage STp is generated. Accordingly, the first output clock pulse o-CLK1 is output as the scan pulse SPp through the pull-up switching element Pu in the turned-on state.

3) 제 1 3) First 리세트Reset 기간 term

p번째 스테이지(STp)의 제 1 리세트 기간에는 제 2 제어용 클럭펄스(c-CLK2)가 다시 발생되면서, 세트 스위칭소자(sTr)가 턴-온된다. 그런데, 이 리세트 기간에는 p-1번째 스캔펄스가 로우전압이므로, 이 기간에서의 p번째 스테이지(STp)의 세트 노드(Q)는 로우전압으로 방전된다. 또한, 반전부(INV)에 의해 리세트 노드(QB)의 전압은 고전압(즉, 충전용전압(VDD))으로 충전된다. 그러면, 출력연결 스위칭소자(oTr)가 턴-온되고, 이 턴-온된 출력연결 스위칭소자(oTr)를 통해 세트 노드(Q)와 출력단자가 서로 연결된다.During the first reset period of the p-th stage STp, the second control clock pulse c-CLK2 is generated again, and the set switching element sTr is turned on. In this reset period, since the (p-1) th scan pulse is a low voltage, the set node Q of the pth stage STp in this period is discharged to a low voltage. Further, the voltage of the reset node QB is charged to the high voltage (that is, the charging voltage VDD) by the inverting unit INV. Then, the output connection switching element oTr is turned on, and the set node Q and the output terminal are connected to each other through the turn-on output connection switching element oTr.

한편, 풀다운 스위칭소자(Pd)의 게이트전극이 리세트 노드(QB)에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 리세트 기간동안 턴-온된 상태를 유지한다. 반면, 이 풀다운 스위칭소자(Pd)의 게이트전극이 제 2 제어용 클럭펄스(c-CLK2)를 전송하는 제어용클럭라인에 접속된 구조일 때, 이 풀다운 스위칭소자(Pd)는 이 p번째 스테이지(STp)의 출력 기간 이후부터 입력되는 제 2 제어용 클럭펄스(c-CLK2)에 응답하여 주기적으로 턴-온된다. 즉, 구체적으로, 이 제 2 제어용 클럭펄스(c-CLK2)의 제어펄스(②, ⑤, ⑧, ...)가 발생될 때마다 턴-온된다.On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the reset node QB, the pull-down switching element Pd remains in the turned-on state during the reset period. On the other hand, when the gate electrode of the pull-down switching element Pd is connected to the control clock line for transmitting the second control clock pulse c-CLK2, the pull-down switching element Pd is connected to the p- (C-CLK2) which is input after the output period of the first control clock pulse (c-CLK2). Specifically, it is turned on every time the control pulses (2, 5, 8, ...) of the second control clock pulse (c-CLK2) are generated.

풀다운 스위칭소자(Pd)가 턴-온되면, 이 턴-온된 풀다운 스위칭소자(Pd)를 통해 제 1 방전용전압(VSS1)이 p번째 스테이지(STp)의 출력단자(OT)로 공급된다.When the pull-down switching element Pd is turned on, the first discharging voltage VSS1 is supplied to the output terminal OT of the p-th stage STp via the turned-on pull-down switching element Pd.

4) 제 2 4) Second 리세트Reset 기간 term

p번째 스테이지(STp)의 제 2 리세트 기간에는 제 1 제어용 클럭펄스(c-CLK1; 예를 들어, ④)가 발생되면서, 리세트 스위칭소자(rTr)가 턴-온된다. 그러면, 이 턴-온된 리세트 스위칭소자(rTr)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)로 공급되며, 이에 따라 이 세트 노드(Q)가 방전된다. 따라서, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu)는 턴-오프된 상태를 유지한다.During the second reset period of the p-th stage STp, the first control clock pulse (c-CLK1; for example, 4) is generated, and the reset switching element rTr is turned on. Then, the second discharging voltage VSS2 is supplied to the set node Q through the turn-on reset switching element rTr, so that the set node Q discharges. Therefore, the pull-up switching element Pu connected to the set node Q through the gate electrode remains in the turned-off state.

이와 같이 본 발명에 따르면, 출력 기간 이후의 제어용 클럭펄스에 의해 세트 노드(Q)의 전압이 주기적으로 방전되기 때문에, 이 출력 기간 이후에 출력용 클럭펄스에 의해서 세트 노드(Q)에 원치 않는 전압이 누적되는 것이 방지될 수 있다. 즉 출력 기간 이후에 제어용 클럭펄스에 의해 세트 스위칭소자(sTr)가 주기적으로 턴-온되는 바, 이때마다 로우상태의 전단 스테이지의 스캔펄스가 현재단 스테이지의 세트 노드(Q)에 인가됨으로써 세트 노드(Q)가 고전압으로 충전되는 것이 방지된다. 그럼으로써 현재단 스테이지의 출력 기간 이후에 이 현재단 스테이지의 풀업 스위칭소자(Pu)가 반복하여 턴-온되는 것이 방지되고, 이에 따라 멀티 출력이 발생되지 않는다.As described above, according to the present invention, since the voltage of the set node Q is periodically discharged by the control clock pulse after the output period, an undesired voltage is applied to the set node Q by the output clock pulse after the output period Accumulation can be prevented. That is, after the output period, the set switching element sTr is periodically turned on by the control clock pulse. At this time, the scan pulse of the previous stage in the low state is applied to the set node Q of the current stage, (Q) is prevented from being charged to a high voltage. This prevents the current single stage pull-up switching device (Pu) from being repeatedly turned on after the output stage of the current single stage, and accordingly, no multi-output is generated.

도 13의 반전부(INV)는 다음과 같이 다양한 형태의 회로들로 구성될 수 있다.The inverting unit INV of FIG. 13 may be composed of various types of circuits as follows.

도 14는 도 13에서의 반전부의 제 1 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.14 is a circuit configuration diagram of a p-th stage STp according to the first embodiment of the inverting unit in Fig.

p번째 스테이지(STp)는, 도 14에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.The p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr) and an inverting portion (INV).

도 14에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 14 correspond to those shown in Fig. 13 same.

도 14에 도시된 반전부(INV)는, 제 1 및 제 2 반전 스위칭소자(iTr2)들을 포함한다.The inverting unit INV shown in Fig. 14 includes the first and second inverting switching elements iTr2.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전원라인간에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 3 방전용전원라인을 서로 연결시킨다. 제 3 방전용전원라인은 제 3 방전용전압(VSS3)을 전송한다.The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the third discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the third discharge power supply line to each other . And the third discharging power line transmits the third discharging voltage VSS3.

p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)는, 충전용전압(VDD)에 따라 제어되며, 이 충전용전압(VDD)을 전송하는 충전용전원라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결시킨다.The second inverting switching element iTr2 provided in the p-th stage STp is controlled in accordance with the charging voltage VDD and is connected to a charging power supply line for transmitting the charging voltage VDD and a reset power supply line . That is, the second inversion switching element iTr2 turns on or off according to the charging voltage VDD, and connects the charging power supply line and the reset node QB to each other at the turn-on time.

여기서, 제 1 반전 스위칭소자(iTr1)의 사이즈가 제 2 반전 스위칭소자(iTr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 반전 스위칭소자(iTr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. Here, the size of the first inversion switching element iTr1 is set larger than the size of the second inversion switching element iTr2. Therefore, when the first and second inverting switching elements iTr1 and iTr2 are both turned on, the reset node QB is turned on from the first inverting switching element iTr1 having a relatively larger size And is discharged by the provided second discharge specific voltage VSS2.

제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 모두 직류 전압으로서, 이들 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 부극성의 직류 전압으로 설정될 수 있다. 여기서, 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3) 중 적어도 어느 하나는 접지전압이 될 수 있다. 여기서, 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 서로 다른 전압값을 가질 수도 있으며, 또는 모두 동일한 전압값을 가질 수도 있다. 예를 들어, 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 더 크거나, 또는 더 작을 수 있다. 또는 제 1 방전용전압(VSS1)은 제 3 방전용전압(VSS3)보다 더 크거나, 또는 더 작을 수 있다. 또는 제 1 방전용전압(VSS1)이 가장 크고, 제 3 방전용전압(VSS3)이 가장 작고, 그리고 제 2 방전용전압(VSS2)이 그 사이 값을 가질 수도 있다. 또는, 제 1 방전용전압(VSS1)이 가장 크고, 제 2 방전용전압(VSS2)이 가장 작고, 그리고 제 3 방전용전압(VSS3)이 그 사이 값을 가질 수도 있다.The first to third discharging voltages VSS1 to VSS3 are all DC voltages, and the first to third discharging voltages VSS1 to VSS3 may be set to a negative DC voltage. At least one of the first to third discharge voltages VSS1 to VSS3 may be a ground voltage. Here, the first to third discharge voltages VSS1 to VSS3 may have different voltage values, or may all have the same voltage value. For example, the first discharge voltage VSS1 may be larger or smaller than the second discharge voltage VSS2. Or the first discharge voltage VSS1 may be larger or smaller than the third discharge voltage VSS3. Or the first discharge-specific voltage VSS1 may be the largest, the third discharge-specific voltage VSS3 may be the smallest, and the second discharge-specific voltage VSS2 may have the value therebetween. Alternatively, the first discharge-specific voltage VSS1 may be the largest, the second discharge-specific voltage VSS2 may be the smallest, and the third discharge-specific voltage VSS3 may have the value therebetween.

충전용전압(VDD)은 방전용전압(제 1 방전용전압(VSS1) 또는 제 2 방전용전압(VSS2) 또는 제 3 방전용전압(VSS3))보다 더 큰 값을 갖는 정극성의 직류 전압으로 설정될 수 있다.The charging voltage VDD is set to a positive DC voltage having a larger value than the discharging voltage (the first discharging voltage VSS1 or the second discharging voltage VSS2 or the third discharging voltage VSS3) .

도 15는 도 13에서의 반전부의 제 2 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.FIG. 15 is a circuit configuration diagram of a p-th stage STp according to the second embodiment of the inverting unit in FIG.

p번째 스테이지(STp)는, 도 15에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.15, the p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr) and an inverting portion (INV).

도 15에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 15 are the same as those shown in Fig. 13 same.

도 15에 도시된 반전부(INV)는, 제 1 및 제 2 반전 스위칭소자(iTr2)들을 포함한다.The inverting unit INV shown in Fig. 15 includes the first and second inverting switching elements iTr2.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전원라인간에 접속된다. 즉, 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 3 방전용전원라인을 서로 연결시킨다. The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the third discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the third discharge power line to each other.

p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)는, 풀업 스위칭소자(Pu)에 제공되는 출력용 클럭펄스(o-CLK)에 따라 제어되며, 충전용라인과 리세트 노드(QB)간에 접속된다. 즉, 제 2 반전 스위칭소자(iTr2)는 출력용 클럭펄스(o-CLK; 예를 들어, o-CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용라인과 리세트 노드(QB)를 서로 연결시킨다. 충전용라인은 충전용전압(VDD)을 전송한다.The second inversion switching element iTr2 provided in the p-th stage STp is controlled according to the output clock pulse o-CLK provided to the pull-up switching element Pu, and the charging line and the reset node QB . In other words, the second inverting switching element iTr2 is turned on or off according to the output clock pulse o-CLK (for example, o-CLK1), and the charging line and the reset node QB ). The charging line transmits the charging voltage (VDD).

한편, p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)의 게이트전극에는 출력용 클럭펄스(o-CLK) 대신 p-1번째 스테이지(STp-1)에 구비된 세트 스위칭소자(sTr)로 인가되는 제어용 클럭펄스(c-CLK#B)가 공급될 수도 있다. 예를 들어, p번째 스테이지(STp)의 제 2 반전 스위칭소자(iTr2)의 게이트전극으로는 제 1 제어용 클럭펄스(c-CLK1)가 인가될 수도 있다.On the other hand, the set switching element sTr (1) provided in the (p-1) -th stage STp-1 instead of the output clock pulse o-CLK is connected to the gate electrode of the second inverting switching element iTr2 provided in the p- (C-CLK # B) may be supplied. For example, the first control clock pulse (c-CLK1) may be applied to the gate electrode of the second inverting switching element iTr2 of the p-th stage STp.

도 16은 도 13에서의 반전부의 제 3 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.FIG. 16 is a circuit configuration diagram of a p-th stage STp according to the third embodiment of the inverting unit in FIG.

p번째 스테이지(STp)는, 도 16에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.The p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr) and an inverting portion (INV).

도 16에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 16 correspond to those shown in Fig. 13 same.

도 16에 도시된 반전부(INV)는, 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)를 포함한다.The inverting unit INV shown in Fig. 16 includes a first inverting switching element iTr1 and a capacitor C.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전원라인간에 접속된다. 즉, 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 3 방전용전원라인을 서로 연결시킨다. The first inverting switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the third discharging power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the third discharge power line to each other.

p번째 스테이지(STp)에 구비된 커패시터(C)는, 풀업 스위칭소자(Pu)에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 리세트 노드(QB) 사이에 접속된다.The capacitor C provided in the p-th stage STp is connected between the output clock line for transmitting the output clock pulse applied to the pull-up switching element Pu and the reset node QB.

도 17은 도 13에서의 반전부의 제 4 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.FIG. 17 is a circuit configuration diagram of a p-th stage STp according to the fourth embodiment of the inverting unit in FIG.

p번째 스테이지(STp)는, 도 17에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.17, the p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, an output connection switching element oTr, and an inverting part INV ).

도 17에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pullup switching element Pu, and the output connection switching element oTr shown in Fig. 17 are the same as those shown in Fig.

한편, p번째 스테이지(STp)에 구비된 풀다운 스위칭소자(Pd)는, 도 17에 도시된 바와 같이, 세트 스위칭소자(sTr)에 제공되는 제어용 클럭펄스에 따라 제어될 수도 있다. 즉, 도 17에서의 풀다운 스위칭소자(Pd)는 제어용 클럭펄스(c-CLK#A; 예를 들어, c-CLK2))에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지(STp)의 출력단자(OT)와 제 1 방전용전원라인을 서로 연결시킨다. 이때, 이 풀다운 스위칭소자(Pd)에 인가되는 제어용 클럭펄스(c-CLK#A)는, 세트 스위칭소자(sTr)가 아닌 리세트 스위칭소자(rTr)에 제공되는 제어용 클럭펄스(c-CLK#B; 예를 들어, c-CLK1)로 대체될 수도 있다.On the other hand, the pull-down switching element Pd provided in the p-th stage STp may be controlled according to the control clock pulse provided to the set switching element sTr as shown in Fig. In other words, the pull-down switching element Pd in Fig. 17 is turned on or off according to the control clock pulse (c-CLK # A; for example, c-CLK2) STp and the first discharge power supply line to each other. At this time, the control clock pulse (c-CLK # A) applied to the pull-down switching element Pd is controlled by the control clock pulse c-CLK # provided to the reset switching element rTr instead of the set switching element sTr, B; for example, c-CLK1).

도 17에 도시된 반전부(INV)는, 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)를 포함한다. 여기서, 도 17의 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)는, 도 16의 그것들과 동일하다.The inverting portion INV shown in Fig. 17 includes a first inverting switching element iTr1 and a capacitor C. [ Here, the first inversion switching element iTr1 and the capacitor C in Fig. 17 are the same as those in Fig.

도 18은 도 13에서의 반전부의 제 5 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.FIG. 18 is a circuit configuration diagram of a p-th stage STp according to the fifth embodiment of the inverting section in FIG.

p번째 스테이지(STp)는, 도 18에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.The p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr) and an inverting portion (INV).

도 18에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 18 correspond to those shown in Fig. 13 same.

도 18에 도시된 반전부(INV)는, 제 1 내지 제 3 반전 스위칭소자(iTr3)들을 포함한다.The inverting portion INV shown in Fig. 18 includes the first to third inverting switching elements iTr3.

도 18의 제 1 및 제 2 반전 스위칭소자(iTr1, iTr2)는, 도 15에 도시된 그것들과 동일하다.The first and second inverting switching elements iTr1 and iTr2 in Fig. 18 are the same as those shown in Fig.

p번째 스테이지(STp)에 구비된 제 3 반전 스위칭소자(iTr3)는, 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스(c-CLK#A; 예를 들어, c-CLK2)에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전원라인간에 접속된다. 즉, 제 3 반전 스위칭소자(iTr3)는 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스(c-CLK#A)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 3 방전용전원라인을 서로 연결시킨다. 이때, 이 제 3 반전 스위칭소자(iTr3)에 인가되는 제어용 클럭펄스(c-CLK#A)는, 세트 스위칭소자(sTr)가 아닌 리세트 스위칭소자(rTr)에 제공되는 제어용 클럭펄스(c-CLK#B; 예를 들어, c-CLK1)로 대체될 수도 있다.the third inversion switching element iTr3 provided in the p-th stage STp is controlled in accordance with the control clock pulse c-CLK # A (for example, c-CLK2) applied to the set switching element sTr , And is connected between the reset node (QB) and the third discharge power supply line. That is, the third inversion switching element iTr3 is turned on or off according to the control clock pulse c-CLK # A applied to the set switching element sTr, and the turn-on reset node QB, And the third discharge power line are connected to each other. At this time, the control clock pulse (c-CLK # A) applied to the third inverted switching element iTr3 is supplied to the reset switching element rTr other than the set switching element sTr, CLK # B; for example, c-CLK1).

도 19는 도 13에서의 반전부의 제 6 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.FIG. 19 is a circuit configuration diagram of a p-th stage STp according to the sixth embodiment of the inverting unit in FIG.

p번째 스테이지(STp)는, 도 19에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.The p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr) and an inverting portion (INV).

도 19에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 19 correspond to those shown in Fig. 13 same.

도 19에 도시된 반전부(INV)는, 제 1 내지 제 4 반전 스위칭소자(iTr1, iTr2, iTr3, iTr4)들을 포함한다.The inverting unit INV shown in FIG. 19 includes first through fourth inverting switching elements iTr1, iTr2, iTr3, and iTr4.

p번째 스테이지(STp)에 구비된 제 1 반전 스위칭소자(iTr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드와 제 3 방전용전원라인간에 접속된다. 즉, 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드와 제 3 방전용전원라인을 서로 연결시킨다.The first inversion switching element iTr1 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the common node and the third discharge power supply line. That is, the first inversion switching element iTr1 turns on or off according to the voltage of the set node Q, and connects the common node and the third discharge power supply line at the time of turn-on.

p번째 스테이지(STp)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전원라인간에 접속된다. 즉, 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 3 방전용전원라인을 서로 연결시킨다.The second inversion switching element iTr2 provided in the p-th stage STp is controlled according to the voltage of the set node Q and is connected between the reset node QB and the third discharge power supply line. That is, the second inversion switching element iTr2 turns on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the third discharge power line to each other.

p번째 스테이지(STp)에 구비된 제 3 반전 스위칭소자(iTr3)는, 풀업 스위칭소자(Pu)에 제공되는 출력용 클럭펄스(o-CLK; 예를 들어, o-CLK1)에 따라 제어되며, 충전용전원라인과 공통 노드(CN)간에 접속된다. 즉, 제 3 반전 스위칭소자(iTr3)는 풀업 스위칭소자(Pu)에 제공되는 출력용 클럭펄스(o-CLK)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 공통 노드(CN)를 서로 연결시킨다.The third inversion switching element iTr3 provided in the p-th stage STp is controlled according to an output clock pulse o-CLK (for example, o-CLK1) provided to the pull-up switching element Pu, And a common node (CN). That is, the third inversion switching element iTr3 is turned on or off according to the output clock pulse o-CLK provided to the pull-up switching element Pu, CN) to each other.

p번째 스테이지(STp)에 구비된 제 4 반전 스위칭소자(iTr4)는, 공통 노드(CN)의 전압에 따라 제어되며, 충전용전원라인과 리세트 노드(QB)간에 접속된다. 즉, 제 4 반전 스위칭소자(iTr4)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결시킨다.The fourth inversion switching element iTr4 provided in the p-th stage STp is controlled according to the voltage of the common node CN and is connected between the charging power supply line and the reset node QB. That is, the fourth inversion switching element iTr4 is turned on or off according to the voltage of the common node CN, and connects the power supply line for charging and the reset node QB to each other at the turn-on time.

여기서, 제 1 반전 스위칭소자(iTr1)의 사이즈가 제 3 반전 스위칭소자(iTr3)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 반전 스위칭소자(iTr1)와 제 3 반전 스위칭소자(iTr3)가 모두 턴-온된 상태일 때, 공통 노드(CN)는 상대적으로 사이즈가 더 큰 제 1 반전 스위칭소자(iTr1)로부터 제공된 제 3 방전용전압(VSS3)에 의해 방전된다.Here, the size of the first inverting switching element iTr1 is set larger than the size of the third inverting switching element iTr3. Therefore, when the first inverting switching element iTr1 and the third inverting switching element iTr3 are both turned on, the common node CN is provided from the first inverting switching element iTr1 having a relatively larger size And is discharged by the third discharge voltage VSS3.

도 20은 도 13에서의 반전부의 제 7 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.FIG. 20 is a circuit configuration diagram of a p-th stage STp according to the seventh embodiment of the inverting section in FIG.

p번째 스테이지(STp)는, 도 20에 도시된 바와 같이, 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr) 및 반전부(INV)를 포함한다.The p-th stage STp includes a set switching element sTr, a reset switching element rTr, a pull-up switching element Pu, a pull-down switching element Pd, an output connection switching element oTr) and an inverting portion (INV).

도 20에 도시된 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 출력연결 스위칭소자(oTr)는, 도 13에 도시된 그것들과 동일하다.The set switching element sTr, the reset switching element rTr, the pull-up switching element Pu, the pull-down switching element Pd and the output connection switching element oTr shown in Fig. 20 correspond to those shown in Fig. 13 same.

도 20에 도시된 반전부(INV)는, 제 1 내지 제 4 반전 스위칭소자(iTr1 내지 iTr4)들을 포함한다.The inverting unit INV shown in Fig. 20 includes the first to fourth inverting switching elements iTr1 to iTr4.

도 20의 제 1, 제 2 및 제 4 반전 스위칭소자(iTr1, iTr2, iTr4)는, 상술된 도 19의 그것들과 동일하다.The first, second and fourth inversion switching elements iTr1, iTr2 and iTr4 in Fig. 20 are the same as those in Fig. 19 described above.

p번째 스테이지(STp)에 구비된 제 3 반전 스위칭소자(iTr3)는, 충전용전압(VDD)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 공통 노드(CN)간에 접속된다. 즉, 제 3 반전 스위칭소자(iTr3)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 공통 노드(CN)를 서로 연결시킨다.The third inversion switching element iTr3 provided in the pth stage STp is controlled in accordance with the charging voltage VDD and is connected between the charging power supply line for transmitting the charging voltage VDD and the common node CN Respectively. That is, the third inversion switching element iTr3 turns on or off according to the charging voltage VDD, and connects the charging power supply line and the common node CN to each other at the turn-on time.

한편, 도면에 도시되지 않았지만, 도 19 및 도 20의 반전부(INV)는 제 5 반전 스위칭소자를 더 포함할 수 있다. 즉, p번째 스테이지에 구비된 제 5 반전 스위칭소자는, 세트 스위칭소자(sTr)에 제공되는 제어용 클럭펄스(c-CLK#A)에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 5 반전 스위칭소자는 세트 스위칭소자(sTr)에 제공되는 제어용 클럭펄스(c-CLK#A)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.On the other hand, although not shown in the figure, the inverting unit INV of Figs. 19 and 20 may further include a fifth inverting switching element. That is, the fifth inversion switching element provided in the p-th stage is controlled according to the control clock pulse (c-CLK # A) provided to the set switching element sTr, and the reset node QB and the second And is connected between the power supply lines. That is, the fifth inversion switching element is turned on or off according to the control clock pulse (c-CLK # A) provided to the set switching element sTr, and the turn-on reset node QB and the turn- Connect two dedicated power lines to each other.

도 21은 어느 하나의 스테이지에 구비된 또 다른 회로구성을 나타낸 도면이다.21 is a diagram showing another circuit configuration provided in any one stage.

즉, 도 21에 도시된 바와 같이, 하나의 스테이지는 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 출력연결 스위칭소자(oTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 반전부(INV)를 포함할 수 있다. 여기서, 도 21의 출력연결 스위칭소자(oTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd)는, 도 13의 그것들과 동일하다.21, one stage includes a set switching element sTr, a reset switching element rTr, an output connection switching element oTr, a pull-up switching element Pu, a pull-down switching element Pd, And an inverting portion (INV). Here, the output connection switching element oTr, the pull-up switching element Pu, and the pull-down switching element Pd in FIG. 21 are the same as those in FIG.

p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)는, p-q번째 스테이지로부터의 스캔펄스(예를 들어, SPp-1)에 따라 제어되며, 그 스캔펄스가 인가되는 p-q번째 스테이지의 출력단자(OT)와 세트 노드(Q)간에 접속된다. 즉, 세트 스위칭소자(sTr)는 p-q번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결시킨다.The set switching element sTr provided in the p-th stage STp is controlled in accordance with a scan pulse (for example, SPp-1) from the pq-th stage and is supplied to the output terminal (OT) and the set node (Q). That is, the set switching element sTr is turned on or off according to the scan pulse from the p-qth stage, and connects the output terminal OT of the p-qth stage to the set node Q at the turn-on time.

p번째 스테이지(STp)에 구비된 리세트 스위칭소자(rTr)는, p+r번째 스테이지로부터의 스캔펄스(예를 들어, SPp+1)에 따라 제어되며, 세트 노드(Q)와 제 2 방전용라인간에 접속된다. 즉, 리세트 스위칭소자(rTr)는 p+r번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 방전용전원라인을 서로 연결시킨다.The reset switching element rTr provided in the pth stage STp is controlled in accordance with a scan pulse (for example, SPp + 1) from the p + rth stage, and the set node Q and the second And are connected between exclusive lines. That is, the reset switching element rTr is turned on or off according to a scan pulse from the p + r-th stage, and connects the set node Q and the second discharge power supply line to each other at the turn-on time.

한편, 도 21의 반전부(INV)는, 상술된 도 14 내지 도 20 중 어느 하나에 도시된 반전부(INV)와 동일한 구성을 가질 수 있다.On the other hand, the inverting unit INV of FIG. 21 may have the same configuration as the inverting unit INV shown in any of FIGS. 14 to 20 described above.

도 22는 어느 하나의 스테이지에 구비된 또 다른 회로구성을 나타낸 도면이다.22 is a diagram showing another circuit configuration provided in any stage.

즉, 도 22에 도시된 바와 같이, 하나의 스테이지는 세트 스위칭소자(sTr), 리세트 스위칭소자(rTr), 출력연결 스위칭소자(oTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 반전부(INV)를 포함할 수 있다. 여기서, 도 22의 출력연결 스위칭소자(oTr), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd)는, 도 13의 그것들과 동일하다.22, one stage includes a set switching element sTr, a reset switching element rTr, an output connection switching element oTr, a pull-up switching element Pu, a pull-down switching element Pd, And an inverting portion (INV). Here, the output connection switching element oTr, the pull-up switching element Pu, and the pull-down switching element Pd in FIG. 22 are the same as those in FIG.

p번째 스테이지(STp)에 구비된 세트 스위칭소자(sTr)는, p-q번째 스테이지로부터의 스캔펄스(예를 들어, SPp-1)에 따라 제어되며, 충전용전원라인과 세트 노드(Q)간에 접속된다. 즉, 세트 스위칭소자(sTr)는 p-q번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 세트 노드(Q)를 서로 연결시킨다.The set switching element sTr provided in the p-th stage STp is controlled in accordance with a scan pulse (for example, SPp-1) from the pq-th stage and is connected between the charging power supply line and the set node Q do. That is, the set switching element sTr is turned on or off according to the scan pulse from the p-qth stage, and connects the charging power supply line and the set node Q to each other at the turn-on time.

p번째 스테이지(STp)에 구비된 리세트 스위칭소자(rTr)는, 어느 하나의 제어용 클럭펄스(c-CLK#B; 예를 들어, c-CLK1)에 따라 제어되며, 세트 노드(Q)와 제 2 방전용전원라인간에 접속된다. 즉, 이 리세트 스위칭소자(rTr)는 제어용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 방전용전원라인을 서로 연결시킨다.The reset switching element rTr included in the p-th stage STp is controlled according to any one of the control clock pulses c-CLK # B (for example, c-CLK1) And is connected between the second discharge power supply lines. That is, the reset switching element rTr turns on or off according to the control clock pulse, and connects the set node Q and the second discharge power supply line to each other at the turn-on time.

도 22의 반전부(INV)는 다음과 같은 구성을 가질 수 있다.The inverting unit INV of FIG. 22 may have the following configuration.

도 23은 도 22에서의 반전부의 제 1 실시예에 따른 p번째 스테이지(STp)의 회로 구성도이다.23 is a circuit configuration diagram of a p-th stage STp according to the first embodiment of the inverting unit in Fig.

도 23에 도시된 반전부(INV)는, 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)를 포함한다. 여기서, 도 23의 제 1 반전 스위칭소자(iTr1) 및 커패시터(C)는, 도 16의 그것들과 동일하다.The inverting unit INV shown in Fig. 23 includes a first inverting switching element iTr1 and a capacitor C. Here, the first inversion switching element iTr1 and the capacitor C in Fig. 23 are the same as those in Fig.

한편, 도 23에서의 리세트 스위칭소자(rTr)는 제 2 방전용전압(VSS2) 대신 출력용 클럭펄스(o-CLK; 예를 들어, o-CLK1)를 공급받을 수 있다. 이때 이 출력용 클럭펄스는 풀업 스위칭소자(Pu)에 공급되는 출력용 클럭펄스(o-CLK)를 의미한다.On the other hand, the reset switching element rTr in FIG. 23 can receive the output clock pulse o-CLK (for example, o-CLK1) instead of the second discharge voltage VSS2. At this time, this output clock pulse means an output clock pulse (o-CLK) supplied to the pull-up switching element Pu.

한편, 도 22의 반전부(INV)는, 상술된 도 14 내지 도 20 중 어느 하나에 도시된 반전부(INV)와 동일한 구성을 가질 수 있다.On the other hand, the inverting unit INV of FIG. 22 may have the same configuration as the inverting unit INV shown in any of FIGS. 14 to 20 described above.

한편, 도면에 도시되지 않았지만, 도 13, 도 21 및 도 22에 도시된 리세트 스위칭소자(rTr)는 다음과 같은 구성을 가질 수도 있다. 즉, 이 리세트 스위칭소자는, 세트 스위칭소자(sTr)에 인가되는 제어용 클럭펄스(c-CLK#A)와 다른 제어용 클럭펄스(c-CLK#B)에 따라 제어되며, 세트 노드(Q)와 제어용 클럭펄스(c-CLK#B)를 전송하는 제어용클럭라인간에 접속될 수도 있다. 즉, 이 리세트 스위칭소자는 클럭펄스(c-CLK#B)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제어용 클럭펄스(c-CLK#B)를 전송하는 제어용클럭라인을 서로 접속시킬 수 있다.Though not shown in the drawing, the reset switching element rTr shown in Figs. 13, 21 and 22 may have the following configuration. That is, this reset switching element is controlled in accordance with the control clock pulse (c-CLK # A) and the control clock pulse (c-CLK # B) applied to the set switching element sTr, And a control clock line for transmitting a control clock pulse (c-CLK # B). That is, the reset switching element is turned on or off according to the clock pulse (c-CLK # B), and transmits the set node Q and the control clock pulse c-CLK # The control clock lines can be connected to each other.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

OCG: 출력용클럭발생기 CCG: 제어용클럭발생기
o-CLK: 출력용 클럭펄스 c-CLK: 제어용 클럭펄스
SR: 쉬프트 레지스터OCG: clock generator for output CCG: clock generator for control
o-CLK: Clock pulse for output c-CLK: Clock pulse for control
SR: Shift register

Claims (33)

다수의 스테이지를 통해 다수의 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터;
i개(i는 2이상의 자연수)의 출력용 클럭펄스들을 순차적으로 상기 쉬프트 레지스터에 공급하는 출력용클럭발생기; 및
상기 쉬프트 레지스터의 세트 노드와 리세트 노드의 충전 및 방전을 제어하기 위한 j개(j는 2이상의 자연수)의 제어용 클럭펄스들을 순차적으로 상기 쉬프트 레지스터에 공급하는 제어용클럭발생기를 포함하며;
상기 i개의 출력용 클럭펄스들 각각은 주기적으로 출력되는 다수의 출력펄스들로 구성되며;
상기 j개의 제어용 클럭펄스들 각각은 주기적으로 출력되는 다수의 제어펄스들로 구성되며; 그리고,
상기 j개의 제어용 클럭펄스들 각각에 포함된 제어펄스들은 동기된 i개의 출력용 클럭펄스들 각각에 포함된 출력펄스의 라이징 에지(rising edge) 시점과 동일한 라이징 에지(rising edge) 시점을 갖는 것을 특징으로 하는 게이트 구동회로.A shift register for sequentially outputting a plurality of scan pulses through a plurality of stages;
an output clock generator for sequentially supplying i (i is a natural number of 2 or more) output clock pulses to the shift register; And
And a control clock generator for sequentially supplying j (j is a natural number equal to or greater than 2) control clock pulses for controlling charge and discharge of the set node and the reset node of the shift register to the shift register sequentially;
Each of the i output clock pulses being composed of a plurality of output pulses periodically outputted;
Each of the j control clock pulses is composed of a plurality of control pulses periodically outputted; And,
The control pulses included in each of the j control clock pulses have the same rising edge time as the rising edge of the output pulse included in each of the i output clock pulses synchronized. Gate drive circuit. 제 1 항에 있어서,
상기 j개의 제어용 클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 제어용 클럭펄스에 포함된 제어펄스들은, 상기 i개의 출력용 클럭펄스에 포함된 출력펄스들 중 jn+k번째(n은 0을 포함한 자연수) 순서로 출력되는 출력펄스에 동기된 것을 특징으로 하는 게이트 구동회로.The method according to claim 1,
The control pulses included in the control clock pulses output in the order of k (k is any one of natural numbers from 1 to j) among the j control clock pulses include control pulses included in the output pulses included in the i output clock pulses jn + kth (n is a natural number including 0). 제 2 항에 있어서,
제어펄스의 펄스폭이 출력펄스의 펄스폭보다 작은 것을 특징으로 하는 게이트 구동회로.3. The method of claim 2,
And the pulse width of the control pulse is smaller than the pulse width of the output pulse. 삭제delete 제 2 항에 있어서,
상기 출력용 클럭펄스들과 상기 제어용 클럭펄스들이 동일한 것을 특징으로 하는 게이트 구동회로.3. The method of claim 2,
Wherein the output clock pulses and the control clock pulses are the same. 삭제delete 제 2 항에 있어서,
출력펄스의 하이전압과 제어펄스의 하이전압이 동일하거나 다르며; 그리고,
상기 출력펄스의 로우전압과 상기 제어펄스의 로우전압이 동일하거나 서로 다른 것을 특징으로 하는 게이트 구동회로.3. The method of claim 2,
The high voltage of the output pulse and the high voltage of the control pulse are the same or different; And,
Wherein a low voltage of the output pulse and a low voltage of the control pulse are the same or different from each other. 제 1 항에 있어서,
상기 i개의 출력용 클럭펄스들은 i개의 출력용클럭라인들을 통해 상기 쉬프트 레지스터로 공급되며;
상기 j개의 제어용 클럭펄스들은 j개의 제어용클럭라인들을 통해 상기 쉬프트 레지스터로 공급되며;
상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력함을 특징으로 하는 게이트 구동회로.The method according to claim 1,
The i output clock pulses are supplied to the shift register through i output clock lines;
The j control clock pulses are supplied to the shift register through j control clock lines;
Wherein the shift register comprises a plurality of stages for sequentially outputting scan pulses;
Wherein each stage outputs a scan pulse through its own output terminal. 제 8 항에 있어서,
p번째(p는 자연수) 스테이지는,
j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자;
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부; 및
상기 반전부로부터의 출력 및 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함하며;
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스와, 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스가 일부분 중첩하며;
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 라이징에지 시점과 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 라이징에지 시점이 서로 일치하거나 또는 다른 것을 특징으로 하는 게이트 구동회로. 9. The method of claim 8,
The p-th (p is a natural number)
a set switching element controlled according to any one of j control clock pulses and connected between a set node and an output terminal of a pqth (q is a natural number smaller than p) stage;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage;
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node; And
A pull-down switching element controlled between any one of an output from the inverting section and a control clock pulse applied to the set switching element and connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, ;
A scan pulse provided from the output terminal of the pq-th stage and at least one control pulse included in the control clock pulse applied to the set switching element partially overlap;
Wherein a rising edge time point of a scan pulse provided from an output terminal of the pq stage is equal to or different from a rising edge time point of at least one control pulse included in a control clock pulse applied to the set switching element, Drive circuit. 삭제delete 제 9 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
충전용전압에 따라 제어되며, 상기 풀업 스위칭소자에 연결된 출력용클럭라인과 리세트 노드간에 접속된 제 2 반전 스위칭소자를 포함하고,
상기 제1 반전 스위칭 소자는 제2 반전 스위칭 소자보다 더 큰 사이즈를 가지는 것을 특징으로 하는 게이트 구동회로.10. The method of claim 9,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a second discharge power supply line for transmitting a second discharge voltage; And
And a second inverting switching element connected between a resetting node and an output clock line connected to the pull-up switching element, the second inverting switching element being controlled according to a charging voltage,
Wherein the first inverting switching element has a larger size than the second inverting switching element. 제 11 항에 있어서,
상기 충전용전압은 상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스에 근거하여 주기적으로 고전압 및 저전압을 갖는 펄스전압이며; 그리고,
상기 충전용전압이 고전압으로 유지되는 각 지속시간이 상기 출력용 클럭펄스의 라이징에지 시점 및 폴링에지 시점 중 어느 하나의 시점을 포함함을 특징으로 하는 게이트 구동회로.12. The method of claim 11,
Wherein the charging voltage is a pulse voltage having a high voltage and a low voltage periodically based on an output clock pulse applied to the pull-up switching element; And,
Wherein each time duration in which the charging voltage is maintained at a high voltage includes any one of a rising edge point and a falling edge point of the output clock pulse. 제 9 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용라인과 상기 리세트 노드간에 접속된 제 2 반전 스위칭소자를 포함하고,
상기 제1 반전 스위칭 소자는 제2 반전 스위칭 소자보다 더 큰 사이즈를 가지는 것을 특징으로 하는 게이트 구동회로.10. The method of claim 9,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a second discharge power supply line for transmitting a second discharge voltage; And
And a second inverting switching element which is controlled in accordance with an output clock pulse provided to the pull-up switching element and is connected between a charging line for transmitting a charging voltage and the reset node,
Wherein the first inverting switching element has a larger size than the second inverting switching element. 제 9 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 그 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 제 2 반전 스위칭소자를 포함하고,
상기 제1 반전 스위칭 소자는 제2 반전 스위칭 소자보다 더 큰 사이즈를 가지는 것을 특징으로 하는 게이트 구동회로.10. The method of claim 9,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a second discharge power supply line for transmitting a second discharge voltage; And
And a second inversion switching element connected between the reset node and the output clock line, the output clock line being controlled in accordance with an output clock pulse provided to the pull-up switching element,
Wherein the first inverting switching element has a larger size than the second inverting switching element. 제 9 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 하는 게이트 구동회로.10. The method of claim 9,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a second discharge power supply line for transmitting a second discharge voltage; And
And a capacitor connected between the reset node and an output clock line for transmitting an output clock pulse applied to the pull-up switching element. 제 8 항에 있어서,
상기 j는 3이상이며;
p번째(p는 자연수) 스테이지는,
상기 j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, p-q번째 (q는 p보다 작은 자연수) 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자;
상기 세트 스위칭소자에 인가되는 제어용 클럭펄스와 다른 제어용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 리세트 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자;
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부; 및
상기 반전부로부터의 출력 및 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함하며;
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스와, 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스가 일부분 중첩하며;
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 라이징에지 시점과 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 라이징에지 시점이 서로 일치하거나 또는 다르며;
p+r번째 (r은 자연수) 스테이지의 출력단자로부터 제공되는 스캔펄스와, 상기 리세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스가 일부분 중첩함을 특징으로 하는 게이트 구동회로.9. The method of claim 8,
J is 3 or more;
The p-th (p is a natural number)
A set switching element controlled according to any one of the j control clock pulses and connected between a set node and an output terminal of a pqth (q is a natural number smaller than p) stage;
A reset switching element connected between the set node and a second power supply line for transmitting a second discharge voltage, the reset switch being controlled according to a control clock pulse different from the control clock pulse applied to the set switching element;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and the output terminal, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage;
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node; And
A pull-down switching element controlled between any one of an output from the inverting section and a control clock pulse applied to the set switching element and connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, ;
A scan pulse provided from the output terminal of the pq-th stage and at least one control pulse included in the control clock pulse applied to the set switching element partially overlap;
A rising edge time point of a scan pulse provided from an output terminal of the pq-th stage is equal to or different from a rising edge time point of at least one control pulse included in a control clock pulse applied to the set switching element;
wherein a scan pulse supplied from an output terminal of the (p + r) th (r is a natural number) stage and at least one control pulse included in a control clock pulse applied to the reset switching element are partially overlapped. . 삭제delete 제 16 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
충전용전압에 따라 제어되며, 이 충전용전압을 전송하는 충전용전원라인과 리세트 노드간에 접속된 제 2 반전 스위칭소자를 포함하는 것을 특징으로 하는 게이트 구동회로.17. The method of claim 16,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a third discharge power supply line for transmitting a third discharge voltage; And
And a second inversion switching element which is controlled in accordance with a charging voltage and is connected between a charging power supply line for transmitting the charging voltage and a reset node. 제 16 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드에 접속된 제 2 반전 스위칭소자를 포함하고,
상기 제1 반전 스위칭 소자는 제2 반전 스위칭 소자보다 더 큰 사이즈를 가지는 것을 특징으로 하는 게이트 구동회로.17. The method of claim 16,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a third discharge power supply line for transmitting a third discharge voltage; And
And a second inversion switching element connected to the reset node, the second inversion switching element being controlled according to an output clock pulse provided to the pull-up switching element,
Wherein the first inverting switching element has a larger size than the second inverting switching element. 제 19 항에 있어서,
상기 세트 스위칭소자에 인가되는 제어용 클럭펄스 및 상기 리세트 스위칭소자에 인가되는 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전원라인간에 접속된 제 3 반전 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.20. The method of claim 19,
And a third inversion switching element connected between the reset node and the third discharge power supply line, the third inversion switching element being controlled according to any one of a control clock pulse applied to the set switching element and a control clock pulse applied to the reset switching element, And a gate driving circuit for driving the gate driving circuit. 제 16 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 하는 게이트 구동회로.17. The method of claim 16,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a third discharge power supply line for transmitting a third discharge voltage; And
And a capacitor connected between the reset node and an output clock line for transmitting an output clock pulse applied to the pull-up switching element. 제 16 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 공통 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전원라인간에 접속된 제 2 반전 스위칭소자;
상기 풀업 스위칭소자에 제공되는 출력용 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 공통 노드간에 접속된 제 3 반전 스위칭소자; 및,
상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 반전 스위칭소자를 포함하는 것을 특징으로 하는 게이트 구동회로.17. The method of claim 16,
Wherein,
A first inversion switching element controlled according to the voltage of the set node and connected between a common node and a third discharge power supply line for transmitting a third discharge voltage;
A second inversion switching element controlled according to a voltage of the set node and connected between the reset node and a third discharge power supply line;
A third inversion switching element connected between the charging power supply line for transmitting a charging voltage and the common node, the third inversion switching element being controlled according to an output clock pulse provided to the pull-up switching element; And
And a fourth inversion switching element controlled in accordance with the voltage of the common node and connected between the charging power supply line and the reset node. 제 16 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 공통 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전원라인간에 접속된 제 2 반전 스위칭소자;
충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 3 반전 스위칭소자; 및,
상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.17. The method of claim 16,
Wherein,
A first inversion switching element controlled according to the voltage of the set node and connected between a common node and a third discharge power supply line for transmitting a third discharge voltage;
A second inversion switching element controlled according to a voltage of the set node and connected between the reset node and a third discharge power supply line;
A third inversion switching element controlled in accordance with a charging voltage and connected between a charging power supply line for transmitting the charging voltage and a common node; And
And a fourth inversion switching element controlled in accordance with the voltage of the common node and connected between the charging power supply line and the reset node. 제 8 항에 있어서,
상기 j는 3이상이며;
p번째(p는 자연수) 스테이지는,
p-q번째 (q는 p보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 스캔펄스가 인가되는 p-q번째 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자;
p+r번째 (r은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용라인간에 접속된 리세트 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자;
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부; 및
상기 반전부로부터의 출력 및 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함하며;
상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스는, 상기 p-q번째 스테이지의 스캔펄스로서 사용된 출력펄스의 바로 다음 번째 출력펄스를 포함하는 출력용 클럭펄스인 것을 특징으로 하는 게이트 구동회로.9. The method of claim 8,
J is 3 or more;
The p-th (p is a natural number)
a set switching element controlled in accordance with a scan pulse from a pq-th stage (q is a natural number smaller than p) and connected between an output terminal of the pq-th stage to which the scan pulse is applied and a set node;
a reset switching element which is controlled according to a scan pulse from the (p + r) th (r is a natural number) stage and is connected between the set node and a second discharge line for transferring a second discharge voltage;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage;
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node; And
And a pull-down switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to any one of an output from the inverting section and a control clock pulse;
Wherein the output clock pulse applied to the pull-up switching element is an output clock pulse including the immediately following output pulse of the output pulse used as the scan pulse of the pq-th stage. 제 24 항에 있어서,
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 출력시점이, 상기 풀다운 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 출력시점과 일치함을 특징으로 하는 게이트 구동회로.25. The method of claim 24,
The output time point of the scan pulse provided from the output terminal of the pq-th stage corresponds to the output time point of at least one control pulse included in the control clock pulse applied to the pull-down switching device. 제 8 항에 있어서,
상기 j는 3이상이며;
p번째(p는 자연수) 스테이지는,
p-q번째 (q는 p보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 세트 스위칭소자;
상기 j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 리세트 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자; 및,
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부;
상기 반전부로부터의 출력 및 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.9. The method of claim 8,
J is 3 or more;
The p-th (p is a natural number)
a set switching element connected between a charging power supply line for transmitting a charging voltage and the set node, the set switching element being controlled according to a scan pulse from a pqth (q is a natural number smaller than p)
A reset switching element controlled according to any one of the j control clock pulses and connected between a set node and a second power supply line for transmitting a second discharge voltage;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage; And
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node;
And a pull-down switching element connected between the output terminal and a first discharge power supply line for transferring a first discharge voltage, the pull-down switching element being controlled according to any one of an output from the inverting section and a control clock pulse, Drive circuit. 제 26 항에 있어서,
상기 반전부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 1 반전 스위칭소자; 및,
상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스를 전송하는 출력용클럭라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 하는 게이트 구동회로.27. The method of claim 26,
Wherein,
A first inversion switching element controlled in accordance with a voltage of the set node and connected between the reset node and a third discharge power supply line for transmitting a third discharge voltage; And
And a capacitor connected between the reset node and an output clock line for transmitting an output clock pulse applied to the pull-up switching element. 제 13 항 및 제 14 항 중 어느 한 항에 있어서,
상기 세트 스위칭소자에 제공되는 제어용 클럭펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 반전 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.15. The method according to any one of claims 13 to 14,
Further comprising a third inversion switching element controlled in accordance with a control clock pulse provided to the set switching element and connected between the reset node and a second discharge power supply line. 제 22 항 및 제 23 항 중 어느 한 항에 있어서,
상기 세트 스위칭소자에 제공되는 제어용 클럭펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 5 반전 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.24. The method according to any one of claims 22 and 23,
Further comprising a fifth inversion switching element controlled in accordance with a control clock pulse provided to the set switching element and connected between the reset node and a second discharge power supply line. 제 9 항에 있어서,
p+r번째 (r은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용라인간에 접속된 리세트 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.10. The method of claim 9,
and a reset switching element connected between the set node and a second discharge line for transferring a second discharge voltage, the reset switch being controlled according to a scan pulse from the (p + r) th (r is a natural number) Gate drive circuit. 제 8 항에 있어서,
상기 j는 3이상이며;
p번째(p는 자연수) 스테이지는,
상기 j개의 제어용 클럭펄스들 중 어느 하나에 따라 제어되며, p-q번째 (q는 p보다 작은 자연수) 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자;
상기 세트 스위칭소자에 인가되는 제어용 클럭펄스와 다른 제어용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제2 방전용 전압을 전송하는 제2 방전용전원라인간에 접속된 리세트 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자;
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부; 및
상기 반전부로부터의 출력 및 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함하며;
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스와, 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스가 일부분 중첩하며;
상기 p-q번째 스테이지의 출력단자로부터 제공되는 스캔펄스의 라이징에지 시점과 상기 세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스의 라이징에지 시점이 서로 일치하거나 또는 다르며;
p+r번째 (r은 자연수) 스테이지의 출력단자로부터 제공되는 스캔펄스와, 상기 리세트 스위칭소자에 인가되는 제어용 클럭펄스에 포함된 적어도 하나의 제어펄스가 일부분 중첩함을 특징으로 하는 게이트 구동회로.9. The method of claim 8,
J is 3 or more;
The p-th (p is a natural number)
A set switching element controlled according to any one of the j control clock pulses and connected between a set node and an output terminal of a pqth (q is a natural number smaller than p) stage;
A reset switching element connected between the set node and a second power supply line for transmitting a second discharge voltage, the reset switch being controlled according to a control clock pulse different from the control clock pulse applied to the set switching element;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and the output terminal, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage;
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node; And
And a pull-down switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to any one of an output from the inverting section and a control clock pulse;
A scan pulse provided from the output terminal of the pq-th stage and at least one control pulse included in the control clock pulse applied to the set switching element partially overlap;
A rising edge time point of a scan pulse provided from an output terminal of the pq-th stage is equal to or different from a rising edge time point of at least one control pulse included in a control clock pulse applied to the set switching element;
wherein a scan pulse supplied from an output terminal of the (p + r) th (r is a natural number) stage and at least one control pulse included in a control clock pulse applied to the reset switching element are partially overlapped. . 제 8 항에 있어서,
상기 j는 3이상이며;
p번째(p는 자연수) 스테이지는,
p-q번째 (q는 p보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 스캔펄스가 인가되는 p-q번째 스테이지의 출력단자와 세트 노드간에 접속된 세트 스위칭소자;
상기 세트 스위칭소자에 인가되는 제어용 클럭펄스와 다른 제어용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제2 방전용 전압을 전송하는 제2 방전용전원라인간에 접속된 리세트 스위칭소자;;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자;
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부; 및
상기 반전부로부터의 출력 및 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함하며;
상기 풀업 스위칭소자에 인가되는 출력용 클럭펄스는, 상기 p-q번째 스테이지의 스캔펄스로서 사용된 출력펄스의 바로 다음 번째 출력펄스를 포함하는 출력용 클럭펄스인 것을 특징으로 하는 게이트 구동회로.9. The method of claim 8,
J is 3 or more;
The p-th (p is a natural number)
a set switching element controlled in accordance with a scan pulse from a pq-th stage (q is a natural number smaller than p) and connected between an output terminal of the pq-th stage to which the scan pulse is applied and a set node;
A reset switching element connected between the set node and a second power supply line for transmitting a second discharge voltage, the reset switch being controlled according to a control clock pulse different from a control clock pulse applied to the set switching element;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage;
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node; And
And a pull-down switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to any one of an output from the inverting section and a control clock pulse;
Wherein the output clock pulse applied to the pull-up switching element is an output clock pulse including the immediately following output pulse of the output pulse used as the scan pulse of the pq-th stage. 제 8 항에 있어서,
상기 j는 3이상이며;
p번째(p는 자연수) 스테이지는,
p-q번째 (q는 p보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 세트 스위칭소자;
상기 세트 스위칭소자에 인가되는 제어용 클럭펄스와 다른 제어용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제2 방전용 전압을 전송하는 제2 방전용전원라인간에 접속된 리세트 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 상기 i개의 출력용 클럭펄스들 중 어느 하나를 전송하는 출력용클럭라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 출력연결 스위칭소자;
상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 반전시키는 반전부; 및
상기 반전부로부터의 출력 및 제어용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.9. The method of claim 8,
J is 3 or more;
The p-th (p is a natural number)
a set switching element controlled in accordance with a scan pulse from a stage pq (q is a natural number smaller than p) and connected between a charging power supply line for transmitting a charging voltage and a set node;
A reset switching element connected between the set node and a second power supply line for transmitting a second discharge voltage, the reset switch being controlled according to a control clock pulse different from the control clock pulse applied to the set switching element;
A pull-up switching element connected between an output clock line for transmitting any one of the i output clock pulses and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node;
An output connection switching element controlled in accordance with the voltage of the reset node and connected between the set node and the output terminal of the p-th stage;
An inverting unit for inverting the voltage of the reset node according to the voltage of the set node; And
And a pull-down switching element connected between the output terminal and a first discharge power supply line for transferring a first discharge voltage, the pull-down switching element being controlled according to any one of an output from the inverting section and a control clock pulse, Drive circuit.
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