KR101941449B1 - Shift register - Google Patents

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Abstract

본 발명은 커플링현상에 의한 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 관한 것으로, p번째 스테이지는, 세트 노드의 전압에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자; 상기 제 1 클럭펄스보다 앞선 위상을 가지며, 이 제 1 클럭펄스와 일부 중첩하며, 그리고 p-q번째 스테이지의 풀업 스위칭소자에 공급되는 제 2 클럭펄스에 따라 제어되며, 상기 p-q번째 스테이지의 출력단자와 상기 p번째 스테이지의 세트 노드간에 접속되는 노이즈제거 스위칭소자; 및, p+q번째 스테이지에 구비된 세트 노드의 전압이 로우논리에 해당하는 레벨일 때, 이 p+q번째 스테이지에 구비된 풀업 스위칭소자 및 노이즈제거 스위칭소자로 각각 공급되는 제 1 클럭펄스와 제 2 클럭펄스가 서로 중첩하는 전체 중첩 기간 동안, 또는 이 중첩 기간의 일부를 포함하는 기간 동안, 또는 상기 전체 중첩 기간을 포함하며 상기 전체 중첩 기간보다 더 긴 기간 동안, 상기 p번째 스테이지의 리세트 노드가 하이논리에 해당하는 레벨의 전압을 갖도록 제어하는 리세트제어부를 포함함을 특징으로 한다.The present invention relates to a shift register capable of preventing multi-output due to coupling phenomenon, wherein a p-th stage is controlled according to a voltage of a set node and includes a clock transmission line for transmitting a first clock pulse, Up switching element connected between output terminals of the pull-up switching element; Down switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to a voltage of the reset node; And a second clock pulse supplied to the pull-up switching element of the pq-th stage, the output terminal of the pq-th stage being connected to the output terminal of the pq-th stage, a noise removal switching element connected between the set nodes of the p-th stage; And a first clock pulse supplied to the pull-up switching element and the noise removing switching element provided in the p + q-th stage, respectively, when the voltage of the set node provided in the p + q-th stage corresponds to the low logic, During the entire overlap period in which the second clock pulses overlap each other or during a period including a part of the overlap period or during a period longer than the entire overlap period including the entire overlap period, And a reset control unit for controlling the node to have a voltage of a level corresponding to the high logic.

Description

쉬프트 레지스터{SHIFT REGISTER}SHIFT REGISTER {SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 커플링현상에 의한 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register, and more particularly, to a shift register capable of preventing multiple output due to coupling phenomenon.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. A plurality of gate lines and a plurality of data lines are arranged in an intersecting manner in the liquid crystal panel, and the pixel region is located in an area where the gate lines and the data lines intersect with each other. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed on the liquid crystal panel.

여기서, 게이트 라인들은 스캔펄스에 의해 차례로 구동되는데, 이러한 스캔펄스는 쉬프트 레지스터에 의해 발생된다. Here, the gate lines are sequentially driven by the scan pulse, which is generated by the shift register.

이러한 쉬프트 레지스터는, 순차적으로 스캔펄스들을 출력하는 다수의 스테이지들을 포함한다.Such a shift register includes a plurality of stages for sequentially outputting scan pulses.

종래의 스테이지는 세트 노드 및 리세트 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 세트 노드의 신호상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 그리고, 리세트 노드의 신호상태에 따라 방전용전압을 출력하는 풀다운 스위칭소자를 구비한다. The conventional stage includes a node control section for controlling charge and discharge states of the set node and the reset node, a pull-up switching element for outputting a scan pulse in accordance with the signal state of the set node, And a pull-down switching element for outputting a discharge voltage.

여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다. Here, the set node and the reset node are alternately charged and discharged. Specifically, when the set node is charged, the reset node maintains the discharged state. When the reset node is charged, Thereby maintaining the discharged state.

이때, 세트 노드가 충전상태 일 때는 풀업 스위칭소자로부터는 스캔펄스(가 출력되고, 리세트 노드가 충전상태 일 때는 출력부의 풀다운 스위칭소자로부터 방전용전압이 출력된다. At this time, when the set node is in a charged state, a scan pulse is outputted from the pull-up switching element, and when the reset node is in a charged state, the discharge voltage is outputted from the pull-

풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 방전용전압은 해당 게이트 라인에 공급된다.The scan pulse output from the pull-up switching element and the discharge voltage output from the pull-down switching element are supplied to the corresponding gate line.

여기서, 풀업 스위칭소자의 게이트전극은 세트 노드에 접속되며, 드레인전극은 클럭펄스가 인가되는 클럭라인에 접속되며, 소스단자는 게이트 라인에 접속된다. 클럭펄스는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자의 드레인단자에 공급된다. 이때, 풀업 스위칭소자는 매 주기마다 입력되는 하이 상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다. Here, the gate electrode of the pull-up switching element is connected to the set node, the drain electrode is connected to the clock line to which the clock pulse is applied, and the source terminal is connected to the gate line. The clock pulse periodically has a high state and a low state and is supplied to the drain terminal of the pull-up switching element. At this time, the pull-up switching element outputs one of the high-level clock pulses inputted at every period at a specific time. The clock pulse output at this specific time point is a scan pulse for driving the gate line.

이 특정 시점이란, 세트 노드가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 세트 노드가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 스캔펄스의 출력 이후 세트 노드가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자는 한 프레임에 한 번의 스캔펄스를 출력하게 된다. 그런데, 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 세트 노드가 방전된 상태에서도 클럭펄스는 상기 풀업 스위칭소자의 드레인전극에 계속해서 입력되게 된다. This specific time point refers to a time point after the set node is charged. In other words, the pull-up switching element outputs a high-level clock pulse, which is inputted at the specific time point (i.e., the time point when the set node is charged) among the clock pulses periodically inputted to the drain terminal of the pull- As shown in FIG. Then, after the output of the scan pulse, the set node is maintained in the discharged state until the start of the next frame period, so that the pull-up switching element outputs one scan pulse in one frame. However, since the clock pulse is output several times during one frame period, the clock pulse is continuously inputted to the drain electrode of the pull-up switching element even when the pull-up switching element is turned off, that is, do.

다시 말하면, 풀업 스위칭소자는 한 프레임동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인단자에 입력되는 클럭펄스를 스캔펄스로 출력한다. In other words, the pull-up switching element is turned on only once during one frame, and outputs a clock pulse input to its drain terminal in the turn-on period as a scan pulse.

이후, 풀업 스위칭소자는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 이 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 드레인전극에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 풀업 스위칭소자의 드레인전극에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트전극이 접속된 세트 노드와 풀업 스위칭소자의 드레인전극간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 세트 노드에는 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다. Thereafter, the pull-up switching element is turned off until the start of the next frame period, so that even if a clock pulse is input to the drain electrode of the pull-up switching element during the turn-off period, Can not. As a clock pulse is periodically applied to the drain electrode of the pull-up switching element, a coupling phenomenon occurs between the set node to which the gate electrode of the pull-up switching element is connected and the drain electrode of the pull-up switching element. Due to such a coupling phenomenon, the set node is continuously charged with a predetermined voltage corresponding to the clock pulse.

그러면, 세트 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 세트 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 세트 노드가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임 기간동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.Then, the set node can be maintained in a charged state at any moment. That is, the set node can be kept in a charged state at an undesired timing. In this case, the set node can be maintained in the charged state more than once during one frame period, whereby the pull-up switching element can be turned on more than once during one frame period. As a result, the multi-output phenomenon in which one stage outputs two or more scan pulses during one frame period may occur due to the coupling phenomenon described above.

이와 같이, 상기 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.As described above, if the one stage outputs two or more scan pulses during one frame period, the quality of the image displayed on the liquid crystal panel is degraded.

본 발명은 상술된 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 노이즈를 유발시키는 클럭펄스가 해당 스테이지로 인가되는 바로 그 시점에, 그 해당 스테이지의 세트 노드의 전하를 전단 스테이지를 통해 방전시킴으로써 그 해당 스테이지의 세트 노드에 전하가 축적되는 것을 원천적으로 방지할 수 있으며, 그로 인해 멀티 출력을 억제할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been conceived to solve the problems as described above, and it is an object of the present invention to provide a method and a device for controlling a charge pump, by discharging charge of a set node of a corresponding stage through a front stage at a point of time when a clock pulse, And it is an object of the present invention to provide a shift register capable of originally preventing charge from being accumulated in a set node of a stage and thereby suppressing multi-output.

상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상차를 갖는 적어도 2개의 클럭펄스들을 전송하는 적어도 2개의 클럭전송라인들과, 상기 클럭전송라인으로부터 클럭펄스를 공급받아 순차적으로 스캔펄스들을 출력하는 다수의 스테이지들을 포함하며; p번째(p는 자연수) 스테이지는, 세트 노드의 전압에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자; 상기 제 1 클럭펄스보다 앞선 위상을 가지며, 이 제 1 클럭펄스와 일부 중첩하며, 그리고 p-q번째 스테이지(q는 p보다 작은 자연수)의 풀업 스위칭소자에 공급되는 제 2 클럭펄스에 따라 제어되며, 상기 p-q번째 스테이지의 출력단자와 상기 p번째 스테이지의 세트 노드간에 접속되는 노이즈제거 스위칭소자; 및, p+q번째 스테이지에 구비된 세트 노드의 전압이 로우논리에 해당하는 레벨일 때, 이 p+q번째 스테이지에 구비된 풀업 스위칭소자 및 노이즈제거 스위칭소자로 각각 공급되는 제 1 클럭펄스와 제 2 클럭펄스가 서로 중첩하는 전체 중첩 기간 동안, 또는 이 중첩 기간의 일부를 포함하는 기간 동안, 또는 상기 전체 중첩 기간을 포함하며 상기 전체 중첩 기간보다 더 긴 기간 동안, 상기 p번째 스테이지의 리세트 노드가 하이논리에 해당하는 레벨의 전압을 갖도록 제어하는 리세트제어부를 포함함을 특징으로 한다.According to an aspect of the present invention, there is provided a shift register including at least two clock transmission lines for transmitting at least two clock pulses having different phase differences, A plurality of stages for outputting pulses; a p-th (p is a natural number) stage is controlled according to a voltage of the set node, and is connected between a clock transmission line for transmitting a first clock pulse and an output terminal of the p-th stage; Down switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to a voltage of the reset node; Wherein the first clock pulse has a phase higher than the first clock pulse and is partially overlapped with the first clock pulse and is controlled according to a second clock pulse supplied to a pull-up switching element of a pq-th stage (q is a natural number smaller than p) a noise removal switching element connected between an output terminal of the pq-th stage and a set node of the p-th stage; And a first clock pulse supplied to the pull-up switching element and the noise removing switching element provided in the p + q-th stage, respectively, when the voltage of the set node provided in the p + q-th stage corresponds to the low logic, During the entire overlap period in which the second clock pulses overlap each other or during a period including a part of the overlap period or during a period longer than the entire overlap period including the entire overlap period, And a reset control unit for controlling the node to have a voltage of a level corresponding to the high logic.

상기 p번째 스테이지의 리세트 노드의 전압이 하이논리 레벨의 전압으로 유지되는 시간과, 상기 p번째 스테이지의 풀업 스위칭소자로 공급되는 제 1 클럭펄스가 하이논리 레벨의 전압으로 유지되는 시간이 서로 동일하거나; 또는, 상기 p번째 스테이지의 리세트 노드의 전압이 하이논리 레벨의 전압으로 유지되는 시간이, 상기 p번째 스테이지의 풀업 스위칭소자로 공급되는 제 1 클럭펄스가 하이논리 레벨의 전압으로 유지되는 시간보다 더 길거나; 또는, 상기 p번째 스테이지의 리세트 노드의 전압이 하이논리 레벨의 전압으로 유지되는 시간과 상기 p번째 스테이지의 풀업 스위칭소자로 공급되는 제 1 클럭펄스가 하이논리 레벨의 전압으로 유지되는 시간이 일부 중첩하는 것을 특징으로 한다.The time when the voltage of the reset node of the pth stage is held at the voltage of the high logic level and the time when the first clock pulse supplied to the pull-up switching element of the pth stage is maintained at the voltage of the high logic level are equal to each other do or; Alternatively, the time when the voltage of the reset node of the p-th stage is held at the voltage of the high logic level is longer than the time when the first clock pulse supplied to the pull-up switching element of the p- Longer; Alternatively, the time during which the voltage of the reset node of the p-th stage is held at the voltage of the high logic level and the time during which the first clock pulse supplied to the pull-up switching element of the p- And overlap each other.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 스위칭소자; 및, 상기 풀업 스위칭소자로 인가되는 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 한다.Wherein the reset controller included in the pth stage is controlled according to the voltage of the set node and is connected between the reset node and a second power supply line for transmitting a second discharge voltage; And a capacitor connected between the reset node and a clock transmission line for transmitting a first clock pulse applied to the pull-up switching element.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 및, 충전용전압에 따라 제어되며, 상기 풀업 스위칭소자로 인가되는 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 리세트 노드간에 접속된 제 2 스위칭소자를 포함함을 특징으로 한다.A reset control unit provided in the pth stage includes a first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; And a second switching element connected between the clock transmission line and the reset node, the clock transmission line being controlled according to a charging voltage and transmitting a first clock pulse applied to the pull-up switching element.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 및, 충전용전압에 따라 제어되며, 상기 풀업 스위칭소자로 인가되는 제 1 클럭펄스를 전송하는 클럭전송라인과 커패시터의 일측 단자간에 접속된 제 2 스위칭소자를 포함하며; 상기 커새피터의 타측 단자가 상기 리세트 노드에 접속된 것을 특징으로 한다.A reset control unit provided in the pth stage includes a first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; And a second switching device controlled according to a charging voltage and connected between a clock transmission line for transmitting a first clock pulse applied to the pull-up switching device and one terminal of the capacitor; And the other terminal of the capacitor is connected to the reset node.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 2 스위칭소자; 및, 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자를 포함함을 특징으로 한다.A reset control unit provided in the pth stage includes a first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; A second switching element controlled according to a charging voltage from a charging power supply line and connected between the charging power supply line and the reset node; And a third switching element controlled according to any one of the clock pulses and connected between the reset node and a second discharge power supply line.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 공통 노드간에 접속된 제 2 스위칭소자; 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 공통 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 스위칭소자; 및, 상기 제 3 스위칭소자에 공급되는 클럭펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 5 스위칭소자를 포함함을 특징으로 한다.A reset control unit provided in the pth stage includes a first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; A second switching device controlled according to a charging voltage from a charging power supply line and connected between the charging power supply line and a common node; A third switching device controlled according to any one of the clock pulses, the third switching device being connected between the common node and the second discharge power supply line; A fourth switching device controlled according to a voltage of the common node, the fourth switching device being connected between the charging power supply line and the reset node; And a fifth switching element controlled according to a clock pulse supplied to the third switching element and connected between the reset node and a second discharging power supply line.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 2 스위칭소자; 및, 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자를 포함하며; 상기 제 2 스위칭소자로 공급되는 클럭펄스가, 상기 p번째 스테이지로 공급되는 제 1 클럭펄스와 동일하거나 또는 이보다 앞선 위상을 갖는 것을 특징으로 한다.A reset control unit provided in the pth stage includes a first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; A second switching element controlled according to any one of the clock pulses and connected between a charging power supply line for transmitting a charging voltage and the reset node; And a third switching element controlled according to any one of the clock pulses and connected between the reset node and a second discharge power supply line; And a clock pulse supplied to the second switching element has a phase equal to or higher than a first clock pulse supplied to the p-th stage.

상기 p번째 스테이지에 구비된 리세트제어부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 2 스위칭소자; 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 공통 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 스위칭소자; 및, 상기 제 3 스위칭소자에 인가되는 클럭펄스와 동일한 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인간에 접속된 제 5 스위칭소자를 포함하며; 상기 제 2 스위칭소자로 공급되는 클럭펄스가, 상기 p번째 스테이지로 공급되는 제 1 클럭펄스와 동일하거나 또는 이보다 앞선 위상을 갖는 것을 특징으로 한다.A reset control unit provided in the pth stage includes a first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; A second switching element controlled according to any one of the clock pulses and connected between a charging power supply line for transmitting a charging voltage and a common node; A third switching device controlled according to any one of the clock pulses, the third switching device being connected between the common node and the second discharge power supply line; A fourth switching device controlled according to the voltage of the common node, the fourth switching device being connected between the charging power supply line for transmitting the charging voltage and the reset node; And a fifth switching element controlled in accordance with a clock pulse identical to a clock pulse applied to the third switching element, the fifth switching element being connected between the reset node and the second discharging power supply line; And a clock pulse supplied to the second switching element has a phase equal to or higher than a first clock pulse supplied to the p-th stage.

상기 p번째 스테이지는, 상기 p-u번째(u는 p보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 세트 스위칭소자; 및, 상기 p+v번째(v는 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 리세트 스위칭소자를 더 포함함을 특징으로 한다.Wherein the pth stage is controlled in accordance with a scan pulse from the p-uth stage (u is a natural number smaller than p), and is connected between a set power supply line for transmitting a charging voltage and the set node; And a reset switching element which is controlled according to a scan pulse from the (p + v) -th stage (v is a natural number) stage and connected between the set node and a second discharge power supply line for transmitting a second discharge voltage .

상기 p번째 스테이지는, 외부로부터의 제어펄스신호에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제어 스위칭소자를 더 포함하며; 그리고, 상기 제어펄스신호는 한 프레임 당 한 번 상기 제어 스위칭소자로 인가됨을 특징으로 한다.The pth stage further comprises a control switching element controlled in accordance with a control pulse signal from the outside and connected between the set node and the first discharging power supply line; The control pulse signal is applied to the control switching element once per frame.

상기 p번째 스테이지는, 상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 커패시터를 더 포함함을 특징으로 한다.The pth stage further includes a capacitor connected between the set node and an output terminal of the pth stage.

상기 제 3 스위칭소자로 공급되는 클럭펄스가, 상기 p번째 스테이지로 공급되는 제 1 클럭펄스보다 뒤처진 위상을 가짐과 아울러 이 제 1 클럭펄스와 중첩하지 않는 것을 특징으로 한다.The clock pulse supplied to the third switching device has a phase lagging behind the first clock pulse supplied to the pth stage and does not overlap with the first clock pulse.

상기 p-q번째 스테이지는, 상기 제 2 클럭펄스를 이용하여 p-q번째 스캔펄스를 생성함을 특징으로 한다.The (p-q) th stage generates a (p-q) th scan pulse using the second clock pulse.

본 발명에 따르면, 노이즈를 유발시키는 클럭펄스가 해당 스테이지로 인가되는 바로 그 시점에, 그 해당 스테이지의 세트 노드의 전하가 전단 스테이지를 통해 방전된다. 이에 따라, 해당 스테이지의 세트 노드에 전하가 축적되는 것을 원천적으로 방지할 수 있으며, 그로 인해 멀티 출력을 억제할 수 있다. 이에 따라, 이러한 쉬프트 레지스터가 적용된 표시장치의 화상 품질을 향상시킬 수 있다.According to the present invention, at a point in time when a clock pulse causing noise is applied to the stage, the charge of the set node of the stage is discharged through the front stage. As a result, it is possible to prevent electric charges from being accumulated in the set nodes of the stage in question, thereby suppressing the multi-output. Thus, the image quality of the display device to which such a shift register is applied can be improved.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 3은 도 1의 p번째 스테이지에 구비된 회로 구성을 나타낸 도면
도 4는 도 3의 리세트제어부에 대한 제 1 실시예의 구성을 나타낸 도면
도 5는 도 4의 스테이지의 동작을 설명하기 위한 각종 신호들의 파형을 나타낸 도면
도 6은 도 3의 리세트제어부에 대한 제 2 실시예의 구성을 나타낸 도면
도 7은 도 3의 리세트제어부에 대한 제 3 실시예의 구성을 나타낸 도면
도 8은 도 3의 리세트제어부에 대한 제 4 실시예의 구성을 나타낸 도면
도 9는 도 8의 스테이지의 동작을 설명하기 위한 각종 신호들의 파형을 나타낸 도면
도 10은 도 3의 리세트제어부에 대한 제 5 실시예의 구성을 나타낸 도면
도 11은 도 3의 리세트제어부에 대한 제 6 실시예의 구성을 나타낸 도면
도 12는 도 11의 스테이지의 동작을 설명하기 위한 각종 신호들의 파형을 나타낸 도면
도 13은 도 3의 리세트제어부에 대한 제 7 실시예의 구성을 나타낸 도면
도 14는 도 1의 p번째 스테이지에 구비된 또 다른 회로 구성을 나타낸 도면
도 15는 도 1의 p번째 스테이지에 구비된 또 다른 회로 구성을 나타낸 도면
도 16은 도 1의 p번째 스테이지에 구비된 또 다른 회로 구성을 나타낸 도면1 is a view showing a shift register according to an embodiment of the present invention;
Fig. 2 is a timing chart of output signals of various signals supplied to the shift register of Fig. 1 and various signals outputted therefrom
3 is a diagram showing a circuit configuration provided in the p-th stage of Fig. 1
4 is a diagram showing the configuration of the first embodiment of the reset control unit of Fig. 3
5 is a diagram showing waveforms of various signals for explaining the operation of the stage of Fig. 4
6 is a diagram showing the configuration of the second embodiment of the reset control unit of FIG. 3
Fig. 7 is a diagram showing the configuration of the third embodiment of the reset control unit of Fig. 3
8 is a diagram showing the configuration of the fourth embodiment of the reset control unit of FIG. 3
9 is a view showing waveforms of various signals for explaining the operation of the stage of Fig. 8
Fig. 10 is a diagram showing the configuration of the fifth embodiment of the reset control unit of Fig. 3
11 is a diagram showing the configuration of the sixth embodiment of the reset control unit of Fig. 3
12 is a diagram showing waveforms of various signals for explaining the operation of the stage of Fig. 11
13 is a diagram showing the configuration of the seventh embodiment of the reset control section of Fig. 3
14 is a diagram showing another circuit configuration provided in the p-th stage of Fig. 1
Fig. 15 is a diagram showing another circuit configuration provided in the p-th stage of Fig. 1
16 is a diagram showing another circuit configuration provided in the p-th stage of Fig. 1

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이다.FIG. 1 is a diagram showing a shift register according to an embodiment of the present invention. FIG. 2 is an output timing diagram of various signals supplied to the shift register of FIG. 1 and various signals output therefrom.

본 발명에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(..., ST(N-2), ST(N-1), ST(N), ST(N+1), ST(N+2), ...)을 포함한다. 여기서, 각 스테이지들은 각각의 출력단자(OT)를 통해 한 프레임 기간 동안 한 번의 스캔펄스(..., Vg(N-2), Vg(N-1), Vg(N), Vg(N+1), Vg(N+2), ...)를 출력한다. 1, ST (N-1), ST (N), ST (N + 1), ST , ST (N + 2), and so on. Vg (N-2), Vg (N-1), Vg (N), and Vg (N + 2) are supplied for one frame period through each output terminal OT, 1), Vg (N + 2),.

각 스테이지(..., ST(N-2), ST(N-1), ST(N), ST(N+1), ST(N+2), ...)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 각 스테이지로부터 출력된 스캔펄스는 후단에 위치한 스테이지에도 공급된다. 다시 말하여, 각 스테이지는 전단에 위치한 스테이지들로부터의 스캔펄스들에 의해 제어된다. 예를 들어, N번째 스테이지(ST(N))는 N-1번째 스테이지로부터의 스캔펄스에 의해 제어된다. 단, 1번째 스테이지(도시되지 않음)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지는 타이밍 컨트롤러로부터의 스타트 펄스에 의해 제어된다.(N + 1), ST (N + 2), ..., ST (N + 1) And drives the gate line connected thereto. The scan pulse output from each stage is also supplied to the stage located at the subsequent stage. In other words, each stage is controlled by the scan pulses from the stages located at the previous stage. For example, the Nth stage ST (N) is controlled by the scan pulse from the (N-1) th stage. However, since there is no stage at the previous stage of the first stage (not shown), this first stage is controlled by the start pulse from the timing controller.

스테이지들(..., ST(N-2), ST(N-1), ST(N), ST(N+1), ST(N+2), ...)은 1번째 스테이지부터 차례로 스캔펄스를 출력한다.The stages (..., ST (N-2), ST (N-1), ST (N), ST And outputs a scan pulse.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.Such a shift register can be incorporated in the liquid crystal panel. That is, the liquid crystal panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and the shift register is embedded in the non-display portion.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지는 충전용전압(도 6의 VDD), 방전용전압(제 1 방전용전압(도 3의 VSS1) 또는 제 2 방전용전압(도 3의 VSS2))을 공급받음과 아울러, 또한 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 2개를 공급받는다. 한편, 스테이지들 중 1번째 스테이지는 스타트 펄스를 더 공급받는다. The entire stage of the shift register constructed as described above is supplied with a charging voltage (VDD in Fig. 6), a discharging voltage (first discharging voltage (VSS1 in Fig. 3) or second discharging voltage (VSS2 in Fig. 3) And two of the first to fourth clock pulses CLK1 to CLK4, which are cyclically shifted in phase with each other, are supplied. On the other hand, the first stage of the stages is further supplied with a start pulse.

충전용전압은 각 스테이지의 노드들을 충전시키는데 사용되며, 제 1 및 제 2 방전용전압은 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.The charging voltage is used to charge the nodes of each stage, and the first and second discharging voltages are used to discharge the nodes of each stage and the output terminal OT.

충전용전압, 그리고 제 1 및 제 2 방전용전압은 모두 직류 전압으로서, 충전용전압은 정극성의 정전압으로 설정될 수 있으며, 제 1 및 제 2 방전용전압은 부극성의 정전압으로 설정될 수 있다. 여기서, 제 1 및 제 2 방전용전압 중 적어도 어느 하나는 접지전압이 될 수 있다. 이때, 제 1 방전용전압은 제 2 방전용전압보다 작거나 같은 값을 가질 수 있다. 다른 한편, 이 제 1 방전용전압은 제 2 방전용전압보다 크거나 같은 값을 가질 수도 있다.The charging voltage, and the first and second discharging voltages may all be DC voltages, the charging voltage may be set to a positive constant voltage, and the first and second discharging voltages may be set to negative constant voltages . At least one of the first and second discharge voltages may be a ground voltage. At this time, the first discharge voltage may have a value less than or equal to the second discharge voltage. On the other hand, the first discharge voltage may have a value equal to or greater than the second discharge voltage.

제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지의 세트 동작, 출력 동작 및 리세트 동작에 사용된다. 구체적으로, 도 1에 도시된 바와 같이 각 스테이지에는 서로 다른 위상차를 갖는 2개의 클럭펄스들이 인가되는 바, 각 스테이지로 인가되는 2개의 클럭펄스들 중 상측에 위치한 클럭펄스는 해당 스테이지의 세트 동작 및 리세트 동작을 제어하는데 사용되며, 그리고 하측에 위치한 클럭펄스는 해당 스테이지의 출력 동작을 제어하는데 사용된다. 예를 들어, 도 1에 도시된 바와 같이, N번째 스테이지(ST(N))에는 서로 다른 위상차를 갖는 제 1 클럭펄스(CLK1) 및 제 2 클럭펄스(CLK2)가 공급되는 바, 제 1 클럭펄스(CLK1)는 이 N번째 스테이지(ST(N))의 세트 동작 및 리세트 동작을 제어하는데 사용되며, 제 2 클럭펄스(CLK2)는 이 N번째 스테이지(ST(N))의 출력 동작시 스캔펄스로 사용된다.The first to fourth clock pulses CLK1 to CLK4 are used for the set operation, the output operation and the reset operation of each stage. Specifically, as shown in FIG. 1, two clock pulses having different phase differences are applied to each stage, and a clock pulse located at the upper one of two clock pulses applied to each stage is used to perform a set operation of the stage, And the clock pulse located at the lower side is used to control the output operation of the corresponding stage. For example, as shown in FIG. 1, a first clock pulse CLK1 and a second clock pulse CLK2 having different phase differences are supplied to the N-th stage ST (N) The pulse CLK1 is used to control the set operation and the reset operation of the Nth stage ST (N) and the second clock pulse CLK2 is used to control the reset operation of the Nth stage ST (N) It is used as a scan pulse.

예를 들어 도 1 및 2에 도시된 바와 같이 4상의 클럭펄스들이 사용될 때, 4x+1번째(x는 0을 포함한 자연수) 스테이지에는 제 1 클럭펄스(CLK1) 및 제 2 클럭펄스(CLK2)가 순차적으로 인가되며, 그리고 4x+2번째 스테이지에는 제 2 클럭펄스(CLK2) 및 제 3 클럭펄스(CLK3)가 순차적으로 인가되며, 그리고 4x+3번째 스테이지에는 제 3 클럭펄스(CLK3) 및 제 4 클럭펄스(CLK4)가 순차적으로 인가되며, 그리고 4x+4번째 스테이지에는 제 4 클럭펄스(CLK4) 및 제 1 클럭펄스(CLK1)가 순차적으로 인가된다.For example, when four-phase clock pulses are used as shown in FIGS. 1 and 2, a first clock pulse CLK1 and a second clock pulse CLK2 are applied to the (4x + 1) th (natural number including x is 0) And the second clock pulse CLK2 and the third clock pulse CLK3 are sequentially applied to the (4x + 2) -th stage, and the third clock pulse CLK3 and the fourth The clock pulse CLK4 is sequentially applied, and the fourth clock pulse CLK4 and the first clock pulse CLK1 are sequentially applied to the (4x + 4) th stage.

도 2에 도시된 바와 같이, 인접한 기간에 출력되는 클럭펄스들의 펄스폭은 일정 기간씩 중첩되어 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1) 및 제 2 클럭펄스(CLK2)가 각각 3의 펄스폭을 갖는다면, 이 제 1 클럭펄스(CLK1)의 후반 1의 펄스폭과 제 2 클럭펄스(CLK2)의 전반 1의 펄스폭이 서로 중첩하게 된다.As shown in FIG. 2, the pulse widths of the clock pulses output in the adjacent period are overlapped with each other for a predetermined period of time. For example, as shown in FIG. 2, if the first clock pulse CLK1 and the second clock pulse CLK2 each have a pulse width of 3, the pulse 1 of the second half of this first clock pulse CLK1 And the pulse width of the first half of the second clock pulse CLK2 overlap each other.

본 발명에 따르면, 현재 스테이지의 출력 동작 이후 이 현재 스테이지의 하측으로 공급되는 클럭펄스가 하이상태가 될 때, 이에 응답하여 바로 이 현재 스테이지의 세트 노드의 전압이 전단 스테이지를 통해 방전된다. 즉, 상기 클럭펄스의 하이에지 시점에 동기되어 이 세트 노드의 전압이 바로 방전되므로, 더욱 효과적으로 세트 노드의 전압을 방전시킬 수 있다. 이를 좀 더 구체적으로 설명한다.According to the present invention, when the clock pulse supplied to the lower side of the current stage after the output operation of the current stage becomes the high state, in response, the voltage of the set node of this current stage is discharged through the front stage. That is, since the voltage of the set node is discharged immediately in synchronization with the high-edge point of the clock pulse, the voltage of the set node can be discharged more effectively. This will be explained in more detail.

도 3은 도 1의 p번째 스테이지에 구비된 회로 구성을 나타낸 도면이다.FIG. 3 is a diagram showing a circuit configuration provided in the p-th stage of FIG.

p번째 스테이지는, 도 3에 도시된 바와 같이, 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 노이즈제거 스위칭소자(NR) 및 리세트제어부(RCB)를 포함한다.The p-th stage includes a pull-up switching element Pu, a pull-down switching element Pd, a noise canceling switching element NR and a reset control part RCB as shown in Fig.

p번째 스테이지에 구비된 풀업 스위칭소자(Pu)는, 세트 노드(Q)의 전압에 따라 제어되며, 어느 하나의 클럭펄스(CLK(n))를 전송하는 클럭전송라인과 p번째 스테이지의 출력단자(OT)간에 접속된다. 즉, 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 어느 하나의 클럭펄스(CLK(n))를 전송하는 클럭전송라인과 p번째 스테이지의 출력단자(OT)를 서로 연결시킨다. 여기서, 이 p번째 스테이지로 공급되는 클럭펄스(CLK(n))는 제 2 클럭펄스(CLK2)가 될 수 있다. The pull-up switching element Pu provided in the p-th stage is controlled in accordance with the voltage of the set node Q and is connected to the clock transmission line for transmitting any one of the clock pulses CLK (n) (OT). That is, the pull-up switching element Pu is turned on or off according to the voltage of the set node Q, and is connected to a clock transmission line for transmitting any one of the clock pulses CLK (n) Stage output terminals OT are connected to each other. Here, the clock pulse CLK (n) supplied to the p-th stage may be the second clock pulse CLK2.

p번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는, 리세트 노드(QB)의 전압에 따라 제어되며, 출력단자(OT)와 제 1 방전용전원라인간에 접속된다. 즉, 이 풀다운 스위칭소자(Pd)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 제 1 방전용전원라인을 서로 연결시킨다. 여기서, 제 1 방전용전원라인은 제 1 방전용전압(VSS1)을 전송한다. 즉, 리세트 노드(QB)의 전압이 하이논리의 레벨(충전 레벨)에 해당할 때, 풀다운 스위칭소자(Pd)는 턴-온된다. 반면, 이 리세트 노드(QB)의 전압이 로우논리의 레벨(방전 레벨)에 해당할 때, 풀다운 스위칭소자(Pd)는 턴-오프된다.The pull-down switching element Pd provided in the p-th stage is controlled according to the voltage of the reset node QB and is connected between the output terminal OT and the first discharge power supply line. That is, this pull-down switching element Pd is turned on or off according to the voltage of the reset node QB, and connects the output terminal OT and the first discharge power supply line to each other at the turn-on time. Here, the first discharging power line transmits the first discharging voltage VSS1. That is, when the voltage of the reset node QB corresponds to the level of high logic (charge level), the pull-down switching element Pd is turned on. On the other hand, when the voltage of the reset node QB corresponds to the level (discharge level) of the low logic, the pull-down switching element Pd is turned off.

p번째 스테이지에 구비된 노이즈제거 스위칭소자(NR)는, 어느 하나의 클럭펄스(CLK(m))에 따라 제어되며, p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자(OT)와 p번째 스테이지의 세트 노드(Q)간에 접속된다. 즉, 이 노이즈제거 스위칭소자(NR)는 상기 클럭펄스(CLK(m))에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째 스테이지의 출력단자(OT)와 p번째 스테이지의 세트 노드(Q)를 서로 연결시킨다.The noise canceling switching element NR provided in the p-th stage is controlled in accordance with any one of the clock pulses CLK (m), and the output terminal OT of the pq-th stage (q is a natural number smaller than p) Lt; th > stage. That is, the noise canceling switching element NR is turned on or off according to the clock pulse CLK (m), and the output terminal OT of the pq-th stage and the set node (Q).

여기서, 노이즈제거 스위칭소자(NR)로 공급되는 클럭펄스(CLK(m))는, 클럭펄스(CLK(n); 상기 풀다운 스위칭소자(Pd)로 공급되는 클럭펄스)보다 앞선 위상을 가지며, 이 클럭펄스(CLK(n))와 일부 중첩하며, 그리고 p-q번째 스테이지에서 출력된 p-q번째 스캔펄스(Vg(M))로서 사용된다. 예를 들어, p번째 스테이지가 p-1번째 스테이지로부터의 스캔펄스를 공급받으며, 그리고, 도 2에 도시된 바와 같은 4상 클럭펄스가 사용된다면, 이 p번째 스테이지의 노이즈제거 스위칭소자(NR)로 공급되는 클럭펄스(CLK(m))는 제 1 클럭펄스(CLK1)가 될 수 있다.Here, the clock pulse CLK (m) supplied to the noise removal switching element NR has a phase earlier than the clock pulse CLK (n) (the clock pulse supplied to the pull-down switching element Pd) Is partially overlapped with the clock pulse CLK (n), and is used as the pqth scan pulse Vg (M) output from the pqth stage. For example, if the p-th stage receives a scan pulse from the (p-1) th stage and a four-phase clock pulse as shown in Fig. 2 is used, the noise removal switching element NR of the p- The clock pulse CLK (m) supplied to the first clock pulse CLK1 may be the first clock pulse CLK1.

한편, m은 n-1, n-2, n-3, .... 및 n-y 중 어느 하나가 될 수 있다. 여기서, y는 n보다 작은 자연수이다. 또한, M은 N-1, N-2, N-3, .... 및 N-Y 중 어느 하나가 될 수 있다. 여기서, Y는 N보다 작은 자연수이다.On the other hand, m can be any one of n-1, n-2, n-3, ...., and n-y. Here, y is a natural number smaller than n. M may be any one of N-1, N-2, N-3, ...., and N-Y. Here, Y is a natural number smaller than N.

특히, n의 값은 사실상 N의 값과 동일하나, 이 n의 값은 클럭펄스의 상(phase)에 영향을 받는다. 즉, 이 n의 값이 클럭펄스의 상보다 작거나 같을 때, 이때 n의 값과 N의 값은 동일하다. 그러나, 이 n의 값이 클럭펄스의 상보다 클 경우, 이 n의 값은 이 n을 클럭펄스의 상으로 나누었을 때 발생되는 나머지 값이 된다. 예를 들어, 도 2에 도시된 바와 같이 4상 클럭펄스가 사용될 때, n이 4라면, 이 n은 4의 값으로 그대로 유지된다. 반면, 이 n이 5라면, 이 n은 최종적으로 1의 값을 갖는다. 또 하나의 예로서, 이 n이 6이라면, 이 n은 최종적으로 2의 값을 갖는다.In particular, the value of n is effectively equal to the value of N, but the value of n is affected by the phase of the clock pulse. That is, when the value of n is less than or equal to the phase of the clock pulse, the value of n and the value of N are the same. However, if the value of n is greater than the phase of the clock pulse, the value of n becomes the remaining value that occurs when this n is divided by the phase of the clock pulse. For example, when a four-phase clock pulse is used as shown in FIG. 2, if n is four, then n remains at a value of four. On the other hand, if n is 5, this n finally has a value of 1. As another example, if n is 6, then n has a value of 2 in the end.

p번째 스테이지에 구비된 리세트제어부(RCB)는, p번째 스테이지의 세트 노드(Q)가 하이논리에 해당하는 레벨을 가질 때, 로우논리에 해당하는 출력을 발생시킨다. 반면, 이 리세트제어부(RCB)는, p번째 스테이지의 세트 노드(Q)가 로우논리에 해당하는 레벨을 가지는 제 1 조건 및 이 p번째 스테이지의 풀업 스위칭소자(Pu)로 인가되는 클럭펄스(CLK(n))가 하이논리에 해당하는 레벨을 가지는 제 2 조건이 모두 만족될 때, 하이논리에 해당하는 출력을 발생시킨다.The reset control unit RCB provided in the p-th stage generates an output corresponding to the low logic when the set node Q of the p-th stage has a level corresponding to the high logic. On the other hand, the reset control unit RCB sets the first condition that the set node Q of the pth stage has the level corresponding to the row logic and the clock pulse (the second condition) that is applied to the pull-up switching element Pu of the pth stage CLK (n) has a level corresponding to the high logic are all satisfied, the output corresponding to the high logic is generated.

구체적으로, p번째 스테이지에 구비된 리세트제어부(RCB)는, p+q번째 스테이지에 구비된 세트 노드(Q)의 전압이 로우논리에 해당하는 레벨일 때, 이 p+q번째 스테이지에 구비된 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))와 및 이 p+q번째 스테이지에 구비된 노이즈제거 스위칭소자(NR)로 공급되는 클럭펄스(CLK(m))가 서로 중첩하는 전체 중첩 기간 동안, p번째 스테이지의 리세트 노드(QB)가 하이논리에 해당하는 레벨의 전압을 갖도록 제어한다.Specifically, when the voltage of the set node Q provided in the (p + q) -th stage is at a level corresponding to low logic, the reset control unit RCB provided in the p-th stage is provided with The clock pulses CLK (n) supplied to the pull-up switching elements Pu and the clock pulses CLK (m) supplied to the noise canceling switching elements NR provided in the p + q- The reset node QB of the p-th stage has a voltage of a level corresponding to the high logic.

한편, 이 p번째 스테이지에 구비된 리세트제어부(RCB)는, 이 중첩 기간의 일부기간 동안, p번째 스테이지의 리세트 노드(QB)가 로우논리에 해당하는 레벨의 전압을 갖도록 제어할 수도 있다. 또는 이 리세트제어부(RCB)는, 전체 중첩 기간을 포함하며 상기 전체 중첩 기간보다 더 긴 기간 동안, p번째 스테이지의 리세트 노드(QB)가 로우논리에 해당하는 레벨의 전압을 갖도록 제어할 수도 있다.On the other hand, the reset control unit RCB provided in the p-th stage may control the reset node QB of the p-th stage to have a voltage corresponding to the row logic during a part of the overlap period . Alternatively, the reset control unit RCB may control the reset node QB of the p-th stage to have a voltage corresponding to the low logic for a period longer than the entire overlap period including the entire overlap period have.

여기서, p번째 스테이지의 리세트 노드(QB)의 전압이 하이논리 레벨의 전압으로 유지되는 시간과, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))가 하이논리 레벨의 전압으로 유지되는 시간이 서로 동일하거나; 또는 p번째 스테이지의 리세트 노드(QB)의 전압이 하이논리 레벨의 전압으로 유지되는 시간이, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))가 하이논리 레벨의 전압으로 유지되는 시간보다 더 길거나; 또는, p번째 스테이지의 리세트 노드(QB)의 전압이 하이논리 레벨의 전압으로 유지되는 시간과 p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))가 하이논리 레벨의 전압으로 유지되는 시간이 일부 중첩할 수 있다. Here, the time when the voltage of the reset node QB of the p-th stage is held at the high logic level voltage and the time when the clock pulse CLK (n) supplied to the pull-up switching element Pu of the p- Level voltages are equal to each other; Or the time at which the voltage of the reset node QB of the pth stage is held at the voltage of the high logic level is lower than the time when the clock pulse CLK (n) supplied to the pull-up switching element Pu of the pth stage is at the high logic level Lt; RTI ID = 0.0 > of < / RTI > Alternatively, the time when the voltage of the reset node QB of the p-th stage is held at the voltage of the high logic level and the clock pulse CLK (n) supplied to the pull-up switching element Pu of the p- A certain amount of time may be overlapped.

도 4는 도 3의 리세트제어부(RCB)에 대한 제 1 실시예의 구성을 나타낸 도면이다.FIG. 4 is a diagram showing the configuration of the first embodiment of the reset control unit (RCB) of FIG.

제 1 실시예에 따른 리세트제어부(RCB)는, 도 4에 도시된 바와 같이, 스위칭소자 및 커패시터(C)를 포함한다.The reset control unit RCB according to the first embodiment includes a switching element and a capacitor C as shown in Fig.

p번째 스테이지의 리세트제어부(RCB)에 구비된 스위칭소자는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다. 제 2 방전용전압(VSS2)은, 상술된 바와 같이 직류전압으로서, 부극성의 정전압으로 설정될 수 있다. 이때, 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 작거나 같은 값을 가질 수 있다. 다른 한편, 이 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 크거나 같은 값을 가질 수도 있다.The switching element provided in the reset control unit RCB of the p-th stage is controlled according to the voltage of the set node Q, and is connected between the reset node QB and the second discharge power supply line. That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2. The second discharge-specific voltage VSS2 can be set to a negative constant voltage as a DC voltage as described above. At this time, the first discharge voltage VSS1 may be less than or equal to the second discharge voltage VSS2. On the other hand, the first discharge voltage VSS1 may have a value equal to or greater than the second discharge voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 커패시터(C)는, 풀업 스위칭소자(Pu)로 인가되는 클럭펄스(CLK(m))를 전송하는 클럭전송라인과 리세트 노드(QB)간에 접속된다.the capacitor C provided in the reset control part RCB of the p-th stage is connected between the clock transmission line transmitting the clock pulse CLK (m) applied to the pull-up switching element Pu and the reset node QB Respectively.

도 4에 도시된 스테이지의 동작을 상세히 설명하면 다음과 같다.The operation of the stage shown in FIG. 4 will be described in detail as follows.

도 5는 도 4의 스테이지의 동작을 설명하기 위한 각종 신호들의 파형을 나타낸 도면이다. 여기서, q는 1로 가정하고, n은 2로 가정하고, m은 n-1로 가정하고, 그리고 N은 M-1로 가정한다. 5 is a diagram showing waveforms of various signals for explaining the operation of the stage of FIG. Here, q is assumed to be 1, n is assumed to be 2, m is assumed to be n-1, and N is assumed to be M-1.

1) 세트 시점(1) Set point ( TSTS ))

p번째 스테이지의 세트 시점(TS)에, p-1번째 스테이지로부터의 스캔펄스(Vg(M)) 및 이 스캔펄스에 동기된 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 노이즈제거 스위칭소자(NR)로 공급된다. 이에 따라, 이 노이즈제거 스위칭소자(NR)가 턴-온되고, 이 턴-온된 노이즈제거 스위칭소자(NR)를 통해 하이상태의 스캔펄스(Vg(M))가 p번째 스테이지의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V-Q(N))이 상승하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 스위칭소자(Tr)가 턴-온된다.the scan pulse Vg (M) from the (p-1) -th stage and the clock pulse CLK (m) synchronized with the scan pulse (i.e., the first clock pulse CLK1) Is supplied to the noise canceling switching element NR. Thus, the noise canceling switching element NR is turned on and the high-level scan pulse Vg (M) is applied to the set node Q of the p-th stage through the turn- ). Accordingly, the voltage VQ (N) of the set node Q rises and the pull-up switching element Pu and the switching element Tr connected to the set node Q through the gate electrode are turned on .

턴-온된 스위칭소자(Tr)을 통해, 제 2 방전용전압(VSS2)이 p번째 스테이지의 리세트 노드(QB)로 공급된다. 이에 따라 이 p번째 스테이지의 리세트 노드(QB)의 전압(V-QB(N))은 로우상태로 유지된다. 따라서, 이 세트 시점(TS)에, p번째 스테이지의 풀다운 스위칭소자(Pd)는 턴-오프상태이다.The second discharge voltage VSS2 is supplied to the reset node QB of the p-th stage through the turn-on switching element Tr. As a result, the voltage (V-QB (N)) of the reset node (QB) of the p-th stage is kept low. Therefore, at this set point of time TS, the pull-down switching element Pd of the p-th stage is in the turn-off state.

2) 출력 시점(2) Output point ( TOCTR ))

p번째 스테이지의 출력 시점(TO)에, 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))가 하이상태로 천이하기 시작한다. 이 클럭펄스(CLK(n)는 턴-온 상태인 풀업 스위칭소자(Pu)를 통해 출력단자(OT)로 인가된다. 이 출력단자(OT)로 인가된 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))는, p번째 스테이지의 스캔펄스로서 사용된다.At the output time TO of the p-th stage, the clock pulse CLK (n) (i.e., the second clock pulse CLK2) starts to transition to the high state. The clock pulse CLK (n) is applied to the output terminal OT through the pull-up switching element Pu which is turned on. The clock pulse CLK (n) applied to this output terminal OT Second clock pulse CLK2) is used as the scan pulse of the p-th stage.

다른 한편, 이 출력 시점(TO)에, p번째 스테이지의 리세트 노드(QB)의 전압(V-QB(N))은 약하게 상승되어 있으나, 이 리세트 노드(QB)의 전압(V-QB(N))은 p번째 스테이지의 풀다운 스위칭소자(Pd)를 턴-온시키기에는 부족한 값이다.On the other hand, the voltage (V-QB (N)) of the reset node (QB) of the p-th stage is slightly raised at this output point (TO) (N) is a value which is insufficient to turn on the pull-down switching device Pd of the p-th stage.

3) 3) 리세트Reset 시점( Point of view ( TRTR ))

p번째 스테이지의 리세트 시점(TR)에, 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 다시 하이상태로 천이하기 시작한다. 이에 따라, p번째 스테이지의 노이즈제거 스위칭소자(NR)가 다시 턴-온된다. 그러면, 이 턴-온된 노이즈제거 스위칭소자(NR)를 통해 로우상태의 스캔펄스(Vg(M))가 p번째 스테이지의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V-Q(N))이 하강하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 스위칭소자(Tr)가 턴-오프된다.At the reset timing TR of the p-th stage, the clock pulse CLK (m) (i.e., the first clock pulse CLK1) starts to transit again to the high state. Thus, the noise canceling switching element NR of the p-th stage is turned on again. Then, the scan pulse Vg (M) in the low state is supplied to the set node Q of the p-th stage through the turn-on noise canceling switching element NR. Therefore, the voltage VQ (N) of the set node Q falls and the pull-up switching element Pu and the switching element Tr connected to the set node Q through the gate electrode are turned off .

상기 스위칭소자(Tr)가 턴-오프됨에 따라, 리세트 노드(QB)의 전압 크기는 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))에 의해 좌우된다. 즉, 이 리세트 시점(TR)에 제 2 클럭펄스(CLK2)가 하이상태이므로, 리세트 노드(QB)의 전압은 상승한다. 따라서, 이 리세트 노드(QB)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd)가 턴-온된다. 그러면, 이 턴-온된 풀다운 스위칭소자(Pd)를 통해 제 1 방전용전압(VSS1)이 출력단자(OT)로 인가된다.As the switching element Tr is turned off, the voltage magnitude of the reset node QB depends on the clock pulse CLK (n) (i.e., the second clock pulse CLK2). That is, since the second clock pulse CLK2 is in the high state at the reset time TR, the voltage of the reset node QB rises. Accordingly, the pull-down switching element Pd connected to the reset node QB via the gate electrode is turned on. Then, the first discharge voltage VSS1 is applied to the output terminal OT through the turn-on pull-down switching element Pd.

이 리세트 시점(TR) 이후, p번째 스테이지에 구비된 풀업 스위칭소자(Pu)로 하이상태의 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))가 주기적으로 인가됨에 따라 이 p번째 스테이지의 세트 노드(Q)의 전압이 증가하는 문제점이 발생될 수 있다. 그러나, 본 발명에서는, p번째 스테이지로 공급되는 클럭펄스(CLK(n))가 하이상태로 되는 순간, 이 p번째 스테이지의 노이즈제거 스위칭소자(NR), 그리고 p-1번째 스테이지의 풀다운 스위칭소자(Pd)가 턴-온 상태를 유지하고 있기 때문에, 이 p번째 스테이지의 세트 노드(Q)의 전압이 상승하지 않고 방전된 상태로 유지된다. 예를 들어, 도 5에 도시된 바와 같이, p번째 스테이지의 출력 시점(TO) 이후에 제 2 클럭펄스(CLK2)가 하이상태로 천이하는 시점(이하, 노이즈 발생시점(TN))에, p번째 스테이지의 리세트 스위칭소자로 공급되는 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 이미 하이상태로 유지되어 있으며, 또한 p-1번째 스테이지에 구비된 리세트 노드(QB)의 전압(V-QB(M))이 고전압으로 천이하기 시작함을 알 수 있다. 따라서, 이 노이즈 발생시점(TN)에 p번째 스테이지의 세트 노드(Q)가 바로 방전되게 된다. 다시 말하여, 제 2 클럭펄스(CLK2)가 p번째 스테이지로 인가되는 순간 이에 응답하여 바로 이 p번째 스테이지의 세트 노드(Q)가 방전된다. 따라서, 노이즈 발생구간에는 어떠한 상승 전압도 발생되지 않는다. 즉, p번째 스테이지에서의 노이즈를 유발시키는 클럭펄스(CLK(n))가 그 p번째 스테이지로 인가되는 순간, 바로 그 p번째 스테이지의 세트 노드(Q)의 전압이 p-1번째 스테이지를 통해 방전됨을 알 수 있다. 이와 같이 본 발명에서는, 노이즈를 유발시키는 클럭펄스가 해당 스테이지로 인가되는 바로 그 시점에, 그 해당 스테이지의 세트 노드(Q)의 전하를 전단 스테이지를 통해 방전시킴으로써 그 해당 스테이지의 세트 노드(Q)에 전하가 축적되는 것을 원천적으로 방지할 수 있다.After the reset timing TR, a high-level clock pulse CLK (n) (i.e., the second clock pulse CLK2) is periodically applied to the pull-up switching element Pu provided in the p-th stage, the voltage of the set node Q of the p-th stage may increase. However, in the present invention, when the clock pulse CLK (n) supplied to the p-th stage becomes a high state, the noise removal switching element NR of the p-th stage and the pulldown switching element The voltage of the set node Q of the pth stage does not rise and is maintained in a discharged state because the node Pd remains in the turn-on state. For example, as shown in FIG. 5, at a time point when the second clock pulse CLK2 transits to a high state (hereinafter referred to as noise generation time TN) after the output time TO of the pth stage, p 1) -th stage and the clock pulse CLK (m) (i.e., the first clock pulse CLK1) supplied to the reset switching element of the (n + 1) (V-QB (M)) of the first and second transistors QB and QB starts to shift to the high voltage. Therefore, the set node Q of the p-th stage is immediately discharged at the noise generation time point TN. In other words, in response to the moment when the second clock pulse CLK2 is applied to the pth stage, the set node Q of the pth stage is discharged. Therefore, no rising voltage is generated in the noise generation period. That is, the moment the clock pulse CLK (n) causing noise in the pth stage is applied to the pth stage, the voltage of the set node Q of the pth stage immediately passes through the p-1th stage It can be seen that the discharge is performed. As described above, in the present invention, the set node Q of the corresponding stage is discharged by discharging the charge of the set node Q of the corresponding stage at a point in time when a clock pulse which induces noise is applied to the corresponding stage, It is possible to prevent accumulation of charges on the source.

도 6은 도 3의 리세트제어부(RCB)에 대한 제 2 실시예의 구성을 나타낸 도면이다.FIG. 6 is a diagram showing a configuration of the second embodiment of the reset control unit (RCB) of FIG.

제 2 실시예에 따른 리세트제어부(RCB)는, 도 6에 도시된 바와 같이, 제 1 스위칭소자(Tr1) 및 제 2 스위칭소자(Tr2)를 포함한다.The reset control unit RCB according to the second embodiment includes a first switching element Tr1 and a second switching element Tr2 as shown in Fig.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first switching element Tr1 provided in the reset control part RCB of the p-th stage is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharge power supply line . That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 2 스위칭소자(Tr2)는, 충전용전압(VDD)에 따라 제어되며, 풀업 스위칭소자(Pu)로 인가되는 클럭펄스(CLK(n))를 전송하는 클럭전송라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상술된 클럭펄스(CLK(n))을 전송하는 클럭전송라인과 리세트 노드(QB)를 서로 연결시킨다. 충전용전압(VDD)은 직류 전압으로서, 이 충전용전압(VDD)은 정극성의 정전압으로 설정될 수 있다. 이 충전용전압(VDD)은 제 1 및 제 2 방전용전압(VSS2)보다 더 큰 값을 갖는다. 따라서, 이 제 2 스위칭소자(Tr2)는 항상 턴-온된 상태를 유지한다.The second switching device Tr2 provided in the reset control unit RCB of the p-th stage is controlled in accordance with the charging voltage VDD and the clock pulse CLK (n) applied to the pull- And the reset node QB. That is, the second switching element Tr2 is turned on or off according to the charging voltage VDD, and is connected to the clock transmission line for transmitting the above-described clock pulse CLK (n) And connects the nodes QB to each other. The charging voltage VDD is a DC voltage, and the charging voltage VDD can be set to a positive constant voltage. The charging voltage VDD has a larger value than the first and second discharging voltages VSS2. Therefore, the second switching device Tr2 is always kept in the turned-on state.

여기서, 제 1 스위칭소자(Tr1)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 스위칭소자(Tr1)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 스위칭소자(Tr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다.Here, the size of the first switching device Tr1 is set to be larger than the size of the second switching device Tr2. Therefore, when both the first switching device Tr1 and the second switching device Tr2 are in the turned-on state, the reset node QB is connected to the second switching element Tr2 provided from the first switching element Tr1, And is discharged by the discharge specific voltage VSS2.

도 7은 도 3의 리세트제어부(RCB)에 대한 제 3 실시예의 구성을 나타낸 도면이다.FIG. 7 is a diagram showing the configuration of the third embodiment of the reset control unit (RCB) of FIG.

제 3 실시예에 따른 리세트제어부(RCB)는, 도 6에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 커패시터(C)를 포함한다.The reset control unit RCB according to the third embodiment includes a first switching device Tr1, a second switching device Tr2 and a capacitor C as shown in Fig.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first switching element Tr1 provided in the reset control part RCB of the p-th stage is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharge power supply line . That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 2 스위칭소자(Tr2)는, 충전용전압(VDD)에 따라 제어되며, 풀업 스위칭소자(Pu)로 인가되는 클럭펄스(CLK(n))를 전송하는 클럭전송라인과 커패시터(C)의 일측 단자간에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상술된 클럭펄스(CLK(n))을 전송하는 클럭전송라인과 커패시터(C)의 일측 단자를 서로 연결시킨다. 충전용전압(VDD)은 직류 전압으로서, 이 충전용전압(VDD)은 정극성의 정전압으로 설정될 수 있다. 이 충전용전압(VDD)은 제 1 및 제 2 방전용전압(VSS2)보다 더 큰 값을 갖는다. 따라서, 이 제 2 스위칭소자(Tr2)는 항상 턴-온된 상태를 유지한다.The second switching device Tr2 provided in the reset control unit RCB of the p-th stage is controlled in accordance with the charging voltage VDD and the clock pulse CLK (n) applied to the pull- Between the clock transmission line for transmitting the clock signal and the one terminal of the capacitor C. That is, the second switching device Tr2 is turned on or off according to the charging voltage VDD, and the clock transmission line and the capacitor (not shown) that transmit the clock pulse CLK (n) C are connected to each other. The charging voltage VDD is a DC voltage, and the charging voltage VDD can be set to a positive constant voltage. The charging voltage VDD has a larger value than the first and second discharging voltages VSS2. Therefore, the second switching device Tr2 is always kept in the turned-on state.

한편, 커패시터(C)의 타측 단자는 리세트 노드(QB)에 접속된다.On the other hand, the other terminal of the capacitor C is connected to the reset node QB.

여기서, 제 1 스위칭소자(Tr1)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 스위칭소자(Tr1)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 스위칭소자(Tr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다.Here, the size of the first switching device Tr1 is set to be larger than the size of the second switching device Tr2. Therefore, when both the first switching device Tr1 and the second switching device Tr2 are in the turned-on state, the reset node QB is connected to the second switching element Tr2 provided from the first switching element Tr1, And is discharged by the discharge specific voltage VSS2.

도 8은 도 3의 리세트제어부(RCB)에 대한 제 4 실시예의 구성을 나타낸 도면이다.FIG. 8 is a diagram showing the configuration of the fourth embodiment of the reset control unit (RCB) of FIG.

제 4 실시예에 따른 리세트제어부(RCB)는, 도 8에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 제 3 스위칭소자(Tr3)를 포함한다.The reset control unit RCB according to the fourth embodiment includes a first switching element Tr1, a second switching element Tr2 and a third switching element Tr3 as shown in Fig.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first switching element Tr1 provided in the reset control part RCB of the p-th stage is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharge power supply line . That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 2 스위칭소자(Tr2)는, 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결시킨다.The second switching device Tr2 provided in the reset control unit RCB of the p-th stage is controlled in accordance with the charging voltage VDD from the charging power supply line and is connected to the charging power supply line and the reset node QB. Respectively. That is, the second switching device Tr2 is turned on or off according to the charging voltage VDD, and connects the charging power supply line and the reset node QB to each other at the turn-on time.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 3 스위칭소자(Tr3)는, 클럭펄스들 중 어느 하나(CLK(k))에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 어느 하나의 클럭펄스(CLK(k))에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The third switching device Tr3 provided in the reset control part RCB of the p-th stage is controlled according to one of the clock pulses CLK (k), and the reset node QB and the second discharge device And is connected between the power supply lines. That is, the third switching device Tr3 is turned on or off according to any one of the clock pulses CLK (k), and the turn-on reset node QB and the second discharge power supply line To each other.

여기서, p번째 스테이지의 제 3 스위칭소자(Tr3)로 공급되는 클럭펄스(CLK(k))는, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))보다 뒤처진 위상을 가짐과 아울러 이 클럭펄스(CLK(n))와 중첩하지 않는다.Here, the clock pulse CLK (k) supplied to the third switching element Tr3 of the p-th stage is delayed from the clock pulse CLK (n) supplied to the pull-up switching element Pu of the p- And does not overlap with the clock pulse CLK (n).

또한, 제 1 스위칭소자(Tr1)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 스위칭소자(Tr1)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 스위칭소자(Tr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. 마찬가지로, 제 3 스위칭소자(Tr3)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 3 스위칭소자(Tr3)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 3 스위칭소자(Tr3)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다.In addition, the size of the first switching device Tr1 is set to be larger than the size of the second switching device Tr2. Therefore, when both the first switching device Tr1 and the second switching device Tr2 are in the turned-on state, the reset node QB is connected to the second switching element Tr2 provided from the first switching element Tr1, And is discharged by the discharge specific voltage VSS2. Similarly, the size of the third switching device Tr3 is set larger than the size of the second switching device Tr2. Therefore, when the third switching element Tr3 and the second switching element Tr2 are both turned on, the reset node QB is turned on when the third switching element Tr3 is turned on, And is discharged by the discharge specific voltage VSS2.

도 8에 도시된 스테이지의 동작을 상세히 설명하면 다음과 같다.The operation of the stage shown in FIG. 8 will be described in detail as follows.

도 9는 도 8의 스테이지의 동작을 설명하기 위한 각종 신호들의 파형을 나타낸 도면이다. 여기서, q는 1로 가정하고, n은 2로 가정하고, m은 n-1로 가정하고, N은 M-1로 가정하며, 그리고 k는 (|n-2|+CP)의 값을 의미하는 바, 여기서 CP는 상술된 클럭펄스의 상이다. 이때, 이 k의 값은 이 클럭펄스의 상(phase)에 영향을 받는다. 즉, 이 k의 값이 클럭펄스의 상보다 작거나 같을 때, 이때 k의 값은 그대로 사용된다. 그러나, 이 k의 값이 클럭펄스의 상보다 클 경우, 이 k의 값은 이 k를 클럭펄스의 상으로 나누었을 때 발생되는 나머지 값이 된다. 예를 들어, 도 2에 도시된 바와 같이 4상 클럭펄스가 사용될 때, k가 4라면, 이 k는 4의 값으로 그대로 유지된다. 반면, 이 k가 5라면, 이 k는 최종적으로 1의 값을 갖는다. 또 하나의 예로서, 이 k가 6이라면, 이 k는 최종적으로 2의 값을 갖는다.9 is a diagram showing waveforms of various signals for explaining the operation of the stage of FIG. Here, q is assumed to be 1, n is assumed to be 2, m is assumed to be n-1, N is assumed to be M-1, and k means (| n-2 | + CP) , Where CP is the phase of the above-mentioned clock pulse. At this time, the value of k is affected by the phase of this clock pulse. That is, when the value of k is less than or equal to the phase of the clock pulse, the value of k is used as is. However, if the value of k is larger than the phase of the clock pulse, the value of k becomes the remaining value that is generated when k is divided by the phase of the clock pulse. For example, when a four-phase clock pulse is used as shown in FIG. 2, if k is 4, this k is kept at a value of 4. On the other hand, if k is 5, then k has a value of 1 finally. As another example, if k is 6, then k has a value of 2 in the end.

1) 세트 시점(1) Set point ( TSTS ))

p번째 스테이지의 세트 시점(TS)에, p-1번째 스테이지로부터의 스캔펄스(Vg(M)) 및 이 스캔펄스에 동기된 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 노이즈제거 스위칭소자(NR)로 공급된다. 이에 따라, 이 노이즈제거 스위칭소자(NR)가 턴-온되고, 이 턴-온된 노이즈제거 스위칭소자(NR)를 통해 하이상태의 스캔펄스(Vg(M))가 p번째 스테이지의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V-Q(N))이 상승하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-온된다.the scan pulse Vg (M) from the (p-1) -th stage and the clock pulse CLK (m) synchronized with the scan pulse (i.e., the first clock pulse CLK1) Is supplied to the noise canceling switching element NR. Thus, the noise canceling switching element NR is turned on and the high-level scan pulse Vg (M) is applied to the set node Q of the p-th stage through the turn- ). Therefore, the voltage VQ (N) of the set node Q rises and the pull-up switching element Pu and the first switching element Tr1 connected to the set node Q through the gate electrode are turned- Is turned on.

턴-온된 제 1 스위칭소자(Tr1)를 통해, 제 2 방전용전압(VSS2)이 p번째 스테이지의 리세트 노드(QB)로 공급된다. 이에 따라 이 p번째 스테이지의 리세트 노드(QB)의 전압(V-QB(N))은 로우상태로 유지된다. 따라서, 이 세트 시점(TS)에, p번째 스테이지의 풀다운 스위칭소자(Pd)는 턴-오프상태이다. 여기서, 충전용전압(VDD)에 의해 항상 턴-온 상태를 유지하는 제 2 스위칭소자(Tr2)를 통해 이 리세트 노드(QB)로 충전용전압(VDD)이 공급되지만, 제 1 스위칭소자(Tr1)가 턴-온 상태이기 때문에 이 리세트 노드(QB)의 전압(V-QB(N))은 하강한다.The second discharge voltage VSS2 is supplied to the reset node QB of the p-th stage through the first switching element Tr1 turned on. As a result, the voltage (V-QB (N)) of the reset node (QB) of the p-th stage is kept low. Therefore, at this set point of time TS, the pull-down switching element Pd of the p-th stage is in the turn-off state. Here, although the charging voltage VDD is supplied to the reset node QB through the second switching element Tr2 which is always kept in the turn-on state by the charging voltage VDD, the first switching element (V-QB (N)) of the reset node QB is lowered because the transistor Tr1 is in the turn-on state.

한편, 이 세트 시점(TS)에 제 3 스위칭소자(Tr3)로 공급되는 클럭펄스(CLK(k); 즉, 제 4 클럭펄스(CLK4))도 하이상태이므로, 이 제 3 스위칭소자(Tr3) 역시 턴-온된다. 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 방전용전압(VSS2)이 리세트 노드(QB)로 공급된다. On the other hand, since the clock pulse CLK (k) (i.e., the fourth clock pulse CLK4) supplied to the third switching device Tr3 at the set time TS is also in the high state, the third switching device Tr3, It is also turned on. The second discharging voltage VSS2 is supplied to the reset node QB through the turned-on third switching element Tr3.

2) 출력 시점(2) Output point ( TOCTR ))

p번째 스테이지의 출력 시점(TO)에, 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))가 하이상태로 천이하기 시작한다. 이 클럭펄스(CLK(n)는 턴-온 상태인 풀업 스위칭소자(Pu)를 통해 출력단자(OT)로 인가된다. 이 출력단자(OT)로 인가된 클럭펄스는, p번째 스테이지의 스캔펄스로서 사용된다.At the output time TO of the p-th stage, the clock pulse CLK (n) (i.e., the second clock pulse CLK2) starts to transition to the high state. This clock pulse CLK (n) is applied to the output terminal OT through the pull-up switching element Pu which is turned on. The clock pulse applied to this output terminal OT is the scan pulse .

다른 한편, 이 출력 시점(TO)에, p번째 스테이지의 리세트 노드(QB)의 전압(V-QB(N))은 약하게 상승되어 있으나, 이 리세트 노드(QB)의 전압(V-QB(N))은 p번째 스테이지의 풀다운 스위칭소자(Pd)를 턴-온시키기에는 부족한 값이다.On the other hand, the voltage (V-QB (N)) of the reset node (QB) of the p-th stage is slightly raised at this output point (TO) (N) is a value which is insufficient to turn on the pull-down switching device Pd of the p-th stage.

3) 3) 리세트Reset 시점( Point of view ( TRTR ))

p번째 스테이지의 리세트 시점(TR)에, 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 다시 하이상태로 천이하기 시작한다. 이에 따라, p번째 스테이지의 노이즈제거 스위칭소자(NR)가 다시 턴-온된다. 그러면, 이 턴-온된 노이즈제거 스위칭소자(NR)를 통해 로우상태의 스캔펄스(Vg(M))가 p번째 스테이지의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V-Q(N))이 하강하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다. At the reset timing TR of the p-th stage, the clock pulse CLK (m) (i.e., the first clock pulse CLK1) starts to transit again to the high state. Thus, the noise canceling switching element NR of the p-th stage is turned on again. Then, the scan pulse Vg (M) in the low state is supplied to the set node Q of the p-th stage through the turn-on noise canceling switching element NR. Therefore, the voltage VQ (N) of the set node Q falls and the pull-up switching element Pu and the first switching element Tr1 connected to the set node Q through the gate electrode are turned- Off.

한편, 이 리세트 시점(TR)에, 클럭펄스(CLK(k); 즉, 제 4 클럭펄스(CLK4))가 하이상태이므로, 제 3 스위칭소자(Tr3)는 턴-온 상태이며, 따라서 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 방전용전압(VSS2)이 p번째 스테이지의 리세트 노드(QB)로 인가된다. 이에 따라, 도 9에 도시된 바와 같이, 이 리세트 시점(TR)에 리세트 노드(QB)의 전압(V-QB(N))이 저전압 상태로 유지된다.On the other hand, since the clock pulse CLK (k) (i.e., the fourth clock pulse CLK4) is at the high state at the reset timing TR, the third switching element Tr3 is in the turned-on state, The second discharge voltage VSS2 is applied to the reset node QB of the p-th stage through the turned-on third switching element Tr3. Thus, as shown in Fig. 9, the voltage (V-QB (N)) of the reset node QB is maintained at the low voltage state at the reset timing TR.

상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 리세트 노드(QB)의 전압 크기는 제 3 스위칭소자(Tr3)에 의해 좌우된다. 즉, 이 리세트 시점(TR)과 노이즈 발생시점(TN) 사이 기간에, 제 4 클럭펄스(CLK4)가 로우상태로 천이하는 바, 이 기간에 리세트 노드(QB)의 전압(V-QB(N))은 상승한다. 따라서, 이 리세트 노드(QB)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd)가 턴-온된다. 그러면, 이 턴-온된 풀다운 스위칭소자(Pd)를 통해 제 1 방전용전압(VSS1)이 출력단자(OT)로 인가된다.As the first switching element Tr1 is turned off, the voltage magnitude of the reset node QB depends on the third switching element Tr3. That is, the fourth clock pulse CLK4 transits to the low state during the period between the reset timing TR and the noise generation timing TN, and the voltage (V-QB) of the reset node QB (N) increases. Accordingly, the pull-down switching element Pd connected to the reset node QB via the gate electrode is turned on. Then, the first discharge voltage VSS1 is applied to the output terminal OT through the turn-on pull-down switching element Pd.

이 리세트 시점(TR) 이후, p번째 스테이지에 구비된 풀업 스위칭소자(Pu)로 하이상태의 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))가 주기적으로 인가됨에 따라 이 p번째 스테이지의 세트 노드(Q)의 전압이 증가하는 문제점이 발생될 수 있다. 그러나, 본 발명에서는, p번째 스테이지로 공급되는 클럭펄스(CLK(n))가 하이상태로 되는 순간, 이 p번째 스테이지의 노이즈제거 스위칭소자(NR), 그리고 p-1번째 스테이지의 풀다운 스위칭소자(Pd)가 턴-온 상태를 유지하고 있기 때문에, 이 p번째 스테이지의 세트 노드(Q)의 전압이 상승하지 않고 방전된 상태로 유지된다. 예를 들어, 도 9에 도시된 바와 같이, p번째 스테이지의 출력 시점(TO) 이후에 제 2 클럭펄스(CLK2)가 하이상태로 천이하는 시점(이하, 노이즈 발생시점(TN))에, p번째 스테이지의 리세트 스위칭소자로 공급되는 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 이미 하이상태로 유지되어 있으며, 또한 p-1번째 스테이지에 구비된 리세트 노드(QB)의 전압(V-QB(M))이 고전압으로 유지되어 있음을 알 수 있다. 따라서, 이 노이즈 발생시점(TN)에 p번째 스테이지의 세트 노드(Q)가 바로 방전되게 된다. 다시 말하여, 제 2 클럭펄스(CLK2)가 p번째 스테이지로 인가되는 순간 이에 응답하여 바로 이 p번째 스테이지의 세트 노드(Q)가 방전된다. 따라서, 노이즈 발생구간에는 어떠한 상승 전압도 발생되지 않는다. 즉, p번째 스테이지에서의 노이즈를 유발시키는 클럭펄스(CLK(n))가 그 p번째 스테이지로 인가되는 순간, 바로 그 p번째 스테이지의 세트 노드(Q)의 전압이 p-1번째 스테이지를 통해 방전됨을 알 수 있다.After the reset timing TR, a high-level clock pulse CLK (n) (i.e., the second clock pulse CLK2) is periodically applied to the pull-up switching element Pu provided in the p-th stage, the voltage of the set node Q of the p-th stage may increase. However, in the present invention, when the clock pulse CLK (n) supplied to the p-th stage becomes a high state, the noise removal switching element NR of the p-th stage and the pulldown switching element The voltage of the set node Q of the pth stage does not rise and is maintained in a discharged state because the node Pd remains in the turn-on state. For example, as shown in FIG. 9, at a time point at which the second clock pulse CLK2 transits to a high state (hereinafter referred to as a noise generation time point TN) after the output time TO of the pth stage, p 1) -th stage and the clock pulse CLK (m) (i.e., the first clock pulse CLK1) supplied to the reset switching element of the (n + 1) (V-QB (M)) of the transistors QB and QB is maintained at a high voltage. Therefore, the set node Q of the p-th stage is immediately discharged at the noise generation time point TN. In other words, in response to the moment when the second clock pulse CLK2 is applied to the pth stage, the set node Q of the pth stage is discharged. Therefore, no rising voltage is generated in the noise generation period. That is, the moment the clock pulse CLK (n) causing noise in the pth stage is applied to the pth stage, the voltage of the set node Q of the pth stage immediately passes through the p-1th stage It can be seen that the discharge is performed.

도 10은 도 3의 리세트제어부(RCB)에 대한 제 5 실시예의 구성을 나타낸 도면이다.10 is a diagram showing the configuration of the fifth embodiment of the reset control unit (RCB) of FIG.

제 5 실시예에 따른 리세트제어부(RCB)는, 도 10에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4) 및 제 5 스위칭소자(Tr5)를 포함한다.10, the reset control unit RCB according to the fifth embodiment includes a first switching device Tr1, a second switching device Tr2, a third switching device Tr3, a fourth switching device Tr2, A fourth switching transistor Tr4 and a fifth switching transistor Tr5.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first switching element Tr1 provided in the reset control part RCB of the p-th stage is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharge power supply line . That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 2 스위칭소자(Tr2)는, 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 공통 노드(CN)간에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 공통 노드(CN)를 서로 연결시킨다.The second switching device Tr2 provided in the reset control unit RCB of the p-th stage is controlled in accordance with the charging voltage VDD from the charging power supply line and is connected between the charging power supply line and the common node CN Respectively. That is, the second switching device Tr2 turns on or off according to the charging voltage VDD, and connects the charging power supply line and the common node CN to each other at the turn-on time.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 3 스위칭소자(Tr3)는, 클럭펄스들 중 어느 하나(CLK(k))에 따라 제어되며, 공통 노드(CN)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 어느 하나의 클럭펄스(CLK(k))에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)와 제 2 방전용전원라인을 서로 연결시킨다.The third switching device Tr3 included in the reset control unit RCB of the p-th stage is controlled according to one of the clock pulses CLK (k) Line. That is, the third switching device Tr3 is turned on or off according to any one of the clock pulses CLK (k), and the common node CN and the second discharging power supply line at the turn- .

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 4 스위칭소자(Tr4)는, 공통 노드(CN)의 전압에 따라 제어되며, 충전용전원라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결시킨다.The fourth switching device Tr4 provided in the reset control unit RCB of the p-th stage is controlled according to the voltage of the common node CN and is connected between the charging power supply line and the reset node QB. That is, the fourth switching device Tr4 is turned on or off according to the voltage of the common node CN, and connects the charging power supply line and the reset node QB to each other at the turn-on time.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 5 스위칭소자(Tr5)는, 제 3 스위칭소자(Tr3)에 공급되는 클럭펄스(CLK(k))에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 5 스위칭소자(Tr5)는 상기 클럭펄스(CLK(k))에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The fifth switching element Tr5 provided in the reset control part RCB of the p-th stage is controlled according to the clock pulse CLK (k) supplied to the third switching element Tr3, and the reset node QB ) And the second discharge power supply line. That is, the fifth switching device Tr5 is turned on or off according to the clock pulse CLK (k), and the turn-on reset node QB and the second discharge power supply line are connected to each other .

여기서, p번째 스테이지의 제 3 스위칭소자(Tr3)로 공급되는 클럭펄스(CLK(k))는, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))보다 뒤처진 위상을 가짐과 아울러 이 클럭펄스(CLK(n))와 중첩하지 않는다.Here, the clock pulse CLK (k) supplied to the third switching element Tr3 of the p-th stage is delayed from the clock pulse CLK (n) supplied to the pull-up switching element Pu of the p- And does not overlap with the clock pulse CLK (n).

또한, 제 3 스위칭소자(Tr3)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 3 스위칭소자(Tr3)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 공통 노드(CN)는 상대적으로 사이즈가 더 큰 제 3 스위칭소자(Tr3)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. 마찬가지로, 제 1 스위칭소자(Tr1)의 사이즈가 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 스위칭소자(Tr1)와 제 4 스위칭소자(Tr4)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 스위칭소자(Tr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. 마찬가지로, 제 5 스위칭소자(Tr5)의 사이즈가 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정된다. 따라서, 제 5 스위칭소자(Tr5)와 제 4 스위칭소자(Tr4)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 5 스위칭소자(Tr5)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다.Further, the size of the third switching device Tr3 is set to be larger than the size of the second switching device Tr2. Therefore, when the third switching element Tr3 and the second switching element Tr2 are both turned on, the common node CN is connected to the second switching element Tr2 provided from the third switching element Tr3, And is discharged by the exclusive voltage VSS2. Similarly, the size of the first switching device Tr1 is set to be larger than the size of the fourth switching device Tr4. Therefore, when both the first switching device Tr1 and the fourth switching device Tr4 are in the turned-on state, the reset node QB is connected to the second switching element Tr1 provided from the first switching element Tr1, And is discharged by the discharge specific voltage VSS2. Likewise, the size of the fifth switching device Tr5 is set larger than the size of the fourth switching device Tr4. Therefore, when the fifth switching element Tr5 and the fourth switching element Tr4 are both turned on, the reset node QB is connected to the second switching element Tr5 provided from the fifth switching element Tr5, And is discharged by the discharge specific voltage VSS2.

도 11은 도 3의 리세트제어부(RCB)에 대한 제 6 실시예의 구성을 나타낸 도면이다.11 is a diagram showing a configuration of a sixth embodiment of the reset control unit (RCB) of FIG.

제 6 실시예에 따른 리세트제어부(RCB)는, 도 11에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 제 3 스위칭소자(Tr3)를 포함한다.The reset control unit RCB according to the sixth embodiment includes a first switching element Tr1, a second switching element Tr2 and a third switching element Tr3 as shown in Fig.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first switching element Tr1 provided in the reset control part RCB of the p-th stage is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharge power supply line . That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 2 스위칭소자(Tr2)는, 클럭펄스들 중 어느 하나(CLK(j))에 따라 제어되며, 충전용전원라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 어느 하나의 클럭펄스(CLK(j))에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결시킨다. 충전용전원라인은 충전용전압(VDD)을 전송한다.The second switching device Tr2 provided in the reset control unit RCB of the p-th stage is controlled according to one of the clock pulses CLK (j), and the charging power supply line and the reset node QB Respectively. In other words, the second switching device Tr2 is turned on or off according to any one of the clock pulses CLK (j), and is connected to the reset power supply line and the reset node QB at the turn- . The charging power supply line transmits the charging voltage (VDD).

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 3 스위칭소자(Tr3)는, 클럭펄스들 중 어느 하나(CLK(k))에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 어느 하나의 클럭펄스(CLK(k))에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The third switching device Tr3 provided in the reset control part RCB of the p-th stage is controlled according to one of the clock pulses CLK (k), and the reset node QB and the second discharge device And is connected between the power supply lines. That is, the third switching device Tr3 is turned on or off according to any one of the clock pulses CLK (k), and the turn-on reset node QB and the second discharge power supply line To each other.

여기서, p번째 스테이지의 제 2 스위칭소자(Tr2)로 공급되는 클럭펄스(CLK(j))는, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))와 동일하거나 또는 이보다 앞선 위상을 갖는다.Here, the clock pulse CLK (j) supplied to the second switching element Tr2 of the p-th stage is equal to the clock pulse CLK (n) supplied to the pull-up switching element Pu of the p-th stage Or has a phase earlier than that.

그리고, p번째 스테이지의 제 3 스위칭소자(Tr3)로 공급되는 클럭펄스(CLK(k))는, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))보다 뒤처진 위상을 가짐과 아울러 이 클럭펄스(CLK(n))와 중첩하지 않는다.The clock pulse CLK (k) supplied to the third switching device Tr3 of the p-th stage is delayed from the clock pulse CLK (n) supplied to the pull-up switching device Pu of the p- And does not overlap with the clock pulse CLK (n).

한편, 제 3 스위칭소자(Tr3)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 3 스위칭소자(Tr3)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 3 스위칭소자(Tr3)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. 마찬가지로, 제 1 스위칭소자(Tr1)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 스위칭소자(Tr1)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 스위칭소자(Tr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다.On the other hand, the size of the third switching device Tr3 is set larger than the size of the second switching device Tr2. Therefore, when the third switching element Tr3 and the second switching element Tr2 are both turned on, the reset node QB is turned on when the third switching element Tr3 is turned on, And is discharged by the discharge specific voltage VSS2. Similarly, the size of the first switching device Tr1 is set larger than the size of the second switching device Tr2. Therefore, when both the first switching device Tr1 and the second switching device Tr2 are in the turned-on state, the reset node QB is connected to the second switching element Tr2 provided from the first switching element Tr1, And is discharged by the discharge specific voltage VSS2.

도 11에 도시된 스테이지의 동작을 상세히 설명하면 다음과 같다.The operation of the stage shown in FIG. 11 will be described in detail as follows.

도 12는 도 11의 스테이지의 동작을 설명하기 위한 각종 신호들의 파형을 나타낸 도면이다. 여기서, q는 1로 가정하고, n과 j는 2로 가정하고, m은 n-1로 가정하고, N은 M-1로 가정하며, 그리고 k는 (|n-2|+CP)의 값을 의미하는 바, 여기서 CP는 상술된 클럭펄스의 상이다. 이때, 이 k의 값은 이 클럭펄스의 상(phase)에 영향을 받는다. 즉, 이 k의 값이 클럭펄스의 상보다 작거나 같을 때, 이때 k의 값은 그대로 사용된다. 그러나, 이 k의 값이 클럭펄스의 상보다 클 경우, 이 k의 값은 이 k를 클럭펄스의 상으로 나누었을 때 발생되는 나머지 값이 된다. 예를 들어, 도 2에 도시된 바와 같이 4상 클럭펄스가 사용될 때, k가 4라면, 이 k는 4의 값으로 그대로 유지된다. 반면, 이 k가 5라면, 이 k는 최종적으로 1의 값을 갖는다. 또 하나의 예로서, 이 k가 6이라면, 이 k는 최종적으로 2의 값을 갖는다.12 is a diagram showing waveforms of various signals for explaining the operation of the stage of FIG. Here, q is assumed to be 1, n and j are assumed to be 2, m is assumed to be n-1, N is assumed to be M-1, and k is a value (| n-2 | + CP) , Where CP is the phase of the clock pulse described above. At this time, the value of k is affected by the phase of this clock pulse. That is, when the value of k is less than or equal to the phase of the clock pulse, the value of k is used as is. However, if the value of k is larger than the phase of the clock pulse, the value of k becomes the remaining value that is generated when k is divided by the phase of the clock pulse. For example, when a four-phase clock pulse is used as shown in FIG. 2, if k is 4, this k is kept at a value of 4. On the other hand, if k is 5, then k has a value of 1 finally. As another example, if k is 6, then k has a value of 2 in the end.

한편, j는 2대신 1이 될 수도 있다. 즉, CLK(j)는 제 1 클럭펄스(CLK1)가 될 수도 있다.On the other hand, j may be 1 instead of 2. That is, CLK (j) may be the first clock pulse CLK1.

1) 세트 시점(1) Set point ( TSTS ))

p번째 스테이지의 세트 시점(TS)에, p-1번째 스테이지로부터의 스캔펄스(Vg(M)) 및 이 스캔펄스에 동기된 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 노이즈제거 스위칭소자(NR)로 공급된다. 이에 따라, 이 노이즈제거 스위칭소자(NR)가 턴-온되고, 이 턴-온된 노이즈제거 스위칭소자(NR)를 통해 하이상태의 스캔펄스(Vg(M))가 p번째 스테이지의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V-Q(N))이 상승하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-온된다.the scan pulse Vg (M) from the (p-1) -th stage and the clock pulse CLK (m) synchronized with the scan pulse (i.e., the first clock pulse CLK1) Is supplied to the noise canceling switching element NR. Thus, the noise canceling switching element NR is turned on and the high-level scan pulse Vg (M) is applied to the set node Q of the p-th stage through the turn- ). Therefore, the voltage VQ (N) of the set node Q rises and the pull-up switching element Pu and the first switching element Tr1 connected to the set node Q through the gate electrode are turned- Is turned on.

턴-온된 제 1 스위칭소자(Tr1)를 통해, 제 2 방전용전압(VSS2)이 p번째 스테이지의 리세트 노드(QB)로 공급된다. 이에 따라 이 p번째 스테이지의 리세트 노드(QB)의 전압(V-QB(N))은 로우상태로 유지된다. 따라서, 이 세트 시점(TS)에, p번째 스테이지의 풀다운 스위칭소자(Pd)는 턴-오프상태이다. The second discharge voltage VSS2 is supplied to the reset node QB of the p-th stage through the first switching element Tr1 turned on. As a result, the voltage (V-QB (N)) of the reset node (QB) of the p-th stage is kept low. Therefore, at this set point of time TS, the pull-down switching element Pd of the p-th stage is in the turn-off state.

한편, 이 세트 시점(TS)에 제 2 스위칭소자(Tr2)로 공급되는 클럭펄스(CLK(j); 즉, 제 2 클럭펄스(CLK2))는 로우상태이므로, 이 제 2 스위칭소자(Tr2)는 턴-오프 상태이다.On the other hand, since the clock pulse CLK (j) (i.e., the second clock pulse CLK2) supplied to the second switching element Tr2 at the set time point TS is in the low state, the second switching element Tr2, Is in a turn-off state.

그리고, 이 세트 시점(TS)에 제 3 스위칭소자(Tr3)로 공급되는 클럭펄스(CLK(k); 즉, 제 4 클럭펄스(CLK4))는 하이상태이므로, 이 제 3 스위칭소자(Tr3)는 턴-온된다. 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 방전용전압(VSS2)이 리세트 노드(QB)로 공급된다. Since the clock pulse CLK (k) (that is, the fourth clock pulse CLK4) supplied to the third switching device Tr3 at this set time point TS is in the high state, the third switching device Tr3, Is turned on. The second discharging voltage VSS2 is supplied to the reset node QB through the turned-on third switching element Tr3.

다른 한편, 이 세트 시점(TS)에, p-1번째 스테이지의 리세트 노드(QB)의 전압(V-QB(M))은 약하게 상승되어 있으나, 이 리세트 노드(QB)의 전압(V-QB(M)은 p-1번째 스테이지의 풀다운 스위칭소자(Pd)를 턴-온시키기에는 부족한 값이다.On the other hand, the voltage V-QB (M) of the reset node QB of the (p-1) -th stage is slightly raised at this set time TS, -QB (M) is a value insufficient to turn on the pull-down switching device Pd of the (p-1) -th stage.

2) 출력 시점(2) Output point ( TOCTR ))

p번째 스테이지의 출력 시점(TO)에, 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))가 하이상태로 천이하기 시작한다. 이 클럭펄스(CLK(n)는 턴-온 상태인 풀업 스위칭소자(Pu)를 통해 출력단자(OT)로 인가된다. 이 출력단자(OT)로 인가된 클럭펄스는, p번째 스테이지의 스캔펄스로서 사용된다.At the output time TO of the p-th stage, the clock pulse CLK (n) (i.e., the second clock pulse CLK2) starts to transition to the high state. This clock pulse CLK (n) is applied to the output terminal OT through the pull-up switching element Pu which is turned on. The clock pulse applied to this output terminal OT is the scan pulse .

또한, p번째 스테이지의 출력 시점(TO)에, 클럭펄스(CLK(j); 즉, 제 2 클럭펄스(CLK2)) 역시 상술된 클럭펄스(CLK(n))와 동일하므로, 이를 공급받는 제 2 스위칭소자(Tr2)도 턴-온된다. 그러면, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 충전용전압(VDD)이 리세트 노드(QB)로 공급된다. 이 리세트 노드(QB)는, 이 출력 시점(TO)에도 여전히 턴-온된 상태를 유지하는 제 1 스위칭소자(Tr1)에 의해 방전된 상태로 유지된다. 즉, 이 출력 시점(TO)에, 리세트 노드(QB)의 전압(V-QB(N))이 턴-온된 제 2 스위칭소자(Tr2)에 의해 약간 상승하기는 하나, 이 리세트 노드(QB)의 전압(V-QB(N))은 p번째 스테이지의 풀다운 스위칭소자(Pd)를 턴-온시키기에는 부족한 값이다.Since the clock pulse CLK (j) (i.e., the second clock pulse CLK2) is the same as the clock pulse CLK (n) described above at the output time TO of the pth stage, 2 switching element Tr2 is also turned on. Then, the charging voltage VDD is supplied to the reset node QB through the turn-on second switching element Tr2. The reset node QB is maintained in a discharged state by the first switching element Tr1 that remains in the turned-on state even at this output time point TO. That is, although the voltage V-QB (N) of the reset node QB slightly rises by the second switching element Tr2 turned on at this output time TO, QB (N)) is a value that is insufficient to turn on the pull-down switching device Pd of the p-th stage.

3) 3) 리세트Reset 시점( Point of view ( TRTR ))

p번째 스테이지의 리세트 시점(TR)에, 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 다시 하이상태로 천이하기 시작한다. 이에 따라, p번째 스테이지의 노이즈제거 스위칭소자(NR)가 다시 턴-온된다. 그러면, 이 턴-온된 노이즈제거 스위칭소자(NR)를 통해 로우상태의 스캔펄스(Vg(M))가 p번째 스테이지의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V-Q(N))이 하강하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다. At the reset timing TR of the p-th stage, the clock pulse CLK (m) (i.e., the first clock pulse CLK1) starts to transit again to the high state. Thus, the noise canceling switching element NR of the p-th stage is turned on again. Then, the scan pulse Vg (M) in the low state is supplied to the set node Q of the p-th stage through the turn-on noise canceling switching element NR. Therefore, the voltage VQ (N) of the set node Q falls and the pull-up switching element Pu and the first switching element Tr1 connected to the set node Q through the gate electrode are turned- Off.

한편, 이 리세트 시점(TR)에, 클럭펄스(CLK(k); 즉, 제 4 클럭펄스(CLK4))가 하이상태이므로, 제 3 스위칭소자(Tr3)는 턴-온 상태이며, 따라서 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 방전용전압(VSS2)이 p번째 스테이지의 리세트 노드(QB)로 인가된다. 이에 따라, 도 9에 도시된 바와 같이, 이 리세트 시점(TR)에 리세트 노드(QB)의 전압(V-QB(N))이 저전압 상태로 유지된다.On the other hand, since the clock pulse CLK (k) (i.e., the fourth clock pulse CLK4) is at the high state at the reset timing TR, the third switching element Tr3 is in the turned-on state, The second discharge voltage VSS2 is applied to the reset node QB of the p-th stage through the turned-on third switching element Tr3. Thus, as shown in Fig. 9, the voltage (V-QB (N)) of the reset node QB is maintained at the low voltage state at the reset timing TR.

상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 리세트 노드(QB)의 전압 크기는 제 2 스위칭소자(Tr2)에 의해 좌우된다. 즉, 리세트 시점(TR) 이후의 노이즈 발생시점(TN)에 이 리세트 노드(QB)의 전압(V-QB(N))이 상승한다. 따라서, 노이즈 발생시점(TN)에, 리세트 노드(QB)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd)가 턴-온된다. 그러면, 이 턴-온된 풀다운 스위칭소자(Pd)를 통해 제 1 방전용전압(VSS1)이 출력단자(OT)로 인가된다.As the first switching device Tr1 is turned off, the voltage magnitude of the reset node QB is governed by the second switching device Tr2. That is, the voltage (V-QB (N)) of the reset node QB rises at the noise generation time TN after the reset time TR. Therefore, at the noise generation time point TN, the pull-down switching element Pd connected to the reset node QB via the gate electrode is turned on. Then, the first discharge voltage VSS1 is applied to the output terminal OT through the turn-on pull-down switching element Pd.

이 리세트 시점(TR) 이후, p번째 스테이지에 구비된 풀업 스위칭소자(Pu)로 하이상태의 클럭펄스(CLK(n); 즉, 제 2 클럭펄스(CLK2))가 주기적으로 인가됨에 따라 이 p번째 스테이지의 세트 노드(Q)의 전압이 증가하는 문제점이 발생될 수 있다. 그러나, 본 발명에서는, p번째 스테이지로 공급되는 클럭펄스(CLK(n))가 하이상태로 되는 순간, 이 p번째 스테이지의 노이즈제거 스위칭소자(NR), 그리고 p-1번째 스테이지의 풀다운 스위칭소자(Pd)가 턴-온 상태를 유지하고 있기 때문에, 이 p번째 스테이지의 세트 노드(Q)의 전압이 상승하지 않고 방전된 상태로 유지된다. 예를 들어, 도 9에 도시된 바와 같이, p번째 스테이지의 출력 시점(TO) 이후에 제 2 클럭펄스(CLK2)가 하이상태로 천이하는 시점(이하, 노이즈 발생시점(TN))에, p번째 스테이지의 리세트 스위칭소자로 공급되는 클럭펄스(CLK(m); 즉, 제 1 클럭펄스(CLK1))가 이미 하이상태로 유지되어 있으며, 또한 p-1번째 스테이지에 구비된 리세트 노드(QB)의 전압(V-QB(M))이 고전압으로 유지되어 있음을 알 수 있다. 따라서, 이 노이즈 발생시점(TN)에 p번째 스테이지의 세트 노드(Q)가 바로 방전되게 된다. 다시 말하여, 제 2 클럭펄스(CLK2)가 p번째 스테이지로 인가되는 순간 이에 응답하여 바로 이 p번째 스테이지의 세트 노드(Q)가 방전된다. 따라서, 노이즈 발생구간에는 어떠한 상승 전압도 발생되지 않는다. 즉, p번째 스테이지에서의 노이즈를 유발시키는 클럭펄스(CLK(n))가 그 p번째 스테이지로 인가되는 순간, 바로 그 p번째 스테이지의 세트 노드(Q)의 전압이 p-1번째 스테이지를 통해 방전됨을 알 수 있다.After the reset timing TR, a high-level clock pulse CLK (n) (i.e., the second clock pulse CLK2) is periodically applied to the pull-up switching element Pu provided in the p-th stage, the voltage of the set node Q of the p-th stage may increase. However, in the present invention, when the clock pulse CLK (n) supplied to the p-th stage becomes a high state, the noise removal switching element NR of the p-th stage and the pulldown switching element The voltage of the set node Q of the pth stage does not rise and is maintained in a discharged state because the node Pd remains in the turn-on state. For example, as shown in FIG. 9, at a time point at which the second clock pulse CLK2 transits to a high state (hereinafter referred to as a noise generation time point TN) after the output time TO of the pth stage, p 1) -th stage and the clock pulse CLK (m) (i.e., the first clock pulse CLK1) supplied to the reset switching element of the (n + 1) (V-QB (M)) of the transistors QB and QB is maintained at a high voltage. Therefore, the set node Q of the p-th stage is immediately discharged at the noise generation time point TN. In other words, in response to the moment when the second clock pulse CLK2 is applied to the pth stage, the set node Q of the pth stage is discharged. Therefore, no rising voltage is generated in the noise generation period. That is, the moment the clock pulse CLK (n) causing noise in the pth stage is applied to the pth stage, the voltage of the set node Q of the pth stage immediately passes through the p-1th stage It can be seen that the discharge is performed.

도 13은 도 3의 리세트제어부(RCB)에 대한 제 7 실시예의 구성을 나타낸 도면이다.13 is a diagram showing a configuration of a seventh embodiment of the reset control unit (RCB) of FIG.

제 7 실시예에 따른 리세트제어부(RCB)는, 도 13에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4) 및 제 5 스위칭소자(Tr5)를 포함한다.13, the reset control unit RCB according to the seventh embodiment includes a first switching device Tr1, a second switching device Tr2, a third switching device Tr3, a fourth switching device Tr2, A fourth switching transistor Tr4 and a fifth switching transistor Tr5.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The first switching element Tr1 provided in the reset control part RCB of the p-th stage is controlled according to the voltage of the set node Q and is connected between the reset node QB and the second discharge power supply line . That is, the switching element is turned on or off according to the voltage of the set node Q, and connects the turn-on reset node QB and the second discharge power supply line to each other. Here, the second discharging power line transmits the second discharging voltage VSS2.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 2 스위칭소자(Tr2)는, 클럭펄스들 중 어느 하나(CLK(j))에 따라 제어되며, 충전용전원라인과 공통 노드(CN)간에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 어느 하나의 클럭펄스(CLK(j))에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 공통 노드(CN)를 서로 연결시킨다. 충전용전원라인은 충전용전압(VDD)을 전송한다.The second switching device Tr2 provided in the reset control unit RCB of the p-th stage is controlled according to any one of the clock pulses CLK (j) and is connected between the charging power supply line and the common node CN Respectively. That is, the second switching device Tr2 is turned on or off according to any one of the clock pulses CLK (j), and connects the power supply line for charging and the common node CN to each other at the turn-on time . The charging power supply line transmits the charging voltage (VDD).

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 3 스위칭소자(Tr3)는, 클럭펄스들 중 어느 하나(CLK(k))에 따라 제어되며, 공통 노드(CN)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 어느 하나의 클럭펄스(CLK(k))에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)와 제 2 방전용전원라인을 서로 연결시킨다.The third switching device Tr3 included in the reset control unit RCB of the p-th stage is controlled according to one of the clock pulses CLK (k) Line. That is, the third switching device Tr3 is turned on or off according to any one of the clock pulses CLK (k), and the common node CN and the second discharging power supply line at the turn- .

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 4 스위칭소자(Tr4)는, 공통 노드(CN)의 전압에 따라 제어되며, 충전용전원라인과 리세트 노드(QB)간에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결시킨다.The fourth switching device Tr4 provided in the reset control unit RCB of the p-th stage is controlled according to the voltage of the common node CN and is connected between the charging power supply line and the reset node QB. That is, the fourth switching device Tr4 is turned on or off according to the voltage of the common node CN, and connects the charging power supply line and the reset node QB to each other at the turn-on time.

p번째 스테이지의 리세트제어부(RCB)에 구비된 제 5 스위칭소자(Tr5)는, 제 3 스위칭소자(Tr3)에 인가되는 클럭펄스(CLK(k))와 동일한 클럭펄스에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전원라인간에 접속된다. 즉, 이 제 5 스위칭소자(Tr5)는 상기 클럭펄스(CLK(k))에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결시킨다.The fifth switching element Tr5 provided in the reset control part RCB of the p-th stage is controlled according to the same clock pulse as the clock pulse CLK (k) applied to the third switching element Tr3, And is connected between the set node (QB) and the second discharge power supply line. That is, the fifth switching device Tr5 is turned on or off according to the clock pulse CLK (k), and the turn-on reset node QB and the second discharge power supply line are connected to each other .

여기서, p번째 스테이지의 제 2 스위칭소자(Tr2)로 공급되는 클럭펄스(CLK(j))는, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))와 동일하거나 또는 이보다 앞선 위상을 갖는다.Here, the clock pulse CLK (j) supplied to the second switching element Tr2 of the p-th stage is equal to the clock pulse CLK (n) supplied to the pull-up switching element Pu of the p-th stage Or has a phase earlier than that.

그리고, p번째 스테이지의 제 3 스위칭소자(Tr3)로 공급되는 클럭펄스(CLK(k))는, p번째 스테이지의 풀업 스위칭소자(Pu)로 공급되는 클럭펄스(CLK(n))보다 뒤처진 위상을 가짐과 아울러 이 클럭펄스(CLK(n))와 중첩하지 않는다.The clock pulse CLK (k) supplied to the third switching device Tr3 of the p-th stage is delayed from the clock pulse CLK (n) supplied to the pull-up switching device Pu of the p- And does not overlap with the clock pulse CLK (n).

한편, 제 3 스위칭소자(Tr3)의 사이즈가 제 2 스위칭소자(Tr2)의 사이즈보다 더 크게 설정된다. 따라서, 제 3 스위칭소자(Tr3)와 제 2 스위칭소자(Tr2)가 모두 턴-온된 상태일 때, 공통 노드(CN)는 상대적으로 사이즈가 더 큰 제 3 스위칭소자(Tr3)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. 마찬가지로, 제 1 스위칭소자(Tr1)의 사이즈가 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정된다. 따라서, 제 1 스위칭소자(Tr1)와 제 4 스위칭소자(Tr4)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 1 스위칭소자(Tr1)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다. 마찬가지로, 제 5 스위칭소자(Tr5)의 사이즈가 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정된다. 따라서, 제 5 스위칭소자(Tr5)와 제 4 스위칭소자(Tr4)가 모두 턴-온된 상태일 때, 리세트 노드(QB)는 상대적으로 사이즈가 더 큰 제 5 스위칭소자(Tr5)로부터 제공된 제 2 방전용전압(VSS2)에 의해 방전된다.On the other hand, the size of the third switching device Tr3 is set larger than the size of the second switching device Tr2. Therefore, when the third switching element Tr3 and the second switching element Tr2 are both turned on, the common node CN is connected to the second switching element Tr2 provided from the third switching element Tr3, And is discharged by the exclusive voltage VSS2. Similarly, the size of the first switching device Tr1 is set to be larger than the size of the fourth switching device Tr4. Therefore, when both the first switching device Tr1 and the fourth switching device Tr4 are in the turned-on state, the reset node QB is connected to the second switching element Tr1 provided from the first switching element Tr1, And is discharged by the discharge specific voltage VSS2. Likewise, the size of the fifth switching device Tr5 is set larger than the size of the fourth switching device Tr4. Therefore, when the fifth switching element Tr5 and the fourth switching element Tr4 are both turned on, the reset node QB is connected to the second switching element Tr5 provided from the fifth switching element Tr5, And is discharged by the discharge specific voltage VSS2.

도 14는 도 1의 p번째 스테이지에 구비된 또 다른 회로 구성을 나타낸 도면이다.FIG. 14 is a circuit diagram of another circuit included in the p-th stage of FIG.

p번째 스테이지는, 도 14에 도시된 바와 같이, 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 노이즈제거 스위칭소자(NR), 리세트제어부(RCB) 및 제어 스위칭소자(cTr)를 포함한다.The p-th stage includes a pull-up switching element Pu, a pull-down switching element Pd, a noise removal switching element NR, a reset control part RCB and a control switching element cTr as shown in Fig. do.

즉, 도 14에 도시된 p번째 스테이지는 앞서 설명된 도 3의 스테이지에 비하여 제어 스위칭소자(cTr)를 더 포함한다. 도 14의 나머지 구성 요소들은 도 3의 구성요소들과 동일하다.That is, the pth stage shown in Fig. 14 further includes the control switching element cTr as compared to the stage of Fig. 3 described above. The remaining components of Fig. 14 are the same as those of Fig.

p번째 스테이지에 구비된 제어 스위칭소자(cTr)는, 외부로부터의 제어펄스신호(Vext)에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 제어 스위칭소자(cTr)는 제어펄스신호(Vext)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 1 방전용전원라인을 서로 연결시킨다. 제 1 방전용전원라인은 제 1 방전용전압(VSS1)을 전송한다. 여기서, 제어펄스신호(Vext)는 1 프레임 당 한 번 제어 스위칭소자(cTr)로 인가된다. 이 제어펄스신호(Vext)는, 첫 번째 스테이지로 공급되는 스타트 펄스가 대신 사용될 수 있다.The control switching element cTr provided in the p-th stage is controlled according to the control pulse signal Vext from the outside, and is connected between the set node Q and the first discharge power supply line. That is, the control switching element cTr is turned on or off according to the control pulse signal Vext, and connects the set node Q and the first discharge power supply line to each other at the turn-on time. The first discharging power line transmits the first discharging voltage VSS1. Here, the control pulse signal Vext is applied to the control switching element cTr once per frame. This control pulse signal Vext can be used instead of the start pulse supplied to the first stage.

한편, 도 14의 리세트제어부(RCB)는, 앞서 설명된 도 4, 도 6, 도 7, 도 8, 도 10, 도 11 및 도 13에 도시된 리세트제어부(RCB)들 중 어느 하나와 동일한 구성을 가질 수 있다.The reset control unit RCB shown in FIG. 14 includes any one of the reset control units RCBs shown in FIGS. 4, 6, 7, 8, 10, 11, and 13 Can have the same configuration.

도 15는 도 1의 p번째 스테이지에 구비된 또 다른 회로 구성을 나타낸 도면이다.FIG. 15 is a circuit diagram of another circuit included in the p-th stage of FIG.

p번째 스테이지는, 도 15에 도시된 바와 같이, 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 노이즈제거 스위칭소자(NR), 리세트제어부(RCB) 및 커패시터(C)를 포함한다.The p-th stage includes a pull-up switching element Pu, a pull-down switching element Pd, a noise canceling switching element NR, a reset control part RCB and a capacitor C as shown in Fig.

즉, 도 15에 도시된 p번째 스테이지는 앞서 설명된 도 3의 스테이지에 비하여 커패시터(C)를 더 포함한다. 도 15의 나머지 구성 요소들은 도 3의 구성요소들과 동일하다.That is, the pth stage shown in Fig. 15 further includes a capacitor C as compared to the stage of Fig. 3 described above. The remaining components of Fig. 15 are the same as those of Fig.

p번째 스테이지에 구비된 커패시터(C)는, 세트 노드(Q)와 p번째 스테이지의 출력단자(OT)간에 접속된다.The capacitor C provided in the p-th stage is connected between the set node Q and the output terminal OT of the p-th stage.

한편, 도 15의 리세트제어부(RCB)는, 앞서 설명된 도 4, 도 6, 도 7, 도 8, 도 10, 도 11 및 도 13에 도시된 리세트제어부(RCB)들 중 어느 하나와 동일한 구성을 가질 수 있다.On the other hand, the reset control unit RCB of FIG. 15 includes any one of the reset control units RCBs shown in FIGS. 4, 6, 7, 8, 10, 11, and 13 Can have the same configuration.

도 16은 도 1의 p번째 스테이지에 구비된 또 다른 회로 구성을 나타낸 도면이다.FIG. 16 is a circuit diagram of another circuit included in the p-th stage of FIG.

p번째 스테이지는, 도 16에 도시된 바와 같이, 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 노이즈제거 스위칭소자(NR), 리세트제어부(RCB), 세트 스위칭소자(sTr) 및 리세트 스위칭소자(rTr)를 포함한다.16, the p-th stage includes a pull-up switching element Pu, a pull-down switching element Pd, a noise removal switching element NR, a reset control part RCB, a set switching element sTr, And a set switching element rTr.

즉, 도 16에 도시된 p번째 스테이지는 앞서 설명된 도 3의 스테이지에 비하여 세트 스위칭소자(sTr) 및 리세트 스위칭소자(rTr)를 더 포함한다. 도 16의 나머지 구성 요소들은 도 3의 구성요소들과 동일하다.That is, the pth stage shown in Fig. 16 further includes the set switching element sTr and the reset switching element rTr in comparison with the stage of Fig. 3 described above. The remaining components of Fig. 16 are the same as those of Fig.

p번째 스테이지에 구비된 세트 스위칭소자(sTr)는, p-u번째(u는 p보다 작은 자연수) 스테이지로부터의 p-u번째 스캔펄스(Vg(p-u))에 따라 제어되며, 충전용전원라인과 세트 노드(Q)간에 접속된다. 즉, 이 세트 스위칭소자(sTr)는 p-u번째 스테이지로부터 출력된 스캔펄스(Vg(p-u))에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 세트 노드(Q)를 서로 연결시킨다. 충전용전원라인은 충전용전압(VDD)을 전송한다.The set switching element sTr included in the pth stage is controlled according to the pu scan pulse Vg (pu) from the stage pu (u is a natural number smaller than p) Q). That is, the set switching element sTr is turned on or off according to the scan pulse Vg (pu) output from the pu stage, and the set power supply line and the set node Q are turned on . The charging power supply line transmits the charging voltage (VDD).

p번째 스테이지에 구비된 리세트 스위칭소자(rTr)는, p+v번째(v는 자연수) 스테이지로부터의 p+v번째 스캔펄스(Vg(p+v))에 따라 제어되며, 세트 노드(Q)와 제 2 방전용전원라인간에 접속된다. 즉, 이 리세트 스위칭소자(rTr)는 p+v번째 스테이지로부터 출력된 스캔펄스(Vg(p+v))에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 방전용전원라인을 서로 연결시킨다. 제 2 방전용전원라인은 제 2 방전용전압(VSS2)을 전송한다.The reset switching element rTr provided in the pth stage is controlled according to the p + vth scan pulse Vg (p + v) from the p + vth (v is a natural number) stage, ) And the second discharge power supply line. That is, the reset switching element rTr is turned on or off according to the scan pulse Vg (p + v) output from the p + vth stage, Connect two dedicated power lines to each other. And the second discharging power supply line transmits the second discharging voltage VSS2.

상술된 u 및 v는, 예를 들어, 모두 1의 값이 될 수 있다. 그때, Vg(p-u)은 p-1번째 스테이지로부터의 스캔펄스를 의미하며, 그리고 Vg(p+v)은 p+1번째 스테이지로부터의 스캔펄스를 의미한다.The above described u and v may be, for example, a value of all ones. In this case, Vg (p-u) means a scan pulse from the (p-1) th stage, and Vg (p + v) means a scan pulse from the (p + 1) th stage.

한편, 도 16의 리세트제어부(RCB)는, 앞서 설명된 도 4, 도 6, 도 7, 도 8, 도 10, 도 11 및 도 13에 도시된 리세트제어부(RCB)들 중 어느 하나와 동일한 구성을 가질 수 있다.On the other hand, the reset control unit RCB of FIG. 16 includes any one of the reset control units RCBs shown in FIGS. 4, 6, 7, 8, 10, 11, Can have the same configuration.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

NR: 노이즈제거 스위칭소자 Pu: 풀업 스위칭소자
Pd: 풀다운 스위칭소자 RCB: 리세트제어부
CLK(#): 제 # 클럭펄스 Vg(#): #번째 스캔펄스
Q: 세트 노드 QB: 리세트 노드
VSS#: 제 # 방전용전압 OT: 출력단자NR: Noise-canceling switching element Pu: Pull-up switching element
Pd: Pull-down switching device RCB:
CLK (#): 1st clock pulse Vg (#): #th scan pulse
Q: set node QB: reset node
VSS #: No. # Voltage for exclusive use OT: Output terminal

Claims (14)

서로 다른 위상차를 갖는 적어도 2개의 클럭펄스들을 전송하는 적어도 2개의 클럭전송라인들과, 상기 클럭전송라인으로부터 클럭펄스를 공급받아 순차적으로 스캔펄스들을 출력하는 다수의 스테이지들을 포함하며;
p번째(p는 자연수) 스테이지는,
세트 노드의 전압에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 p번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자;
상기 제 1 클럭펄스보다 앞선 위상을 가지며, 이 제 1 클럭펄스와 일부 중첩하며, 그리고 p-q번째 스테이지(q는 p보다 작은 자연수)의 풀업 스위칭소자에 공급되는 제 2 클럭펄스에 따라 제어되며, 상기 p-q번째 스테이지의 출력단자와 상기 p번째 스테이지의 세트 노드간에 접속되는 노이즈제거 스위칭소자; 및,
p+q번째 스테이지에 구비된 세트 노드의 전압이 로우논리에 해당하는 레벨일 때, 이 p+q번째 스테이지에 구비된 풀업 스위칭소자 및 노이즈제거 스위칭소자로 각각 공급되는 제 1 클럭펄스와 제 2 클럭펄스가 서로 중첩하는 전체 중첩 기간 동안, 또는 이 중첩 기간의 일부를 포함하는 기간 동안, 또는 상기 전체 중첩 기간을 포함하며 상기 전체 중첩 기간보다 더 긴 기간 동안, 상기 p번째 스테이지의 리세트 노드가 하이논리에 해당하는 레벨의 전압을 갖도록 제어하는 리세트제어부를 포함함을 특징으로 하는 쉬프트 레지스터.At least two clock transmission lines for transmitting at least two clock pulses having different phase differences and a plurality of stages for supplying clock pulses from the clock transmission line and sequentially outputting scan pulses;
The p-th (p is a natural number)
A pull-up switching element connected between a clock transmission line for transmitting a first clock pulse and an output terminal of the p-th stage, the pull-up switching element being controlled according to a voltage of the set node;
Down switching element connected between the output terminal and a first discharging power supply line for transmitting a first discharging voltage, the pull-down switching element being controlled according to a voltage of the reset node;
Wherein the first clock pulse has a phase higher than the first clock pulse and is partially overlapped with the first clock pulse and is controlled according to a second clock pulse supplied to a pull-up switching element of a pq-th stage (q is a natural number smaller than p) a noise removal switching element connected between an output terminal of the pq-th stage and a set node of the p-th stage; And
When the voltage of the set node provided in the (p + q) -th stage is at a level corresponding to the low logic, the first clock pulse and the second clock pulse supplied to the pull-up switching element and the noise- During the entire overlap period in which the clock pulses overlap each other or during a period including a part of the overlap period or for a period longer than the entire overlap period including the entire overlap period, And a reset control section for controlling to have a voltage of a level corresponding to the high logic level. 제 1 항에 있어서,
상기 p번째 스테이지의 리세트 노드의 전압이 하이논리 레벨의 전압으로 유지되는 시간과, 상기 p번째 스테이지의 풀업 스위칭소자로 공급되는 제 1 클럭펄스가 하이논리 레벨의 전압으로 유지되는 시간이 서로 동일하거나; 또는,
상기 p번째 스테이지의 리세트 노드의 전압이 하이논리 레벨의 전압으로 유지되는 시간이, 상기 p번째 스테이지의 풀업 스위칭소자로 공급되는 제 1 클럭펄스가 하이논리 레벨의 전압으로 유지되는 시간보다 더 길거나; 또는,
상기 p번째 스테이지의 리세트 노드의 전압이 하이논리 레벨의 전압으로 유지되는 시간과 상기 p번째 스테이지의 풀업 스위칭소자로 공급되는 제 1 클럭펄스가 하이논리 레벨의 전압으로 유지되는 시간이 일부 중첩하는 것을 특징으로 하는 쉬프트 레지스터. The method according to claim 1,
The time when the voltage of the reset node of the pth stage is held at the voltage of the high logic level and the time when the first clock pulse supplied to the pull-up switching element of the pth stage is maintained at the voltage of the high logic level are equal to each other do or; or,
The time when the voltage of the reset node of the pth stage is held at the voltage of the high logic level is longer than the time when the first clock pulse supplied to the pull-up switching element of the pth stage is maintained at the voltage of the high logic level ; or,
The time when the voltage of the reset node of the pth stage is maintained at the voltage of the high logic level and the time when the first clock pulse supplied to the pull-up switching element of the pth stage is maintained at the voltage of the high logic level are partially overlapped A shift register. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 스위칭소자; 및,
상기 풀업 스위칭소자로 인가되는 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 리세트 노드간에 접속된 커패시터를 포함함을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A switching element connected between the reset node and a second power supply line for transmitting a second discharge voltage, the switching element being controlled according to a voltage of the set node; And
And a capacitor connected between the reset node and a clock transmission line for transmitting a first clock pulse applied to the pull-up switching element. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 및,
충전용전압에 따라 제어되며, 상기 풀업 스위칭소자로 인가되는 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 리세트 노드간에 접속된 제 2 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; And
And a second switching element connected between the reset node and a clock transmission line that is controlled according to a charging voltage and transmits a first clock pulse applied to the pull-up switching element. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자; 및,
충전용전압에 따라 제어되며, 상기 풀업 스위칭소자로 인가되는 제 1 클럭펄스를 전송하는 클럭전송라인과 커패시터의 일측 단자간에 접속된 제 2 스위칭소자를 포함하며;
상기 커새피터의 타측 단자가 상기 리세트 노드에 접속된 것을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage; And
And a second switching element connected between one terminal of the capacitor and a clock transmission line which is controlled according to a charging voltage and transmits a first clock pulse applied to the pull-up switching element;
And the other terminal of the variable resistor is connected to the reset node. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자;
충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 2 스위칭소자; 및,
상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자를 포함함 을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage;
A second switching element controlled according to a charging voltage from a charging power supply line and connected between the charging power supply line and the reset node; And
And a third switching element controlled according to any one of the clock pulses and connected between the reset node and a second discharge power supply line. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자;
충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 공통 노드간에 접속된 제 2 스위칭소자;
상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 공통 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자;
상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 스위칭소자; 및,
상기 제 3 스위칭소자에 공급되는 클럭펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 5 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage;
A second switching device controlled according to a charging voltage from a charging power supply line and connected between the charging power supply line and a common node;
A third switching device controlled according to any one of the clock pulses, the third switching device being connected between the common node and the second discharge power supply line;
A fourth switching device controlled according to a voltage of the common node, the fourth switching device being connected between the charging power supply line and the reset node; And
And a fifth switching element controlled in accordance with a clock pulse supplied to the third switching element and connected between the reset node and a second discharging power supply line. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자;
상기 클럭펄스들 중 어느 하나에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 2 스위칭소자; 및,
상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자를 포함하며;
상기 제 2 스위칭소자로 공급되는 클럭펄스가, 상기 p번째 스테이지로 공급되는 제 1 클럭펄스와 동일하거나 또는 이보다 앞선 위상을 갖는 것을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage;
A second switching element controlled according to any one of the clock pulses and connected between a charging power supply line for transmitting a charging voltage and the reset node; And
A third switching element controlled according to any one of the clock pulses and connected between the reset node and a second discharge power supply line;
Wherein the clock pulse supplied to the second switching element has a phase equal to or higher than a first clock pulse supplied to the pth stage. 제 1 항에 있어서,
상기 p번째 스테이지에 구비된 리세트제어부는,
상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스위칭소자;
상기 클럭펄스들 중 어느 하나에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 2 스위칭소자;
상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 공통 노드와 제 2 방전용전원라인간에 접속된 제 3 스위칭소자;
상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 4 스위칭소자; 및,
상기 제 3 스위칭소자에 인가되는 클럭펄스와 동일한 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인간에 접속된 제 5 스위칭소자를 포함하며;
상기 제 2 스위칭소자로 공급되는 클럭펄스가, 상기 p번째 스테이지로 공급되는 제 1 클럭펄스와 동일하거나 또는 이보다 앞선 위상을 갖는 것을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the reset controller included in the p < th >
A first switching device controlled according to a voltage of the set node and connected between the reset node and a second power supply line for transmitting a second discharge voltage;
A second switching element controlled according to any one of the clock pulses and connected between a charging power supply line for transmitting a charging voltage and a common node;
A third switching device controlled according to any one of the clock pulses, the third switching device being connected between the common node and the second discharge power supply line;
A fourth switching device controlled according to the voltage of the common node, the fourth switching device being connected between the charging power supply line for transmitting the charging voltage and the reset node; And
And a fifth switching element connected between the reset node and the second discharging power supply line, the fifth switching element being controlled according to the same clock pulse as the clock pulse applied to the third switching element;
Wherein the clock pulse supplied to the second switching element has a phase equal to or higher than a first clock pulse supplied to the pth stage. 제 1 항에 있어서,
상기 p번째 스테이지는,
p-u번째(u는 p보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 세트 스위칭소자; 및,
p+v번째(v는 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 리세트 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
The p < th >
a set switching element controlled in accordance with a scan pulse from a stage pu (u is a natural number smaller than p) and connected between a charging power supply line for transmitting a charging voltage and the set node; And
and a reset switching element connected between the set node and a second power supply line for transmitting a second discharge voltage, the reset switch being controlled according to a scan pulse from the (p + v) th (v is a natural number) . 제 1 항에 있어서,
상기 p번째 스테이지는,
외부로부터의 제어펄스신호에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제어 스위칭소자를 더 포함하며; 그리고,
상기 제어펄스신호는 1 프레임 당 한 번 상기 제어 스위칭소자로 인가됨을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
The p < th >
Further comprising a control switching element controlled in accordance with a control pulse signal from the outside and connected between the set node and the first discharging power supply line; And,
Wherein the control pulse signal is applied to the control switching element once per frame. 제 1 항에 있어서,
상기 p번째 스테이지는,
상기 세트 노드와 상기 p번째 스테이지의 출력단자간에 접속된 커패시터를 더 포함함을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
The p < th >
And a capacitor connected between the set node and an output terminal of the p-th stage. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 3 스위칭소자로 공급되는 클럭펄스가, 상기 p번째 스테이지로 공급되는 제 1 클럭펄스보다 뒤처진 위상을 가짐과 아울러 이 제 1 클럭펄스와 중첩하지 않는 것을 특징으로 하는 쉬프트 레지스터.10. The method according to any one of claims 6 to 9,
Wherein the clock pulse supplied to the third switching element has a phase lagging behind the first clock pulse supplied to the pth stage and does not overlap with the first clock pulse. 제 1 항에 있어서,
상기 p-q번째 스테이지는, 상기 제 2 클럭펄스를 이용하여 p-q번째 스캔펄스를 생성함을 특징으로 하는 쉬프트 레지스터.The method according to claim 1,
Wherein the pq-th stage generates a pq-th scan pulse using the second clock pulse.
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