KR102066083B1

KR102066083B1 - Shift register

Info

Publication number: KR102066083B1
Application number: KR1020130010763A
Authority: KR
Inventors: 지혜림; 이정현
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-01-31
Filing date: 2013-01-31
Publication date: 2020-01-15
Also published as: KR20140098880A

Abstract

본 발명은 노드의 충전 상태를 향상시킴과 아울러 누설 전류를 방지함으로써 동작의 신뢰성을 높일 수 있는 쉬프트 레지스터에 관한 것으로, 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지가, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 제 4 스위칭소자; 제 1 클럭전송라인으로부터의 제 1 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 전송하는 제 2 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 및, 상기 제 2 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함함을 특징으로 한다.The present invention relates to a shift register which can improve the reliability of the operation by improving the state of charge of the node and preventing leakage current, comprising a plurality of stages for outputting a scan pulse through an output terminal; Each stage comprising: a first switching element controlled in accordance with a scan pulse from a preceding stage and connected between a charging power supply line for transmitting a charging voltage and a set node; A second switching element controlled according to a scan pulse from a next stage and connected between the set node and a discharge power supply line for transmitting a discharge voltage; A third switching element controlled according to the voltage of the set node and connected between a reset node and the discharge power supply line; A fourth switching element controlled according to the voltage of the reset node and connected between the set node and the output terminal; A fifth switching element controlled according to a first clock pulse from a first clock transmission line and connected between the output terminal and the discharge power supply line; A pull-up switching element controlled according to the voltage of the set node and connected between the second clock transmission line for transmitting a second clock pulse and the output terminal; A pull-down switching element controlled according to the voltage of the reset node and connected between the output terminal and the discharge power supply line; And a capacitor connected between the second clock transmission line and the reset node.

Description

쉬프트 레지스터{SHIFT REGISTER}Shift register {SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 노드의 충전 상태를 향상시킴과 아울러 누설 전류를 방지함으로써 동작의 신뢰성을 높일 수 있는 쉬프트 레지스터에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register, and more particularly, to a shift register capable of improving reliability of an operation by improving a state of charge of a node and preventing leakage current.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.

액정패널에는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 액정패널에 형성된다.In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.

화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 박막트랜지스터는 게이트 라인을 경유하여 게이트전극에 인가되는 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each pixel electrode is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to the gate electrode via the gate line, so that the data signal of the data line is charged to the pixel voltage.

한편, 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving gate lines, a data driver for driving data lines, a timing controller for supplying control signals for controlling the gate driver and the data driver, and various liquid crystal display devices. It is provided with a power supply for supplying the driving voltage of the branch.

게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. Here, the gate driver includes a shift register to sequentially output the scan pulses as described above.

이러한 쉬프트 레지스터는 다수의 스위칭소자들을 형성된 다수의 스테이지들을 포함한다.This shift register includes a plurality of stages in which a plurality of switching elements are formed.

각 스테이지는 다수의 스위칭소자들을 포함하는 바, 쉬프트 레지스터의 구동 시간이 증가할수록 이들 스위칭소자들의 문턱전압이 한 방향으로 증가하는 원 상태로 회복되지 못하는 열화현상이 발생된다. 이와 같은 경우 목표 전압에 의해서도 스위칭소자가 턴-온되지 못하여 회로가 정상적으로 동작하지 못하는 문제점이 발생된다. 특히, 이 스위칭소자들 중 노드들의 방전을 담당하는 스위칭소자들의 열화현상은 회로에 치명적인 문제점을 유발한다.Each stage includes a plurality of switching elements. As the driving time of the shift register increases, deterioration may occur such that the threshold voltages of these switching elements increase in one direction. In this case, the switching device is not turned on even by the target voltage, which causes a problem that the circuit does not operate normally. In particular, deterioration of the switching elements that are responsible for the discharge of nodes among these switching elements causes a fatal problem in the circuit.

종래의 쉬프트 레지스터는 이러한 스위칭소자들의 열화현상을 방지할 만한 구성이 없었다. 이에 따라 턴-오프 되어야할 시점에 스위칭소자들이 완전하게 턴-오프되지 못하여 노드로부터 누설 전류가 발생하는 문제점이 있었다.Conventional shift resistors do not have a configuration that can prevent degradation of such switching elements. Accordingly, there is a problem in that the leakage current is generated from the node because the switching elements are not completely turned off at the time to be turned off.

또한, 종래의 쉬프트 레지스터에 따르면, 스위칭소자를 통해 충전용전압이 리세트 노드로 인가되는 바, 이와 같은 경우 스위칭소자의 문턱전압으로 인한 전압 강하에 의해 리세트 노드의 전압이 충전용전압 레벨보다 다소 낮은 전압으로 충전된다. 이에 따라 리세트 노드가 완전하게 충전되지 못하여 쉬프트 레지스터의 출력이 불안정해지는 문제점이 발생된다.In addition, according to the conventional shift register, the charging voltage is applied to the reset node through the switching element. In this case, the voltage of the reset node is lower than the charging voltage level due to the voltage drop caused by the threshold voltage of the switching element. It is charged to a rather low voltage. This causes a problem that the output of the shift register is unstable because the reset node is not fully charged.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 노드들의 방전을 담당하는 스위칭소자들을 듀얼 게이트 스위칭소자로 구성하고, 그리고 커패시터를 이용하여 리세트 노드를 충전함으로써 노드들로부터의 누설 전류를 방지함과 아울러 이 노드들의 충전 상태를 향상시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and comprises switching elements that are responsible for discharging the nodes as dual gate switching elements, and charges the reset node using a capacitor to prevent leakage current from the nodes. The purpose is to provide a shift register that can prevent and improve the state of charge of these nodes.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지가, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 제 4 스위칭소자; 제 1 클럭전송라인으로부터의 제 1 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 전송하는 제 2 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 및, 상기 제 2 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함함을 특징으로 한다.The shift register according to the present invention for achieving the above object includes a plurality of stages for outputting a scan pulse through the output terminal; Each stage comprising: a first switching element controlled in accordance with a scan pulse from a preceding stage and connected between a charging power supply line for transmitting a charging voltage and a set node; A second switching element controlled according to a scan pulse from a next stage and connected between the set node and a discharge power supply line for transmitting a discharge voltage; A third switching element controlled according to the voltage of the set node and connected between a reset node and the discharge power supply line; A fourth switching element controlled according to the voltage of the reset node and connected between the set node and the output terminal; A fifth switching element controlled according to a first clock pulse from a first clock transmission line and connected between the output terminal and the discharge power supply line; A pull-up switching element controlled according to the voltage of the set node and connected between the second clock transmission line for transmitting a second clock pulse and the output terminal; A pull-down switching element controlled according to the voltage of the reset node and connected between the output terminal and the discharge power supply line; And a capacitor connected between the second clock transmission line and the reset node.

상기 제 2 스위칭소자 및 제 3 스위칭소자가 제 1 게이트전극과 제 2 게이트전극을 갖는 듀얼 게이트 스위칭소자인 것을 특징으로 한다.The second switching device and the third switching device are characterized in that the dual gate switching device having a first gate electrode and a second gate electrode.

상기 제 2 스위칭소자의 제 1 게이트전극이 상기 전단 스테이지의 출력단자에 접속되고, 상기 제 2 스위칭소자의 제 2 게이트전극이 저전압을 전송하는 저전원라인에 접속되며; 상기 제 3 스위칭소자의 제 1 게이트전극이 상기 세트 노드에 접속되고, 상기 제 3 스위칭소자의 제 2 게이트전극이 상기 저전원라인에 접속되며; 그리고, 상기 저전압이 방전용전압보다 더 작은 것을 특징으로 한다.A first gate electrode of the second switching element is connected to an output terminal of the front end stage, and a second gate electrode of the second switching element is connected to a low power line for transmitting a low voltage; A first gate electrode of the third switching element is connected to the set node, and a second gate electrode of the third switching element is connected to the low power supply line; The low voltage is smaller than the discharge voltage.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.The shift register according to the present invention has the following effects.

첫째, 노드들의 방전을 담당하는 스위칭소자들을 듀얼 게이트 스위칭소자로 구성함으로써 노드들로부터의 누설 전류를 방지할 수 있다.First, the leakage current from the nodes can be prevented by configuring the switching elements that are responsible for discharging the nodes as dual gate switching elements.

둘째, 커패시터를 이용하여 리세트 노드를 충전함으로써 노드들의 충전 상태를 향상시킬 수 있다. Second, the charging state of the nodes can be improved by charging the reset node using a capacitor.

도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 5는 도 4의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 6은 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면
도 7a 내지 도 7d는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 제 n 스테이지에 대한 모의 구동 실험 결과를 나타낸 도면1 is a diagram showing a shift register according to a first embodiment of the present invention.
2 is a timing diagram of various signals supplied to and output from each stage of FIG. 1;
3 is a diagram showing the configuration of a stage according to a first embodiment of the present invention;
4 illustrates a shift register according to a second embodiment of the present invention.
5 is a timing diagram of various signals supplied to and output from each stage of FIG. 4.
6 is a diagram showing the configuration of a stage according to a second embodiment of the present invention;
7A to 7D are diagrams showing a simulation driving test result for an nth stage provided in the shift register according to the second embodiment of the present invention.

도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.FIG. 1 is a diagram illustrating a shift register according to a first embodiment of the present invention, and FIG. 2 is a diagram illustrating a timing diagram of various signals supplied to and output from each stage of FIG. 1.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터는 다수의 스테이지들을 포함하는 바, 도 1에는 전체 스테이지들 중 일부, 즉 제 n-4 스테이지 내지 제 n+5 스테이지들(STn-4 내지 STn+5)만이 나타나 있다. 여기서, 각 스테이지(..., STn-4 내지 STn+5, ...)는 각각의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(..., SPn-4 내지 SPn+5, ...)를 출력한다.The shift register according to the first embodiment of the present invention includes a plurality of stages, and in FIG. 1, some of the entire stages, that is, the n-4th stage to the n + 5th stages STn-4 to STn + 5 ) Only. Here, each stage (..., STn-4 to STn + 5, ...) has one scan pulse (..., SPn-4 to SPn +) for one frame period through each output terminal (OT). 5, ...)

이때, 전체 스테이지들(..., STn-4 내지 STn+5, ...) 중 홀수 번째 스테이지들(..., STn-4, STn-2, STn, STn+2, STn+4, ...)이 하나의 쉬프트 레지스터(SR1; 이하, 제 1 쉬프트 레지스터)를 구성하며, 짝수 번째 스테이지들(..., STn-3, STn-1, STn+1, STn+3, STn+5, ...)이 또 다른 하나의 쉬프트 레지스터(SR2; 이하, 제 2 쉬프트 레지스터)를 구성한다. 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(즉, 홀수 번째 스테이지들)은 홀수 번째 게이트 라인들을 구동하는 반면, 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(즉, 짝수 번째 스테이지들)은 짝수 번째 게이트 라인들을 구동한다.At this time, odd-numbered stages (..., STn-4, STn-2, STn, STn + 2, STn + 4, among the entire stages (..., STn-4 to STn + 5, ...) ... constitutes one shift register SR1 (hereinafter referred to as a first shift register), and even-numbered stages (..., STn-3, STn-1, STn + 1, STn + 3, STn + 5, ... constitute another shift register SR2 (hereinafter referred to as a second shift register). Stages (i.e., odd-numbered stages) provided in the first shift register SR1 drive odd-numbered gate lines, while stages (i.e., even-numbered stages) provided in the second shift register SR2 are driven. Drives even-numbered gate lines.

각 스테이지(..., STn-4 내지 STn+5, ...)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 후단에 위치한 스테이지의 동작 및 자신으로부터 전단에 위치한 스테이지의 제어한다.Each stage (..., STn-4 to STn + 5, ...) uses a scan pulse to drive the gate line connected to itself, and also the operation of the stage located behind it and its front end. Control of the stage on which it is located.

스테이지들(..., STn-4 내지 STn+5, ...)은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, 제 n-4 스테이지(STn-4)가 제 n-4 스캔펄스(SPn-4)를 출력하고, 이어서 제 n-3 스테이지(STn-3)가 제 n-3 스캔펄스(SPn-3)를 출력하고, 다음으로, 제 n-2 스테이지(STn-2)가 제 n-2 스캔펄스(SPn-2)를 출력하고, ...., 다음으로 제 a 스테이지가 제 a 스캔펄스를 출력하고, 마지막으로 제 a+1 스테이지가 a+1 스캔펄스를 출력한다. 여기서, a는 n-2보다 큰 자연수이다.The stages (..., STn-4 to STn + 5, ...) output scan pulses in order from the first staged number. For example, the n-4th stage STn-4 outputs the n-4th scan pulse SPn-4, and then the n-3rd stage STn-3 outputs the n-3rd scan pulse SPn. -3), the n-th stage STn-2 outputs the n-th scan pulse SPn-2, and then the a-th stage scans the a-th. The pulse is output, and finally, the a + 1 stage outputs a + 1 scan pulse. Where a is a natural number larger than n-2.

한편, 제 a 스테이지가 제 1 쉬프트 레지스터(SR1)에 구비된 홀수 번째 스테이지들 중 마지막 번째 스테이지이고, 그리고 제 a+1 스테이지가 제 2 쉬프트 레지스터(SR2)에 구비된 짝수 번째 스테이지들 중 마지막 번째 스테이지라고 가정할 때, 이 쉬프트 레지스터는 제 a 스테이지를 리셋시키기 위한 스캔펄스 출력하는 제 a+2 스테이지 및 제 a+1 스테이지를 리셋시키기 위한 스캔펄스를 출력하는 제 a+3 스테이지를 더 구비할 수 있다. 이 제 a+2 및 제 a+3 스테이지는 게이트 라인에 접속되지 않는 더미 스테이지들이다. 즉, 이 더미 스테이지들로부터의 스캔펄스는 게이트 라인에 공급되지 않는다.On the other hand, the first stage is the last stage of the odd-numbered stages provided in the first shift register SR1, and the a + 1 stage is the last of the even-numbered stages provided in the second shift register SR2. Assuming a stage, the shift register may further include a a + 2 stage outputting a scan pulse for resetting the a stage and a + 3 stage outputting a scan pulse for resetting the a + 1 stage. Can be. These a + 2 and a + 3 stages are dummy stages not connected to the gate line. That is, scan pulses from these dummy stages are not supplied to the gate line.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 이 액정패널은 화상을 표시하기 위한 표시부와 이 표시부의 둘러싸는 비표시부를 갖는데, 이러한 쉬프트 레지스터는 비표시부에 내장될 수 있다.Such a shift register may be embedded in the liquid crystal panel. That is, this liquid crystal panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and such a shift register can be incorporated in the non-display portion.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지(..., STn-4 내지 STn+5, ...)는 충전용전압(VDD) 및 방전용전압(VSS)을 공급받는다. 또한 각 스테이지(..., STn-4 내지 STn+5, ...)는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 어느 2개를 인가받는다. 이때, 홀수 번째 클럭펄스들(CLK1, CLK3, CLK5, CLK7)은 제 1 쉬프트 레지스터(SR1)로 제공되며, 그리고 짝수 번째 클럭펄스들 (CLK2, CLK4, CLK6, CLK8)은 제 2 쉬프트 레지스터(SR2)로 제공된다. 따라서, 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(..., STn-4, STn-2, STn, ...)은 제 1, 제 3, 제 5 및 제 7 클럭펄스(CLK1, CLK3, CLK5, CLK7)들 중 어느 2개를 공급받으며, 그리고 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(..., STn-3, STn-1, STn+1, ...)은 제 2, 제 4, 제 6 및 제 8 클럭펄스(CLK2, CLK4, CLK6, CLK8)들 중 어느 2개를 공급받는다.Each stage (..., STn-4 to STn + 5, ...) of the shift register configured as described above is supplied with the charging voltage VDD and the discharge voltage VSS. In addition, each stage (..., STn-4 to STn + 5, ...) receives any two of the first to eighth clock pulses CLK1 to CLK8 which have a sequential phase difference to each other. At this time, the odd-numbered clock pulses CLK1, CLK3, CLK5 and CLK7 are provided to the first shift register SR1, and the even-numbered clock pulses CLK2, CLK4, CLK6 and CLK8 are the second shift register SR2. Is provided. Therefore, the stages (..., STn-4, STn-2, STn, ...) provided in the first shift register SR1 are divided into the first, third, fifth and seventh clock pulses CLK1, Any two of CLK3, CLK5, and CLK7 are supplied, and the stages (..., STn-3, STn-1, STn + 1, ...) provided in the second shift register SR2 are Any two of the second, fourth, sixth and eighth clock pulses CLK2, CLK4, CLK6, and CLK8 are supplied.

한편, 스테이지들(..., STn-4 내지 STn+5, ...) 중 제 1 스테이지 및 제 2 스테이지는 스타트 펄스(S1, S2)를 더 공급받는다. 여기서, 제 1 스테이지는 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지로서, 이 제 1 스테이지는 제 1 쉬프트 레지스터(SR1)내의 스테이지들 중 가장 먼저 스캔펄스를 출력한다. 그리고, 제 2 스테이지는 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지로, 이 제 2 스테이지는 제 2 쉬프트 레지스터(SR2)내의 스테이지들 중 가장 먼저 스캔펄스를 출력한다.On the other hand, the first stage and the second stage of the stages (..., STn-4 to STn + 5, ...) are further supplied with the start pulses (S1, S2). Here, the first stage is a stage provided in the first shift register SR1, and the first stage outputs the first scan pulse among the stages in the first shift register SR1. The second stage is a stage provided in the second shift register SR2, and the second stage outputs the first scan pulse among the stages in the second shift register SR2.

충전용전압(VDD)은 주로 각 스테이지의 노드들을 충전시키는데 사용되며, 방전용전압(VSS)은 주로 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다. 충전용전압(VDD)은 모두 직류 전압으로서 이는 정극성을 나타내며, 방전용전압(VSS)은 부극성을 나타낸다. 한편, 이 방전용전압(VSS)은 그라운드(0[V])가 될 수 있다.The charging voltage VDD is mainly used to charge the nodes of each stage, and the discharge voltage VSS is mainly used to discharge the nodes and the output terminal OT of each stage. The charging voltage VDD is a direct current voltage, which indicates a positive polarity, and the discharge voltage VSS indicates a negative polarity. On the other hand, the discharge voltage VSS may be ground (0 [V]).

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된다. 따라서, 제 1 클럭펄스(CLK1)는 제 8 클럭펄스(CLK8)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 한편, 제 7 클럭펄스(CLK7)와 제 1 스타트 펄스(S1)를 서로 동기 시켜 출력하고, 그리고 제 8 클럭펄스(CLK8)와 제 2 스타트 펄스(S2)를 서로 동기 시켜 출력할 수도 있다. 이와 같은 경우, 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들 중 제 7 클럭펄스(CLK8)가 가장 먼저 출력되고, 바로 이어서 제 8 클럭펄스(CLK8)가 출력된다.The first to eighth clock pulses CLK1 to CLK4 are sequentially output, and are also output in a circular manner. That is, after the first clock pulse CLK1 to the eighth clock pulse CLK8 are sequentially output, the first clock pulse CLK1 to the eighth clock pulse CLK8 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the eighth clock pulse CLK8 and the second clock pulse CLK2. The seventh clock pulse CLK7 and the first start pulse S1 may be output in synchronization with each other, and the eighth clock pulse CLK8 and the second start pulse S2 may be output in synchronization with each other. In this case, the seventh clock pulse CLK8 of the first to eighth clock pulses CLK1 to CLK4 is output first, followed immediately by the eighth clock pulse CLK8.

제 1 내지 제 8 클럭펄스들(CLK1 내지 CLK8) 중 서로 인접한 클럭펄스들은 그들의 펄스폭이 일정 기간 동안 중첩된다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)의 펄스폭의 전반부와 이에 인접한 제 2 클럭펄스(CLK2)의 펄스폭의 후반부가 서로 중첩된다. 한편, 홀수 번째 클럭펄스와 짝수 번째 클럭펄스는 서로 중첩하지 않는다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1), 제 3 클럭펄스(CLK3), 제 5 클럭펄스(CLK5) 및 제 7 클럭펄스(CLK7)들은 서로 중첩하지 않는다. 마찬가지로, 제 2 클럭펄스(CLK2), 제 4 클럭펄스(CLK4), 제 6 클럭펄스(CLK6) 및 제 8 클럭펄스(CLK8)들은 서로 중첩하지 않는다.Clock pulses adjacent to each other among the first to eighth clock pulses CLK1 to CLK8 overlap their pulse widths for a period of time. For example, as shown in FIG. 2, the first half of the pulse width of the first clock pulse CLK1 and the second half of the pulse width of the second clock pulse CLK2 adjacent thereto overlap each other. On the other hand, the odd clock pulses and the even clock pulses do not overlap each other. For example, as illustrated in FIG. 2, the first clock pulse CLK1, the third clock pulse CLK3, the fifth clock pulse CLK5, and the seventh clock pulse CLK7 do not overlap each other. Similarly, the second clock pulse CLK2, the fourth clock pulse CLK4, the sixth clock pulse CLK6, and the eighth clock pulse CLK8 do not overlap each other.

제 1 스타트 펄스(S1)와 제 2 스타트 펄스(S2)도 일정 기간 중첩할 수 있다.The first start pulse S1 and the second start pulse S2 may overlap each other for a predetermined period of time.

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)는 각 스테이지(..., STn-4 내지 STn+5, ...)의 스캔펄스를 생성하거나 또는 출력단자의 방전 동작을 수행하는데 사용되는 바, 전술된 바와 같이 각 스테이지들(..., STn-4 내지 STn+5, ...)은 이들 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 2개를 공급받고 상대적으로 앞선 위상을 갖는 클럭펄스를 이용하여 스캔펄스를 생성하고, 그리고 상대적으로 뒤처진 위상을 갖는 클럭펄스의 주기에 맞춰 출력단자를 방전시킨다. The first to eighth clock pulses CLK1 to CLK8 are used to generate scan pulses of the stages (..., STn-4 to STn + 5, ...) or to discharge the output terminals. As described above, each stage (..., STn-4 to STn + 5, ...) is supplied with two of these first to eighth clock pulses CLK1 to CLK8 and has a relatively advanced phase. The scan pulse is generated by using a clock pulse having a voltage, and the output terminal is discharged in accordance with a period of the clock pulse having a relatively backward phase.

예를 들어, 제 8k+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 생성하고 제 5 클럭펄스(CLK5)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 생성하고 제 6 클럭펄스(CLK6)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 생성하고 제 7 클럭펄스(CLK7)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 생성하고 제 8 클럭펄스(CLK8)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+5 스테이지는 제 5 클럭펄스(CLK5)를 사용하여 스캔펄스를 생성하고 제 1 클럭펄스(CLK1)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+6 스테이지는 제 6 클럭펄스(CLK6)를 사용하여 스캔펄스를 생성하고 제 2 클럭펄스(CLK2)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+7 스테이지는 제 7 클럭펄스(CLK7)를 사용하여 스캔펄스를 생성하고 제 3 클럭펄스(CLK3)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+8 스테이지는 제 8 클럭펄스(CLK8)를 사용하여 스캔펄스를 생성하고 제 4 클럭펄스(CLK4)의 주기에 맞춰 자신의 출력단자를 방전시킨다. 여기서, k는 0또는 자연수를 나타낸다.For example, the 8k + 1 stage generates a scan pulse using the first clock pulse CLK1 and discharges its output terminal according to the period of the fifth clock pulse CLK5. The scan pulse is generated using the second clock pulse CLK2, and its output terminal is discharged according to the period of the sixth clock pulse CLK6. The 8k + 3 stage uses the third clock pulse CLK3. It generates a scan pulse and discharges its output terminal in accordance with the period of the seventh clock pulse (CLK7), the 8k + 4 stage generates a scan pulse using the fourth clock pulse (CLK4) and the eighth clock pulse ( The output terminal is discharged in accordance with the cycle of CLK8), and the 8k + 5 stage generates the scan pulse by using the fifth clock pulse CLK5 and generates its scan terminal in accordance with the cycle of the first clock pulse CLK1. Discharged, and the 8k + 6 stage uses a sixth clock pulse CLK6 to Generates a pulse and discharges its output terminal according to the period of the second clock pulse CLK2. The 8k + 7 stage generates a scan pulse using the seventh clock pulse CLK7 and generates a third clock pulse CLK3. Discharging its output terminal in accordance with the period of < RTI ID = 0.0 >), < / RTI > Discharge. Here k represents 0 or a natural number.

본 발명에서는 서로 다른 위상차를 갖는 8종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.In the present invention, an example of using eight types of clock pulses having different phase differences is shown, but any number of these clock pulses can be used.

각 클럭펄스(CLK1 내지 CLK8)는 한 프레임 기간동안 여러 번 출력되지만, 제 1 및 제 2 스타트 펄스(S1, S2)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK8)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 제 1 및 제 2 스타트 펄스(S1, S2)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.Each clock pulse CLK1 to CLK8 is output several times during one frame period, but the first and second start pulses S1 and S2 are output only once during one frame period. In other words, each clock pulse CLK1 to CLK8 exhibits several active states (high states) periodically during one frame period, while the first and second start pulses S1 and S2 only display one time during one frame period. Indicates an active state.

각 스테이지(..., STn-4 내지 STn+5, ...)가 스캔펄스를 출력하기 위해서는 각 스테이지(..., STn-4 내지 STn+5, ...)의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(..., STn-4 내지 STn+5, ...)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 즉, 제 s 스테이지는 제 s-p 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 여기서, s는 자연수이고, p는 s보다 작은 자연수이다.In order for each stage (..., STn-4 to STn + 5, ...) to output a scan pulse, the enable operation of each stage (..., STn-4 to STn + 5, ...) is performed. It must be preceded. When the stage is enabled, it means that the stage is set in a state capable of outputting, that is, in a state capable of outputting a clock pulse supplied thereto as a scan pulse. To this end, each stage (..., STn-4 to STn + 5, ...) is enabled by receiving scan pulses from the stage located in front of it. That is, the s-th stage is enabled by receiving scan pulses from the s-p stage. Where s is a natural number and p is a natural number less than s.

예를 들어, 제 n 스테이지(STn)는 제 n-2 스테이지(STn-2)로부터의 스캔펄스(SPn-2)에 응답하여 인에이블되며, 그리고 제 n+1 스테이지(STn+1)는 제 n-1 스테이지(STn-1)로부터의 스캔펄스(SPn-1)에 응답하여 인에이블된다. 단, 제 1 쉬프트 레지스터(SR1)에서 가장 상측에 위치한 제 1 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 제 1 스테이지는 타이밍 컨트롤러(도시되지 않음)로부터의 제 1 스타트 펄스(S1)에 응답하여 인에이블된다. 마찬가지로, 제 2 쉬프트 레지스터(SR2)에서 가장 상측에 위치한 제 2 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 제 2 스테이지는 타이밍 컨트롤러로부터의 제 2 스타트 펄스(S2)에 응답하여 인에이블된다.For example, the n th stage STn is enabled in response to the scan pulse SPn-2 from the n-2 th stage STn-2, and the n + 1 th stage STn + 1 It is enabled in response to the scan pulse SPn-1 from the n-1 stage STn-1. However, since the stage does not exist immediately in front of the first stage located on the uppermost side in the first shift register SR1, the first stage may respond to the first start pulse S1 from a timing controller (not shown). Is enabled. Similarly, since there is no stage immediately in front of the second stage located at the top of the second shift register SR2, the second stage is enabled in response to the second start pulse S2 from the timing controller.

또한, 각 스테이지(..., STn-4 내지 STn+5, ...)는 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다. 스테이지가 디스에이블된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다. 즉, 제 s 스테이지는 제 s+q 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 여기서, q는 자연수로서, 이 q와 p는 서로 동일한 수로 설정될 수 있다. 여기서, q는 2가 될 수 있다.In addition, each stage (..., STn-4 to STn + 5, ...) is disabled by receiving scan pulses from the stage located at the rear end thereof. Disabling the stage means that the stage is reset to a state in which the output is impossible, that is, the clock pulse supplied to the stage cannot be output as a scan pulse. That is, the s-th stage is disabled in response to the carry pulse from the s + q stage. Here, q is a natural number, and q and p may be set to the same number. Where q may be two.

예를 들어, 제 n 스테이지(STn)는 제 n+2 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 응답하여 디스에이블되며, 그리고 제 n+1 스테이지(STn+1)는 제 n+3 스테이지(STn+3)로부터의 스캔펄스(SPn+3)에 응답하여 인에이블된다. 단, 제 1 쉬프트 레지스터(SR1)에서 위치한 더미 스테이지 및 제 2 쉬프트 레지스터(SR2)에 위치한 더미 스테이지는 전술된 제 1 및 제 2 스타트 펄스에 의해 디스에이블된다.For example, the n th stage STn is disabled in response to the scan pulse SPn + 2 from the n + 2 th stage STn + 2, and the n + 1 th stage STn + 1 It is enabled in response to the scan pulse SPn + 3 from the n + 3 stage STn + 3. However, the dummy stage located in the first shift register SR1 and the dummy stage located in the second shift register SR2 are disabled by the first and second start pulses described above.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(..., STn-4 내지 STn+5, ...)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.The configuration of each stage (..., STn-4 to STn + 5, ...) in the shift register configured as described above will be described in more detail.

도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.3 is a view showing the configuration of a stage according to the first embodiment of the present invention, which is a view showing the configuration of any one of the stages in FIG.

하나의 제 n 스테이지(STn)는, 도 3에 도시된 바와 같이, 크게 세트 노드(Q) 및 리세트 노드(Qb)의 전압을 제어하는 노드 제어부(NC)와, 그리고 세트 노드(Q) 및 리세트 노드(Qb)의 전압에 따라 스캔펄스 및 방전용전압(VSS)을 출력하는 출력부(OU)로 구성된다. 여기서, 노드 제어부(NC)는, 제 1 내지 제 8 스위칭소자(Tr1 내지 Tr8), 그리고 커패시터(C)를 포함한다. 그리고, 출력부(OU)는, 풀업 스위칭소자(Us) 및 풀다운 스위칭소자(Ds)를 포함한다.One n-th stage STn is, as shown in FIG. 3, a node control unit NC that largely controls the voltages of the set node Q and the reset node Qb, and the set node Q and The output unit OU outputs the scan pulse and the discharge voltage VSS according to the voltage of the reset node Qb. Here, the node controller NC includes the first to eighth switching elements Tr1 to Tr8 and the capacitor C. FIG. The output unit OU includes a pull-up switching device Us and a pull-down switching device Ds.

전술된 스위칭소자들에 대하여 구체적으로 설명하면 다음과 같다.The switching elements described above will be described in detail as follows.

제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 제 n-2 스테이지(STn-2)로부터의 스캔펄스(SPn-2)에 따라 제어되며, 충전용전원라인(VDL)과 세트 노드(Q) 사이에 접속된다. 여기서 충전용전원라인(VDL)으로는 충전용전압(VDD)이 인가된다. 이러한 제 1 스위칭소자(Tr1)는, 제 n-2 스캔펄스(SPn-2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 인가한다. 단, 제 1 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에는 상술된 스캔펄스 대신에 제 1 스타트 펄스(S1)가 공급된다. 마찬가지로, 제 2 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에는 상술된 스캔펄스 대신에 제 2 스타트 펄스(S2)가 공급된다.The first switching element Tr1 provided in the nth stage STn is controlled according to the scan pulse SPn-2 from the n-2th stage STn-2, and is set with the charging power supply line VDL. It is connected between the nodes Q. Here, the charging voltage VDD is applied to the charging power line VDL. The first switching device Tr1 is turned on or turned off in accordance with the n-2 th scan pulse SPn-2, and applies the charging voltage VDD to the set node Q at turn-on. . However, the first start pulse S1 is supplied to the gate electrode of the first switching element Tr1 provided in the first stage instead of the above-described scan pulse. Similarly, the second start pulse S2 is supplied to the gate electrode of the first switching element Tr1 provided in the second stage instead of the above-described scan pulse.

제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 제 n+2 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 따라 제어되며, 세트 노드(Q)와 방전용전원라인(VSL) 사이에 접속된다. 여기서 방전용전원라인(VSL)으로는 방전용전압(VSS)이 인가된다. 이러한 제 2 스위칭소자(Tr2)는, 제 n+2 스캔펄스(SPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 세트 노드(Q)로 인가한다.The second switching device Tr2 provided in the nth stage STn is controlled according to the scan pulse SPn + 2 from the nth + 2th stage STn + 2, and the set node Q and the discharge power supply. It is connected between the lines VSL. Here, the discharge voltage VSS is applied to the discharge power supply line VSL. The second switching device Tr2 is turned on or off according to the n + 2th scan pulse SPn + 2 and applies a discharge voltage VSS to the set node Q at turn-on. .

제 n 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 3 스위칭소자(Tr3)는, 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)로 방전용전압(VSS)을 공급한다.The third switching element Tr3 provided in the nth stage STn is controlled according to the voltage of the set node Q and is connected between the reset node Qb and the discharge power supply line VSL. The third switching element Tr3 is turned on or off according to the voltage applied to the set node Q, and supplies the discharge voltage VSS to the reset node Qb at turn-on.

제 n 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 리세트 노드(Qb)의 전압에 따라 제어되며, 세트 노드(Q)와 출력단자(OT) 사이에 접속된다. 이러한 제 4 스위칭소자는, 리세트 노드(Qb)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 출력단자(OT)의 전압을 인가한다.The fourth switching device Tr4 provided in the nth stage STn is controlled according to the voltage of the reset node Qb and is connected between the set node Q and the output terminal OT. The fourth switching device is turned on or off according to the voltage applied to the reset node Qb, and applies the voltage of the output terminal OT to the set node Q at turn-on.

제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 제 7 클럭전송라인(CL7)으로부터의 제 7 클럭펄스(CLK7)에 따라 제어되며, 제 n 스테이지(STn)의 출력단자(OT)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 5 스위칭소자(Tr5)는, 제 7 클럭펄스(CLK7)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)로 방전용전압(VSS)을 인가한다.The fifth switching element Tr5 provided in the nth stage STn is controlled according to the seventh clock pulse CLK7 from the seventh clock transmission line CL7, and the output terminal OT of the nth stage STn is controlled. ) And a discharge power supply line (VSL). The fifth switching device Tr5 is turned on or turned off in accordance with the seventh clock pulse CLK7, and applies the discharge voltage VSS to the output terminal OT at turn-on.

제 n 스테이지(STn)에 구비된 풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 제어되며, 제 3 클럭펄스(CLK3)를 전송하는 제 3 클럭전송라인(CL3)과 제 n 스테이지(STn)의 출력단자(OT) 사이에 접속된다. 이러한 풀업 스위칭소자(Us)는, 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 클럭펄스(CLK3)를 제 n 스캔펄스(SPn)로서 출력한다. 이 풀업 스위칭소자(Us)로부터 출력된 제 n 스캔펄스(SPn)는 출력단자(OT)를 통해 제 n 게이트 라인, 제 n-2 스테이지(STn-2) 및 제 n+4 스테이지(STn+4)로 공급된다.The pull-up switching device Us provided in the nth stage STn is controlled according to the voltage of the set node Q, and the third clock transmission line CL3 and the nth stage which transmit the third clock pulse CLK3 It is connected between the output terminal OT of (STn). The pull-up switching device Us is turned on or off according to the voltage applied to the set node Q, and outputs the third clock pulse CLK3 as the nth scan pulse SPn at turn-on. . The nth scan pulse SPn output from the pull-up switching device Us is connected to the nth gate line, the n-2th stage STn-2 and the n + 4th stage STn + 4 through the output terminal OT. Is supplied.

제 n 스테이지(STn)에 구비된 풀다운 스위칭소자(Ds)는 리세트 노드(Qb)의 전압에 따라 제어되며, 제 n 스테이지(STn)의 출력단자(OT)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 풀다운 스위칭소자(Ds)는, 리세트 노드(Qb)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)로 방전용전압(VSS)을 인가한다.The pull-down switching device Ds provided in the nth stage STn is controlled according to the voltage of the reset node Qb and is disposed between the output terminal OT of the nth stage STn and the power supply line VSL for the discharge. Is connected to. The pull-down switching device Ds is turned on or turned off according to the voltage applied to the reset node Qb, and applies a discharge voltage VSS to the output terminal OT at turn-on.

제 n 스테이지(STn)에 구비된 커패시터(C)는 제 3 클럭전송라인(CL3)과 리세트 노드(Qb) 사이에 접속된다.The capacitor C provided in the nth stage STn is connected between the third clock transmission line CL3 and the reset node Qb.

한편, 전술된 스위칭소자들은 모두 옥사이드(oxide) 반도체층을 포함한 트랜지스터로 구성될 수 있다. 이때, 제 2 스위칭소자(Tr2) 및 제 3 스위칭소자(Tr3)가 제 1 게이트전극과 제 2 게이트전극을 갖는 듀얼 게이트 스위칭소자로 구성될 수 있다. 여기서, 제 2 스위칭소자(Tr2)의 제 1 게이트전극은 제 n+2 스테이지(STn+2)의 출력단자(OT)에 접속되고, 제 2 스위칭소자(Tr2)의 제 2 게이트전극은 저전원라인(LSL)에 접속된다. 그리고, 제 3 스위칭소자의 제 1 게이트전극은 세트 노드(Q)에 접속되고, 제 3 스위칭소자(Tr3)의 제 2 게이트전극은 저전원라인(LSL)에 접속된다. 이 저전원라인(LSL)으로는 저전압(LVSS)이 인가되는 바, 이 저전압은 전술된 방전용전압(VSS)보다 더 작은 값을 갖는다.On the other hand, all of the above-described switching elements may be composed of a transistor including an oxide semiconductor layer. In this case, the second switching device Tr2 and the third switching device Tr3 may be configured as dual gate switching devices having a first gate electrode and a second gate electrode. Here, the first gate electrode of the second switching element Tr2 is connected to the output terminal OT of the n + 2th stage STn + 2, and the second gate electrode of the second switching element Tr2 is a low power source. It is connected to the line LSL. The first gate electrode of the third switching element is connected to the set node Q, and the second gate electrode of the third switching element Tr3 is connected to the low power supply line LSL. The low voltage LVSS is applied to the low power supply line LSL, and the low voltage has a smaller value than the discharge voltage VSS described above.

제 2 스위칭소자(Tr2)는 세트 노드(Q)의 방전을 담당하는 소자로서, 이를 전술된 바와 같이 듀얼 게이트 스위칭소자로 형성하게 되면, 이 제 2 스위칭소자(Tr2)의 턴-오프 시점에 이 스위칭소자가 완전하게 턴-오프될 수 있어 세트 노드(Q)로부터의 누설 전류가 방지될 수 있다. 즉, 이 제 2 게이트전극으로 인가되는 저전압(LVSS)이 이의 소스전극으로 인가되는 방전용전압보다 더 작기 때문에, 이 제 2 스위칭소자(Tr2)의 턴-오프 시점에 역방향의 바이어스가 생성되는 바, 이로 인해 이 제 2 스위칭소자(Tr2)가 완전하게 턴-오프 상태를 유지할 수 있다.The second switching device Tr2 is responsible for discharging the set node Q. When the second switching device Tr2 is formed as a dual gate switching device as described above, the second switching device Tr2 is connected to the second switching device Tr2 at the turn-off time. The switching element can be completely turned off so that leakage current from the set node Q can be prevented. That is, since the low voltage LVSS applied to the second gate electrode is smaller than the discharge voltage applied to the source electrode thereof, a reverse bias is generated at the turn-off time of the second switching element Tr2. As a result, the second switching device Tr2 may be completely turned off.

마찬가지로, 제 3 스위칭소자(Tr3)는 리세트 노드(Qb)의 방전을 담당하는 소자로서, 이를 전술된 바와 같이 듀얼 게이트 스위칭소자로 형성하게 되면, 이 제 3 스위칭소자(Tr3)의 턴-오프 시점에 이 스위칭소자가 완전하게 턴-오프될 수 있어 리세트 노드(Qb)로부터의 누설 전류가 방지될 수 있다. 즉, 이 제 2 게이트전극으로 인가되는 저전압(LVSS)이 이의 소스전극으로 인가되는 방전용전압(VSS)보다 더 작기 때문에, 이 제 3 스위칭소자(Tr3)의 턴-오프 시점에 역방향의 바이어스가 생성되는 바, 이로 인해 이 제 3 스위칭소자(Tr3)가 완전하게 턴-오프 상태를 유지할 수 있다.Similarly, the third switching device Tr3 is responsible for discharging the reset node Qb. When the third switching device Tr3 is formed as a dual gate switching device as described above, the third switching device Tr3 is turned off. At this point in time, the switching element can be completely turned off so that leakage current from the reset node Qb can be prevented. That is, since the low voltage LVSS applied to the second gate electrode is smaller than the discharge voltage VSS applied to the source electrode thereof, the reverse bias occurs at the turn-off time of the third switching element Tr3. As a result, the third switching device Tr3 can be completely turned off.

이하, 도 2 및 도 3을 참조하여 도 3에 도시된 제 n 스테이지(STn)의 동작을 설명하면 다음과 같다.Hereinafter, an operation of the nth stage STn illustrated in FIG. 3 will be described with reference to FIGS. 2 and 3.

먼저, 제 1 기간(T1)에서의 제 n 스테이지(STn)의 동작을 설명한다.First, the operation of the nth stage STn in the first period T1 will be described.

1) 제 1 기간(1) First period ( T1T1 ))

이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)를 근거로 제 n-2 스테이지(STn-2)로부터 생성된 제 n-2 스캔펄스(SPn-2)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1)가 턴-온된다. 그러면, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해, 충전용전압(VDD)이 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Us)가 모두 턴-온된다.In this first period T1, as shown in Fig. 2, the first clock pulse CLK1 is generated from the n-th stage STn-2 based on the first clock pulse CLK1. The nth-2th scan pulse SPn-2 goes high. Accordingly, the first switching device Tr1 is turned on. Then, the charging voltage VDD is supplied to the set node Q through the turned-on first switching device Tr1. Therefore, the set node Q is charged to the high state, and both the third switching element Tr3 and the pull-up switching element Uss connected to the charged set node Q through the gate electrode are turned on. .

여기서, 전술된 제 3 스위칭소자(Tr3)가 턴-온됨으로 인해 이를 통하여 방전용전압(VSS)이 리세트 노드(Qb)로 인가된다. 따라서, 이 리세트 노드(Qb)가 로우 상태로 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Ds)가 턴-오프된다.Here, since the above-described third switching device Tr3 is turned on, the discharge voltage VSS is applied to the reset node Qb. Accordingly, the reset node Qb is discharged to a low state, and the fourth switching device Tr4 and the pull-down switching device Ds connected to the discharged reset node Qb through the gate electrode are turned off. do.

한편, 이 제 1 기간(T1) 동안 제 7 클럭펄스(CLK7)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 5 스위칭소자(Tr5)는 턴-오프된다.Meanwhile, since the seventh clock pulse CLK7 is in the low state during the first period T1, the fifth switching element Tr5, which is supplied through the gate electrode, is turned off.

또한, 이 제 1 기간(T1) 동안 제 n+2 스테이지(STn+2)로부터의 스캔펄스(SPn+2)는 로우 상태이므로, 이를 공급받는 제 2 스위칭소자(Tr2) 역시 턴-오프 상태이다.In addition, since the scan pulse SPn + 2 from the n + 2th stage STn + 2 is low during the first period T1, the second switching device Tr2 supplied with the scan pulse SPn + 2 is also turned off. .

한편, 이 제 1 기간(T1) 동안 제 3 클럭펄스(CLK3)가 로우 상태이므로, 이 기간에 커패시터(C)를 통해 리세트 노드(Qb)로 로우 상태의 제 3 클럭펄스(CLK3)가 공급된다.Meanwhile, since the third clock pulse CLK3 is in the low state during the first period T1, the third clock pulse CLK3 in the low state is supplied to the reset node Qb through the capacitor C in this period. do.

이와 같이 제 1 기간(T1)에는 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고 리세트 노드(Qb)가 방전됨으로써 이 제 n 스테이지(STn)가 세트 된다.In this manner, in the first period T1, the set node Q of the nth stage STn is charged and the reset node Qb is discharged to set the nth stage STn.

2) 제 2 기간(2) second period ( T2T2 ))

이 제 2 기간(T2)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-2 스캔펄스(SPn-2)가 모두 로우 상태로 변경되고, 반면 제 3 클럭펄스(CLK3)가 하이 상태가 된다. In this second period T2, as shown in Fig. 2, both the above-described first clock pulse CLK1 and n-th scan pulse SPn-2 are changed to the low state, while the third clock is turned off. The pulse CLK3 goes high.

전술된 바와 같이 제 n-2 스캔펄스(SPn-2)가 로우 상태로 변경됨에 따라, 이를 공급받는 제 1 스위칭소자(Tr1)는 턴-오프된다. 이에 따라, 세트 노드(Q)가 플로팅 상태로 된다. 여기서, 플로팅 상태의 세트 노드(Q)에는 이전 제 1 기간(T1)에서 공급된 충전용전압(VDD)이 걸려 있다. 따라서, 이 플로팅 상태의 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Us)는 턴-온 상태를 그대로 유지하고 있다.As described above, as the n-th scan pulse SPn-2 is changed to the low state, the first switching device Tr1 supplied with the n-th scan pulse SPn-2 is turned off. As a result, the set node Q is in a floating state. Here, the set node Q in the floating state is applied with the charging voltage VDD supplied in the first first period T1. Therefore, the third switching element Tr3 and the pull-up switching element Us connected to the set node Q in this floating state through the gate electrode maintain the turn-on state.

전술된 하이 상태의 제 3 클럭펄스(CLK3)는, 턴-온된 풀업 스위칭소자(Us)의 소스전극으로 인가된다. 이때, 이 세트 노드(Q)가 플로팅 상태로 유지됨에 따라, 풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 3 클럭펄스(CLK2)가 인가될 때 이의 소스전극과 세트 노드(Q)간의 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑된다. 즉, 도 2에 제 2 기간(T2)에 도시된 바와 같이, 세트 노드(Q)의 전압이 부트스트랩핑에 의해 상승된 것을 알 수 있다. 이와 같이 세트 노드(Q)의 전압이 부트스트랩핑됨에 따라 풀업 스위칭소자(Us)가 거의 완전하게 턴-온됨으로써 제 n 스캔펄스(SPn)가 안정적으로 발생될 수 있다. 이 제 n 스캔펄스(SPn)는 제 n 스테이지(STn)의 출력단자(OT)를 통해 제 n 게이트 라인, 제 n-2 스테이지(STn-2) 및 제 n+2 스테이지(STn+2)로 공급된다.The above-described third clock pulse CLK3 of the high state is applied to the source electrode of the turned-on pull-up switching device Us. At this time, as the set node Q is maintained in the floating state, when the third clock pulse CLK2 in the high state is applied to the source electrode of the pull-up switching device Us, the gap between the source electrode and the set node Q is applied. Due to the coupling phenomenon, the voltage of the set node Q is bootstrapped. That is, as shown in the second period T2 in FIG. 2, it can be seen that the voltage of the set node Q is increased by bootstrapping. As the voltage of the set node Q is bootstraped, the pull-up switching device Us is almost completely turned on, so that the nth scan pulse SPn may be stably generated. The nth scan pulse SPn is transferred to the nth gate line, the n-2th stage STn-2 and the n + 2th stage STn + 2 through the output terminal OT of the nth stage STn. Supplied.

한편, 이 제 2 기간(T2)에, 전술된 하이 상태의 제 3 클럭펄스(CLK3)는 커패시터(C)를 통해 리세트 노드(Qb)에도 인가되는 바, 이 리세트 노드(Qb)로는 턴-온 상태인 제 3 스위칭소자(Tr3)로부터의 방전용전압(VSS)이 인가되고 있으므로, 이 리세트 노드(Qb)는 실상 방전 상태를 그대로 유지한다. 다만, 제 3 클럭펄스(CLK3)의 라이징에지(rising edge) 시점에 리세트 노드(Qb)의 전압이 상당히 짧은 시간 동안 순간적으로 높아질 수 있다. 또한 제 3 클럭펄스(CLK3)의 폴링에지(falling edge) 시점에 리세트 노드(Qb)의 전압이 상당히 짧은 시간 동안 순간적으로 낮아질 수 있다.On the other hand, in the second period T2, the above-mentioned third clock pulse CLK3 in the high state is also applied to the reset node Qb through the capacitor C, which is turned into the reset node Qb. Since the discharge voltage VSS from the third switching element Tr3 in the on state is applied, the reset node Qb actually maintains the discharge state. However, at the rising edge of the third clock pulse CLK3, the voltage of the reset node Qb may be momentarily increased for a considerably short time. In addition, at the falling edge of the third clock pulse CLK3, the voltage of the reset node Qb may be momentarily lowered for a considerably short time.

3) 제 3 기간(3) Third period ( T3T3 ))

이 제 3 기간(T3)에는, 도 2에 도시된 바와 같이, 전술된 제 3 클럭펄스(CLK1)가 로우 상태로 변경되고, 반면 제 5 클럭펄스(CLK5) 및 이를 근거로 제 n+2 스테이지로부터 출력된 제 5 스캔펄스(SPn+5)가 하이 상태가 된다.In this third period T3, as shown in FIG. 2, the aforementioned third clock pulse CLK1 is changed to a low state, while the fifth clock pulse CLK5 and the n + 2th stage are based on the fifth clock pulse CLK5. The fifth scan pulse SPn + 5 outputted from the signal becomes high.

이 제 5 스캔펄스(CLK5)는 제 2 스위칭소자(Tr2)의 게이트전극으로 공급되는 바, 이에 따라 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용전압(VSS)이 세트 노드(Q)로 인가되고, 이에 따라 이 세트 노드(Q)가 방전된다. 그러면, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Us)가 턴-오프된다. 한편, 이 기간에 제 3 클럭펄스(CLK3)가 로우 상태로 변경됨에 따라, 풀업 스위칭소자(Us)가 턴-오프되는 시점에 맞춰 출력단자(OT)의 전압이 로우 상태로 변경된다.The fifth scan pulse CLK5 is supplied to the gate electrode of the second switching element Tr2, and accordingly, the second switching element Tr2 is turned on. Then, the discharge voltage VSS is applied to the set node Q through the turned-on second switching element Tr2, and thus the set node Q is discharged. Then, the third switching element Tr3 and the pull-up switching element Us connected to the discharged set node Q through the gate electrode are turned off. Meanwhile, as the third clock pulse CLK3 is changed to the low state during this period, the voltage of the output terminal OT is changed to the low state at the time when the pull-up switching device Us is turned off.

4) 제 4 기간(4) the fourth period ( T4T4 ))

이 제 4 기간(T4)에는, 도 2에 도시된 바와 같이, 제 7 클럭펄스(CLK7)가 하이 상태가 된다. In this fourth period T4, as shown in Fig. 2, the seventh clock pulse CLK7 becomes high.

이 하이 상태의 제 7 클럭펄스(CLK7)는 제 5 스위칭소자(Tr5)의 게이트전극으로 공급되는 바, 이에 따라 제 5 스위칭소자(Tr5)가 턴-온된다. 그러면, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 방전용전압(VSS)이 출력단자(OT)로 인가된다.The seventh clock pulse CLK7 in the high state is supplied to the gate electrode of the fifth switching device Tr5, and accordingly, the fifth switching device Tr5 is turned on. Then, the discharge voltage VSS is applied to the output terminal OT through the turned-on fifth switching element Tr5.

5) 제 5 기간(5) the fifth period ( T5T5 ))

이 제 5 기간(T5)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)가 다시 하이 상태가 된다. 한편, 이 제 5 기간(T5)에 이미 제 n-2 스테이지(STn-2)는 리세트된 상태이므로, 이 클럭펄스(CLK1)가 다시 하이 상태가 되더라도 제 n-2 스테이지(STn-2)로부터는 스캔펄스(SPn-2)가 출력되지 않는다. 즉, 이 기간에 제 n-2 스테이지(STn-2)로부터는 방전용전압(VSS)이 출력된다. 따라서, 제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 턴-오프 상태를 그대로 유지한다.In this fifth period T5, as shown in Fig. 2, the first clock pulse CLK1 goes high again. On the other hand, since the n-th stage STn-2 has already been reset in the fifth period T5, even if the clock pulse CLK1 becomes high again, the n-th stage STn-2 The scan pulse SPn-2 is not outputted from. That is, during this period, the discharge voltage VSS is output from the n-th stage STn-2. Therefore, the first switching device Tr1 provided in the nth stage STn maintains a turn-off state.

6) 제 6 기간(6) Sixth period ( T6T6 ))

이 제 6 기간(T6)에는, 도 2에 도시된 바와 같이, 제 3 클럭펄스(CLK3)가 다시 하이 상태가 된다.In this sixth period T6, as shown in Fig. 2, the third clock pulse CLK3 goes high again.

이 하이 상태의 제 3 클럭펄스(CLK3)는 풀업 스위칭소자(Us)의 소스전극 및 커패시터(C)로 인가된다. 한편, 이 기간에 세트 노드(Q)는 이미 방전된 상태이므로, 풀업 스위칭소자(Us)는 턴-오프된 상태를 유지하므로, 이 기간에 제 n 스테이지(STn)로부터 스캔펄스는 출력되지 않는다.The third clock pulse CLK3 in this high state is applied to the source electrode and the capacitor C of the pull-up switching device Us. On the other hand, since the set node Q is already discharged in this period, the pull-up switching element Us remains turned off, so that no scan pulse is output from the nth stage STn in this period.

한편, 커패시터(C)로 인가된 하이 상태의 제 3 클럭펄스(CLK3)는 이를 통해 리세트 노드(Qb)로 공급된다. 그러면, 이 리세트 노드(Qb)가 하이 상태로 충전되고, 이 충전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Ds)가 턴-온된다. 그러면, 턴-온된 풀다운 스위칭소자(Ds)를 통해 방전용전압(VSS)이 출력단자(OT)로 인가되며, 또한 턴-온된 제 4 스위칭소자(Tr4)를 통해 그 출력단자(OT)의 방전용전압(VSS)이 세트 노드(Q)로 인가된다. On the other hand, the third clock pulse CLK3 in the high state applied to the capacitor C is supplied to the reset node Qb through this. Then, the reset node Qb is charged high, and the fourth switching device Tr4 and the pull-down switching device Ds connected to the charged reset node Qb through the gate electrode are turned on. do. Then, the discharge voltage VSS is applied to the output terminal OT through the turned-down pull-down switching element Ds, and the room of the output terminal OT through the turned-on fourth switching element Tr4. The dedicated voltage VSS is applied to the set node Q.

이와 같이 제 6 기간(T6)에는 제 n 스테이지(STn)의 세트 노드(Q)가 방전되고 리세트 노드(Qb)가 충전됨으로써 이 제 n 스테이지(STn)가 리세트 된다.In this manner, in the sixth period T6, the set node Q of the nth stage STn is discharged and the reset node Qb is charged to reset the nth stage STn.

한편, 이러한 제 6 기간(T6)에서의 동작은 제 3 클럭펄스(CLK3)가 하이 상태가 될 때마다 수행된다.On the other hand, the operation in the sixth period T6 is performed whenever the third clock pulse CLK3 goes high.

즉, 제 4 스위칭소자(Tr4)는 제 n 스테이지(STn)의 출력기간(즉, 제 2 기간(T2)) 이후부터 주기적으로 발생되는 하이 상태의 제 3 클럭펄스(CLK3)에 따라 제 n 스테이지(STn)의 세트 노드(Q)를 주기적으로 방전시킴으로써 이 세트 노드(Q)의 전압을 로우 상태로 안정화시킨다. 즉, 하이 상태의 제 3 클럭펄스(CLK3)가 제 n 스테이지(STn)로 공급될 때마다, 전술된 풀업 스위칭소자(Us)에 의한 커플링 현상으로 인해 세트 노드(Q)의 전압이 상승하고 이 상승된 전압이 점차 누적되어 결국에는 풀업 스위칭소자(Us)가 리세트 기간에 턴-온될 수 있는 가능성이 있으므로, 이를 방지하기 위해 제 4 스위칭소자(Tr4)는 출력기간 이후부터 하이 상태의 제 3 클럭펄스(CLK3)가 인가될 때마다 그 세트 노드(Q)를 방전용전압(VSS)으로 방전시킨다. 이에 따라 풀업 스위칭소자(Us)가 제 n 스테이지(STn)의 출력기간이 아닌 다른 기간에 스캔펄스를 출력하는 문제점을 제거할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 제 6 기간(T6) 외에도, 제 3 클럭펄스(CLK3)가 하이 상태로 유지되는 제 10 기간(T10)에 세트 노드(Q)를 방전시킨다.That is, the fourth switching element Tr4 is the nth stage according to the third clock pulse CLK3 in the high state which is periodically generated after the output period of the nth stage STn (that is, the second period T2). By periodically discharging the set node Q of STn, the voltage of the set node Q is stabilized to a low state. That is, whenever the third clock pulse CLK3 in the high state is supplied to the nth stage STn, the voltage of the set node Q increases due to the coupling phenomenon by the pull-up switching device Us described above. Since the elevated voltage is gradually accumulated and eventually the pull-up switching device Us can be turned on in the reset period, the fourth switching device Tr4 is set to the high state after the output period. Each time three clock pulses CLK3 are applied, the set node Q is discharged to the discharge voltage VSS. Accordingly, the problem that the pull-up switching device Us outputs the scan pulse in a period other than the output period of the n-th stage STn can be eliminated. For example, as illustrated in FIG. 2, in addition to the sixth period T6, the fourth switching element Tr4 provided in the nth stage STn may have the third clock pulse CLK3 held high. The set node Q is discharged in the tenth period T10.

한편, 본 발명에 따르면, 제 3 클럭펄스(CLK3)가 기존과 같이 스위칭소자가 아닌 커패시터(C)를 통해 리세트 노드(Qb)로 인가되기 때문에 리세트 노드(Qb)의 충전 상태가 기존보다 더 좋아진다. 즉, 기존과 같은 경우, 스위칭소자를 통해 충전용전압이 리세트 노드(Qb)로 인가되는 바, 이와 같은 경우 스위칭소자의 문턱전압으로 인한 전압 강하에 의해 리세트 노드(Qb)의 전압이 충전용전압 레벨보다 다소 낮은 전압으로 충전된다. 이에 따라 리세트 노드가 완전하게 충전되지 못하여 쉬프트 레지스터의 출력이 불안정해질 수 있다. 그러나, 본 발명에서는, 커패시터(C)를 통해 클럭펄스가 리세트 노드(Qb)로 인가되므로 리세트 노드(Qb)의 전압이 감쇄되지 않고, 목표 전압으로 안정적으로 유지될 수 있다.Meanwhile, according to the present invention, since the third clock pulse CLK3 is applied to the reset node Qb through the capacitor C instead of the switching device as before, the state of charge of the reset node Qb is higher than that of the conventional clock pulse CLK3. Gets better That is, as in the conventional case, the charging voltage is applied to the reset node Qb through the switching element. In this case, the voltage of the reset node Qb is charged by the voltage drop due to the threshold voltage of the switching element. Charged to a voltage slightly below the melt voltage level. As a result, the reset node may not be fully charged and the output of the shift register may become unstable. However, in the present invention, since the clock pulse is applied to the reset node Qb through the capacitor C, the voltage of the reset node Qb is not attenuated and can be stably maintained at the target voltage.

다른 스테이지들 역시 전술된 바와 같은 제 n 스테이지(STn)의 동작과 동일한 방식으로 동작한다.The other stages also operate in the same manner as the operation of the n-th stage STn as described above.

도 4는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 5는 도 4의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.4 is a diagram illustrating a shift register according to a second exemplary embodiment of the present invention, and FIG. 5 is a diagram illustrating a timing diagram of various signals supplied to and output from each stage of FIG. 4.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 다수의 스테이지들을 포함하는 바, 도 4에는 전체 스테이지들 중 일부, 즉 제 n-4 스테이지 내지 제 n+5 스테이지들(STn-4 내지 STn+5)만이 나타나 있다. 여기서, 각 스테이지(..., STn-4 내지 STn+5, ...)는 각각의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(..., SPn-4 내지 SPn+5, ...)를 출력한다.The shift register according to the second embodiment of the present invention includes a plurality of stages, and in FIG. 4, some of the entire stages, that is, the n-4th stage to the n + 5th stages STn-4 to STn + 5 ) Only. Here, each stage (..., STn-4 to STn + 5, ...) has one scan pulse (..., SPn-4 to SPn +) for one frame period through each output terminal (OT). 5, ...)

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 전술된 제 1 실시예의 그것과 동일하며, 단지 각 스테이지의 접속 관계만이 다르다. 예를 들어, 제 2 실시예의 쉬프트 레지스터에 구비된 제 n 스테이지(STn)는 제 n-4 스테이지(STn-4)로부터의 스캔펄스(SPn-4)에 따라 세트되고, 제 n+4 스테이지(STn+4)로부터의 스캔펄스(SPn+4) 및 이 스캔펄스(SPn+4)의 근거가 되는 제 1 클럭펄스(CLK1)에 따라 리세트된다. 한편, 나머지 스테이지들도 제 n 스테이지와 동일한 방식으로 세트 및 리세트되는 바, 도 4에는 나머지 스테이지들간의 접속 라인이 나타나 있지 않다.The shift register according to the second embodiment of the present invention is the same as that of the first embodiment described above, only the connection relationship of each stage is different. For example, the nth stage STn included in the shift register of the second embodiment is set according to the scan pulse SPn-4 from the n-4th stage STn-4, and the n + 4th stage ( It is reset in accordance with the scan pulse SPn + 4 from STn + 4 and the first clock pulse CLK1 on which the scan pulse SPn + 4 is based. Meanwhile, the remaining stages are also set and reset in the same manner as the nth stage, so that the connection line between the remaining stages is not shown in FIG. 4.

한편, 도 5에 도시된 제 1 내지 제 8 클럭펄스는 전술된 제 1 실시예에서의 그것들과 동일하며, 단지 이들의 중첩 길이가 다른다. 즉, 도 5에 도시된 제 1 내지 제 8 클럭펄스들은 서로 인접한 것끼리 3/4씩 중첩되어 있다. 이에 따라, 서로 인접한 5개의 클럭펄스들이 서로 중첩된다. 예를 들어, 제 1 내지 제 4 클럭펄스의 펄스폭이 서로 중첩되어 있다. 한편, 제 1 클럭펄스와 제 5 클럭펄스는 중첩하지 않으며, 제 2 클럭펄스와 제 6 클럭펄스는 중첩하지 않으며, 제 3 클럭펄스와 제 7 클럭펄스는 중첩하지 않으며, 제 4 클럭펄스와 제 8 클럭펄스는 중첩하지 않는다.On the other hand, the first to eighth clock pulses shown in Fig. 5 are the same as those in the above-described first embodiment, and only their overlap lengths are different. That is, the first to eighth clock pulses shown in FIG. 5 overlap each other by 3/4. Accordingly, five clock pulses adjacent to each other overlap each other. For example, the pulse widths of the first to fourth clock pulses overlap each other. Meanwhile, the first clock pulse and the fifth clock pulse do not overlap, the second clock pulse and the sixth clock pulse do not overlap, and the third clock pulse and the seventh clock pulse do not overlap, and the fourth clock pulse and the fourth clock pulse do not overlap. 8 clock pulses do not overlap.

도 6은 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 6은 도 4에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.FIG. 6 is a diagram showing the configuration of a stage according to the second embodiment of the present invention, and FIG. 6 is a diagram showing the configuration of any one stage in FIG.

한편, 도 6에 도시된 스테이지의 구성은 전술된 제 1 실시예에 제시된 스테이지의 구성과 동일하다. 단, 도 6의 제 n 스테이지에 구비된 제 1 스위칭소자는 제 n-4 스테이지로부터의 스캔펄스에 따라 제어되며, 제 2 스위칭소자는 제 n+4 스테이지로부터의 스캔펄스에 따라 제어되며, 그리고 제 5 스위칭소자는 제 1 클럭펄스에 따라 제어된다.On the other hand, the configuration of the stage shown in Fig. 6 is the same as the configuration of the stage presented in the first embodiment described above. However, the first switching device provided in the nth stage of FIG. 6 is controlled according to the scan pulse from the n-4th stage, the second switching device is controlled according to the scan pulse from the n + 4th stage, and The fifth switching element is controlled in accordance with the first clock pulse.

전술된 도 5, 도 6, 그리고 도 7a 내지 도 7d를 참조하여 본 발명의 제 2 실시예에 따른 제 n 스테이지의 동작을 설명하면 다음과 같다.The operation of the n-th stage according to the second embodiment of the present invention will be described with reference to FIGS. 5, 6, and 7A through 7D as follows.

도 7a 내지 도 7d는 본 발명의 쉬프트 레지스터에 구비된 제 n 스테이지에 대한 모의 구동 실험 결과를 나타낸 도면이다.7A to 7D are diagrams showing the simulation driving test results for the nth stage included in the shift register of the present invention.

제 1 기간(T1)에는, 도 5 및 도 7a에 도시된 바와 같이, 턴-온된 제 1 스위칭소자(Tr1)를 통해 세트 노드(Q)가 충전되고, 리세트 노드(Qb)가 방전된다. 이에 대한 설명은 전술된 제 1 기간(T1)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다.In the first period T1, as shown in FIGS. 5 and 7A, the set node Q is charged through the turned-on first switching element Tr1, and the reset node Qb is discharged. Since the description thereof is substantially the same as the description of the above-described first period T1, the description thereof will be referred to the above description.

제 2 기간에는, 도 5 및 도 7b에 도시된 바와 같이, 턴-온된 풀업 스위칭소자(T1)를 통해 제 5 클럭펄스(CLK5)가 제 n 스캔펄스(SPn)로서 출력된다. 이에 대한 설명은 전술된 제 2 기간(T2)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다.In the second period, as illustrated in FIGS. 5 and 7B, the fifth clock pulse CLK5 is output as the nth scan pulse SPn through the turned-on pull-up switching device T1. Since the description thereof is substantially the same as the description of the second period T2 described above, the description thereof will be referred to the above description.

제 3 기간(T3)에는, 도 5 및 도 7c에 도시된 바와 같이, 세트 노드(Q) 및 출력단자(OT)가 방전된다. 이에 대한 설명은 전술된 제 3 기간(T3)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다. 한편, 제 2 실시예에 따르면, 제 n+4 스캔펄스(SPn+4)가 제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)로 공급될 때, 이 제 n+4 스캔펄스(SPn+4)의 근거가 되는 제 1 클럭펄스(CLK1)가 제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)로 함께 인가된다.In the third period T3, the set node Q and the output terminal OT are discharged as shown in Figs. 5 and 7C. Since the description thereof is substantially the same as the description of the above-described third period T3, the description thereof will be referred to the above description. Meanwhile, according to the second exemplary embodiment, when the n + 4th scan pulse SPn + 4 is supplied to the second switching device Tr2 provided in the nth stage STn, the n + 4th scan pulse SPn + 4 is applied. The first clock pulse CLK1, which is the basis of SPn + 4, is applied together to the fifth switching device Tr5 provided in the nth stage STn.

제 4 기간(T4)에는, 도 5 및 도 7d에 도시된 바와 같이, 세트 노드(Q)가 방전되고 리세트 노드(Qb)가 충전된다. 이때 이 리세트 노드(Qb)는 커패시터(C)를 통해 인가된 하이 상태의 제 5 클럭펄스(CLK5)에 의해 충전된다. 이에 대한 설명은 전술된 제 6 기간(T6)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다.In the fourth period T4, as shown in Figs. 5 and 7D, the set node Q is discharged and the reset node Qb is charged. At this time, the reset node Qb is charged by the fifth clock pulse CLK5 of the high state applied through the capacitor C. Since the description thereof is substantially the same as the description of the sixth period T6 described above, the description thereof will be referred to the above description.

한편, 본 발명에서 제시된 스테이지의 회로 구성은 양 방향 구동 쉬프트 레지스터에도 적용될 수 있다. 이와 같은 경우, 전술된 충전용전압(VDD)은 순방향 전압으로 대체되며, 방전용전압(VSS)은 역방향 전압으로 대체된다. 이 양 방향 쉬프트 레지스터가 순방향으로 구동될 때 순방향 전압은 전술된 충전용전압(VDD) 레벨로 유지되고, 역방향 전압은 전술된 방전용전압(VSS) 레벨로 유지된다. 반면, 이 양 방향 쉬프트 레지스터가 역방향으로 구동될 때 순방향 전압은 전술된 방전용전압(VSS) 레벨로 유지되고, 역방향 전압은 전술된 충전용전압(VDD) 레벨로 유지된다. 또한, 순방향 구동시에는 전술된 도 2와 같은 클럭펄스들이 사용되며, 역방향 구동시에는 이 클럭펄스들이 역순으로 출력된다.On the other hand, the circuit configuration of the stage proposed in the present invention can also be applied to the bidirectional drive shift register. In this case, the above-described charging voltage VDD is replaced with a forward voltage, and the discharge voltage VSS is replaced with a reverse voltage. When this bidirectional shift register is driven in the forward direction, the forward voltage is maintained at the above-mentioned charging voltage VDD level, and the reverse voltage is maintained at the above-mentioned discharge voltage VSS level. On the other hand, when this bidirectional shift register is driven in the reverse direction, the forward voltage is maintained at the above-mentioned discharge voltage VSS level, and the reverse voltage is maintained at the above-mentioned charge voltage VDD level. Also, in the forward driving, the clock pulses as shown in FIG. 2 are used, and in the reverse driving, the clock pulses are output in the reverse order.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

Tr#: 제 # 스위칭소자 Us: 풀업 스위칭소자
Ds: 풀다운 스위칭소자 SP#: 제 # 스캔펄스
CLK#: 제 # 클럭펄스 CL#: 제 # 클럭전송라인
Q: 세트 노드 Qb: 리세트 노드
OT; 출력단자 NC: 노드 제어부
OU: 출력부 C: 커패시터
VDD: 충전용전압 VSS: 방전용전압
LVSS: 저전압 VDL: 충전용전원라인
VSL: 방전용전원라인 LSL: 저전원라인Tr #: # switching element Us: Pull-up switching element
Ds: pull-down switching device SP #: # scan pulse
CLK #: Clock # pulse CL #: Clock # # Transmission line
Q: Set node Qb: Reset node
OT; Output terminal NC: node controller
OU: output C: capacitor
VDD: voltage for charging VSS: voltage for discharge
LVSS: Low Voltage VDL: Rechargeable Power Line
VSL: Discharge Power Line LSL: Low Power Line

Claims

출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
각 스테이지가,
전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자;
다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자;
상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 제 4 스위칭소자;
제 1 클럭전송라인으로부터의 제 1 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자;
상기 세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 전송하는 제 2 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자;
상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 및,
상기 제 2 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함함을 특징으로 하는 쉬프트 레지스터. A plurality of stages for outputting scan pulses through an output terminal;
Each stage,
A first switching element controlled according to a scan pulse from a front stage and connected between a charging power supply line for transmitting a charging voltage and a set node;
A second switching element controlled according to a scan pulse from a next stage and connected between the set node and a discharge power supply line for transmitting a discharge voltage;
A third switching element controlled according to the voltage of the set node and connected between a reset node and the discharge power supply line;
A fourth switching element controlled according to the voltage of the reset node and connected between the set node and the output terminal;
A fifth switching element controlled according to a first clock pulse from a first clock transmission line and connected between the output terminal and the discharge power supply line;
A pull-up switching element controlled according to the voltage of the set node and connected between the second clock transmission line for transmitting a second clock pulse and the output terminal;
A pull-down switching element controlled according to the voltage of the reset node and connected between the output terminal and the discharge power supply line; And,
And a capacitor connected between the second clock transmission line and the reset node.

제 1 항에 있어서,
상기 제 2 스위칭소자 및 제 3 스위칭소자가 제 1 게이트전극과 제 2 게이트전극을 갖는 듀얼 게이트 스위칭소자인 것을 특징으로 하는 쉬프트 레지스터.The method of claim 1,
And the second switching element and the third switching element are dual gate switching elements each having a first gate electrode and a second gate electrode.

제 1 항에 있어서,
상기 제 2 스위칭소자의 제 1 게이트전극이 상기 전단 스테이지의 출력단자에 접속되고, 상기 제 2 스위칭소자의 제 2 게이트전극이 저전압을 전송하는 저전원라인에 접속되며;
상기 제 3 스위칭소자의 제 1 게이트전극이 상기 세트 노드에 접속되고, 상기 제 3 스위칭소자의 제 2 게이트전극이 상기 저전원라인에 접속되며; 그리고,
상기 저전압이 방전용전압보다 더 작은 것을 특징으로 하는 쉬프트 레지스터.The method of claim 1,
A first gate electrode of the second switching element is connected to an output terminal of the front end stage, and a second gate electrode of the second switching element is connected to a low power line for transmitting a low voltage;
A first gate electrode of the third switching element is connected to the set node, and a second gate electrode of the third switching element is connected to the low power supply line; And,
And the low voltage is smaller than the discharge voltage.