KR101956795B1 - 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 고집적화 및 공정 난이도 감소가 가능하고 데이터 저장 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다.
이 반도체 메모리에서, 상기 실리콘 첨가 금속 산화물층은, 자신의 내부에 포함된 산소 공공의 거동에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항체이고, 상기 금속 산화물층 및 상기 실리콘 산화물층은 절연체일 수 있다. 상기 실리콘 산화물층의 두께는 상기 금속 산화물층의 두께보다 작을 수 있다. 상기 금속 산화물층은, 화학 양론비를 만족할 수 있다. 상기 실리콘 첨가 금속 산화물층 및 상기 금속 산화물층은, 동일한 금속을 포함할 수 있다. 상기 실리콘 첨가 금속 산화물층은, 실리콘이 첨가된 탄탈륨 산화물층일 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하고 제1 배선 및 금속 또는 금속 산화물을 포함하는 제1 물질층이 적층된 제1 적층 구조물과, 상기 제1 방향과 교차하는 제2 방향으로 연장하고 제2 배선 및 실리콘 또는 실리콘 산화물을 포함하는 제2 물질층이 적층된 제2 적층 구조물을 형성하는 단계 - 여기서, 상기 제1 및 제2 물질층은 상기 제1 및 제2 적층 구조물의 교차 영역에서 서로 접촉함. - ; 및 상기 제1 및 제2 적층 구조물이 형성된 결과물에 대해 산화 공정을 수행하여 상기 교차 영역에 실리콘 첨가 금속 산화물층을 형성하는 단계를 포함할 수 있다.
이 제조 방법에서, 상기 제1 물질층은 금속층이고, 상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 금속층은 금속 산화물층으로 변화될 수 있다. 상기 금속 산화물층은 화학 양론비를 만족할 수 있다. 상기 제1 물질층은 화학 양론비보다 산소가 부족한 금속 산화물층이고, 상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 금속 산화물층은 화학 양론비를 만족하도록 변화될 수 있다. 상기 제2 물질층은 실리콘층이고, 상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 실리콘층은 실리콘 산화물층으로 변화될 수 있다. 상기 제2 물질층의 두께는 상기 제1 물질층의 두께보다 작을 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하고 제1 배선 및 금속 또는 금속 산화물을 포함하는 제1 물질층이 적층된 제1 적층 구조물과, 상기 제1 방향과 교차하는 제2 방향으로 연장하고 제2 배선 및 실리콘 또는 실리콘 산화물을 포함하는 제2 물질층이 적층된 제2 적층 구조물을 형성하는 단계 - 여기서, 상기 제1 및 제2 물질층은 상기 제1 및 제2 적층 구조물의 교차 영역에서 서로 접촉하고, 상기 제1 및 제2 물질층 중 적어도 하나는 산화물 형태임. - ; 및 상기 제1 및 제2 적층 구조물이 형성된 결과물에 대해 열처리 공정을 수행하여 상기 교차 영역에 실리콘 첨가 금속 산화물층을 형성하는 단계를 포함할 수 있다.
이 제조 방법에서, 상기 제1 물질층은 금속층이고, 상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 금속층은 금속 산화물층으로 변화될 수 있다. 상기 금속 산화물층은 화학 양론비를 만족할 수 있다. 상기 제2 물질층은 실리콘층이고, 상기 산화 공정시 상기 교차 영역을 제외한 역에서 상기 실리콘층은 실리콘 산화물층으로 변화될 수 있다. 상기 제2 물질층의 두께는 상기 제1 물질층의 두께보다 작을 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 고집적화 및 공정 난이도 감소가 가능하고 데이터 저장 특성을 확보할 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 4a는 본 발명의 일 실시예에 따른 실리콘 첨가 금속 산화물층의 산소 공공 분포를 나타낸 도면이고, 도 4b는 본 발명의 다른 일 실시예에 따른 실리콘 첨가 금속 산화물층의 산소 공공 분포를 나타낸 도면이다.
도 5는 비교예의 금속 산화물층과 본 실시예의 실리콘 첨가 금속 산화물층의 온/오프 비를 보여주는 도면이다.
도 6은 본 실시예의 실리콘 첨가 금속 산화물층의 내구성(endurance)을 보여주는 도면이다.
도 7는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 4a는 본 발명의 일 실시예에 따른 실리콘 첨가 금속 산화물층의 산소 공공 분포를 나타낸 도면이고, 도 4b는 본 발명의 다른 일 실시예에 따른 실리콘 첨가 금속 산화물층의 산소 공공 분포를 나타낸 도면이다.
도 5는 비교예의 금속 산화물층과 본 실시예의 실리콘 첨가 금속 산화물층의 온/오프 비를 보여주는 도면이다.
도 6은 본 실시예의 실리콘 첨가 금속 산화물층의 내구성(endurance)을 보여주는 도면이다.
도 7는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 설명에 앞서, 금속 산화물을 포함하는 가변 저항체에 대해서 설명하기로 한다. 가변 저항체란, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 구조체를 의미하며, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
가변 저항체로 특히, 금속 산화물을 이용하는 경우에는 금속 산화물 내의 산소 공공의 거동에 의해 저항이 변화할 수 있다. 즉, 산소 공공에 의해 가변 저항체 내에 일종의 전류 통로인 필라멘트가 생성되는 경우 금속 산화물은 저저항 상태를 갖고, 위 필라멘트가 소멸되는 경우 금속 산화물은 고저항 상태를 갖게 된다. 이 때문에, 금속 산화물은 필라멘트를 생성할 수 있을 정도의 산소 공공을 함유하여야 가변 저항체로 이용될 수 있다.
금속 산화물 내에 다량의 산소 공공을 형성하는 방법은 다양할 수 있다. 본 실시예에서는 실리콘을 첨가함으로써 금속 산화물 내에 산소 공공을 형성할 수 있다. 실리콘은 4가의 최외곽 전자수를 가져서, 금속 산화물의 환원제로 작용할 수 있기 때문이다. 구체적으로, 금속 산화물에 실리콘이 첨가되면 이 실리콘은 산소와 결합하여 금속 산화물로부터 산소를 제거하고, 이 산소가 제거된 자리에 산소 공공이 생성되어 산소 공공의 개수가 증가하게 된다. 금속 산화물에 첨가되는 실리콘의 함량이 증가할수록 산소 공공의 함량이 증가하여 저항 스위칭 특성이 잘 나타날 수 있다.
이하, 실리콘 첨가 금속 산화물층을 가변 저항체로 이용하는 반도체 장치 및 그 제조 방법에 대하여 설명하기로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 도 1 및 도 2는 사시도를 나타내고, 도 3은 도 2의 A-A' 선 및 B-B' 선을 기준으로 하여 도시된 단면도를 나타낸다.
먼저, 제조 방법을 설명하기로 한다.
도 1을 참조하면, 요구되는 소정의 하부 구조물(미도시됨) 예컨대, 트랜지스터 등이 형성된 기판(100) 상에 제1 배선(110) 및 금속층(120)이 적층된 구조물(이하, 제1 적층 구조물이라 함)을 형성할 수 있다. 제1 적층 구조물은 기판(100)과 평행한 제1 방향으로 연장하고, 복수의 제1 적층 구조물은 기판(100)과 평행하면서 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열될 수 있다.
제1 적층 구조물의 형성은, 예컨대, 기판 상에 제1 배선(110) 형성을 위한 도전 물질 및 금속층(120) 형성을 위한 금속 물질을 증착하고, 이들을 선택적으로 식각하는 방식에 의할 수 있다.
여기서, 제1 배선(110)은 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 불순물이 도핑된 폴리실리콘 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다. 금속층(120)은 티타늄(Ti), 탄탈륨(Ta), 철(Fe), 텅스텐(W), 하프늄(Hf), 나이오븀(Nb), 지르코늄(Zr), 니켈(Ni), 알루미늄(Al), 란탄(La), 마그네슘(Mg), 스트론튬(Sr) 또는 이들의 조합 등 다양한 금속 물질로 형성될 수 있다.
제1 적층 구조물 사이의 공간은 제1 절연층(130)으로 매립될 수 있다. 제1 절연층(130)은 산화물, 질화물 또는 이들의 조합 등을 포함하는 다양한 절연 물질로 형성될 수 있다.
도 2를 참조하면, 제1 적층 구조물 및 제1 절연층(130) 상에 실리콘층(140) 및 제2 배선(150)이 적층된 구조물(이하, 제2 적층 구조물이라 함)을 형성할 수 있다. 제2 적층 구조물은 제2 방향으로 연장하고, 복수의 제2 적층 구조물은 제1 방향으로 서로 이격하여 배열될 수 있다.
제2 배선(150)은 제1 배선(110)과 유사하게 다양한 도전 물질로 형성될 수 있다.
실리콘층(140)의 두께는 금속층(120)보다 작을 수 있다. 이는 후속 공정에서 금속이 첨가된 실리콘 산화물층이 아니라, 실리콘이 첨가된 금속 산화물층을 형성하기 위함이다.
도 2의 공정 결과, 금속층(120)은 제2 적층 구조물에 의해 표면 일부가 노출된 상태일 수 있고, 실리콘층(140)은 측면이 노출된 상태일 수 있다.
도 3을 참조하면, 도 2의 공정 결과물에 대해서 산화 공정을 수행할 수 있다.
산화 공정시, 금속층(120) 중 제2 적층 구조물에 의해 노출된 부분은 산화되어 금속 산화물층(170)으로 변형될 수 있다. 여기서, 금속층(120)을 산소와 충분히 반응시키는 경우 금속 산화물층(170) 내의 산소 공공 함량이 크게 감소할 수 있다. 예컨대, Ta2O5층, TiO2층 등과 같이 화학 양론비를 만족하는 금속 산화물층(170)이 형성될 수 있다. 이러한 경우, 금속 산화물층(170) 내부에 전도성 경로가 생성되기 어렵기 때문에, 금속 산화물층(170)은 절연체로서의 특성을 가질 수 있다.
또한, 산화 공정시, 실리콘층(140) 역시 산화될 수 있다. 특히, 실리콘층(140) 중 금속층(120)과 접하지 않는 부분은 산화되어 절연체인 실리콘 산화물층(180)으로 변형될 수 있다. 반면, 실리콘층(140) 중 금속층(120)과 접하는 부분은 산화되면서 동시에 금속층(120)에 포함된 금속과도 반응할 수 있다. 그 결과, 제1 배선(110)과 제2 배선(150)의 교차 영역에서, 실리콘층(140) 및 금속층(120)은 실리콘, 금속 및/또는 산소가 결합된 형태의 물질로 변형될 수 있다. 이 물질을 이하, 실리콘 첨가 금속 산화물층(160)이라 하기로 한다. 실리콘 첨가 금속 산화물층(160)은 금속과 실리콘의 결합, 금속과 산소의 결합, 실리콘과 산소의 결합 및/또는 금속-실리콘-산소의 결합을 포함할 수 있다. 앞서 설명한 바와 같이 실리콘 첨가 금속 산화물층(160)은 다량의 산소 공공을 포함할 수 있으므로 가변 저항 특성을 나타낼 수 있다.
이어서, 도시하지는 않았지만 제2 적층 구조물 사이에 매립되는 제2 절연층을 형성할 수 있다.
이상으로 설명한 공정에 의하여, 도 3과 같은 반도체 장치가 제조될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제2 방향으로 연장하는 제2 배선(150), 및 제1 배선(110)과 제2 배선(150)의 사이에서 제1 배선(110)과 제2 배선(150)의 교차 영역에 배치되고 섬(island) 형상을 갖는 실리콘 첨가 금속 산화물층(160)을 포함할 수 있다.
실리콘 첨가 금속 산화물층(160)은 자신의 상면 및 하면과 접하는 제1 배선(110) 및 제2 배선(150)을 통하여 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 실리콘 첨가 금속 산화물층(160) 내의 산소 공공의 거동으로 전류 통로인 필라멘트가 생성되거나 소멸하기 때문이다. 따라서, 제1 배선(110) 및 제2 배선(150)의 교차 영역마다 저항 상태에 따라 서로 다른 데이터가 저장되는 메모리 셀이 형성될 수 있다.
실리콘 첨가 금속 산화물층(160) 내의 실리콘 함량이 증가할수록 산소 공공의 함량이 증가하여 저저항 상태와 고저항 상태 사이의 스위칭이 용이해질 수 있다. 이 때문에, 동작 전류 및 동작 전압이 감소할 수 있다. 또한, 실리콘 첨가 금속 산화물층(160)의 고저항 상태의 전류값에 대한 저저항 상태의 전류값인 온/오프 비(On/Off ratio)가 증가할 수 있다. 본 실시예에서는 도 2의 공정에서 증착되는 실리콘층(140)의 두께를 제어함으로써 실리콘 첨가 금속 산화물층(160) 내의 산소 공공 함량을 제어할 수 있다. 실리콘층(140)의 두께가 증가할수록 산소 공공 함량이 증가할 수 있다. 다만, 실리콘이 첨가된 형태 다시 말하면 금속 산화물이 주(dominant)인 형태가 유지되어야 하므로, 실리콘층(140)의 두께는 전술한 바와 같이 금속층(120)보다 작을 수 있다.
한편, 본 실시예의 반도체 장치는, 제1 배선(110) 상에서 제1 방향을 따라 실리콘 첨가 금속 산화물층(160)과 번갈아 배열되는 금속 산화물층(170) 및 제2 배선(120) 아래에서 제2 방향을 따라 실리콘 첨가 금속 산화물층(160)과 번갈아 배열되는 실리콘 산화물층(180)을 더 포함할 수 있다. 금속 산화물층(170) 및 실리콘 산화물층(180)은 모두 절연체이므로, 실리콘 첨가 금속 산화물층(160)은 제1 방향에서는 금속 산화물층(170) 및 제2 적층 구조물 사이의 제2 절연층(미도시됨)에 의해 서로 분리될 수 있고, 제2 방향에서는 실리콘 산화물층(180) 및 제1 적층 구조물 사이의 제1 절연층(130)에 의해 서로 분리될 수 있다. 전술한 바와 같이 실리콘층(140)의 두께가 금속층(120)보다 작은 경우, 실리콘 산화물층(180)의 두께는 금속 산화물층(170)의 두께보다 작을 수 있다.
이상으로 설명한 장치 및 제조 방법에 의하면, 서로 교차하는 상하부 배선의 교차점에 메모리 셀을 형성하여 고집적화를 달성할 수 있는 크로스 포인트 구조를 구현함에 있어서 많은 장점을 가지고 있다.
우선, 종래에 상하부 배선과 별개로 섬 형상으로 가변 저항체를 패터닝하는 경우에 비하여, 하부 배선 및 상부 배선을 패터닝할 때 가변 저항체를 구성하는 물질층을 함께 패터닝하기 때문에, 마스크 공정의 수가 감소할 수 있다. 아울러, 라인 형태의 패터닝만 요구되므로 마스크 및 식각 공정의 난이도가 감소할 수 있다.
또한, 가변 저항체를 구성하는 물질층을 라인 형태로 패터닝하더라도 후속 공정을 통하여 상하부 배선의 교차 영역에만 섬 형상의 가변 저항체를 형성할 수 있고, 섬 형상의 가변 저항체 사이에는 절연체 즉, 금속 산화물층(170) 및 실리콘 산화물층(180)이 존재하여 가변 저항체를 서로 분리시키므로, 메모리 셀간 디스터번스(disturbance)가 방지될 수 있는 효과가 있다.
나아가, 가변 저항체로 스위칭 특성이 우수한 실리콘 첨가 금속 산화물층(160)을 용이하게 획득할 수 있는 장점이 있다. 실리콘 첨가 금속 산화물층(160)의 특성에 대해서는 도 5 및 도 6을 참조하여 후술하기로 한다.
한편, 위 실시예에서는 금속층(120)을 아래에 위치하는 제1 배선(110)과 함께 형성하고 실리콘층(140)을 위에 위치하는 제2 배선(150)과 함께 형성하는 경우에 대하여 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 금속층(120)과 실리콘층(140)의 상하 위치는 뒤바뀔 수 있다. 즉, 실리콘층(140)을 제1 배선(110)과 함께 제1 방향으로 연장하도록 형성하고, 금속층(120)을 제2 배선(150)과 함께 제2 방향으로 연장하도록 형성할 수도 있다. 이러한 경우 산소 공공의 분포가 변화할 수 있으나, 제1 배선(110)과 제2 배선(150)의 교차 영역에서 실리콘 첨가 금속 산화물층(160)이 형성될 수 있음은 전술한 실시예와 마찬가지이다. 산소 공공의 분포에 대해서는 도 4a 및 도 4b에 예시적으로 나타내었다.
도 4a는 본 발명의 일 실시예에 따른 실리콘 첨가 금속 산화물층의 산소 공공 분포를 나타낸 도면이고, 도 4b는 본 발명의 다른 일 실시예에 따른 실리콘 첨가 금속 산화물층의 산소 공공 분포를 나타낸 도면이다.
도 4a를 참조하면, 금속층(120)이 아래에 위치하고 실리콘층(140)이 위에 위치하는 경우, 실리콘 첨가 금속 산화물층(160) 내에서 산소 공공(Vo)은 상대적으로 위에 많이 분포하고 아래로 갈수록 적게 분포할 수 있다.
반면, 도 4b를 참조하면, 금속층(120)이 위에 위치하고 실리콘층(140)이 아래에 위치하는 경우, 실리콘 첨가 금속 산화물층(160) 내에서 산소 공공(Vo)은 상대적으로 아래에 많이 분포하고 위로 갈수록 적게 분포할 수 있다.
또한, 위 실시예에서는 실리콘 첨가 금속 산화물층(160) 형성을 위하여 금속층(120) 및 실리콘층(140)을 이용하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 금속층(120) 대신 금속 산화물층이 이용될 수 있다. 이러한 경우에도 제1 배선(110)과 제2 배선(150)의 교차 영역에서 금속 산화물층과 실리콘층(140)이 반응하여 실리콘 첨가 금속 산화물층(160)이 형성될 수도 있다. 이때, 금속 산화물층이 산소 공공이 부족하여 절연체 특성을 갖는 물질로 형성되는 경우, 도 3에서 설명한 산화 공정이 반드시 요구되는 것은 아니다. 금속 산화물층 내에 산소가 이미 포함되어 있기 때문에, 금속 산화물층과 실리콘층(140)의 반응을 위한 열처리 공정만 수행될 수도 있다. 그러나, 금속 산화물층이 절연체로서 이용될 수 없는 정도의 산소 공공을 포함하는 경우, 예컨대, 금속 산화물층이 화학 양론비보다 산소가 부족한 금속 산화물로 형성되는 경우에는, 도 3의 산화 공정이 요구될 수 있다. 실리콘 첨가 금속 산화물층(160) 사이에 존재하는 금속 산화물층의 산소 함량을 증가시켜 절연체로 변화시키기 위함이다.
또는, 실리콘층(140) 대신 실리콘 산화물층이 이용될 수도 있다. 이러한 경우, 도 3에서 설명한 산화 공정이 반드시 요구되는 것은 아니며, 금속층(120)과 실리콘 산화물층의 반응을 위한 열처리 공정만 수행될 수도 있다.
또는, 금속층(120) 대신 금속 산화물층을 이용하고 실리콘층(140) 대신 실리콘 산화물층을 이용할 수도 있다.
이와 같이 금속층(120) 대신 금속 산화물층을 이용하는 경우 및/또는 실리콘층(140) 대신 실리콘 산화물층을 이용하는 경우, 금속 산화물층과 실리콘 산화물층의 상하 위치가 뒤바뀔 수 있음은 물론이다.
도 5 및 도 6은 실리콘 첨가 금속 산화물층의 특성을 나타내기 위한 것으로서, 도 5는 비교예의 금속 산화물층과 본 실시예의 실리콘 첨가 금속 산화물층의 온/오프 비를 보여주는 도면이고, 도 6은 본 실시예의 실리콘 첨가 금속 산화물층의 내구성(endurance)을 보여주는 도면이다. 특히, 비교예는 산소 공공 형성을 위하여 수소 플라즈마 처리된 Ta2O5층에 관한 것이고, 본 실시예는 실리콘이 첨가된 Ta2O5층에 관한 것이다.
도 5를 참조하면, 비교예(②)의 온/오프 비에 비하여 본 실시예(①)의 온/오프 비가 훨씬 더 큼을 알 수 있다. 따라서, 본 실시예의 경우 스위칭 특성이 더 우수함을 알 수 있다.
도 6을 참조하면, 본 실시예의 실리콘이 첨가 Ta2O5층에 대해 AC 내구성 특성을 평가해본 결과, AC 사이클의 수가 4000 이상임을 알 수 있다. 그러나, 비교예와 같이 수소 플라즈마 처리된 Ta2O5층의 AC 사이클 수는 약 100 회 정도로 측정되므로, 본 실시예의 경우 매우 우수한 내구성을 가짐을 알 수 있다.
결과적으로 본 실시예와 같이 가변 저항체로 실리콘 첨가 금속 산화물층을 이용하는 경우 장치의 신뢰성이 향상될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해, 기억부(1010)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해, 메모리(1410)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층; 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 배선
150: 제2 배선 160: 실리콘 첨가 금속 산화물층
170: 금속 산화물층 180: 실리콘 산화물층
150: 제2 배선 160: 실리콘 첨가 금속 산화물층
170: 금속 산화물층 180: 실리콘 산화물층
Claims (22)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
제1 방향으로 연장하는 제1 배선;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선;
상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 배치되는 실리콘 첨가 금속 산화물층;
상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 중첩하면서 상기 제1 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 금속 산화물층; 및
상기 제1 배선과 상기 제2 배선의 사이에서 상기 제2 배선과 중첩하면서 상기 제2 방향을 따라 상기 실리콘 첨가 금속 산화물층과 번갈아 배열되는 실리콘 산화물층을 포함하는
전자 장치.
- 제1 항에 있어서,
상기 실리콘 첨가 금속 산화물층은, 자신의 내부에 포함된 산소 공공의 거동에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항체이고,
상기 금속 산화물층 및 상기 실리콘 산화물층은 절연체인
전자 장치.
- 제1 항에 있어서,
상기 실리콘 산화물층의 두께는 상기 금속 산화물층의 두께보다 작은
전자 장치.
- 제1 항에 있어서,
상기 금속 산화물층은, 화학 양론비를 만족하는
전자 장치.
- 제1 항에 있어서,
상기 실리콘 첨가 금속 산화물층 및 상기 금속 산화물층은, 동일한 금속을 포함하는
전자 장치.
- 제1 항에 있어서,
상기 실리콘 첨가 금속 산화물층은, 실리콘이 첨가된 탄탈륨 산화물층인
전자 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
기판 상에 제1 방향으로 연장하고 제1 배선 및 금속 또는 금속 산화물을 포함하는 제1 물질층이 적층된 제1 적층 구조물과, 상기 제1 방향과 교차하는 제2 방향으로 연장하고 제2 배선 및 실리콘 또는 실리콘 산화물을 포함하는 제2 물질층이 적층된 제2 적층 구조물을 형성하는 단계 - 여기서, 상기 제1 및 제2 물질층은 상기 제1 및 제2 적층 구조물의 교차 영역에서 서로 접촉함. - ; 및
상기 제1 및 제2 적층 구조물이 형성된 결과물에 대해 산화 공정을 수행하여 상기 교차 영역에 실리콘 첨가 금속 산화물층을 형성하는 단계를 포함하는
전자 장치의 제조 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12 항에 있어서,
상기 제1 물질층은 금속층이고,
상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 금속층은 금속 산화물층으로 변화되는
전자 장치의 제조 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 금속 산화물층은 화학 양론비를 만족하는
전자 장치의 제조 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제12 항에 있어서,
상기 제1 물질층은 화학 양론비보다 산소가 부족한 금속 산화물층이고,
상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 금속 산화물층은 화학 양론비를 만족하도록 변화되는
전자 장치의 제조 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제12 항에 있어서,
상기 제2 물질층은 실리콘층이고,
상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 실리콘층은 실리콘 산화물층으로 변화되는
전자 장치의 제조 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제12 항에 있어서,
상기 제2 물질층의 두께는 상기 제1 물질층의 두께보다 작은
전자 장치의 제조 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
기판 상에 제1 방향으로 연장하고 제1 배선 및 금속 또는 금속 산화물을 포함하는 제1 물질층이 적층된 제1 적층 구조물과, 상기 제1 방향과 교차하는 제2 방향으로 연장하고 제2 배선 및 실리콘 또는 실리콘 산화물을 포함하는 제2 물질층이 적층된 제2 적층 구조물을 형성하는 단계 - 여기서, 상기 제1 및 제2 물질층은 상기 제1 및 제2 적층 구조물의 교차 영역에서 서로 접촉하고, 상기 제1 및 제2 물질층 중 적어도 하나는 산화물 형태임. - ; 및
상기 제1 및 제2 적층 구조물이 형성된 결과물에 대해 열처리 공정을 수행하여 상기 교차 영역에 실리콘 첨가 금속 산화물층을 형성하는 단계를 포함하는
전자 장치의 제조 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18 항에 있어서,
상기 제1 물질층은 금속층이고,
상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 금속층은 금속 산화물층으로 변화되는
전자 장치의 제조 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19 항에 있어서,
상기 금속 산화물층은 화학 양론비를 만족하는
전자 장치의 제조 방법.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제18 항에 있어서,
상기 제2 물질층은 실리콘층이고,
상기 산화 공정시 상기 교차 영역을 제외한 영역에서 상기 실리콘층은 실리콘 산화물층으로 변화되는
전자 장치의 제조 방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제18 항에 있어서,
상기 제2 물질층의 두께는 상기 제1 물질층의 두께보다 작은
전자 장치의 제조 방법.
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|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923305B1 (en) | 2010-01-12 | 2011-04-12 | Sandisk 3D Llc | Patterning method for high density pillar structures |
| US20110108829A1 (en) | 2007-12-19 | 2011-05-12 | Naoki Banno | Switching device and method of manufacturing the same |
| US20120267598A1 (en) | 2009-10-09 | 2012-10-25 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| US20130134383A1 (en) | 2011-11-29 | 2013-05-30 | SK Hynix Inc. | Non-volatile memory device and method of manufacturing the same |
| US8581226B2 (en) | 2011-03-24 | 2013-11-12 | Kabushiki Kaisha Toshiba | Nonvolatile memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7767499B2 (en) * | 2002-12-19 | 2010-08-03 | Sandisk 3D Llc | Method to form upward pointing p-i-n diodes having large and uniform current |
| US20050226067A1 (en) * | 2002-12-19 | 2005-10-13 | Matrix Semiconductor, Inc. | Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material |
| KR20120021539A (ko) * | 2010-08-06 | 2012-03-09 | 삼성전자주식회사 | 비휘발성 메모리요소 및 이를 포함하는 메모리소자 |
| KR101744758B1 (ko) * | 2010-08-31 | 2017-06-09 | 삼성전자 주식회사 | 비휘발성 메모리요소 및 이를 포함하는 메모리소자 |
| KR20120139082A (ko) * | 2011-06-16 | 2012-12-27 | 삼성전자주식회사 | 멀티비트 메모리요소, 이를 포함하는 메모리소자 및 이들의 제조방법 |
| KR20130052371A (ko) * | 2011-11-11 | 2013-05-22 | 삼성전자주식회사 | 비휘발성 메모리요소 및 이를 포함하는 메모리소자 |
| KR101956794B1 (ko) | 2012-09-20 | 2019-03-13 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| KR20140046809A (ko) | 2012-10-11 | 2014-04-21 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
-
2013
- 2013-11-15 KR KR1020130138784A patent/KR101956795B1/ko active IP Right Grant
-
2014
- 2014-04-09 US US14/249,251 patent/US9064567B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110108829A1 (en) | 2007-12-19 | 2011-05-12 | Naoki Banno | Switching device and method of manufacturing the same |
| US20120267598A1 (en) | 2009-10-09 | 2012-10-25 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| US7923305B1 (en) | 2010-01-12 | 2011-04-12 | Sandisk 3D Llc | Patterning method for high density pillar structures |
| US8581226B2 (en) | 2011-03-24 | 2013-11-12 | Kabushiki Kaisha Toshiba | Nonvolatile memory device |
| US20130134383A1 (en) | 2011-11-29 | 2013-05-30 | SK Hynix Inc. | Non-volatile memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |