KR20130107876A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극 상의 절연막 패턴; 상기 절연막 패턴 측면을 둘러싸며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및 상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함할 수 있다. 본 기술에 따르면, 가변 저항 메모리 장치의 가변 저항층 패턴과 그 상·하부의 전극이 접하는 면적을 줄여 가변 저항층 패턴 내에 생성되는 필라멘트 형태의 전류 통로를 제어함으로써 리셋 전류를 감소시킴과 동시에 안정적이고 균일한 스위칭 특성을 얻을 수 있다.
Description
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 양 전극 사이에 개재되는 가변 저항층을 포함하는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
그중 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 산소 공공(Vacancy)에 의한 필라멘트(Filament) 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태가 된다. 이때, 고저항 상태에서 저저항 상태로 스위칭하는 것을 셋(Set) 동작이라 하고, 반대로 저저항 상태에서 고저항 상태로 스위칭하는 것을 리셋(Reset) 동작이라 한다.
그런데 종래 기술에 의하면 가변 저항층에 내재하는 공공과 같은 결함이 불균일하게 분포하여 가변 저항층 내에 필라멘트 전류 통로가 무작위로 형성된다. 즉, 상·하부의 전극에 동일한 전압을 인가하더라도 필라멘트 전류 통로가 생성되는 위치 및 그 개수는 변할 수 있다. 이에 따라 셋 전압/전류 및 리셋 전압/전류가 일정하지 않게 되는 등 스위칭의 균일성이 떨어지는 문제가 있다. 특히, 과도한 초기 리셋 전류는 메모리 소자 동작의 신뢰성을 저하시키며, 스위칭이 반복됨에 따라 소자 특성을 열화시키는 요인이 되고 있다.
본 발명의 일 실시예는, 가변 저항층 패턴과 그 상·하부의 전극이 접하는 면적을 줄여 가변 저항층 패턴 내에 생성되는 필라멘트 형태의 전류 통로를 제어함으로써 안정적이고 균일한 스위칭 특성을 가지며, 리셋 전류가 감소된 가변 저항 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극 상의 절연막 패턴; 상기 절연막 패턴 측면을 둘러싸며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및 상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 제1 전극을 노출시키는 홀을 형성하는 단계; 상기 홀 측벽에 희생막을 형성하는 단계; 상기 홀 내에 제2 절연막을 형성하는 단계; 상기 희생막을 제거하는 단계; 상기 희생막이 제거된 공간에 가변 저항층을 형성하는 단계; 및 상기 가변 저항층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 제1 전극을 노출시키는 홀을 형성하는 단계; 상기 홀 측벽에 복수의 스페이서 및 복수의 가변 저항층을 교대로 형성하는 단계; 및 상기 복수의 가변 저항층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 가변 저항 메모리 장치의 가변 저항층 패턴과 그 상·하부의 전극이 접하는 면적을 줄여 가변 저항층 패턴 내에 생성되는 필라멘트 형태의 전류 통로를 제어함으로써 리셋 전류를 감소시킴과 동시에 안정적이고 균일한 스위칭 특성을 얻을 수 있다.
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이고, 도 2는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다. 특히, 도 1g는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이고, 도 1a 내지 도 1f는 도 1g의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물을 갖는 기판(미도시됨) 상에 제1 전극(100)을 형성한다. 제1 전극(100)은 일 방향으로 연장되는 라인(Line) 또는 메모리 셀별로 분리된 섬(Island) 형태로 형성할 수 있으며, 라인 형태로 형성하는 경우 복수의 메모리 셀이 제1 전극(100)을 공통으로 사용할 수 있다.
여기서, 제1 전극(100)은 도전물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 실리콘 질화물(TiSiN) 등의 금속 질화물이나 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 텅스텐(W), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속을 포함할 수 있다.
이어서, 제1 전극(100) 상에 제1 절연막(110)을 형성한다. 제1 절연막(110)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass) 중 어느 하나 이상을 포함할 수 있다.
도 1b를 참조하면, 제1 절연막(110) 상에 단위 메모리 셀 영역을 제외한 부분을 덮는 하드마스크 패턴(120)을 형성한 후, 이를 식각마스크로 제1 절연막(110)을 식각하여 제1 전극(100)을 노출시키는 홀(H1)을 형성한다.
여기서, 하드마스크 패턴(120)은 폴리실리콘, 실리콘 질화막, 비정질 탄소층(Amorphous Carbon Layer; ACL) 및 하부 반사 방지막(Bottom Anti-Reflective Coating; BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 한편, 홀(H1)은 평면상에서 볼 때 복수개가 매트릭스(Matrix) 형태로 배열될 수 있으며, 본 공정 결과 잔류하는 제1 절연막(110)을 제1 절연막 패턴(110A)이라 한다.
도 1c를 참조하면, 하드마스크 패턴(120)을 스트립(Strip) 공정 등을 통해 제거한 후, 홀(H1)이 형성된 제1 절연막 패턴(110A) 상에 희생막(130)을 형성한다.
여기서, 희생막(130)은 제1 절연막 패턴(110A) 및 후술하는 제2 절연막 패턴과 식각 선택비를 갖는 물질, 예컨대 실리콘 질화막(Si3N4)과 같은 질화막 계열의 물질을 콘포멀(Conformal)하게 증착하여 형성할 수 있다. 특히, 희생막(130)의 두께에 따라 후술하는 가변 저항층 패턴의 선폭이 결정되며, 이에 따라 희생막(130)을 얇게 형성함으로써 후술하는 가변 저항층 패턴을 직접 패터닝(Patterning)하기 어려운 수준의 미세한 선폭으로 형성할 수 있다.
도 1d를 참조하면, 홀(H1) 측벽에 희생막 패턴(130A)을 형성한다. 희생막 패턴(130A)은 제1 전극(100)이 드러날 때까지 희생막(130)을 전면 식각하여 형성할 수 있으며, 후속 공정에서 제거되어 후술하는 가변 저항층 패턴이 형성될 공간을 제공하는 역할을 하게 된다.
이어서, 희생막 패턴(130A)이 형성된 결과물 상에 홀(H1)을 매립하는 두께로 제2 절연막(140)을 형성한다. 제2 절연막(140)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BPSG, BSG, PSG, FSG 중 어느 하나 이상을 포함할 수 있다.
도 1e를 참조하면, 제1 절연막 패턴(110A)의 상면이 드러나도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행한다. 이때, 상기 평탄화 공정 진행 시간에 따라 홀(H1)의 깊이가 조절될 수 있으며, 본 공정 결과 홀(H1) 내에 잔류하는 제2 절연막(140)을 제2 절연막 패턴(140A)이라 한다.
이어서, 희생막 패턴(130A)을 제거한다. 이때, 희생막 패턴(130A)을 제거하기 위해 제1 및 제2 절연막 패턴(110A, 140A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 1f를 참조하면, 희생막 패턴(130A)이 제거된 공간을 매립하는 두께로 가변 저항층(150)을 형성한다. 가변 저항층(150)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 물질을 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질로는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질 및 티타늄 산화물(TiO2, Ti4O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물 등이 있다. 또한, 상변화에 의해 전기저항이 변하는 물질로는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe)와 같은 칼코게나이드(Chalcogenide) 계열의 물질 등이 있다.
도 1g를 참조하면, 제1 및 제2 절연막 패턴(110A, 140A)의 상면이 드러나도록 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한다. 한편, 본 공정 결과 잔류하는 가변 저항층(150)을 가변 저항층 패턴(150A)이라 하며, 상기 평탄화 공정 진행 시간에 따라 가변 저항층 패턴(150A)의 높이가 조절될 수 있다.
이어서, 가변 저항층 패턴(150A)이 형성된 결과물 상에 제2 전극(160)을 형성한다. 제2 전극(160)은 제1 전극(100)과 교차하는 방향으로 연장되는 라인 또는 메모리 셀별로 분리된 섬 형태로 형성할 수 있으며, 제1 전극(100)과 같은 도전물질, 예컨대 금속 질화물 또는 금속 등을 포함할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 1g 및 도 2에 도시된 것과 같은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 1g 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치는, 제1 전극(100), 제1 전극(100) 상의 제2 절연막 패턴(140A), 제2 절연막 패턴(140A) 측면을 둘러싸면서 제1 전극(100)과 접속되는 가변 저항층 패턴(150A), 및 제2 절연막 패턴(140A) 상부에 위치하면서 가변 저항층 패턴(150A)과 접속되는 제2 전극(160)을 포함할 수 있다.
여기서, 가변 저항층 패턴(150A)은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 페로브스카이트 계열의 물질 또는 전이금속 산화물(TMO)을 포함하는 이원산화물을 포함하거나, 또는 물질의 상변화에 의해 전기저항이 변하는 칼코게나이드 계열의 물질 등을 포함할 수 있다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이고, 도 4는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 소정의 하부 구조물을 갖는 기판(미도시됨) 상에 제1 전극(200)을 형성한다. 제1 전극(200)은 일 방향으로 연장되는 라인 또는 메모리 셀별로 분리된 섬 형태로 형성할 수 있으며, 라인 형태로 형성하는 경우 복수의 메모리 셀이 제1 전극(200)을 공통으로 사용할 수 있다.
여기서, 제1 전극(200)은 도전물질, 예컨대 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 알루미늄 질화물, 티타늄 실리콘 질화물 등의 금속 질화물이나 백금, 구리, 금, 은, 탄탈륨, 알루미늄, 지르코늄, 티타늄, 루테늄, 하프늄, 텅스텐, 니켈, 크롬, 코발트 등의 금속을 포함할 수 있다.
이어서, 제1 전극(200) 상에 제1 절연막(210)을 형성한다. 제1 절연막(210)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BPSG, BSG, PSG, FSG 중 어느 하나 이상을 포함할 수 있다.
도 3b를 참조하면, 제1 절연막(210) 상에 단위 메모리 셀 영역을 제외한 부분을 덮는 하드마스크 패턴(220)을 형성한 후, 이를 식각마스크로 제1 절연막(210)을 식각하여 제1 전극(200)을 노출시키는 홀(H2)을 형성한다.
여기서, 하드마스크 패턴(220)은 폴리실리콘, 실리콘 질화막, 비정질 탄소층(ACL) 및 하부 반사 방지막(BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 한편, 홀(H2)은 평면상에서 볼 때 복수개가 매트릭스 형태로 배열될 수 있으며, 본 공정 결과 잔류하는 제1 절연막(210)을 제1 절연막 패턴(210A)이라 한다.
도 3c를 참조하면, 하드마스크 패턴(220)을 스트립 공정 등을 통해 제거한 후, 홀(H2) 측벽에 제1 스페이서(230)를 형성한다. 제1 스페이서(230)는 실리콘 질화막(Si3N4)과 같은 질화막 계열의 물질을 포함할 수 있다.
여기서, 제1 스페이서(230)는 홀(H2)이 형성된 제1 절연막 패턴(210A) 상에 제1 스페이서용 절연막(미도시됨)을 콘포멀하게 증착한 후, 제1 전극(200)이 드러날 때까지 상기 제1 스페이서용 절연막을 전면 식각하여 형성할 수 있다.
도 3d를 참조하면, 제1 스페이서(230) 측면에 제1 가변 저항층 패턴(240)을 형성한다. 제1 가변 저항층 패턴(240)은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 페로브스카이트 계열의 물질 또는 전이금속 산화물(TMO)을 포함하는 이원산화물을 포함하거나, 또는 물질의 상변화에 의해 전기저항이 변하는 칼코게나이드 계열의 물질 등을 포함할 수 있다.
여기서, 제1 가변 저항층 패턴(240)은 제1 스페이서(230)가 형성된 결과물 상에 제1 가변 저항층(미도시됨)을 콘포멀하게 증착한 후, 제1 전극(200)이 드러날 때까지 상기 제1 가변 저항층을 전면 식각하여 형성할 수 있다.
도 3e를 참조하면, 제1 가변 저항층 패턴(240) 측면에 제2 스페이서(250)를 형성한다. 제2 스페이서(250)는 제1 스페이서(230)와 같은 절연물질을 포함할 수 있다.
여기서, 제2 스페이서(250)는 제1 가변 저항층 패턴(240)이 형성된 결과물 상에 제2 스페이서용 절연막(미도시됨)을 콘포멀하게 증착한 후, 제1 전극(200)이 드러날 때까지 상기 제2 스페이서용 절연막을 전면 식각하여 형성할 수 있다.
도 3f를 참조하면, 제2 스페이서(250) 측면에 제2 가변 저항층 패턴(260)을 형성한다. 제2 가변 저항층 패턴(260)은 제1 가변 저항층 패턴(240)과 같은 물질을 포함할 수 있다.
여기서, 제2 가변 저항층 패턴(260)은 제2 스페이서(250)가 형성된 결과물 상에 제2 가변 저항층(미도시됨)을 콘포멀하게 증착한 후, 제1 전극(200)이 드러날 때까지 상기 제2 가변 저항층을 전면 식각하여 형성할 수 있다.
이어서, 제2 가변 저항층 패턴(260)이 형성된 결과물 상에 홀(H2)을 매립하는 두께로 제2 절연막(270)을 형성한다. 제2 절연막(270)은 실리콘 질화막(Si3N4)과 같은 질화막 계열의 물질을 포함할 수 있다.
도 3g를 참조하면, 제1 및 제2 가변 저항층 패턴(240, 260)의 상면이 드러나도록 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한다. 이때, 상기 평탄화 공정 진행 시간에 따라 제1 및 제2 가변 저항층 패턴(240, 260)의 높이가 조절될 수 있으며, 본 공정 결과 잔류하는 제2 절연막(270)을 제2 절연막 패턴(270A)이라 한다.
이어서, 제2 절연막 패턴(270A)이 형성된 결과물 상에 제2 전극(280)을 형성한다. 제2 전극(280)은 제1 전극(200)과 교차하는 방향으로 연장되는 라인 또는 메모리 셀별로 분리된 섬 형태로 형성할 수 있으며, 제1 전극(200)과 같은 도전물질, 예컨대 금속 질화물 또는 금속 등을 포함할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 3g 및 도 4에 도시된 것과 같은 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 3g 및 도 4를 참조하면, 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치는 단위 메모리 셀마다 복수의 가변 저항층 패턴을 갖는다는 점에서 제1 실시예와 차이가 있다. 특히, 상기 복수의 가변 저항층 패턴 사이에 개재되는 절연체인 복수의 스페이서에 강한 전기장이 형성되어 동일한 전압 하에서도 메모리 셀에 흐르는 전류를 낮게 유지할 수 있다.
여기서, 상기 복수의 가변 저항층 패턴, 즉 제1 및 제2 가변 저항층 패턴(240, 260)은 제2 절연막 패턴(270A)을 중심으로 동심원 형태로 배열될 수 있다. 한편, 본 실시예에서는 2개의 가변 저항층 패턴을 형성하였으나 본 발명이 이에 한정되지 않으며, 이상에서 설명한 제조 공정을 반복 수행하여 가변 저항층 패턴을 3개 이상 형성하는 것도 가능하다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 가변 저항층 패턴과 그 상·하부의 전극이 접하는 면적을 나노스케일(Nanoscale)로 줄임으로써 산소 공공(Vacancy) 등에 의해 생성되는 필라멘트(Filament) 형태의 전류 통로를 제어할 수 있다. 즉, 상기 전류 통로가 한정된 영역에 균일하게 생성되도록 하여 메모리 셀들의 저항 산포를 줄임으로써 안정적이고 균일한 스위칭(Switching) 특성을 얻을 수 있다. 또한, 상기 전류 통로의 생성량이 줄어 리셋(Reset) 전류가 감소되며, 이로써 메모리 소자 동작의 신뢰성이 개선됨과 동시에 스위칭 반복에 따른 소자 특성 열화도 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제1 전극 110A : 제1 절연막 패턴
120 : 하드마스크 패턴 130A : 희생막 패턴
140A : 제2 절연막 패턴 150A : 가변 저항층 패턴
160 : 제2 전극 200 : 제1 전극
210A : 제1 절연막 패턴 220 : 하드마스크 패턴
230 : 제1 스페이서 240 : 제1 가변 저항층 패턴
250 : 제2 스페이서 260 : 제2 가변 저항층 패턴
270A : 제2 절연막 패턴 280 : 제2 전극
H1 : 홀 H2 : 홀
120 : 하드마스크 패턴 130A : 희생막 패턴
140A : 제2 절연막 패턴 150A : 가변 저항층 패턴
160 : 제2 전극 200 : 제1 전극
210A : 제1 절연막 패턴 220 : 하드마스크 패턴
230 : 제1 스페이서 240 : 제1 가변 저항층 패턴
250 : 제2 스페이서 260 : 제2 가변 저항층 패턴
270A : 제2 절연막 패턴 280 : 제2 전극
H1 : 홀 H2 : 홀
Claims (5)
- 제1 전극;
상기 제1 전극 상의 절연막 패턴;
상기 절연막 패턴 측면을 둘러싸며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및
상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 가변 저항층 패턴은, 상기 절연막 패턴을 중심으로 복수개가 동심원 형태로 배열되는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 가변 저항층 패턴은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는
가변 저항 메모리 장치.
- 기판 상에 제1 전극을 형성하는 단계;
상기 제1 전극 상에 제1 절연막을 형성하는 단계;
상기 제1 절연막을 선택적으로 식각하여 상기 제1 전극을 노출시키는 홀을 형성하는 단계;
상기 홀 측벽에 희생막을 형성하는 단계;
상기 홀 내에 제2 절연막을 형성하는 단계;
상기 희생막을 제거하는 단계;
상기 희생막이 제거된 공간에 가변 저항층을 형성하는 단계; 및
상기 가변 저항층 상에 제2 전극을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
- 기판 상에 제1 전극을 형성하는 단계;
상기 제1 전극 상에 절연막을 형성하는 단계;
상기 절연막을 선택적으로 식각하여 상기 제1 전극을 노출시키는 홀을 형성하는 단계;
상기 홀 측벽에 복수의 스페이서 및 복수의 가변 저항층을 교대로 형성하는 단계; 및
상기 복수의 가변 저항층 상에 제2 전극을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
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|---|---|---|---|
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Applications Claiming Priority (1)
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|---|---|
| KR20130107876A true KR20130107876A (ko) | 2013-10-02 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9356234B2 (en) | 2014-01-02 | 2016-05-31 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| US9685609B2 (en) | 2014-12-22 | 2017-06-20 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
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-
2012
- 2012-03-23 KR KR1020120030019A patent/KR20130107876A/ko not_active Application Discontinuation
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