KR20200001361A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20200001361A
KR20200001361A KR1020180074229A KR20180074229A KR20200001361A KR 20200001361 A KR20200001361 A KR 20200001361A KR 1020180074229 A KR1020180074229 A KR 1020180074229A KR 20180074229 A KR20180074229 A KR 20180074229A KR 20200001361 A KR20200001361 A KR 20200001361A
Authority
KR
South Korea
Prior art keywords
buffer structure
substrate
via hole
interlayer insulating
semiconductor device
Prior art date
Application number
KR1020180074229A
Other languages
English (en)
Other versions
KR102511200B1 (ko
Inventor
싸오펑 딩
박소라
안정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180074229A priority Critical patent/KR102511200B1/ko
Priority to US16/239,726 priority patent/US10867908B2/en
Priority to CN201910530743.2A priority patent/CN110648976B/zh
Publication of KR20200001361A publication Critical patent/KR20200001361A/ko
Application granted granted Critical
Publication of KR102511200B1 publication Critical patent/KR102511200B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장되는 비아 홀을 갖는 기판, 상기 비아 홀 내에 제공되는 관통 비아, 상기 기판의 제 1 면에 제공되는 반도체 소자, 및 상기 비아 홀로부터 이격되고, 상기 비아 홀과 상기 반도체 소자 사이에 제공되는 내부 완충 구조체를 포함하는 반도체 장치를 제공하되, 상기 내부 완충 구조체는 상기 기판의 상기 제 1 면으로부터 상기 기판의 내부로 연장되고, 상기 내부 완충 구조체의 최상단은 상기 관통 비아의 최상단보다 높은 레벨에 위치할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 실리콘 관통 비아를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 실리콘 관통 비아(through silicon via: TSV)를 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하려는 과제는, 구조적 안정성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, 집적도가 향상된 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장되는 비아 홀을 갖는 기판, 상기 비아 홀 내에 제공되는 관통 비아, 상기 기판의 제 1 면에 제공되는 반도체 소자, 및 상기 비아 홀로부터 이격되고, 상기 비아 홀과 상기 반도체 소자 사이에 제공되는 내부 완충 구조체를 포함할 수 있다. 상기 내부 완충 구조체는 상기 기판의 상기 제 1 면으로부터 상기 기판의 내부로 연장될 수 있다. 상기 내부 완충 구조체의 최상단은 상기 관통 비아의 최상단보다 높은 레벨에 위치할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 상기 기판의 제 1 면으로부터 상기 기판 내로 연장되는 관통 비아, 상기 기판의 상기 제 1 면에 제공되는 반도체 소자, 상기 비아 홀로부터 제 1 거리로 상기 관통 비아를 둘러싸는 내부 완충 구조체, 및 상기 비아 홀로부터 상기 제 1 거리보다 큰 제 2 거리로 상기 관통 비아를 둘러싸는 외부 완충 구조체를 포함할 수 있다. 상기 제 1 거리 및 상기 제 2 거리는 상기 관통 비아와 상기 반도체 소자 사이의 거리보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 연결 영역 및 상기 연결 영역으로부터 이격된 반도체 소자 영역을 갖는 기판을 제공하는 것, 상기 기판의 상기 반도체 소자 영역에 반도체 소자를 형성하는 것, 상기 기판의 상기 연결 영역을 식각하여, 상기 기판의 제 1 면으로부터 상기 기판 내로 연장되는 비아 홀을 형성하는 것, 상기 비아 홀을 채우는 관통 비아를 형성하는 것, 상기 반도체 소자 및 상기 관통 비아를 덮는 층간 절연막을 형성하는 것, 및 상기 연결 영역 상의 상기 층간 절연막 및 상기 기판을 식각하여, 상기 층간 절연막의 상면으로부터 상기 기판 내로 연장되는 완충 구조체를 형성하는 것을 포함할 수 있다. 상기 완충 구조체는 상기 기판의 일부가 제거되어 형성된 에어 갭일 수 있다. 상기 에어 갭은 상기 홀로부터 이격되어 상기 홀을 둘러쌀 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 내부 완충 구조체는 관통 비아의 열적 스트레스가 웰로 진행하는 것을 막을 수 있다. 이를 통해 반도체 장치의 구조적 안정성이 향상될 수 있다. 또한, 내부 완충 구조체로 인해 금지 영역이 줄어들 수 있으며, 반도체 장치의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 도 2의 A영역을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9 내지 도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 23은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 1의 A-A'선 및 B-B'선을 따라 자른 단면에 해당한다. 도 3은 도 2의 A영역을 확대한 도면이다.
도 1 및 도 2를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 제 1 면(100b) 및 제 1 면(100b)과 대향하는 제 2 면(100a)을 가질 수 있다. 기판(100)은 연결 영역(CR) 및 연결 영역(CR)으로부터 이격된 소자 영역(DR)을 포함할 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 반도체 기판은 실리콘 기판, 사파이어 기판 또는 화합물 반도체 기판을 포함할 수 있다. 기판(100)은 P형 불술문로 도핑될 수 있다.
기판(100)에 웰(410)이 제공될 수 있다. 웰(410)은 소자 영역(DR)에 제공될 수 있다. 웰(410)은 기판(100)의 제 1 면(100b)에 제공될 수 있다. 웰(410)은 제 1 면(100b)으로부터 제 2 면(100a)을 향하여 연장될 수 있다. 웰(410) 내에 반도체 소자(420)가 제공될 수 있다. 반도체 소자(420)는 트랜지스터일 수 있다. 일 예로, 반도체 소자(420)는 NMOS, PMOS 또는 바이폴라 트랜지스터일 수 있다. 웰(410) 내에 소자 분리부(430)가 제공될 수 있다. 소자 분리부(430)는 평면적 관점에서 반도체 소자(420)를 둘러쌀 수 있다. 도 1 및 도 2에서는 반도체 소자(420)가 웰(410) 내에 1개 제공되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 소자(420)는 하나의 웰(410) 내에 복수 개가 제공될 수 있다.
기판(100)의 제 1 면(100b) 상에 제 1 층간 절연막(510)이 배치될 수 있다. 제 1 층간 절연막(510)은 반도체 소자(420)를 덮을 수 있다. 제 1 층간 절연막(510)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
기판(100)에 비아 홀(VH)이 제공될 수 있다. 비아 홀(VH)은 연결 영역(CR)에 제공될 수 있다. 비아 홀(VH)은 제 1 층간 절연막(510) 및 기판(100)을 관통할 수 있다. 비아 홀(VH)은 기판(100)의 제 1 면(100b) 상의 제 1 층간 절연막(510)으로부터 제 2 면(100a)을 향하여 연장될 수 있다.
비아 홀(VH) 내에 관통 비아(200)가 배치될 수 있다. 관통 비아(200)는 비아 홀(VH)을 채울 수 있다. 관통 비아(200)는 제 2 면(100a)으로 노출될 수 있다. 관통 비아(200)는 배리어막(barrier layer, 220) 및 도전막(210)을 포함할 수 있다. 배리어막(220)은 비아 홀(VH)의 내벽과 도전막(210) 사이에 배치될 수 있다. 배리어막(220)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄(Ru), 코발트(Co), 텅스텐 질화물(WN), 니켁(Ni), 니켈 붕화물(NiB) 또는 이들의 다중막을 포함할 수 있다. 배리어막(220)은 도전막(210)의 금속이 기판(100)으로 확산하는 것을 줄일 수 있다. 도전막(210)은 금속일 수 있다. 일 예로, 상기 금속은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 인듐(In)을 포함할 수 있다.
관통 비아(200)와 비아 홀(VH)의 내벽 사이에 비아 절연막(230)이 개재될 수 있다. 비아 절연막(230)은 약 200nm의 두께를 가질 수 있다. 비아 절연막(230)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 조합을 포함할 수 있다. 바람직하게는, 비아 절연막(230)은 실리콘 산화물(SiOx)일 수 있다. 다른 실시예들에 따르면, 비아 절연막(230) 상에 폴리머막이 더 제공될 수 있다. 폴리머막은 저유전율 물질을 포함할 수 있다. 일 예로, 폴리머막은 CF계 폴리머 물질을 포함할 수 있다.
기판(100)에 내부 완충 구조체(310)가 제공될 수 있다. 내부 완충 구조체(310)는 기판(100), 제 1 층간 절연막(510) 및 후술되는 제 2 층간 절연막(530) 내에 형성된 에어 갭(air gap)일 수 있다. 내부 완충 구조체(310)는 비아 홀(VH)로부터 이격될 수 있다. 일 예로, 내부 완충 구조체(310)가 비아 홀(VH)로부터 이격된 거리는 1 내지 5um일 수 있다. 내부 완충 구조체(310)는 평면적 관점에서 비아 홀(VH)을 둘러쌀 수 있다. 일 예로, 내부 완충 구조체(310)의 평면 형상은 원형 링 형상일 수 있으며, 관통 비아(200)는 내부 완충 구조체(310) 내측에 위치할 수 있다. 상세하게는, 내부 완충 구조체(310)는 평면적 관점에서 비아 홀(VH)로부터 제 1 거리(L1)만큼 이격된 폐루프(closed loop)일 수 있다. 도 1에서는 내부 완충 구조체(310)가 원형 링의 평면 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 내부 완충 구조체(310)의 평면 형상은 타원 링, 사각 링 또는 다각형의 링일 수 있다. 내부 완충 구조체(310)와 비아 홀(VH)에 채워지는 관통 비아(200) 사이에 기판(100)의 일부가 개재될 수 있다. 즉, 내부 완충 구조체(310)와 관통 비아(200) 사이에 에어 갭이 형성되지 않아, 관통 비아(200)가 비아 홀(VH) 내에 안정적으로 고정될 수 있다.
내부 완충 구조체(310)는 기판(100)의 제 1 면(100b)으로부터 제 2 면(100a)을 향하여 연장될 수 있다. 내부 완충 구조체(310)는 제 1 층간 절연막(510)을 관통할 수 있다. 내부 완충 구조체(310)의 상단(310b)은 비아 홀(VH)의 상단보다 높은 레벨에 제공될 수 있다. 일 예로, 내부 완충 구조체(310)는 제 1 층간 절연막(510)의 상면 상으로 돌출될 수 있다. 상세하게는, 도 3에 도시된 바와 같이, 내부 완충 구조체(310)는 기판(100)으로부터 후술되는 제 2 층간 절연막(530)의 상면으로 연장될 수 있다. 이때, 내부 완충 구조체(310)의 상단(310b)은 하단(310a)을 향하여 함몰된 형상을 가질 수 있다. 도시된 바와는 다르게, 내부 완충 구조체(310)의 상단(310b)은 평탄할 수 있다. 내부 완충 구조체(310)는 제 1 층간 절연막(510) 및 제 2 층간 절연막(530)을 관통할 수 있다. 즉, 내부 완충 구조체(310)의 상단(310b)의 높이는 관통 비아(200)의 열적 스트레스가 반도체 소자(420)의 전기적 특성에 영향을 미치는 것을 방지할 수 있는 높이 이상일 수 있다.
내부 완충 구조체(310)는 비아 홀(VH)보다 작은 깊이를 가질 수 있다. 일 예로, 내부 완충 구조체(310)의 하단(310a)은 비아 홀(VH)의 하단보다 높은 레벨에 제공될 수 있다. 내부 완충 구조체(310)는 기판(100)의 제 2 면(100a)으로 노출되지 않을 수 있다. 즉, 내부 완충 구조체(310)는 기판(100)을 관통하지 않을 수 있다. 내부 완충 구조체(310)는 반도체 소자(420)보다 큰 깊이를 가질 수 있다. 일 예로, 내부 완충 구조체(310)의 하단(310a)은 웰(410)의 하단과 동일하거나, 웰(410)의 하단보다 낮은 레벨에 제공될 수 있다. 즉, 내부 완충 구조체(310)의 깊이는 관통 비아(200)의 열적 스트레스가 반도체 소자(420)의 전기적 특성에 영향을 미치는 것을 방지할 수 있는 깊이 이상일 수 있다. 내부 완충 구조체(310)의 깊이는 제 1 면(100b)으로부터 150nm 내지 500nm일 수 있다. 더하여, 내부 완충 구조체(310)는 관통 비아(200)에 비하여 매우 얕은 깊이로 형성될 수 있다. 상세하게는, 내부 완충 구조체(310)는 웰(410)과 유사한 깊이로 형성될 수 있으며, 내부 완충 구조체(310)를 깊은 깊이 또는 넓은 폭을 갖도록 형성하였을 때 유발되는 구조적 안정성의 저하를 방지할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 내부 완충 구조체(310)의 상단(310b)이 반도체 소자(420) 및 관통 비아(200) 보다 높은 레벨에 형성되고, 내부 완충 구조체(310)의 하단(310a)이 웰(410)보다 낮은 레벨에 형성될 수 있다. 즉, 관통 비아(200)로부터 스트레스 및 충격이 진행하는 경로를 효과적으로 차단할 수 있다. 이에 따라, 내부 완충 구조체(310)는 스트레스 및 충격으로부터 반도체 소자(420)를 효과적으로 보호할 수 있다.
도 1 및 도 2를 계속 참조하여, 내부 완충 구조체(310)의 폭은 일정할 수 있다. 내부 완충 구조체(310)의 하단(310a)은 그의 측벽과 수직을 이룰 수 있다. 도시된 바와는 다르게, 내부 완충 구조체(310)의 하부의 폭은 기판(100)의 제 2 면(100a)을 향할수록 좁아질 수 있다. 내부 완충 구조체(310)의 폭은 비아 홀(VH)의 폭보다 작을 수 있다. 일 예로, 내부 완충 구조체(310)의 폭은 1 내지 1000nm이고, 비아 홀(VH)의 폭은 1 내지 10um일 수 있다.
일반적으로, 금속으로 형성된 관통 비아의 열적 스트레스로 인해, 관통 비아에 인접하게 형성된 반도체 소자의 전기적 특성 및 신뢰성이 저하될 수 있다. 이로 인해, 반도체 소자를 형성하기 어려운 금지 영역(Keep-out Zone: KOZ)이 존재한다. 일반적인 관통 실리콘 비아(TSV)를 갖는 반도체 장치의 금지 영역(KOZ)은 관통 비아로부터 20um 이상일 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자(420)와 관통 비아(200) 사이에 내부 완충 구조체(310)가 제공될 수 있다. 웰(410)은 내부 완충 구조체(310)를 사이에 두고 관통 비아(200)와 이격된다. 내부 완충 구조체(310)는 관통 비아(200)의 열적 스트레스가 웰(410)로 진행하는 것을 막을 수 있다. 이를 통해, 반도체 장치의 금지 영역을 감소시킬 수 있다. 상세하게는, 반도체 소자의 금지 영역은 내부 완충 구조체(310)로부터 0.5um 이하일 수 있으며, 반도체 소자(420)는 내부 완충 구조체(310)로부터 0.5 내지 20um 거리 이내에 형성하는 것이 가능하다. 즉, 내부 완충 구조체(310)로 인해 금지 영역이 줄어들 수 있으며, 반도체 장치의 집적도가 향상될 수 있다.
도 1 및 도 2를 계속 참조하여, 제 1 층간 절연막(510) 내에 제 1 콘택(610)이 배치될 수 있다. 제 1 콘택(610)은 제 1 층간 절연막(510)을 관통하여 반도체 소자(420)의 소스/드레인 영역에 연결될 수 있다.
제 2 층간 절연막(530)이 제 1 층간 절연막(510)을 덮도록 형성될 수 있다. 이때, 도 3에 도시된 바와 같이, 내부 완충 구조체(310)는 제 2 층간 절연막(530)을 관통할 수 있다. 즉, 내부 완충 구조체(310)는 제 2 층간 절연막(530)의 상면으로부터 기판(100)의 내부로 연장될 수 있다. 제 2 층간 절연막(530)은 실리콘 산화물(SiOx)을 포함할 수 있다. 제 1 층간 절연막(510) 및 제 2 층간 절연막(530) 사이에 캐핑막(520)이 배치될 수 있다. 캐핑막(520)은 실리콘 질화물(SiNx)을 포함할 수 있다.
제 2 층간 절연막(530) 내에 제 1 패드(620) 및 제 2 패드(630)가 배치될 수 있다. 제 1 패드(620) 및 제 2 패드(630)는 제 2 층간 절연막(530) 및 캐핑막(520)을 관통할 수 있다. 제 1 패드(620)는 관통 비아(200)에 연결되고, 제 2 패드(630)는 제 1 콘택(610)에 연결될 수 있다. 제 1 패드(620) 및 제 2 패드(630)는 필요에 따라 제공되지 않을 수 있다.
제 2 층간 절연막(530) 상에 제 3 층간 절연막(540)이 배치될 수 있다. 제 3 층간 절연막(540)은 제 2 층간 절연막(530), 제 1 패드(620) 및 제 2 패드(630)를 덮을 수 있다. 제 3 층간 절연막(540)은 실리콘 산화물(SiOx)을 포함할 수 있다.
제 3 층간 절연막(540) 상에 제 3 패드(650)가 배치될 수 있다. 제 3 패드(650)는 제 3 층간 절연막(540) 내에 제공되는 제 2 콘택(640)을 통해 제 1 패드(620)와 연결될 수 있다. 이와는 다르게, 제 1 패드(620)가 제공되지 않는 경우, 제 2 콘택(640)은 관통 비아(200)와 직접적으로 접할 수 있으며, 제 3 패드(650)는 제 2 콘택(640)을 통해 관통 비아(200)와 연결될 수 있다. 제 1 및 제 2 콘택(610, 640)은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 제 1 내지 제 3 패드(620, 630, 650)는 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
제 3 층간 절연막(540) 상에 제 1 패시베이션막(550)이 배치될 수 있다. 제 1 패시베이션막(550)은 제 2 층간 절연막(530)을 덮을 수 있다. 이때, 제 1 패시베이션막(550)은 제 3 패드(650)의 일부를 노출할 수 있다. 제 1 패시베이션막(550)은 반도체 소자(420)를 포함하는 직접 회로를 외부 환경으로부터 보호할 수 있다. 제 1 패시베이션막(550)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
기판(100)의 제 2 면(100a) 상에 제 2 패시베이션막(560)이 배치될 수 있다. 제 2 패시베이션막(560)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
제 2 패시베이션막(560) 내에 제 4 패드(660)가 배치될 수 있다. 제 4 패드(660)는 관통 비아(200)와 연결될 수 있다. 제 4 패드(660)는 구리(Cu)를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 1의 A-A'선 및 B-B'선을 따라 자른 단면에 해당한다. 설명의 편의를 위하여, 도 1 내지 도 3을 참조하여 설명한 것과의 차이점을 중심으로 설명한다.
도 4를 참조하여, 반도체 장치의 비아 홀(VH)은 제 1 층간 절연막(510)을 관통하지 않을 수 있다. 즉, 비아 홀(VH)의 상단은 기판(100)의 제 1 면(100b)과 동일한 레벨에 제공될 수 있다. 내부 완충 구조체(310)는 제 1 층간 절연막(510)을 관통할 수 있다. 이에 따라, 내부 완충 구조체(310)의 상단(310b)은 관통 비아(200)보다 높은 레벨에 제공될 수 있다. 관통 비아(200)는 배리어막(220) 및 도전막(210)을 포함할 수 있다. 또는, 관통 비아(200)는 도핑된 폴리 실리콘을 포함할 수 있다.
기판(100)의 제 1 면(100b) 상에 제 1 패드(620)가 배치될 수 있다. 제 1 패드(620)는 관통 비아(200)와 연결될 수 있다. 제 1 층간 절연막(510)은 제 1 패드(620) 및 반도체 소자(420)를 덮을 수 있다.
제 1 층간 절연막(510) 상에 제 2 패드들(630)이 배치될 수 있다. 제 2 패드들(630) 각각은 제 1 층간 절연막(510) 내의 제 1 콘택들(610)을 통해 반도체 소자(420)의 소스/드레인 영역 또는 제 1 패드(620)에 연결될 수 있다. 제 2 층간 절연막(530)은 제 2 패드들(630)을 덮을 수 있다.
제 2 층간 절연막(530) 상에 제 3 패드(650)가 배치될 수 있다. 제 3 패드(650)는 제 2 콘택들(640)을 통하여 제 2 패드들(630)에 연결될 수 있다.
본 발명의 실시예들에 따르면, 내부 완충 구조체(310)가 관통 비아(200)에 비하여 높은 레벨에 제공됨에 따라, 기판(100)의 상부 및 제 1 층간 절연막(510)을 통해 전달되는 스트레스 및 충격을 효과적으로 차단할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 5의 C-C'선 및 D-D'선을 따라 자른 단면에 해당한다.
도 5 및 도 6을 참조하여, 내부 완충 구조체(310)는 기판(100), 제 1 층간 절연막(510) 및 제 2 층간 절연막(530) 내에 형성된 에어 갭(air gap)일 수 있다. 내부 완충 구조체(310)는 비아 홀(VH)로부터 이격될 수 있다. 내부 완충 구조체(310)는 평면적 관점에서 비아 홀(VH)을 둘러쌀 수 있다. 상세하게는, 내부 완충 구조체(310)는 평면적 관점에서 비아 홀(VH)로부터 제 1 거리(L1)만큼 이격되고, 부분적으로 끊어진 루프일 수 있다. 일 예로, 도 5에 도시된 바와 같이, 내부 완충 구조체(310)는 제 1 방향(D1)의 양단 및 제 2 방향(D2)의 양단이 끊어진 형상을 가질 수 있다. 도 5에서는 내부 완충 구조체(310)의 평면 형상은 4개의 제 1 부분들(312)로 끊어진 루프인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 내부 완충 구조체(310)의 평면 형상은 적어도 2개의 제 1 부분들(312)로 끊어진 루프일 수 있다. 내부 완충 구조체(310)의 제 1 부분들(312) 사이에 기판(100)의 일부가 개재될 수 있다. 즉, 내부 완충 구조체(310)의 제 1 부분들(312) 사이에 에어 갭이 형성되지 않아, 관통 비아(200)가 비아 홀(VH) 내에 안정적으로 고정되고, 관통 비아(200) 부근의 기판(100)의 구조적 안정성이 향상될 수 있다.
기판(100)에 외부 완충 구조체(320)가 더 제공될 수 있다. 외부 완충 구조체(320)는 기판(100), 제 1 층간 절연막(510) 및 제 2 층간 절연막(530) 내에 형성된 에어 갭(air gap)일 수 있다. 외부 완충 구조체(320)는 비아 홀(VH)로부터 이격될 수 있다. 외부 완충 구조체(320)는 평면적 관점에서 비아 홀(VH)을 둘러쌀 수 있다. 상세하게는, 외부 완충 구조체(320)는 평면적 관점에서 비아 홀(VH)로부터 제 2 거리(L2)만큼 이격된 폐루프(closed loop)일 수 있다. 제 2 거리(L2)는 제 1 거리(L1)보다 클 수 있다. 즉, 외부 완충 구조체(320)는 평면적 관점에서 내부 완충 구조체(310)로부터 이격되어 내부 완충 구조체(310)를 둘러쌀 수 있다. 제 1 거리(L1) 및 제 2 거리(L2)는 관통 비아(200)와 반도체 소자(420) 사이의 거리보다 작을 수 있다.
본 발명의 실시예들에 따르면, 내부 완충 구조체(310)를 복수의 제 1 부분들(312)로 형성하여 관통 비아(200) 및 기판(100)의 구조적 안정성이 향상될 수 있다.
더하여, 내부 완충 구조체(310)의 외측에 외부 완충 구조체(320)를 더 제공함으로써, 관통 비아(200)의 열적 스트레스가 반도체 소자(420)로 진행하는 것을 효과적으로 막을 수 있다. 이를 통해, 반도체 장치의 금지 영역을 더욱 감소시킬 수 있다. 즉, 내부 완충 구조체(310) 및 외부 완충 구조체(320)로 인해 금지 영역이 상당히 줄어들 수 있으며, 반도체 장치의 집적도가 향상될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 1의 E-E'선 및 F-F'선을 따라 자른 단면에 해당한다.
도 7 및 도 8을 참조하여, 내부 완충 구조체(310) 및 외부 완충 구조체(320)는 기판(100), 제 1 층간 절연막(510) 및 제 2 층간 절연막(530) 내에 형성된 에어 갭(air gap)일 수 있다. 부 완충 구조체(310) 및 외부 완충 구조체(320)는 기판(100)의 제 1 면(100b)으로부터 제 2 면(100a)을 향하여 연장될 수 있다. 부 완충 구조체(310)의 상단 및 외부 완충 구조체(320)의 상단은 비아 홀(VH)의 상단보다 높은 레벨에 제공될 수 있다. 부 완충 구조체(310) 및 외부 완충 구조체(320)는 기판(100)으로부터 제 2 층간 절연막(530)의 상면으로 연장될 수 있다. 부 완충 구조체(310) 및 외부 완충 구조체(320)는 제 1 층간 절연막(510) 및 제 2 층간 절연막(530)을 관통할 수 있다. 부 완충 구조체(310) 및 외부 완충 구조체(320)는 비아 홀(VH)보다 작은 깊이를 갖고, 기판(100)을 관통하지 않을 수 있다.
내부 완충 구조체(310)는, 평면적 관점에서, 비아 홀(VH)로부터 이격되어 비아 홀(VH)을 둘러쌀 수 있다. 상세하게는, 내부 완충 구조체(310)는 평면적 관점에서 비아 홀(VH)로부터 제 1 거리(L1)만큼 이격되고, 부분적으로 끊어진 루프일 수 있다. 일 예로, 내부 완충 구조체(310)는, 도 5에 도시된 바와 같이, 4개의 제 1 부분들(312)로 끊어진 루프일 수 있다. 내부 완충 구조체(310)는 이라 홀(VH)보다 작은 깊이를 갖고, 기판(100)을 관통하지 않을 수 있다.
외부 완충 구조체(320)는, 평면적 관점에서, 비아 홀(VH)로부터 이격되어 비아 홀(VH)을 둘러쌀 수 있다. 상세하게는, 외부 완충 구조체(320)는 평면적 관점에서 비아 홀(VH)로부터 제 2 거리(L2)만큼 이격되고, 부분적으로 끊어진 루프일 수 있다. 제 2 거리(L2)는 제 1 거리(L1)보다 클 수 있다. 일 예로, 도 7에 도시된 바와 같이, 외부 완충 구조체(320)는 제 1 방향(D1)의 양단 및 제 2 방향(D2)의 양단에 배치되는 제 2 부분들(322)을 가질 수 있다. 도 7에서는 외부 완충 구조체(320)의 평면 형상은 4개의 제 2 부분들(322)로 끊어진 루프인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 외부 완충 구조체(320)의 평면 형상은 적어도 2개의 제 2 부분들(322)로 끊어진 루프일 수 있다. 이때, 평면적 관점에서, 외부 완충 구조체(320)의 제 2 부분(322)의 중심과 관통 비아(200)의 중심을 잇는 선 상에는 내부 완충 구조체(310)의 제 1 부분들(312)이 배치되지 않을 수 있다. 이에 따라, 외부 완충 구조체(320)의 제 2 부분들(322)은 내부 완충 구조체(310)의 제 1 부분들(312) 사이로 진행하는 관통 비아(200)의 열적 스트레스를 효과적으로 막을 수 있다. 외부 완충 구조체(320)의 제 2 부분들(322) 사이에 기판(100)의 일부가 개재될 수 있다. 즉, 외부 완충 구조체(320)의 제 2 부분들(322) 사이에 에어 갭이 형성되지 않아, 관통 비아(200) 부근의 기판(100)의 구조적 안정성이 향상될 수 있다.
도 9 내지 도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 연결 영역(CR) 및 연결 영역(CR)으로부터 이격된 소자 영역(DR)을 가질 수 있다. 기판(100)은 제 1 면(100b) 및 제 1 면(100b)에 대향하는 제 2 면(100a)을 가질 수 있다. 기판(100)은 반도체 기판일 수 있다. 기판(100)은 P형 불순물로 도핑될 수 있다.
기판(100)의 소자 영역(DR)에 웰(410)이 형성될 수 있다. 예를 들어, 웰(410)은 기판(100)의 제 1 면(100b)에 N형 불순물 이온 또는 P형 불순물 이온을 도핑하여 형성될 수 있다.웰(410)은 기판(100)의 제 1 면(100b)에 형성될 수 있다.
웰(410) 내에 반도체 소자(420)가 형성될 수 있다. 반도체 소자(420)는 트랜지스터일 수 있다. 반도체 소자는 NMOS, NMOS, PMOS 또는 바이폴라 트랜지스터일 수 있다.
웰(410) 내에 소자 분리부(430)가 형성될 수 있다. 예를 들어, 소자 분리부(430)는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 소자 분리부(430)는 반도체 소자(420)를 둘러싸도록 형성될 수 있다.
기판(100)의 제 1 면(100b) 상에 제 1 층간 절연막(510)이 형성될 수 있다. 예를 들어, 기판(100)의 제 1 면(100b) 상에 반도체 소자(420)를 덮는 실리콘 산화막을 증착하여 제 1 층간 절연막(510)이 형성될 수 있다. 제 1 층간 절연막(510)의 증착 공정은 CVD 공정을 통해 수행될 수 있다.
제 1 층간 절연막(510) 내에 제 1 콘택(610)이 형성될 수 있다. 예를 들어, 제 1 콘택(610)은 제 1 층간 절연막(510)을 패터닝하여 반도체 소자(420)의 소스/드레인 영역을 노출하는 오프닝을 형성한 후, 상기 오프닝 내에 도전 물질을 채워 형성될 수 있다. 제 1 콘택(610)은 제 1 층간 절연막(510)을 관통할 수 있다. 상기 도전 물질은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다.
도 10을 참조하여, 제 1 층간 절연막(510) 상에 식각 정지막(710)이 형성될 수 있다. 식각 정지막(710)은 제 1 층간 절연막(510) 상에 실리콘 질화막을 증착하여 형성될 수 있다.
기판(100) 상에 제 1 마스크 패턴(MP1)이 형성될 수 있다. 제 1 마스크 패턴(MP1)은 식각 정지막(710) 상에 포토 레지스트를 이용하여 형성될 수 있다. 제 1 마스크 패턴(MP1)은 제 1 오프닝(OP1)을 가질 수 있다. 제 1 오프닝(OP1)은 후술되는 공정에서 비아 홀(VH)이 형성되는 영역을 정의할 수 있다. 제 1 오프닝(OP1)은 원형일 수 있다.
제 1 마스크 패턴(MP1)을 식각 마스크로 기판(100)이 식각될 수 있다. 상기 식각 공정에 의해, 제 1 오프닝(OP1)에 정렬된 비아 홀(VH)이 형성될 수 있다. 예를 들어, 기판(100)은 보쉬 에칭 또는 스테디 에칭 공정을 통해 식각될 수 있다. 비아 홀(VH)은 식각 정지막(710) 및 제 1 층간 절연막(510)을 관통하고, 기판(100)의 제 1 면(100b)으로부터 제 2 면(100a)을 향하여 연장될 수 있다. 비아 홀(VH)은 기판(100)을 관통하지 않을 수 있다. 즉, 비아 홀(VH)은 그의 바닥면이 제 2 면(100a)보다 높도록 형성될 수 있다.
도 11을 참조하여, 제 1 마스크 패턴(MP1)이 제거된 후, 기판(100) 상에 비아 절연막(230)이 형성될 수 있다. 예를 들어, 비아 절연막(230)은 O3/TEOS CVD 방법으로 형성될 수 있다. 비아 절연막(230)은 기판(100)의 제 1 면(100b), 비아 홀(VH)의 내벽 및 비아 홀(VH)의 바닥면을 콘포말하게 덮을 수 있다. 비아 절연막(230)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 조합을 포함할 수 있다.
비아 절연막(230) 상에 관통 비아(200)가 형성될 수 있다. 상세하게는, 비아 절연막(230) 상에 배리어막(220)이 형성될 수 있다. 배리어막(220)은 비아 홀(VH)의 내면을 따라 형성될 수 있다. 일 예로, 배리어막(220)은 스퍼터링 방법으로 형성될 수 있다. 배리어막(220)은 후술되는 관통 비아(200)의 도전막(210)의 금속이 기판(100)으로 확산되는 것을 막을 수 있다. 이후, 기판(100) 상에 도전막(210)이 형성될 수 있다. 도전막(210)은 비아 홀(VH)을 채우고, 기판(100)의 제 1 면(100b) 상으로 연장되도록 형성될 수 있다. 도전막(210)은 전기 도금 방법, 무전해 도금 방법 또는 선택적 증착 방법을 이용하여 형성될 수 있다. 전기 도금 방법은 배리어막(220)이 형성된 비아 홀(VH)의 내면에 씨드층(seed layer)을 형성하고, 상기 씨드층 상에 도전 물질을 도금하여 수행될 수 있다. 상기 씨드층은 스퍼터링 방법으로 형성될 수 있다. 도전막(210)은 금속일 수 있다. 상기와 같이, 비아 홀(VH) 내에 배리어막(220) 및 도전막(210)을 포함하는 관통 비아(200)가 형성될 수 있다.
도 12를 참조하여, 기판(100) 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정을 통해 식각 정지막(710) 상의 관통 비아(200)가 제거될 수 있다. 이때, 식각 정지막 (710)및 식각 정지막(710) 상의 비아 절연막(230)도 함께 제거될 수 있다.
도 13을 참조하여, 기판(100) 상에 캐핑막(520)이 형성될 수 있다. 캐핑막(520)은 제 1 층간 절연막(510) 상에 실리콘 질화막을 증착하여 형성될 수 있다. 캐핑막(520)은 관통 비아(200)의 상면 및 제 1 층간 절연막(510)의 상면을 덮을 수 있다.
기판(100) 상에 제 2 층간 절연막(530)이 형성될 수 있다. 제 2 층간 절연막(530)은 캐핑막(520) 상에 실리콘 화막을 증착하여 형성될 수 있다. 제 2 층간 절연막(530)의 증착 공정은 CVD 공정을 통해 수행될 수 있다.
도 14를 참조하여, 기판(100) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 제 2 층간 절연막(530) 상에 포토 레지스트를 이용하여 형성될 수 있다. 제 2 마스크 패턴(MP2)은 제 2 오프닝(OP2)을 가질 수 있다. 제 2 오프닝(OP2)은 후술되는 공정에서 내부 완충 구조체(310)가 형성되는 영역을 정의할 수 있다. 평면적 관점에서 제 2 오프닝(OP2)은 비아 홀(VH)을 둘러싸고, 비아 홀(VH)로부터 이격될 수 있다. 일 예로, 제 2 오프닝(OP2)은 비아 홀(VH)로부터 제 1 거리만큼 이격된 닫힌 루프 또는 끊어진 루프일 수 있다.
다른 실시예들에 따르면, 제 2 마스크 패턴(MP2)은 제 3 오프닝을 더 가질 수 있다. 상기 제 3 오프닝은 후술되는 공정에서 외부 완충 구조체(320, 도 5 및 도 7 참조)가 형성되는 영역을 정의할 수 있다. 도 5 및 도 7에 도시된 외부 완충 구조체(320)의 평면 형상을 참조하여, 상기 제 3 오프닝은 비아 홀(VH)로부터 상기 제 1 거리보다 큰 제 2 거리만큼 이격된 닫힌 루프 또는 끊어진 루프일 수 있다. 이하에서는, 제 2 마스크 패턴(MP2)이 제 2 오프닝(OP2)만 갖는 것을 기준으로 계속 설명한다.
제 2 마스크 패턴(MP2)을 식각 마스크로 제 2 층간 절연막(530), 캐핑막(520), 제 1 층간 절연막(510) 및 기판(100)이 식각될 수 있다. 상기 식각 공정에 의해, 제 2 오프닝(OP2)에 정렬된 내부 완충 구조체(310)가 형성될 수 있다. 다른 실시예들에서, 제 2 마스크 패턴(MP2)이 상기 제 3 오프닝을 갖는 경우, 상기 식각 공정에 의해 상기 제 3 오프닝에 정렬된 외부 완충 구조체(320, 도 5 및 도 7 참조)가 형성될 수 있다. 예를 들어, 상기 식각 공정은 레이저 드릴링 공정을 통해 수행될 수 있다. 내부 완충 구조체(310)는 제 2 층간 절연막(530), 캐핑막(520) 및 제 1 층간 절연막(510)을 관통하고, 기판(100)의 제 1 면(100b)으로부터 제 2 면(100a)을 향하여 연장될 수 있다. 내부 완충 구조체(310)는 기판(100)을 관통하지 않을 수 있다. 내부 완충 구조체(310)는 그의 하단(310a)이 비아 홀(VH)의 하단보다 높도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 내부 완충 구조체(310) 및 외부 완충 구조체(320)를 형성하는 식각 공정이, 비아 홀(VH)을 형성하기 위한 식각 공정과 별도로 수행된다. 이에 따라, 내부 완충 구조체(310) 및 외부 완충 구조체(320)는 필요한 깊이로 형성될 수 있으며, 기판(100)이 과식각되지 않을 수 있다. 즉, 본 발명의 방법에 따라 형성된 반도체 장치는 구조적 안정성이 향상될 수 있다.
도 15를 참조하여, 제 2 마스크 패턴(MP2)이 제거된 후, 제 2 층간 절연막(530) 내에 제 1 패드(620) 및 제 2 패드(630)가 형성될 수 있다. 예를 들어, 제 1 패드(620) 및 제 2 패드(630)는 다마신 공정으로 형성될 수 있다. 제 1 패드(620)는 제 2 층간 절연막(530) 및 캐핑막(520)을 관통하여 관통 비아(200)에 연결되고, 제 2 패드(630)는 제 2 층간 절연막(530) 및 캐핑막(520)을 관통하여 제 1 콘택(610)에 연결될 수 있다.
다른 실시예들에 따르면, 제 1 패드(620) 및 제 2 패드(630)를 형성하는 공정은 필요에 따라 생략될 수 있다.
도 16을 참조하여, 기판(100) 상에 제 3 층간 절연막(540)이 형성될 수 있다. 예를 들어, 제 2 층간 절연막(530)의 상면 상에 실리콘 산화막을 증착하여 제 3 층간 절연막(540)이 형성될 수 있다. 제 3 층간 절연막(540)의 증착 공정은 CVD 공정을 통해 수행될 수 있다.
제 3 층간 절연막(540) 내에 제 2 콘택(640)이 형성될 수 있다. 예를 들어, 제 2 콘택(640)은 제 3 층간 절연막(540)을 패터닝하여 제 1 패드(620)를 노출하는 오프닝을 형성한 후, 상기 오프닝 내에 도전 물질을 채워 형성될 수 있다. 이와는 다르게, 제 1 패드(620)를 형성하지 않는 경우, 제 2 콘택(640)은 제 3 층간 절연막(540), 제 2 층간 절연막(530) 및 캐핑막(510)을 패터닝하여 관통 비아(200)를 노출하는 오프닝을 형성한 후, 상기 오프닝 내에 도전물질을 채워 형성할 수 있다. 제 2 콘택(640)은 제 3 층간 절연막(540)을 관통할 수 있다. 상기 도전 물질은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다.
제 3 층간 절연막(540) 상에 제 3 패드(650)가 형성될 수 있다. 예를 들어, 제 3 패드(650)는 다마신 공정으로 형성될 수 있다. 제 3 패드(650)는 제 2 콘택(640)과 연결될 수 있다.
제 3 층간 절연막(540) 상에 제 1 패시베이션막(550)이 형성될 수 있다. 예를 들어, 제 3 층간 절연막(540) 상에 실리콘 산화막 또는 실리콘 질화막을 증착하여 제 1 패시베이션막(550)이 형성될 수 있다. 제 1 패시베이션막(550)은 제 3 층간 절연막(540)을 덮고, 제 3 패드(650)의 일부를 노출할 수 있다.
도 2를 다시 참조하여, 기판(100)의 제 2 면(100a)에 연마 공정이 수행될 수 있다. 상세하게는, 기판(100)의 제 1 패시베이션막(550) 상에 캐리어 기판이 부착될 수 있다. 상기 캐리어 기판은 기판(100)의 제 2 면(100a)의 연마 공정에서 기판(100)에 가해지는 기계적 스트레스를 완하하고, 상기 연마 공정 후 기판(100)에 발생하는 휨을 방지할 수 있다. 이후, 기판(100)의 제 2 면(100a) 상에 연마 공정이 수행될 수 있다. 상기 연마 공정은 그라인딩(grinding) 공정을 통해 수행될 수 있다. 기판(100)의 제 2 면(100a)으로 관통 비아(200)가 노출될 수 있다. 이때, 내부 완충 구조체(310)는 제 2 면(100a)으로 노출되지 않을 수 있다.
기판(100)의 제 2 면(100a) 상에 제 2 패시베이션막(560)이 형성될 수 있다. 예를 들어, 제 2 면(100a) 상에 실리콘 산화막 또는 실리콘 질화막을 증착하여 제 2 패시베이션막(560)이 형성될 수 있다.
제 2 패시베이션막(560) 내에 제 4 패드(660)가 형성될 수 있다. 제 4 패드(660)는 관통 비아(200)와 연결될 수 있다. 상기와 같은 과정을 통해 도 1 및 도 2의 반도체 장치가 제조될 수 있다.
도 17 내지 도 23는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 연결 영역(CR) 및 연결 영역(CR)으로부터 이격된 소자 영역(DR)을 가질 수 있다. 기판(100)은 제 1 면(100b) 및 제 1 면(100b)에 대향하는 제 2 면(100a)을 가질 수 있다.
기판(100) 상에 제 3 마스크 패턴(MP3)이 형성될 수 있다. 제 3 마스크 패턴(MP3)은 기판(100)의 제 1 면(100b) 상에 포토 레지스트를 이용하여 형성될 수 있다. 제 3 마스크 패턴(MP3)은 제 4 오프닝(OP4)을 가질 수 있다. 제 4 오프닝(OP4)은 후술되는 공정에서 비아 홀(VH)이 형성되는 영역을 정의할 수 있다. 제 4 오프닝(OP4)은 원형일 수 있다.
제 3 마스크 패턴(MP3)을 식각 마스크로 기판(100)이 식각될 수 있다. 상기 식각 공정에 의해, 제 4 오프닝(OP4)에 정렬된 비아 홀(VH)이 형성될 수 있다. 예를 들어, 기판(100)은 보쉬 에칭 또는 스테디 에칭 공정을 통해 식각될 수 있다. 비아 홀(VH)은 기판(100)의 제 1 면(100b)으로부터 제 2 면(100a)을 향하여 연장될 수 있다. 비아 홀(VH)은 기판(100)을 관통하지 않을 수 있다. 즉, 비아 홀(VH)은 그의 바닥면이 제 2 면(100a)보다 높도록 형성될 수 있다.
도 18을 참조하여, 제 3 마스크 패턴(MP3)이 제거된 후, 기판(100) 상에 비아 절연막(230)이 형성될 수 있다. 예를 들어, 비아 절연막(230)은 O3/TEOS CVD 방법으로 형성될 수 있다. 비아 절연막(230)은 기판(100)의 제 1 면(100b), 비아 홀(VH)의 내벽 및 비아 홀(VH)의 바닥면을 콘포말하게 덮을 수 있다.
비아 절연막(230) 상에 관통 비아(200)가 형성될 수 있다. 상세하게는, 비아 절연막(230) 상에 배리어막(220)이 형성될 수 있다. 배리어막(220)은 비아 홀(VH)의 내면을 따라 형성될 수 있다. 일 예로, 배리어막(220)은 스퍼터링 방법으로 형성될 수 있다. 이후, 기판(100) 상에 도전막(210)이 형성될 수 있다. 도전막(210)은 비아 홀(VH)을 채우고, 기판(100)의 제 1 면(100b) 상으로 연장되도록 형성될 수 있다. 도전막(210)은 전기 도금 방법, 무전해 도금 방법 또는 선택적 증착 방법을 이용하여 형성될 수 있다. 상기와 같이, 비아 홀(VH) 내에 배리어막(220) 및 도전막(210)을 포함하는 관통 비아(200)가 형성될 수 있다.
도 19를 참조하여, 기판(100) 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정을 통해 기판(100)의 제 1 면(100b) 상의 관통 비아(200)가 제거될 수 있다. 이때, 기판(100)의 제 1 면(100b) 상의 비아 절연막(230)도 함께 제거될 수 있다.
도 20을 참조하여, 기판(100)의 소자 영역(DR)에 웰(410)이 형성될 수 있다. 웰(410)은 기판(100)의 제 1 면(100b)에 형성될 수 있다. 웰(410)은 기판(100)의 제 1 면(100b)에 불순물 이온을 도핑하여 형성될 수 있다. 웰(410) 내에 반도체 소자(420)가 형성될 수 있다. 반도체 소자(420)는 트랜지스터일 수 있다. 웰(410) 내에 소자 분리부(430)가 형성될 수 있다. 예를 들어, 소자 분리부(430)는 STI 공정으로 형성될 수 있다. 소자 분리부(430)는 반도체 소자(420)를 둘러싸도록 형성될 수 있다.
기판(100) 상에 제 1 패드(620)가 형성될 수 있다. 제 1 패드(620)는 기판(100)의 제 1 면(100b) 상에 제공되어, 관통 비아(200)와 연결될 수 있다.
기판(100) 상에 제 1 층간 절연막(510)이 형성될 수 있다. 예를 들어, 기판(100)의 제 1 면(100b) 상에 반도체 소자(420) 및 제 1 패드(620)를 덮도록 실리콘 질화막을 증착하여, 제 1 층간 절연막(510)이 형성될 수 있다.
도 21을 참조하여, 기판(100) 상에 제 4 마스크 패턴(MP4)이 형성될 수 있다. 제 4 마스크 패턴(MP4)은 제 1 층간 절연막(510) 상에 포토 레지스트를 이용하여 형성될 수 있다. 제 4 마스크 패턴(MP4)은 제 5 오프닝(OP5)을 가질 수 있다. 제 5 오프닝(OP5)은 후술되는 공정에서 내부 완충 구조체(310)가 형성되는 영역을 정의할 수 있다. 평면적 관점에서 제 5 오프닝(OP5)은 비아 홀(VH)을 둘러싸고, 비아 홀(VH)로부터 이격될 수 있다. 일 예로, 제 5 오프닝(OP5)은 비아 홀(VH)로부터 제 1 거리만큼 이격된 닫힌 루프 또는 끊어진 루프일 수 있다.
다른 실시예들에 따르면, 제 4 마스크 패턴(MP4)은 제 6 오프닝을 더 가질 수 있다. 상기 제 6 오프닝은 후술되는 공정에서 외부 완충 구조체(320), 도 5 및 도 7 참조)가 형성되는 영역을 정의할 수 있다.
제 4 마스크 패턴(MP4)을 식각 마스크로 제 1 층간 절연막(510) 및 기판(100)이 식각될 수 있다. 상기 식각 공정에 의해, 제 5 오프닝(OP5)에 정렬된 내부 완충 구조체(310)가 형성될 수 있다. 다른 실시예들에서, 제 4 마스크 패턴(MP4)이 상기 제 6 오프닝을 갖는 경우, 상기 식각 공정에 의해 상기 제 6 오프닝에 정렬된 외부 완충 구조체(320, 도 5 및 도 7 참조)가 형성될 수 있다. 예를 들어, 상기 식각 공정은 레이저 드릴링 공정을 통해 수행될 수 있다.
도 22를 참조하여, 제 4 마스크 패턴(MP4)이 제거된 후, 제 1 층간 절연막(510) 내에 제 1 콘택들(610)이 형성될 수 있다. 예를 들어, 제 1 콘택들(610)은 제 1 층간 절연막(510)을 패터닝하여 반도체 소자(420)의 소스/드레인 영역 및 제 1 패드(620)를 노출하는 오프닝을 형성한 후, 상기 오프닝 내에 도전 물질을 채워 형성될 수 있다.
도 23을 참조하여, 기판(100) 상에 제 2 패드들(630)이 형성될 수 있다. 예를 들어, 제 2 패드들(630)은 다마신 공정으로 형성될 수 있다. 제 2 패드들(630)은 제 1 층간 절연막(510)의 상면 상에 제공되어, 제 1 콘택들(610)과 연결될 수 있다.
기판(100) 상에 제 2 층간 절연막(530)이 형성될 수 있다. 제 2 층간 절연막(530)은 제 1 층간 절연막(510) 상에 실리콘 산화막을 증착하여 형성될 수 있다. 제 2 층간 절연막(530)의 증착 공정은 CVD 공정을 통해 수행될 수 있다.
제 2 층간 절연막(530) 상에 제 3 층간 절연막(540)이 형성될 수 있다. 제 3 층간 절연막(540)은 제 2 층간 절연막(530) 상에 실리콘 산화을 증착하여 형성될 수 있다. 제 3 층간 절연막(540)의 증착 공정은 CVD 공정을 통해 수행될 수 있다. 제 3 층간 절연막(540)의 형성 공정은 제 2 층간 절연막(530)의 형성 공정과 연속해서 수행될 수 있으며, 이 경우 제 3 층간 절연막(540)과 제 2 층간 절연막(530)은 실질적으로 일체로 형성될 수 있다.
제 3 층간 절연막(540) 내에 제 2 콘택(640)이 형성될 수 있다. 예를 들어, 제 2 콘택(640)은 제 3 층간 절연막(540)을 패터닝하여 제 2 패드들(630)를 노출하는 오프닝을 형성한 후, 상기 오프닝 내에 도전 물질을 채워 형성될 수 있다.
제 3 층간 절연막(540) 상에 제 3 패드(650)가 형성될 수 있다. 예를 들어, 제 3 패드(650)는 다마신 공정으로 형성될 수 있다. 제 3 패드(650)는 제 2 콘택(640)과 연결될 수 있다.
제 3 층간 절연막(540) 상에 제 1 패시베이션막(550)이 형성될 수 있다. 예를 들어, 제 3 층간 절연막(540) 상에 실리콘 산화막 또는 실리콘 질화막을 증착하여 제 1 패시베이션막(550)이 형성될 수 있다.
도 4를 다시 참조하여, 기판(100)의 제 2 면(100a)에 연마 공정이 수행될 수 있다. 상세하게는, 기판(100)의 제 1 패시베이션막(550) 상에 캐리어 기판이 부착될 수 있다. 이후, 기판(100)의 제 2 면(100a) 상에 연마 공정이 수행될 수 있다. 상기 연마 공정은 그라인딩(grinding) 공정을 통해 수행될 수 있다. 기판(100)의 제 2 면(100a)으로 관통 비아(200)가 노출될 수 있다. 이때, 내부 완충 구조체(310)는 제 2 면(100a)으로 노출되지 않을 수 있다.
기판(100)의 제 2 면(100a) 상에 제 2 패시베이션막(560)이 형성될 수 있다. 예를 들어, 제 2 면(100a) 상에 실리콘 산화막 또는 실리콘 질화막을 증착하여 제 2 패시베이션막(560)이 형성될 수 있다.
제 2 패시베이션막(560) 내에 제 4 패드(660)가 형성될 수 있다. 제 4 패드(660)는 관통 비아(200)와 연결될 수 있다. 상기와 같은 과정을 통해 도 4의 반도체 장치가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 관통 비아
310: 내부 완충 구조체 320: 외부 완충 구조체
410: 웰 420: 반도체 소자
430: 소자 분리부 510: 제 1 층간 절연막
520: 캐핑막 530: 제 2 층간 절연막
540: 제 3 층간 절연막

Claims (10)

  1. 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장되는 비아 홀을 갖는 기판;
    상기 비아 홀 내에 제공되는 관통 비아;
    상기 기판의 제 1 면에 제공되는 반도체 소자; 및
    상기 비아 홀로부터 이격되고, 상기 비아 홀과 상기 반도체 소자 사이에 제공되는 내부 완충 구조체를 포함하되,
    상기 내부 완충 구조체는 상기 기판의 상기 제 1 면으로부터 상기 기판의 내부로 연장되고,
    상기 내부 완충 구조체의 최상단은 상기 관통 비아의 최상단보다 높은 레벨에 위치하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 내부 완충 구조체는 상기 비아 홀을 둘러싸고,
    평면적 관점에서, 상기 내부 완충 구조체는 상기 비아 홀의 중심으로부터 제 1 거리로 이격된 폐루프인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 내부 완충 구조체는 상기 비아 홀을 둘러싸는 복수의 제 1 부분들을 포함하되,
    상기 제 1 부분들은 상기 비아 홀의 중심으로부터 제 1 거리에서 상호 이격되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 내부 완충 구조체의 하단은 상기 비아 홀보다 높은 레벨에 위치하고,
    상기 기판을 관통하지 않는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 기판은 상기 제 1 면으로부터 연장되고, 그의 위에 상기 반도체 소자가 형성되는 웰을 포함하고,
    상기 내부 완충 구조체의 상기 하단은 상기 웰의 하단과 동일한 레벨에 위치하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 기판의 상기 제 1 면 상에 제공되어, 상기 반도체 소자를 덮는 층간 절연막을 더 포함하고,
    상기 비아 홀의 상단은 상기 기판의 제 1 면과 동일한 레벨에 제공되고,
    상기 내부 완충 구조체의 상단은 상기 층간 절연막의 상면과 동일한 레벨에 제공되는 반도체 장치.

  7. 기판;
    상기 기판의 제 1 면으로부터 상기 기판 내로 연장되는 관통 비아;
    상기 기판의 상기 제 1 면에 제공되는 반도체 소자;
    상기 비아 홀로부터 제 1 거리로 상기 관통 비아를 둘러싸는 내부 완충 구조체; 및
    상기 비아 홀로부터 상기 제 1 거리보다 큰 제 2 거리로 상기 관통 비아를 둘러싸는 외부 완충 구조체를 포함하되,
    상기 제 1 거리 및 상기 제 2 거리는 상기 관통 비아와 상기 반도체 소자 사이의 거리보다 작은 반도체 장치.
  8. 제 7 항에 있어서,
    상기 내부 완충 구조체는 복수의 제 1 부분들로 제공되되, 상기 내부 완충 구조체의 상기 제 1 부분들은 상기 비아 홀의 중심으로부터 상기 제 1 거리에서 상호 이격되고,
    상기 외부 완충 구조체는 복수의 제 2 부분들로 제공되되, 상기 외부 완충 구조체의 상기 제 2 부분들은 상기 비아 홀의 중심으로부터 상기 제 2 거리에서 상호 이격되는 반도체 장치.
  9. 제 8 항에 있어서,
    평면적 관점에서, 상기 외부 완충 구조체의 제 2 부분들 중 어느 하나의 중심과 상기 관통 비아의 중심을 잇는 일직선 상에는 상기 내부 완충 구조체의 상기 제 1 부분들이 배치되지 않는 반도체 장치.
  10. 제 7 항에 있어서,
    평면적 관점에서, 상기 외부 완충 구조체는 상기 비아 홀의 중심으로부터 상기 제 2 거리로 이격된 폐루프인 반도체 장치.


KR1020180074229A 2018-06-27 2018-06-27 반도체 장치 및 그 제조 방법 KR102511200B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180074229A KR102511200B1 (ko) 2018-06-27 2018-06-27 반도체 장치 및 그 제조 방법
US16/239,726 US10867908B2 (en) 2018-06-27 2019-01-04 Semiconductor device having buffer structure surrounding through via
CN201910530743.2A CN110648976B (zh) 2018-06-27 2019-06-19 半导体器件和制造其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180074229A KR102511200B1 (ko) 2018-06-27 2018-06-27 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20200001361A true KR20200001361A (ko) 2020-01-06
KR102511200B1 KR102511200B1 (ko) 2023-03-17

Family

ID=69009345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180074229A KR102511200B1 (ko) 2018-06-27 2018-06-27 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10867908B2 (ko)
KR (1) KR102511200B1 (ko)
CN (1) CN110648976B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102589686B1 (ko) * 2019-08-12 2023-10-16 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
CN117673033A (zh) * 2022-09-01 2024-03-08 长鑫存储技术有限公司 半导体结构与半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120139127A1 (en) * 2010-12-07 2012-06-07 Imec Method for forming isolation trenches
US20120292746A1 (en) * 2011-05-17 2012-11-22 Samsung Electronics Co., Ltd. Semiconductor devices including stress relief structures
US20150061147A1 (en) * 2013-08-28 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Device with Through-Substrate Via Structure and Method for Forming the Same
US20160372425A1 (en) * 2013-01-18 2016-12-22 Globalfoundries Inc. Through silicon via device having low stress, thin film gaps and methods for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR20110050957A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 소자의 관통 비아 콘택 및 그 형성 방법
KR20120031811A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20120048991A (ko) 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8723049B2 (en) 2011-06-09 2014-05-13 Tessera, Inc. Low-stress TSV design using conductive particles
US8962474B2 (en) * 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via
KR101959284B1 (ko) 2011-11-18 2019-03-19 삼성전자주식회사 반도체 장치 및 그 형성방법
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法
US8779559B2 (en) 2012-02-27 2014-07-15 Qualcomm Incorporated Structure and method for strain-relieved TSV
US20150228555A1 (en) 2014-02-10 2015-08-13 Globalfoundries Inc. Structure and method of cancelling tsv-induced substrate stress
US10847442B2 (en) 2014-02-24 2020-11-24 Micron Technology, Inc. Interconnect assemblies with through-silicon vias and stress-relief features
KR102192201B1 (ko) * 2014-05-20 2020-12-17 삼성전자주식회사 보호 패턴을 갖는 반도체 소자 및 그 형성 방법
US10622284B2 (en) * 2016-06-24 2020-04-14 Infineon Technologies Ag LDMOS transistor and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120139127A1 (en) * 2010-12-07 2012-06-07 Imec Method for forming isolation trenches
US20120292746A1 (en) * 2011-05-17 2012-11-22 Samsung Electronics Co., Ltd. Semiconductor devices including stress relief structures
US20160372425A1 (en) * 2013-01-18 2016-12-22 Globalfoundries Inc. Through silicon via device having low stress, thin film gaps and methods for forming the same
US20150061147A1 (en) * 2013-08-28 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Device with Through-Substrate Via Structure and Method for Forming the Same

Also Published As

Publication number Publication date
US20200006199A1 (en) 2020-01-02
CN110648976A (zh) 2020-01-03
US10867908B2 (en) 2020-12-15
KR102511200B1 (ko) 2023-03-17
CN110648976B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
US9991162B2 (en) Semiconductor device and manufacturing method thereof
US20230378139A1 (en) 3DIC Interconnect Apparatus and Method
US8623743B2 (en) Semiconductor chips having guard rings and methods of fabricating the same
US8841754B2 (en) Semiconductor devices with stress relief layers
US8421238B2 (en) Stacked semiconductor device with through via
CN101465332B (zh) 半导体芯片及其制造方法和半导体芯片堆叠封装
US9728490B2 (en) Semiconductor devices and methods of manufacturing the same
US11735498B2 (en) Through via electrode and device isolation structure including oxide layer pattern and nitride layer pattern sequentially stacked on inner surface of trench
TWI812168B (zh) 三維元件結構及其形成方法
KR102511200B1 (ko) 반도체 장치 및 그 제조 방법
US20230335467A1 (en) Semiconductor device and semiconductor package
CN115528008A (zh) 三维装置结构
KR20230145955A (ko) 금속 상에 랜딩되는 배면 또는 전면 기판 관통 비아(tsv)
CN112086435A (zh) 半导体元件及其制备方法
US11387167B2 (en) Semiconductor structure and manufacturing method for the same
KR20220122891A (ko) 반도체 소자
US11798883B2 (en) Semiconductor device and method of fabricating the same
TWI546866B (zh) 半導體元件與製作方法
US20230131382A1 (en) Three-dimensional integrated circuit structure and method of manufacturing the same
US20240153897A1 (en) Semiconductor device with advanced pad structure and method for forming same
JP5751131B2 (ja) 半導体装置及びその製造方法
KR20220140389A (ko) 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant