KR101923276B1 - InFO 코일 구조체 및 그 제조 방법 - Google Patents

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KR101923276B1
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첸화 유
하오이 차이
훙이 쿼
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Abstract

본 개시의 방법은, 캐리어 위에 코일을 형성하는 단계, 캡슐화 물질 내에 상기 코일을 캡슐화하는 단계, 상기 코일이 노출될 때까지 상기 캡슐화 물질의 상단 표면을 평탄화하는 단계, 상기 캡슐화 물질 및 상기 코일 위에 적어도 하나의 유전층을 형성하는 단계, 및 상기 적어도 하나의 유전층 내로 연장되는 복수의 재분배 라인들을 형성하는 단계를 포함한다. 복수의 재분배 라인들은 상기 코일에 전기적으로 결합된다.

Description

InFO 코일 구조체 및 그 제조 방법{INFO COIL STRUCTURE AND METHODS OF MANUFACTURING SAME}
우선권 주장 및 상호 참조
본 출원은 하기의 가출원된 미국 특허 출원: 2016년 1월 29일에 출원되고 명칭이 “InFO 코일 구조체 및 그 제조 방법(InFO Coil Structure and Methods of Manufacturing Same)”이며, 참조에 의해 여기에 통합되는 출원번호 62/289,065의 이득을 청구한다.
본 개시는 InFO 코일 구조체 및 그 제조 방법에 대한 것이다.
반도체 기술의 발전에 따라, 반도체 칩/다이가 점점 더 작아지고 있다. 그동안 더 많은 기능들이 반도체 다이 안으로 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드가 더 작은 면적 내로 패킹되게 하여야 하며, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 증가한다. 그 결과, 반도체 다이의 패키징은 더욱 어렵게 되었고, 이는 패키징 수율에 악영향을 미친다.
종래의 패키징 기술은 2가지 범주들로 나누어질 수 있다. 첫 번째 범주에서, 웨이퍼 상의 다이들은 쏘잉되기(sawed) 전에 패키징된다. 이 패키징 기술은 더 큰 처리량과 더 적은 비용과 같은 일부 이로운 특징을 갖는다. 또한, 적은 언더필(underfill) 또는 몰딩 컴파운드가 필요하다. 그러나, 이 패키징 기술은 또한 단점도 갖는다. 다이의 크기가 점점 더 작아지고 있으므로, 각각의 패키지는 오로지 각각의 다이의 I/O 패드들이 각자의 다이의 표면 바로 위의 영역에 한정되는 팬인(fan-in) 유형의 패키지일 수 있다. 다이의 제한된 면적과 함께, I/O 패드의 피치(pitch)의 제한으로 인해 I/O 패드의 수는 제한된다. 패드의 피치가 감소되어야 하면, 솔더 영역은 서로 연결되어(bridge with) 회로 장애를 야기할 수 있다. 또한, 고정된 볼 크기 요건하에, 솔더 볼은 특징 크기를 가져야 하며, 이는 결국 다이의 표면상에 패킹될 수 있는 솔더 볼의 수를 제한한다.
패키징의 다른 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼로부터 쏘잉된다. 이 패키징 기술의 이로운 특징은 팬아웃(fan-out) 패키지를 형성할 수 있는 가능성이며, 이는 다이 상의 I/O 패드들이 다이보다 더 큰 면적으로 재분배될 수 있고 따라서 다이의 표면상에 패킹되는 I/O 패드의 수가 증가될 수 있음을 의미한다. 이 패키징 기술의 또 다른 이로운 특징은, 단지 “기지의 양호한 다이들(known-good-dies)만이 패키징되고, 결함 다이들이 폐기되며, 따라서 비용 및 노력이 결함 다이들 상에서 낭비되지 않는다는 것이다.
본 개시의 방법은, 캐리어 위에 코일을 형성하는 단계, 캡슐화 물질 내에 상기 코일을 캡슐화하는 단계, 상기 코일이 노출될 때까지 상기 캡슐화 물질의 상단 표면을 평탄화하는 단계, 상기 캡슐화 물질 및 상기 코일 위에 적어도 하나의 유전층을 형성하는 단계, 및 상기 적어도 하나의 유전층 내로 연장되는 복수의 재분배 라인들을 형성하는 단계를 포함한다. 복수의 재분배 라인들은 상기 코일에 전기적으로 결합된다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 13은 일부 실시예들에 따른 패키지의 형성시에 중간 스테이지의 단면도를 예증한다.
도 14는 일부 실시예들에 따라 코일, 장치 다이, 및 수동 장치를 포함하는 패키지의 평면도를 예증한다.
도 15는 일부 실시예들에 따라 코일은 포함하지만 어떠한 장치 다이도 포함하지 않는 패키지의 단면도를 예증한다.
도 16은 일부 실시예들에 따라 코일은 포함하지만 어떠한 장치 다이도 포함하지 않은 패키지의 평면도를 예증한다.
도 17은 일부 실시예들에 따라 코일, 장치 다이, 및 내장(embedded) 수동 장치를 포함하는 패키지의 단면도를 예증한다.
도 18은 일부 실시예들에 따라 패키지를 형성하기 위한 프로세스 흐름을 예증한다.
도 19는 일부 실시예에 따라 코일의 일부분을 예증한다.
도 20은 일부 실시예에 따라 이중 라인 코일을 예증한다.
하기의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 개시를 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "아래에 놓인", "아래에", "더 낮은", "위에 놓인", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
각각의 패키지의 캡슐화 물질을 관통하는 코일을 포함하는 패키지와, 이 패키지를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 패키지를 형성하는 중간 단계들이 예증된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예증적 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1 내지 13은 본 개시의 일부 실시예들에 따른 일부 패키지의 형성시에 중간 스테이지의 단면도 및 평면도를 예증한다. 도 1 내지 13에 도시된 단계들은 도 18에 도시된 프로세스 흐름(200)에서 또한 개략적으로 예증된다.
도 1은, 캐리어(20)와, 캐리어(20) 위에 형성된 릴리스층(22)을 예증한다. 캐리어(20)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(20)는 평면도로 원형을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들면, 캐리어(20)는 8인치 지름, 12인치 지름 등을 가질 수 있다. 릴리스층(22)은, 후속 단계에서 형성될 상부 구조체로부터 캐리어(20)와 함께 제거될 수 있는, (예컨대, 광 대 열 변환(Light To Heat Conversion; LTHC) 물질과 같은) 중합체 기반 물질로 형성될 수 있다. 본 개시의 일부 실시예에 따라, 릴리스층(22)이 에폭시 기반 열-릴리스 물질로 형성된다. 본 개시의 일부 실시예에 따라, 릴리스층(22)이 자외선(ultra-violet; UV) 글루(glue)로 형성된다. 릴리스층(22)은 액체로서 분배되고, 경화될 수 있다. 본 개시의 대안적인 실시예에 따라, 릴리스층(22)은 적층막(laminate film)이고, 캐리어(20) 상으로 적층된다. 릴리스층(22)의 상단 표면은 평평하게 되고, 고도의 평면성(a high degree of planarity)을 가진다.
본 개시의 일부 실시예에 따라, 유전층(24)이 릴리스층(22) 위에 형성된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(202)로서 도시된다. 최종 제품에서, 유전층(24)이 패시베이션층으로서 사용되어 습기 및 다른 해로운 물질로부터 상부 금속성 피처를 격리한다. 유전층(24)은, PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 감광 물질일 수 있는 중합체로 형성될 수 있다. 본 개시의 대안적인 실시예에 따라, 유전층(24)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass) 등일 수 있는 비유기 물질(들)로 형성된다. 본 개시의 대안적인 실시예에 따라, 어떠한 유전층(24)도 형성되지 않는다. 따라서, 유전층(24)은 형성될 수 있거나 형성될 수 없다는 것을 표시하기 위해 점선으로 도시된다.
도 2 및 3은 이후로 관통 전도체들(또는 관통 비아들)로서 지칭되는 전도성 피처들(32)의 형성을 예증하는데, 이러한 지칭의 이유는 이것들이 후속 단계에서 도포될 캡슐화 물질(52)을 관통하기 때문이다(도 6 참조). 도 2를 참조하면, 시드층(26)은, 예를 들면, 물리적 기상 퇴적(Physical Vapor Deposition; PVD) 또는 금속박 적층(metal foil lamination)을 통해 유전층(24) 위에 형성된다. 시드층(26)은 구리, 알루미늄, 티타늄, 또는 이 물질들의 복수의 층들로 형성될 수 있다. 본 개시의 일부 실시예에 따라, 시드층(26)은 티타늄층(도시되지 않음)과, 이 티타늄층(도시되지 않음) 위에 구리층을 포함한다. 대안의 실시예에 따라, 시드 층(26)은 단일 구리층을 포함한다.
포토 레지스트(28)가 시드 층(26) 위에 도포되고, 그 다음 패터닝된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(202)로서 또한 도시된다. 그 결과, 포토 레지스트(28)에 개구(30)가 형성되며, 이를 통해 시드 층(26)의 일부 부분이 노출된다.
도 2에 도시된 바와 같이, 전해 도금 및 무전해 도금의 적절한 조합일 수 있는, 도금을 통해 관통 전도체(32)가 개구(30) 내에 형성된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(204)로서 도시된다. 관통 전도체(32)는 시드 층(26)의 노출된 부분 상에 도금된다. 관통 전도체(32)는 구리, 알루미늄, 텅스텐, 니켈, 또는 이 물질들의 합금을 포함할 수 있다. 관통 전도체(32)의 평면도의 프로파일/형상은, 관통 전도체(32)의 의도된 기능에 따라 나선형, 고리형, 직사각형, 정사각형, 원형 등을 포함하지만, 이것들에 제한되지는 않는다. 비록 관통 전도체들(32)이 본 명세서 전체에 걸쳐 단면도에서 분리된(discrete) 피처들로서 예증되지만, 관통 전도체들(32)은 일체화된 전도체의 부분들일 수 있다. 관통 전도체(32)의 높이는 후속적으로 배치된 장치 다이(38)(도 6)의 두께에 의해 결정되며, 다양한 실시예들에 따라 관통 전도체(32)의 최종 높이는 장치 다이(38)의 두께 이상이다. 본 예시적인 관통 전도체(32)는 인덕터로서 기능하도록 구성되고, 관통 전도체(32)의 높이는 그와 같이 형성된 인덕터의 바람직한 인덕턴스에 따라 결정될 수 있다. 일부 실시예에 따라, 중간 높이에서 측정된 중간 폭 W2은 상단 폭 W1과 하단 폭 W3보다 크다. 대안적인 실시예에 따라, 상단 폭 W1은 중간 폭 W2보다 크고, 중간 폭 W2는 하단 폭 W3보다 크다.
관통 전도체(32)의 도금 후에, 포토 레지스트(28)가 제거되고, 그 결과의 구조물이 도 3에 도시되어 있다. 포토 레지스트(28)에 의해 이전에 덮이지 않은 시드층(26)의 부분(도 2)은 노출된다. 그런 다음, 시드 층(26)의 노출된 부분을 제거하도록 에칭 단계가 수행되며, 에칭은 이방성 에칭 또는 등방성 에칭일 수 있다. 반면에, 관통 전도체(32)에 의해 중첩되는 시드층(26)의 부분들은 에칭되지 않은 채로 남는다. 설명 전체를 통해, 시드층(26)의 잔여 하부 부분은 관통 전도체(32)의 하단 부분이라고 간주된다. 시드 층(26)이 각각의 상부 관통 전도체(32)의 물질과 유사하거나 동일한 물질로 형성될 때, 시드 층(26)이 사이에 어떠한 구별가능한 계면도 없이 관통 전도체(32)와 합쳐질 수 있다. 따라서, 시드층(26)은 후속 도면들에서 도시되지 않는다. 본 개시의 대안적인 실시예에 따라, 시드층(26)과 관통 전도체(32)의 상부 도금된 부분간의 구별가능한 계면이 존재한다.
관통 전도체(32)의 평면도의 형상은 그 의도된 기능과 관련되고 그 의도된 기능에 의해 결정된다. 관통 전도체(32)가 인덕터를 형성하기 위해 사용되는 일부 예시적인 실시예에 따라, 예증된 관통 전도체(32)가 코일(33)의 일부분일 수 있다. 일부 실시예에 따라, 관통 전도체(32)는 복수의 동심원의 고리들(미도시됨)을 형성하며, 외부 고리들은 내부 고리들을 둘러싼다. 고리들은, 외부 고리들이, 후속적으로 형성된 재분배 라인들을 통해 내부 고리들에 연결되는 것을 허용하기 위한 틈(break)들을 가진다. 일부 실시예에 따라, 도 14 및 16에 도시된 바와 같이, 관통 전도체(32)는, 내부 고리를 둘러싸는 외부 고리를 또한 포함하는, 통합된 나선형 형성 코일(33)의 일부분들이다. 코일(33)은 코일(33)의 대향 단부들에 포트(port)들(34)을 가진다.
도 4는 본 개시의 일부 실시예에 따라 캐리어(20) 위에 장치 다이(38)(들)를 배치하는 것을 예증한다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(206)로서 도시된다. 장치 다이(38)는, 접착막인, 다이-부착막(Die-Attach Film; DAF)(40)을 통해 유전층(24)에 접착될 수 있다. 본 개시의 일부 실시예에 따라, 장치 다이(38)는, 코일(33)로부터 AC 전류를 수신하고 AC 전류를 DC 전류로 변환하는 기능을 수행하도록 배열되는 AC-DC 컨버터 다이이다. DC 전류는 배터리(미도시됨)를 충전하고, 코일(33)을 포함하는 패키지가 위치되는 각각의 제품의 회로를 구동하기 위해 사용된다. 장치 다이(38)는 또한, 블루투스 저 에너지(Bluetooth Low-Energy; BLE) 다이일 수 있는, 통신 다이일 수 있다. BLE 다이(38B)는 예를 들면, 블루투스 기술을 통해 송신기(미도시됨)와 통신하는 기능을 가질 수 있다. 송신기 및 BLE 다이(38)는, 예를 들면, 송신기와 코일(33) 사이의 거리가 충분히 작고 그리고/또는 배터리 내에 저장된 전력이 미리 결정된 문턱 레벨보다 낮을 때, 에너지의 전송을 협상(negotiate)할 수 있다. 그러면, 송신기는 예를 들면 약 6.78 MHz의 고주파수에서의 자기장의 형태일 수 있는 에너지의 송신을 시작할 수 있다. 코일(33)은 에너지를 수신하고, 각각의 전류를 AC-DC 컨버터 칩(38)에 공급한다. 본 개시의 일부 실시예에 따라, 장치 다이(38)는 AC-DC 컨버터와 BLE 다이 둘 다를 나타낸다.
비록 하나의 장치 다이(38)가 예증되지만, 더 많은 장치 다이들이 유전층(24) 위에 배치될 수 있다. 본 개시의 일부 실시예에 따라, 패키지의 형성은 웨이퍼 레벨에 있다. 따라서, 장치 다이(38)와 동일한 복수의 장치 다이들이 캐리어(20) 상에 배치될 수 있고, 복수의 행들과 열들을 갖는 배열로서 할당된다. 유사하게, 코일(33)이 형성될 때 코일(33)과 동일과 복수의 코일들이 동시에 형성된다.
장치 다이(38)는, 실리콘 기판일 수 있는 반도체 기판(42)을 포함할 수 있다. 집적 회로 장치(44)는 반도체 기판(42) 상에 형성된다. 집적 회로 장치(44)는, 트랜지스터와 다이오드와 같은 능동 장치와, 저항, 커패시터, 인덕터 등과 같은 수동 장치를 포함할 수 있다. 장치 다이(38)는 집적 회로 장치(44)에 전기적으로 결합된 금속 필라(46)를 포함할 수 있다. 금속 필라(46)는 예를 들면, PBO, 폴리이미드, 또는 BCB로 형성될 수 있는 유전층(48) 내에 내장될 수 있다. 패시베이션층(50)이 또한, 예증되며, 여기서 금속 필라(46)는 패시베이션층(50) 내로 연장될 수 있다. 패시베이션층(50)은 실리콘 질화물, 실리콘 산화물, 또는 이것들의 다중층들을 포함할 수 있다.
다음으로, 도 5를 참조하면, 캡슐화 물질(52)이 장치 다이(38) 상에 캡슐화/몰딩된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(208)로서 도시된다. 캡슐화 물질(52)은 이웃하는 관통 전도체들(32) 사이의 틈(gap)과, 관통 전도체들(32)과 장치 다이(38) 사이의 틈들을 충전(fill)한다. 캡슐화 물질(52)은 중합체 기반 물질을 포함할 수 있고, 몰딩 컴파운드, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 본 개시의 일부 실시예에 따라, 캡슐화 물질(52)은 에폭시 기반 물질과, 에폭시 기반 물질 내의 필러(filler) 입자를 포함한다. 필러 입자는, 구형(spherical) 입자일 수 있는 예를 들면, Al2O3 입자를 포함할 수 있다. 캡슐화 물질(52)의 상단 표면은 금속 필라(46)의 상단 단부보다 높다.
후속 단계에서, 도 6에 도시된 바와 같이, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 프로세스 또는 연마 프로세스와 같은 평탄화 프로세스가 수행되어, 관통 전도체(32)와 금속 필라(46)가 노출될 때까지 캡슐화 물질(52)의 상단 표면을 감소시킨다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(210)로서 또한, 도시된다. 평탄화로 인해, 관통 비아(32)의 상단 단부는 금속 필라(46)의 상단 표면과 실질적으로 같은 높이에 있고(공면임), 캡슐화 물질(52)의 상단 표면과 실질적으로 같은 높이에 있다.
도 7 및 11은 전면 RDL와 각각의 유전층의 형성을 예증한다. 도 7을 참조하면, 유전층(54)이 형성된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(212)로서 도시된다. 본 개시의 일부 실시예에 따라, 유전체층(54)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 본 개시의 대안적인 실시예에 따라, 유전체층(54)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 물질로 형성된다. 관통 전도체(32)와 금속 필라(46)를 노출시키도록 (예컨대, 노출 및 현상을 통해) 개구(55)가 유전층(54) 내에 형성된다. 개구(55)는 포토 리소그래피 프로세스를 통해 형성될 수 있다.
다음으로, 도 8을 참조하면, 금속 필라(46)와 관통 전도체(32)를 접속시키도록 재분배 라인(Redistribution Line; RDL)(58)이 형성된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(214)로서 도시된다. RDL(58)은 또한, 금속 필라(46)와 관통 전도체(32)를 상호접속시킬 수 있다. RDL(58)은 유전층(54) 위의 금속 트레이스(금속 라인)와 유전층(54) 내로 연장되는 비아를 포함한다. RDL(58) 내의 비아는 관통 전도체(32)와 금속 필라(46)에 연결된다. 본 개시의 일부 실시예에 따라, RDL(58)의 형성은, 블랭킷(blanket) 구리 시드층을 형성하는 것, 블랭킷 구리 시드층 위에 마스크층을 형성하고 패터닝하는 것, RDL(58)을 형성하도록 도금을 수행하는 것, 마스크 층을 제거하는 것, 그리고 RDL(58)에 의해 덮이지 않는 블랭킹 구리 시드층의 부분을 에칭하는 것을 포함한다. RDL(58)은 알루미늄, 구리, 텅스텐, 및/또는 이들의 합금을 포함한 금속 또는 금속 합금으로 형성될 수 있다.
일부 실시예에 따라 도 9를 참조하면, 유전층(60)이 도 8에 도시된 구조체 위에 형성되며, 유전층(60) 내에 개구(62)의 형성에 의해 후속된다. 따라서, RLD(58)의 일부 부분이 노출된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(216)로서 도시된다. 유전층(60)은, 유전층(54)을 형성하기 위한 동일 후보 물질로부터 선택된 물질을 사용해서 형성될 수 있다.
다음으로, 도 10에 도시된 바와 같이, RDL(64)은 유전층(60) 내에 형성된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(216)로서 또한 도시된다. 본 개시의 일부 실시예에 따라, RDL(64)의 형성은, 블랭킷 구리 시드층을 형성하는 것, 블랭킷 구리 시드층 위에 마스크층을 형성하고 패터닝하는 것, RDL(64)을 형성하도록 도금을 수행하는 것, 마스크 층을 제거하는 것, 그리고 RDL(64)에 의해 덮이지 않는 블랭킹 구리 시드층의 부분을 에칭하는 것을 포함한다. RDL(64)은 또한, 알루미늄, 구리, 텅스텐, 및/또는 이들의 합금을 포함한 금속 또는 금속 합금으로 형성될 수 있다. 비록 예증된 예시적인 실시예에서, RDL들(58 및 64)의 두 개의 층들이 형성되지만, RDL들이 하나의 층 또는 두 개보다 많은 층들과 같이 임의의 개수의 층들을 가질 수 있다는 것을 인식할 것이다.
도 11 및 12는 일부 예시적인 실시예에 따른 유전층(66) 및 전기적 커넥터(electrical connector)(68)의 형성을 예증한다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(218)로서 도시된다. 도 11을 참조하면, 유전층(66)은 예컨대, PBO, 폴리이미드, 또는 BCB를 사용해서 형성된다. RDL(64)의 일부분인 하부 금속 패드를 노출시키도록 유전층(66) 내에 개구(59)가 형성된다. 일부 실시예에 따라, UBM들(Under-Bump Metallurgies)(미도시됨)이 유전층(66) 내의 개구(59) 내로 연장되도록 형성된다.
그런 다음, 도 12에 도시된 바와 같이 전기적 커넥터(68)가 형성된다. 전기적 커넥터(68)의 형성은 UBM의 노출된 부분 상에 솔더 볼을 배치하고, 그런 다음, 솔더 볼을 리플로우(reflow)하는 것을 포함할 수 있다. 본 개시의 대안적 실시예에 따라, 전기적 커넥터(68)의 형성은, RDL(64) 내의 노출된 금속 패드 위에 솔더 영역을 형성하도록 도금 단계를 수행하고, 그런 다음, 솔더 영역을 리플로우하는 것을 포함할 수 있다. 전기적 커넥터(68)는 또한 금속 필라, 또는 금속 필라와 솔더 캡을 포함할 수 있고, 이들은 또한 도금을 통해 형성될 수 있다. 본 설명 전체에 걸쳐, 유전층(24)을 포함하는 구조체와 상부 구조체는 결합해서 패키지(100)라고 지칭되며, 복수의 장치 다이들(38)을 포함하는 합성 웨이퍼이다.
다음으로, 패키지(100)는 예를 들면, UV 광 또는 레이저 빔을 릴리스층(22) 상에 투사함으로써 캐리어(20)로부터 디본딩되어, 릴리스층(22)이 UV광 또는 레이저 빔의 열 하에서 분해되게 된다. 따라서, 패키지(100)가 캐리어(20)로부터 디본딩(de-bond)된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(220)로서 도시된다. 본 개시의 일부 실시예에 따라, 결과적인 패키지(100)에서, 유전층(24)은 패키지(100)의 하단 부분으로서 남아 있고, 관통 전도체(32)를 보호한다. 유전층(24)은 내부에 어떠한 관통 개구도 없는 블랭킷층일 수 있다. 대안적인 실시예에 따라, 유전층(24)이 형성되지 않고, 캡슐화 물질(52) 및 관통 전도체(32)의 하단 표면들이 디본딩 후에 노출된다. 만약 DAF(40)가 사용된다면, DAF(40)를 제거하도록 후면 연마가 수행될 수 있어서(또는 수행되지 않을 수 있음), 관통 전도체(32)의 하단 표면이 장치 다이(38)의 하단 표면 및 캡슐화 물질(52)의 하단 표면과 공면이 되게 된다. 장치 다이(38)의 하단 표면은 또한 반도체 기판(42)의 하단 표면일 수 있다.
그런 다음, 패키지(100)는, 서로 동일한 복수의 패키지들(100’) 내로 싱귤레이팅(쏘잉)된다. 각각의 단계는 도 18에 도시된 프로세스 흐름 내의 단계(222)로서 도시된다. 도 13은 예시적인 패키지(100’)를 예증한다. 도 13은 예를 들면, 전기적 커넥터(68)를 통해 패키지(100’)를 패키지 컴포넌트(110)에 본딩하는 것을 또한 예증한다. 패키지 컴포넌트(110)는 인쇄 회로 기판(Printed Circuit Board; PCB), 인터포저, 패키지 기판, 장치 패키지 등일 수 있다. 대안적인 실시예에 따라, 패키지(100’)는 연성(flex) PCB(미도시되었으며, 도 17의 연성 PCB(72)와 유사함)에 전기적으로 연결될 수 있는데, 코일(33)과 중첩될 수 있거나 옆으로 연결될 수 있다.
도 14는 도 13에 도시된 패키지(100’)의 평면도를 예증하며, 도 13에 도시된 단면도는 도 14의 평면 포함 라인(13-13)으로부터 얻어진다. 본 개시의 일부 실시예에 따라, 코일(33)의 포트(34)는, AC-DC 컨버터 다이일 수 있는 장치 다이(38)(38A라고 표시됨)에 연결된다. 일부 실시예에 따라, 38B라고 표시되는 BLE 다이는 패키지(100’)에 또한 배치된다.
수동 장치(56)는 패키지(100’) 내에 또한 포함된다. 수동 장치(56)는, 각각의 칩들 내에 반도체 기판상에 형성되는 집적된 수동 장치(Integrated Passive Devices; IPD)일 수 있다. 본 설명 전체를 통해, IPD는, 인덕터, 커패시터, 저항 등과 같은 단일 수동 장치를 포함할 수 있는 단일 장치 칩일 수 있으며, 각각의 칩 내에 어떠한 다른 수동 장치 및 능동 장치도 구비하지 않는다. 더 나아가, 일부 실시예에 따라, IPD 내에는 트랜지스터 및 다이오드와 같은 어떠한 능동 장치도 없다.
본 개시의 일부 실시예에 따라, 수동 장치(56)는, 도 17에 도시된 바와 같이, RDL(64) 또는 솔더 영역(68) 상으로 본딩된 표면 실장 장치(Surface Mount Device; SMD)(56A라고 표시됨)를 포함한다. 대안적인 실시예에 따라, 수동 장치(56)는, 도 5에 도시된 바와 같이 캡슐화 단계 전에 캐리어(20) 상에 배치될 수 있는 내장형 수동 장치(56B)를 포함한다. 각각의 수동 장치(56)는 도 17에 또한 도시되어 있으며, 표기(38/56B)는, 각각의 컴포넌트(들)가 장치 다이(38), 수동 장치(예컨대, IPD)(56B)일 수 있거나, 서로 분리된 장치 다이 및 수동 장치 둘 다를 포함할 수 있다. 유사하게, 캡슐화 물질(52) 내에 캡슐화된 수동 장치(들)(56B)는, 도 6에 도시된 바와 같이 평탄화 단계에서 노출된 제각기의 표면 전도성 피처들(46과 유사함)을 가질 수 있다. 따라서, 수동 장치(56B)는 RDL(58) 및/또는 RDL(64)을 통해 다른 장치에 전기적으로 결합된다. 대안적인 실시예에 따라, 캡슐화 물질(52) 내에 캡슐화된 어떠한 수동 장치도 존재하지 않는다.
도 14를 다시 참조하면, 본 개시의 일부 실시예에 따라, 코일(33)에 의해 둘러싸인 캡슐화 물질(52)의 부분은 그 내부에 관통 비아와 같은 임의의 전도성 물질을 가지지 않는다. 따라서, 코일(33)에 의해 둘러싸인 캡슐화 물질(52)의 부분은 또한 그 내부에 임의의 수동 또는 활성 장치를 가지지 않을 수 있다.
도 14는 일부 예시적인 실시예에 따라 패키지(100’) 내의 컴포넌트를 연성 PCB(72)(도 14에는 도시되지 않고 도 17을 참조함)에 연결시키기 위해 사용되는 본드 패드(70)를 또한 예증한다. 본드 패드(70)는 RDL들(58 및 64)을 통해 장치 다이(38A), 장치 다이(38B), 및/또는 수동 장치(56)에 전기적으로 결합된다(도 13).
도 15는 본 개시의 일부 실시예에 따른 패키지의 단면도를 예증한다. 이 실시예들은, 어떠한 장치 다이(능동 장치를 구비함)와 수동 장치도 패키지(100’)에 위치되지 않는 것을 제외하고는, 도 13 및 14의 실시예들과 유사하다. 대안적으로 기술하면, 본 개시의 일부 실시예에 따라, 캡슐화 물질(52) 내부의 모든 전도성 피처들은 코일(33)의 부분들이다. 따라서, 패키지(100’)는 코일(33)과 각각의 전기적 연결 구조체를 포함하지만, 어떠한 추가적인 장치들도 포함하지 않으며, 패키지는 별개의(discrete) 코일이다.
도 16은 본 개시의 일부 실시예에 따라 패키지(100’)의 평면도를 예증하며, 도 15에 도시된 단면도는 도 16의 평면 포함 라인(15-15)으로부터 얻어진다. 도 16에 도시된 바와 같이, 적절한, 하지만 과도하지는 않은 분량의 캡슐화 물질(52)이 코일(33)의 외부 측부 상에 있는 것을 보장하기 위해 일부 공정 마진이 남겨지는 것을 제외하고는, 코일(33)은 패키지(100’)의 모든 에지들에 인접하게 연장된다. 결과적으로, 패키지(100’)의 풋프린트 크기(평면도 면적)가 최소화된다. 코일(33)의 외부 측부 상의 캡슐화 물질(52)의 부분은 코일(33)이 오픈 에어(open air)에 노출되는 것을 방지한다. 도 16에 도시된 바와 같이, 코일(33)의 내부 또는 외부와 캡슐화 물질(52) 내에는 어떠한 능동 및 수동 장치도 존재하지 않는다.
도 17은 일부 실시예들에 따른 패키지(100’)의 단면도를 예증한다. 도 17에 도시된 바와 같이, 수동 장치(56A)는 유전층들(54, 60, 및 66) 위에 있고, 솔더 영역(68)을 통해 금속 패드(64)에 본딩될 수 있다. 장치 다이(38) 및/또는 수동 장치(56B)는 캡슐화 물질(52) 내에 내장된다. 연성 PCB(72)는 예를 들면, 솔더 영역(68)을 통해 금속 패드(70)에 연결된다. 더 나아가, 수동 장치(56A)는 패키지 면적을 더 잘 사용하고 산출되는 패키지의 풋프린트를 감소시키도록 수동 장치(56B)를 직접 중첩시킬 수 있다.
일부 실시예에 따라, 페라이트 물질(74)은 예를 들면, 접착 막(76)을 통해 유전층(66)에 부착된다. 페라이트 물질(74)은 망간-아연, 니켈-아연 등을 포함할 수 있다. 페라이트 물질(74)은 고주파수에서 비교적 낮은 손실을 가지며, 인덕터(33)의 인덕턴스를 증가시키기 위해 사용된다. 페라이트 물질(74)은 코일(33)을 중첩시키고, 페라이트 물질(74)의 에지(edge)는 코일(33)의 에지와 실질적으로 함께 종료(co-terminus)될 수 있다.
도 19는 도 14 및 16의 패키지(100’)의 부분(82)의 확대도를 예증하며, 두 개의 관통-전도체들(32)이 예시로서 예증된다. 응력을 감소시키기 위해, 관통-전도체(32)는 둥근 모서리(corner)를 가질 수 있다. 예를 들면, 관통 전도체의 반경 R1은 약 W1/2와 2W1/3 사이의 범위를 가질 수 있다.
효율을 향상시키도록, 일부 실시예에 따라, 코일(33)의 외부 고리들은 내부 고리들의 폭들 중의 폭 이상의 폭들을 가질 수 있다. 예를 들면, 도 14 및 16을 참조하면, 가장 바깥쪽 고리의 폭일 수 있는 폭 W1A는 가장 안쪽 고리의 폭 W1B 이상일 수 있다. 비율 W1B/W1A은 약 1/2와 약 2/3 사이의 범위를 가질 수 있다. 더 나아가, 외부 고리로부터 내부 고리까지, 관통 전도체(32)의 폭은 점점 감소되거나 몇몇 고리들마다 주기적으로 감소될 수 있다.
도 20은 일부 실시예에 따라 이중 라인 코일(33)을 포함하는 패키지(100’)를 예증한다. 더 선명한 뷰를 위해, 코일(33)의 단부들을 장치 다이(38A)에 연결시키는 RDL들(58 및 64)(도 14)은 도 20에 예증되지 않는다. 코일(33)이, 단일 관통 전도체(32) 권선(coiling)을 갖는 대신에 병렬로 두 개의 관통 전도체들(32A 및 32B)을 갖는다는 것을 제외하고는, 도 20의 코일(33)은 도 14 또는 도 16의 대응하는 코일과 본질적으로 동일할 수 있다. 관통 전도체들(32A 및 32B)은 서로 병렬이고, 코일을 형성하도록 단일 전도체와 같이 결합해서 사용된다. 관통 전도체(32A)를 관통 전도체(32B)와 구별해서 그 레이아웃들이 명확하게 보일 수 있도록, 관통 전도체들(32A 및 32B)이 상이한 패턴들을 사용해서 도시된다.
도 20에 도시된 바와 같이, 관통 전도체들(32A 및 32B) 각각은 스스로(by itself) 코일을 형성한다. 관통 전도체들(32A 및 32B)의 단부들은 커넥터들(74A 및 74B)을 통해 상호연결된다. 커넥터들(74A 및 74B) 각각은, 관통 전도체들(32A 및 32B)이 형성될 때 동시에 형성되는 관통 비아일 수 있거나, RDL들(58 및 64)의 일부일 수 있다. 커넥터들(74A 및 74B)은 관통 전도체 부분과 RDL 부분 둘 다를 또한 포함할 수 있다. 일부 실시예에 따라, 도 20에 도시된 바와 같이, 관통 전도체들(32A 및 32B)은 자신들의 단부들에서만 연결되고 중앙에서는 연결되지 않는다. 대안적인 실시예에 따라, 커넥터들(74A 및 74B)과 유사한 추가적인 커넥터들이 관통 전도체(32A)의 중앙 부분들을 관통 전도체(32A)의 제각기의 중앙 부분들에 상호연결시키기 위해 주기적으로 형성될 수 있다. 예를 들면, 관통 전도체들(32A 및 32B)의 각각의 일직선 부분은 하나 이상의 인터커텍터를 포함할 수 있다. 도 19 및 20에 도시된 바와 같은 코일(33)은 예증된 바와 같이 모든 실시예들과 결합될 수 있다.
관통 전도체들(32A 및 32B)의 상호연결의 결과로서, 관통 전도체들(32A 및 32B)은 결합해서 코일을 형성한다. 예컨대, 수 메가헤르쯔 이상과 같은 고주파수에서 동작될 때, 도 20의 코일(33)은 도 14 및 16에 도시된 바와 같이 벌크 코일(33)에 비견되고 종종 더 양호한 성능을 가진다. 이것은 스킨 효과(skin effect)에 의해서 야기될 수 있다. 더 나아가, 도 14에 도시된 바와 같이 관통 전도체(32)의 중간 부분을 제거하는 것과 마찬가지이므로, 관통 전도체들(32A 및 32B)이 벌크 코일에 비해 더 좁기 때문에, 관통 전도체들(32A 및 32B)의 도금에서 패턴 로딩 효과가 감소된다.
본 개시의 실시예는 일부 이로운 피처를 가진다. 코일(33)이 캡슐화 물질 내에 형성되며, 이에 따라 코일(33)의 높이는 큰 값을 가질 수 있다. 따라서, 코일(33)의 인덕턴스는 높다. 코일(33)은 또한 장치 다이를 패키징하기 위해 동일한 패키징 프로세스를 사용해서 형성될 수 있고, 장치 다이 및 수동 장치와 동일한 패키지 내에 집적될 수 있어서, 풋프린트 및 패키지의 제조 비용의 감소를 야기할 수 있다.
본 개시의 일부 실시예에 따라, 방법은, 캐리어 위에 코일을 형성하는 단계, 캡슐화 물질 내에 코일을 캡슐화하는 단계, 코일이 노출될 때까지 캡슐화 물질의 상단 표면을 평탄화하는 단계, 캡슐화 물질 및 코일 위에 적어도 하나의 유전층을 형성하는 단계, 및 적어도 하나의 유전층 내로 연장되는 복수의 재분배 라인들을 형성하는 단계를 포함할 수 있다. 복수의 재분배 라인들은 코일에 전기적으로 결합될 수 있다.
본 개시의 일부 실시예에 따라, 코일을 형성하는 단계는, 캡슐화 물질의 하단 표면과 실질적으로 공면이 되도록 코일의 하단 표면을 형성하는 단계를 더 포함하고, 코일과는 다른 어떠한 추가적인 전도성 피처도 캡슐화 물질 내에 캡슐화되지 않을 수 있다. 본 방법은 캐리어 위에 AC-DC 컨버터 다이를 배치하는 단계를 더 포함하고, AC-DC 컨버터 다이는 캡슐화 물질 내에 캡슐화되며, 본 방법은, 복수의 재분배 라인들의 일부분들을 통해 코일을 AC-DC 컨버터 다이에 전기적으로 결합시키는 단계를 더 포함할 수 있다. 본 방법은 적어도 하나의 유전층 위에 집적 수동 장치를 본딩하는 단계를 더 포함하고, 집적 수동 장치는 복수의 재분배 라인들에 전기적으로 결합될 수 있다. 본 방법은 페라이트 물질을 적어도 하나의 유전층에 부착시키는 단계를 더 포함하고, 페라이트 물질은 코일과 중첩될 수 있다. 본 방법은 캐리어 위에 추가적인 집적 수동 장치를 배치하는 단계를 더 포함하며, 추가적인 집적 수동 장치는 캡슐화 물질 내에 캡슐화될 수 있다. 본 방법은 코일을 패키지 내로 분리시키도록 싱귤레이션(singulation)을 수행하는 단계를 더 포함하고, 어떠한 장치 다이 및 수동 장치도 패키지 내에 있지 않을 수 있다.
본 개시의 일부 실시예에 따라, 방법은 캐리어 위에 코일 - 코일의 평면도에서 코일은 내부 고리를 둘러싸는 외부 고리를 포함함 - 을 형성하는 단계, 캡슐화 물질 내에서 코일을 캡슐화하는 단계, 캡슐화 물질을 연마하는 단계 - 코일의 외부 고리 및 내부 고리의 상단 표면은 연마의 결과로서 노출됨 -, 캡슐화 물질 및 코일 위에 유전층을 형성하는 단계, 및 유전층을 패터닝하여 제1 개구 및 제2 개구를 형성하는 단계를 포함할 수 있다. 코일의 제1 단부 및 제2 단부는 각각 제1 개구 및 제2 개구를 통해 노출될 수 있다. 본 방법은 코일에 전기적으로 결합하도록 전기적 연결부를 형성하는 단계를 더 포함할 수 있다.
본 개시의 일부 실시예에 따라, 방법은, 코일 및 캡슐화 물질로부터 캐리어를 실장해제(de-mounting)하는 단계를 더 포함할 수 있다. 코일의 외부 고리들 및 내부 고리들의 하단 표면들은 유전 물질과 접촉할 수 있다. 본 방법은, 코일을 패키지 내로 분리시키도록 싱귤레이션을 수행하는 단계를 더 포함하고, 어떠한 장치 다이 및 수동 장치도 패키지 내에 있지 않을 수 있다. 본 방법은, 유전층 위에 집적 수동 장치를 본딩하는 단계를 더 포함할 수 있다. 본 방법은, 코일과 중첩되는 페라이트 물질을 부착하는 단계를 더 포함할 수 있다. 본 방법은, 캐리어 위에 추가적인 집적 수동 장치를 배치하는 단계를 더 포함하며, 추가적인 집적 수동 장치는 캡슐화 물질 내에 캡슐화될 수 있다. 코일을 형성하는 단계는, 캐리어 위에 시드층을 퇴적시키는 단계; 시드층 위에 포토 레지스트를 도포하는 단계; 포토 레지스트 내에 적어도 하나의 개구를 형성하도록 포토 레지스트를 패터닝하는 단계; 적어도 하나의 개구 내에 금속성 물질을 도금하는 단계; 및 코일에 의해 덮여 있지 않은 시드층의 부분들을 에칭하는 단계를 포함할 수 있다.
본 개시의 일부 실시예에 따라, 구조체는 내부 고리를 둘러싸는 외부 고리를 구비한 코일과, 내부에 코일을 캡슐화하는 캡슐화 물질을 포함할 수 있다. 캡슐화 물질은 외부 고리의 상단 표면과 내부 고리의 상단 표면과 공면인 상단 표면을 가질 수 있다. 구조체는 캡슐화 물질 및 코일 위에서 이것들에 접촉하는 유전층과, 유전층 내의 제1 개구 및 제2 개구와, 코일의 대향 단부들과 접촉하도록 각각 제1 개구 및 제2 개구 내로 연장되는 제1 및 제2 재분배 라인을 더 포함할 수 있다.
본 개시의 일부 실시예에 따라, 캡슐화 물질은 코일에 의해 둘러싸인 영역의 전체를 둘러쌀 수 있다. 코일은 병렬로 두 개의 전도체들을 포함하는 이중 라인 코일이고, 코일의 대향 단부들은 상호연결될 수 있다. 구조체는, 캡슐화 물질 내에 캡슐화된 장치 다이를 더 포함하고, 장치 다이의 전도성 피처는, 캡슐화 물질의 상단 표면과 공면인 상단 표면을 가질 수 있다. 장치 다이는 집적 수동 장치 다이이고, 집적 수동 장치 다이의 전도성 피처는, 캡슐화 물질의 상단 표면과 공면인 상단 표면을 가질 수 있다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 개시의 정신과 범위를 이탈하지 않고, 자신이 본 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 패키지 구조체의 제조 방법에 있어서,
    캐리어 위에 코일을 형성하는 단계;
    접착 막을 통해 상기 캐리어 위에 장치 다이를 배치하는 단계;
    캡슐화 재료 내에 상기 코일을 캡슐화하는 단계;
    상기 코일이 노출될 때까지 상기 캡슐화 재료의 상단 표면을 평탄화하는 단계로서, 상기 평탄화가 완료되었을 때, 상기 장치 다이와 상기 코일 및 상기 캡슐화 재료의 상단 표면들은 각각 서로에 대해 공면(coplanar)이며, 상기 접착 막과 상기 코일 및 상기 캡슐화 재료의 하단 표면들은 각각 서로에 대해 공면인 것인, 상기 평탄화하는 단계;
    상기 캡슐화 재료 및 상기 코일 위에 적어도 하나의 유전층을 형성하는 단계; 및
    상기 적어도 하나의 유전층 내로 연장되는 복수의 재분배 라인들을 형성하는 단계
    를 포함하고,
    상기 복수의 재분배 라인들은 상기 코일에 전기적으로 결합(couple)되는 것인, 패키지 구조체의 제조 방법.
  2. 제1항에 있어서,
    상기 코일을 형성하는 단계는, 상기 캡슐화 재료의 바닥 표면과 공면이 되도록 상기 코일의 바닥 표면을 형성하는 단계를 더 포함하고, 상기 코일과는 다른 어떠한 추가적인 전도성 피처(feature)도 상기 캡슐화 재료 내에 캡슐화되지 않는 것인, 패키지 구조체의 제조 방법.
  3. 제1항에 있어서,
    상기 장치 다이를 배치하는 단계는, 상기 캐리어 위에 AC-DC 컨버터 다이를 배치하는 단계를 포함하고, 상기 AC-DC 컨버터 다이는 상기 캡슐화 재료 내에 캡슐화되며, 상기 방법은, 상기 복수의 재분배 라인들의 일부분들을 통해 상기 코일을 상기 AC-DC 컨버터 다이에 전기적으로 결합시키는 단계를 더 포함하는 것인, 패키지 구조체의 제조 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 유전층 위에 집적 수동 장치를 본딩하는 단계를 더 포함하고, 상기 집적 수동 장치는 상기 복수의 재분배 라인들에 전기적으로 결합되는 것인, 패키지 구조체의 제조 방법.
  5. 제1항에 있어서,
    페라이트 재료를 상기 적어도 하나의 유전층에 부착시키는 단계를 더 포함하고, 상기 페라이트 재료는 상기 코일과 중첩되는 것인, 패키지 구조체의 제조 방법.
  6. 제1항에 있어서,
    상기 캐리어 위에 상기 코일 이외의 추가적인 집적 수동 장치를 배치하는 단계를 더 포함하며, 상기 추가적인 집적 수동 장치는 상기 캡슐화 재료 내에 캡슐화되는 것인, 패키지 구조체의 제조 방법.
  7. 제1항에 있어서,
    상기 평탄화가 완료되었을 때, 상기 코일의 측벽 전체는 상기 캡슐화 재료와 접촉하는 것인, 패키지 구조체의 제조 방법.
  8. 패키지 구조체의 제조 방법에 있어서,
    캐리어 위에 코일을 형성하는 단계로서, 상기 코일의 평면도에서, 상기 코일은 내부 고리들을 둘러싸는 외부 고리들을 포함한 것인, 상기 코일을 형성하는 단계;
    상기 캐리어 위에 장치 다이를 배치하는 단계;
    상기 코일을 캡슐화 재료 내에 캡슐화하는 단계;
    상기 캡슐화 재료를 연마하는 단계로서, 상기 코일의 외부 고리들과 상기 내부 고리들의 상단 표면들, 그리고 상기 장치 다이의 상단 표면이 상기 연마의 결과로서 노출되며, 상기 연마가 완료되었을 때, 상기 장치 다이의 하단 표면은 상기 코일의 하단 표면들과 상기 캡슐화 재료의 하단 표면보다 높은 것인, 상기 연마하는 단계;
    상기 캡슐화 재료 및 상기 코일 위에 유전층을 형성하는 단계;
    제1 개구 및 제2 개구를 형성하도록 상기 유전층을 패터닝하는 단계로서, 상기 코일의 제1 단부 및 제2 단부는 각각 상기 제1 개구 및 상기 제2 개구를 통해 노출되는 것인, 상기 패터닝하는 단계; 및
    상기 코일에 전기적으로 결합시키도록 전기적 연결부들을 형성하는 단계
    를 포함하는, 패키지 구조체의 제조 방법.
  9. 제8항에 있어서,
    상기 코일을 형성하는 단계는,
    상기 캐리어 위에 시드층을 증착시키는 단계;
    상기 시드층 위에 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트 내에 적어도 하나의 개구를 형성하도록 상기 포토 레지스트를 패터닝하는 단계;
    상기 적어도 하나의 개구 내에 금속성 재료를 도금하는 단계; 및
    상기 코일에 의해 덮여 있지 않은 상기 시드층의 부분들을 에칭하는 단계
    를 포함하는 것인, 패키지 구조체의 제조 방법.
  10. 패키지 구조체에 있어서,
    내부 고리들을 둘러싸는 외부 고리들을 포함하는 코일로서, 상기 코일의 모서리들이 둥근 것인, 상기 코일;
    내부에 상기 코일을 캡슐화하는 캡슐화 재료로서, 상기 캡슐화 재료는, 상기 외부 고리들의 상단 표면들 및 상기 내부 고리들의 상단 표면들과 공면인 상단 표면을 갖는 것인, 상기 캡슐화 재료;
    상기 캡슐화 재료 내부의 장치 다이로서, 상기 장치 다이의 하단 표면은 상기 외부 고리들의 하단 표면들과, 상기 내부 고리들의 하단 표면들 및 상기 캡슐화 재료의 하단 표면보다 높은 것인, 상기 장치 다이;
    상기 캡슐화 재료 위에서 상기 캡슐화 재료에 접촉하는 유전층;
    상기 유전층 내의 제1 개구 및 제2 개구; 및
    상기 코일의 대향 단부들에 접촉하도록, 상기 제1 개구 및 상기 제2 개구 각각 내로 연장되는 제1 재분배 라인 및 제2 재분배 라인
    을 포함하는, 패키지 구조체.
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