KR101877938B1 - 반도체 메모리 장치 - Google Patents

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Abstract

리페어 퓨즈 회로를 구비하는 반도체 메모리 장치에 관한 것으로, 리페어 대상 메모리 셀에 대응하는 리페어 대상 어드레스를 프로그래밍하기 위한 다수의 리페어 퓨즈부, 액세스 대상 어드레스와 상기 퓨즈부에 프로그래밍된 상기 리페어 대상 어드레스를 비교하여 리페어 여부를 결정하기 위한 다수의 어드레스 비교부, 및 상기 다수의 퓨즈부 중 일부 퓨즈부는 상기 리페어 대상 어드레스와 사용 목적이 서로 다른 데이터 정보가 프로그래밍되며, 상기 데이터 정보를 해당 회로로 전달하기 위한 데이터 전달부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리페어 퓨즈 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 무수히 많은 메모리 셀을 구비하고 있으며, 요즈음 고정 기술 발달에 의한 집적도 증가로 인하여 그 개수가 더욱 증가하고 있다. 반도체 메모리 장치 내에 구비되는 이러한 메모리 셀들 중 1 개라도 불량이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다. 하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하게 되었으며, 이러한 불량으로 인하여 반도체 메모리 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 더 구비한다.
리던던시 메모리 셀은 노말 메모리 셀에 불량이 발생하는 경우 이 불량 메모리 셀을 리페어하기 위한 목적으로 구비되는 회로이다. 다시 말하면, 불량 메모리 셀이 액세스 되는 경우 내부적으로 불량 메모리 셀이 아닌 정상적인 메모리 셀을 액세스하는데, 이때 사용되는 메모리 셀이 리던던시 메모리 셀이다. 반도체 메모리 장치는 이 리던던시 메모리 셀을 이용하여 불량이 발생한 메모리 셀에 대응하는 어드레스가 입력되더라도 리던던시 메모리 셀이 액세스 되도록 하여 정상적인 동작을 보장한다.이하, 불량이 발생한 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
한편, 반도체 메모리 장치는 리페어 동작을 수행하기 위하여 리던던시 메모리 셀 이외에 다른 회로 구성을 구비하고 있으며, 그중 하나가 리페어 퓨즈 회로이다. 리페어 퓨즈 회로는 리페어 대상 메모리 셀에 대응하는 어드레스(이하, '리페어 대상 어드레스'라 칭함)를 저장하기 위한 것으로, 리페어 퓨즈 회로에 구비되는 각 퓨즈에는 리페어 대상 어드레스가 프로그래밍 된다. 반도체 메모리 장치는 이렇게 프로그래밍 된 리페어 대상 어드레스를 이용하여 리페어 동작을 수행한다.
여기서, 프로그래밍이란 예정된 데이터를 퓨즈에 저장하기 위한 일련의 동작을 의미한다. 일반적으로 프로그래밍하는 방식에는 대표적으로 레이저 컷팅 방식과 전기 컷팅 방식이 있다. 여기서, 레이저 컷팅 방식은 레이저 빔을 이용하여 예정된 데이터에 따라 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이고, 전기 컷팅 방식은 예정된 데이터에 따라 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이다. 참고로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단한 방식으로 실시할 수 있는 장점이 있으나, 반도체 메모리 장치가 패키지(package)로 제작되기 이전 단계인 웨이퍼(wafer) 상태에서 실시되어야하는 단점을 가진다.
도 1 은 일반적인 반도체 메모리 장치의 리던던시 회로를 설명하기 위한 블록도이다.
도 1 을 참조하면, 리던던시 회로는 다수의 리페어 퓨즈부(110)와, 다수의 어드레스 비교부(120), 및 인에이블 퓨즈부(130)를 구비한다.
다수의 리페어 퓨즈부(110)는 리페어 대상 메모리 셀에 대응하는 리페어 대상 어드레스가 프로그래밍된다. 다수의 어드레스 비교부(120)는 외부에서 입력되는 어드레스(ADD<0:n>, 여기서, n 은 자연수)와 다수의 리페어 퓨즈부(110)에서 출력되는 다수의 퓨즈 어드레스(FU_ADD<0:n>)를 비교하여 리페어 결정 신호(HIT_SUM<0:n>)를 생성한다. 여기서, 다수의 퓨즈 어드레스(FU_ADD<0:n>)는 다수의 리페어 퓨즈부(110) 각각에 구비되는 퓨즈에 프로그래밍된 어드레스이며, 각각 리페어 대상 어드레스에 대응한다. 이어서, 인에이블 퓨즈부(130)는 다수의 리페어 퓨즈부(110)의 프로그래밍 여부에 따라 인에이블 신호(FU_EN<0:m>, 여기서, m 은 자연수)를 생성한다. 여기서, 인에이블 신호(FU_EN<0:m>)는 다수의 리페어 퓨즈부(110)의 프로그래밍 여부에 따라 활성화 여부가 결정된다.
참고로, 다수의 리페어 퓨즈부(110) 각각, 즉 다수의 리페어 퓨즈 회로 각각은 다수의 퓨즈 회로를 구비한다. 도 1 은 n+1 비트 개수를 가지는 어드레스를 하나의 어드레스 세트로 하고, 이러한 어드레스 세트를 m+1 개 프로그래밍 할 수 있는 구성이다. 즉, 다수의 리페어 퓨즈 회로는 (n+1)×(m+1) 개의 퓨즈 회로를 구비한다.
한편, 반도체 메모리 장치는 다수의 리페어 퓨즈 회로 이외에 여러 가지 다양한 목적을 위한 퓨즈 회로를 구비하고 있다. 이러한 퓨즈 회로에는 환경에 따라 민감하게 동작하는 정전압 발생 회로에서 전압을 튜닝(tuning)하는데 사용되는 튜팅 퓨즈 회로나, 테스트를 위해 사용되는 테스트 퓨즈 회로나, 다양한 모드 선택을 제어하기 위한 제어 퓨즈 회로 등이 있다. 그리고, 이러한 퓨즈 회로는 리페어 퓨즈 회로와 독립적인 공간에 설계된다.
요즈음, 반도체 메모리 장치에 설계되는 메모리 셀의 개수는 점점 증가하고 있으며 이러한 증가로 인하여 리페어 퓨즈 회로의 개수는 증가하고 있고, 사용 목적이 서로 다른 데이터 정보를 저장하기 위한 퓨즈 회로의 개수 역시 증가하고 있다. 반도체 메모리 장치의 크기가 점점 작아지고 있는 추세에서 이러한 리페어 퓨즈 회로의 증가와 이외의 퓨즈 회로의 증가는 반도체 메모리 장치의 크기를 크게하는 요인으로 작용한다.
본 발명은 리페어 퓨즈 회로에 리페어 대상 어드레스 뿐 아니라 사용 목적이 서로 다른 데이터 정보를 프로그래밍하는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 리페어 대상 어드레스를 프로그래밍하기 위한 다수의 리페어 퓨즈부; 액세스 대상 어드레스와 상기 퓨즈부에 프로그래밍된 상기 리페어 대상 어드레스를 비교하여 리페어 여부를 결정하기 위한 다수의 어드레스 비교부; 상기 다수의 퓨즈부 중 일부 퓨즈부는 상기 리페어 대상 어드레스와 사용 목적이 서로 다른 데이터 정보가 프로그래밍되며, 상기 데이터 정보를 해당 회로로 전달하기 위한 데이터 전달부를 구비한다.
바람직하게, 상기 다수의 리페어 퓨즈부에 프로그래밍 된 데이터 종류에 따라 인에이블 신호를 생성하기 위한 인에이블 신호 생성부를 더 구비한다.
본 발명의 다른 측면에 따르면, 반도체 메모리 장치는 사용 목적이 서로 다른 다수의 데이터 정보를 저장하기 위한 공통 퓨즈부; 및 상기 다수의 데이터 정보를 해당 회로로 전달하기 위한 데이터 전달부를 구비한다.
바람직하게, 상기 다수의 데이터 정보 각각은 데이터 타입이 서로 다른 것을 특징으로 한다.
바람직하게, 상기 다수의 데이터 정보 각각은 동작 구간이 서로 다른 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리페어 퓨즈 회로에 리페어 대상 어드레스 뿐 아니라 사용 목적이 서로 다른 데이터 정보를 프로그래밍 함으로써, 기존에 다른 목적의 데이터 정보를 프로그래밍하기 위한 퓨즈 회로를 추가적으로 설계하지 않는 것이 가능하다.
본 발명의 실시예는 리페어 대상 어드레스를 저장하기 위한 리페어 퓨즈 회로만 설계하고 사용 목적이 서로 다른 데이터 정보를 프로그래밍하기 위한 퓨즈 회로를 추가적으로 설계하지 않아도 되기 때문에, 반도체 메모리 장치의 면적을 줄이는 효과를 얻을 수 있다.
도 1 은 일반적인 반도체 메모리 장치의 리던던시 회로를 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 다수의 어드레스 비교부(220)를 설명하기 위한 블록도이다.
도 4 는 도 2 의 다수의 리페어 퓨즈부(210)를 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 리페어 퓨즈부(210)와, 다수의 어드레스 비교부(220)와, 인에이블 퓨즈부(230), 및 다수의 데이터 전달부(240)를 구비한다.
다수의 리페어 퓨즈부(210)는 사용 목적이 서로 다른 다수의 데이터 정보를 저장하기 위한 것으로, 리페어 대상 메모리 셀에 대응하는 리페어 대상 어드레스와 이와 사용 목적이 서로 다른 데이터 정보가 프로그래밍된다. 즉, 다수의 리페어 퓨즈부(210) 중 일부에는 리페어 대상 어드레스가 프로그래밍되고, 나머지 일부에는 리페어 대상 어드레스와 사용 목적이 서로 다른 데이터 정보가 프로그래밍된다. 일반적으로 사용 목적이 서로 다르다고 하면 동작 구간 역시 서로 다르고 데이터 타입 역시 서로 다르지만, 본 발명은 동일한 동작 구간을 가지거나 동일한 데이터 타입이라도 목적이 서로 다르면 포함될 수 있다.
다수의 어드레스 비교부(220)는 인에이블 신호(FU_EN<0:m>)에 응답하여 외부에서 입력되는 어드레스(ADD<0:n>)와 다수의 리페어 퓨즈부(210)에서 출력되는 다수의 퓨즈 출력 신호(FU_OUT<0:n>)를 비교하고, 비교 결과에 따라 리페어 여부를 결정하는 리페어 결정 신호(HIT_SUM<0:i>, 여기서, i 는 자연수)를 생성한다. 여기서, 다수의 퓨즈 출력 신호(FU_OUT<0:n>)는 리페어 대상 어드레스에 대응하는 신호를 포함하며, 또한 사용 목적이 서로 다른 데이터 정보에 대응하는 신호 역시 포함한다.
이어서, 인에이블 퓨즈부(230)는 다수의 퓨즈를 구비하며, 다수의 리페어 퓨즈부(210)에 프로그래밍 된 데이터 종류에 따라 인에이블 신호(FU_EN<0:m>)를 생성한다. 즉, 인에이블 신호(FU_EN<0:m>)는 다수의 리페어 퓨즈부(210)에 리페어 대상 어드레스가 프로그래밍 되는 경우와, 다른 데이터 정보가 프로그래밍 되는 경우에 따라 논리 레벨 값이 결정된다.
마지막으로, 데이터 전달부(240)는 인에이블 신호(FU_EN<0:m>)에 응답하여 퓨즈 출력 신호(FU_OUT<0:n>)를 데이터 정보(FU_INF<1:j>, 여기서, j 는 자연수)로 출력한다. 이렇게 생성된 데이터 정보(FU_INF<1:j>)는 이 정보를 원하는 회로에 전달된다.
이하, 본 발명의 실시예에 따른 반도체 메모리 장치의 회로 동작을 간단히 살펴보기로 한다. 설명의 편의를 위하여 m = i + j 의 관계식을 갖는다는 것을 가정하기로 한다. 참고로, m, i, j 의 관계는 하고자 하는 동작에 따라 설계를 달리하는 것이 가능하다.
우선, 다수의 리페어 퓨즈부(210) 각각, 즉 다수의 리페어 퓨즈 회로 각각은 다수의 퓨즈 회로를 구비한다. 도 2 는 n+1 비트 개를 가지는 어드레스를 하나의 어드레스 세트로 하고, 이러한 어드레스 세트를 m+1 개 프로그래밍 할 수 있는 구성이다. 따라서, 프로그래밍 될 리페어 대상 어드레스 세트가 m+1 개보다 작은 경우 나머지 리페어 퓨즈 회로는 리페어 대상 어드레스 이외의 다른 데이터 정보를 프로그래밍하는 것이 가능하다.
이때, 인에이블 퓨즈부(230)의 각 퓨즈는 다수의 리페어 퓨즈부(210)에 프로그래밍 되는 데이터 종류에 따라 프로그래밍된다. 즉, 다수의 리페어 퓨즈부(210)에 리페어 대상 어드레스가 프로그래밍된 경우 이에 해당하는 퓨즈 출력 신호(FU_OUT<0:n>)가 다수의 어드레스 비교부(220)에 입력되어 리페어 결정 신호(HIT_SUM<0:i>)로 출력될 수 있도록 프로그래밍되고, 다수의 리페어 퓨즈부(210)에 리페어 대사 어드레스가 아닌 다른 데이터 정보가 프로그래밍된 경우 이에 해당하는 퓨즈 출력 신호(FU_OUT<0:n>)가 데이터 전달부(240)로 전달되어 해당 회로로 전달될 수 있도록 프로그래밍된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 리페어 퓨즈부(210)에 리페어 대상 어드레스 이외에 다른 데이터 정보가 프로그래밍된다. 따라서, 기존에 다른 데이터 정보를 프로그래밍하기 위하여 추가적으로 설계되던 퓨즈 회로를 설계하지 않는 것이 가능하다.
도 3 은 도 2 의 다수의 어드레스 비교부(220)를 설명하기 위한 블록도이다. 이하, 설명의 편의를 위하여 다수의 어드레스 비교부(220) 중 하나의 어드레스 비교부를 대표로 설명하기로 한다.
도 3 을 참조하면, 어드레스 비교부는 어드레스 변환부(310)와, 퓨즈 정보 합산부(320)를 구비한다.
어드레스 변환부(310)는 어드레스(ADD<0:n>)와 퓨즈 출력 신호(FU_OUT<0:n>)를 입력받으며, 퓨즈 출력 신호(FU_OUT<0:n>)에 따라 어드레스(ADD<0:n>)를 변환하여 출력(AOUT<0:n>)한다. 퓨즈 정보 합산부(320)는 퓨즈 인에이블 신호(FU_EN)에 응답하여 어드레스 변환부(310)의 출력 신호(AOUT<0:n>)를 합산하고 이를 리페어 결정 신호(HIT_SUM)로 출력한다.
도 4 는 도 2 의 다수의 리페어 퓨즈부(210)를 설명하기 위한 회로도이다. 설명의 편의를 위하여, 다수의 리페어 퓨즈부(210)에 구비되는 하나의 퓨즈 회로를 대표로 설명하기로 한다.
도 4 를 참조하면, 퓨즈 회로는 A 노드와 연결되고 셋 신호(SETB)를 게이트로 입력받는 NMOS 트랜지스터와, A 노드와 퓨즈(FU) 사이에 연결되고 셋 신호(SETB)를 게이트로 입력받는 PMOS 트랜지스터와, A 노드의 논리 레벨 값을 래칭 및 출력하기 위한 인버터와 NMOS 트랜지스터를 구비한다.
이하, 퓨즈 회로의 간단한 회로 동작을 살펴보기로 한다.
우선, 셋 신호(SETB)가 논리'하이'가 되면, A 노드는 접지 전원 전압(VSS)으로 초기화되며, 이 초기화 값은 인버터와 NMOS 트랜지스터에 의하여 유지된다. 이후, 셋 신호(SETB)가 논리'로우'가 되면, A 노드는 퓨즈(FU)의 프로그래밍 상태, 즉 컷팅 여부에 따라 논리 레벨 값이 결정된다. 퓨즈(FU)가 컷팅되지 않은 경우 A 노드는 공급 전원 전압(VDD)에 대응하여 논리'하이'가 되고, 퓨즈(FU)가 컷팅된 경우 A 노드는 접지 전원 전압(VSS)에 대응하여 논리'로우'를 유지한다. 따라서, 퓨즈 출력 신호(FU_OUT)는 퓨즈(FU)의 컷팅 여부에 따라 논리 레벨 값이 결정된다.
위와 같은 퓨즈 회로의 동작은 리페어 대상 어드레스가 프로그래밍 된 경우와 이외 다른 데이터 정보가 프로그래밍 된 경우가 서로 동일할 수 있으며, 인에이블 퓨즈부(230)에 구비되는 퓨즈 회로 역시 이와 동일한 회로 동작을 수행할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 리페어 대상 어드레스가 프로그래밍되는 다수의 리페어 퓨즈부(210)에 리페어 대상 어드레스과 사용 목적이 서로 다른 데이터 정보를 프로그래밍하여 사용함으로써, 기존에 이 데이터 정보를 프로그래밍하기 위한 퓨즈 회로를 추가적으로 설계하지 않는 것이 가능하다. 따라서, 반도체 메모리 장치의 면적을 그만큼 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 다수의 리페어 퓨즈부
220 : 다수의 어드레스 비교부
230 : 인에이블 퓨즈부
240 : 다수의 데이터 전달부

Claims (12)

  1. 삭제
  2. 리페어 대상 메모리 셀에 대응하는 리페어 대상 어드레스를 프로그래밍하기 위한 다수의 리페어 퓨즈부;
    액세스 대상 어드레스와 상기 리페어 퓨즈부에 프로그래밍된 상기 리페어 대상 어드레스를 비교하여 리페어 여부를 결정하기 위한 다수의 어드레스 비교부;
    상기 다수의 리페어 퓨즈부 중 일부 리페어 퓨즈부는 상기 리페어 대상 어드레스와 사용 목적이 서로 다른 데이터 정보가 프로그래밍되며, 상기 데이터 정보를 해당 회로로 전달하기 위한 데이터 전달부; 및
    상기 다수의 리페어 퓨즈부에 프로그래밍 된 데이터 종류에 따라 인에이블 신호를 생성하기 위한 인에이블 신호 생성부
    를 구비하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 인에이블 신호는 상기 데이터 종류에 따라 논리 레벨 값이 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 다수의 어드레스 비교부와 상기 데이터 전달부는 상기 인에이블 신호에 응답하여 동작 수행 여부를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 다수의 리페어 퓨즈부는 상기 리페어 대상 어드레스 보다 많은 개수의 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 인에이블 신호 생성부는 다수의 퓨즈를 구비하며,
    상기 다수의 퓨즈는 상기 데이터 종류에 따라 프로그래밍 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 리페어 대상 어드레스와 상기 데이터 정보는 동작 구간이 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  8. 리페어 대상 메모리 셀에 대응하는 리페어 대상 어드레스 및 상기 리페어 대상 어드레스와 사용 목적이 서로 다른 데이터 정보를 프로그래밍 하기 위한 퓨즈부;
    액세스 대상 어드레스와 상기 퓨즈부에 프로그래밍 된 상기 리페어 대상 어드레스를 비교하여 리페어 여부를 결정하기 위한 어드레스 비교부; 및
    상기 퓨즈부에 프로그래밍 된 데이터 정보를 해당 회로로 전달하기 위한 데이터 전달부를 포함하고,
    상기 어드레스 비교부는 상기 퓨즈부가 상기 리페어 대상 어드레스를 프로그래밍할 때 인에이블 되며,
    상기 데이터 전달부는 상기 퓨즈부가 데이터 정보를 프로그래밍 할 때 인에이블 되는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 리페어 대상 어드레스와 상기 데이터 정보는 데이터 타입이 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 리페어 대상 어드레스와 상기 데이터 정보는 동작 구간이 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 리페어 대상 어드레스 및 상기 데이터 정보에 따라 상기 어드레스 비교부 및 상기 데이터 전달부를 제어하기 위한 인에이블 퓨즈부를 더 구비하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 리페어 대상 어드레스는 어드레스 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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