KR101644169B1 - 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템 Download PDF

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Abstract

비휘발성 메모리 장치는 메모리 셀 어레이 및 파이프라인부를 포함한다. 메모리 셀 어레이는 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함한다. 파이프라인부는 컬럼 어드레스 디코딩 동작, 메모리 셀 어레이로부터 데이터 로딩 동작 및 로딩된 데이터를 리페어하여 출력하는 동작을 파이프라인 방식으로 수행한다. 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.

Description

비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템{NON-VOLATILE MEMORY DEVICE AND NON-VOLATILE MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory,PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다. 플래시 메모리 장치는 EEPROM에 속한다.
휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 휘발성 반도체 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 따라서 일반적으로 비휘발성 반도체 메모리 장치는 빠른 동작 속도가 요구되지 않고 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데에 사용된다.
그러나 최근들어 비휘발성 반도체 메모리 장치를 사용하는 시스템의 동작 주파수가 증가함에 따라 비휘발성 반도체 메모리 장치도 빠른 속도로 동작될 것이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 빠른 동작 속도를 갖는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀 어레이 및 파이프라인부를 포함한다. 상기 메모리 셀 어레이는 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함한다. 상기 파이프라인부는 컬럼 어드레스 디코딩 동작, 상기 메모리 셀 어레이로부터 데이터 로딩 동작 및 상기 로딩된 데이터를 리페어하여 출력하는 동작을 파이프라인 방식으로 수행한다.
일 실시예에서, 상기 파이프라인부는 상기 컬럼 어드레스에 응답하여 컬럼 선택 신호를 생성하여 래치하는 어드레스부, 상기 컬럼 선택 신호에 응답하여 상기 메모리 셀 어레이로부터 상기 데이터를 로딩하여 래치하는 로딩부 및 상기 로딩된 데이터를 리페어하여 래치하는 리페어부를 구비하는 파이프라인 스트림을 포함하고, 상기 파이프라인 스트림은 파이프라인 방식으로 동작할 수 있다.
상기 어드레스부는 상기 컬럼 어드레스에 응답하여 노말 컬럼 선택 신호 및 리던던시 컬럼 선택 신호를 생성하여 래치하고, 상기 로딩부는 상기 노말 컬럼 선택 신호에 응답하여 상기 노말 메모리 셀들로부터 데이터를 로딩하여 노말 데이터로서 래치하고, 상기 리던던시 컬럼 선택 신호에 응답하여 상기 리던던시 메모리 셀들로부터 데이터를 로딩하여 리던던시 데이터로서 래치하고, 상기 리던던시 컬럼 선택 신호에 응답하여 상기 노말 데이터를 리페어하기 위한 컬럼 리페어 신호를 생성하여 래치하고, 상기 리페어부는 상기 컬럼 리페어 신호에 기초하여 상기 노말 데이터를 상기 리던던시 데이터를 사용하여 리페어하여 리페어 데이터를 생성하여 래치할 수 있다.
상기 어드레스부는, 상기 컬럼 어드레스에 응답하여 독출되는 노말 메모리 셀을 포함하는 컬럼을 선택하기 위한 상기 노말 컬럼 선택 신호를 생성하는 노말 컬럼 디코더, 상기 노말 컬럼 선택 신호를 래치하는 제1 래치회로, 상기 컬럼 어드레스가 결함이 있는 컬럼을 나타내는 경우 상기 결함이 있는 컬럼에 대응되는 상기 리던던시 메모리 셀들을 포함하는 컬럼을 선택하기 위한 상기 리던던시 컬럼 선택 신호를 생성하는 리페어 탐지부 및 상기 리던던시 컬럼 선택 신호를 래치하는 제2 래치회로를 포함할 수 있다.
상기 로딩부는, 상기 노말 컬럼 선택 신호에 응답하여 상기 노말 메모리 셀들로부터 로딩되는 데이터들 중에서 선택된 데이터를 상기 노말 데이터로 제공하는 노말 컬럼 선택부, 상기 노말 데이터를 래치하는 제1 래치회로, 상기 리던던시 컬럼 선택 신호에 응답하여 상기 리던던시 메모리 셀들로부터 로딩되는 데이터들 중에서 선택된 데이터를 상기 리던던시 데이터로 제공하는 리던던시 컬럼 선택부, 상기 리던던시 데이터를 래치하는 제2 래치회로, 상기 리던던시 컬럼 선택 신호에 응답하여 상기 노말 데이터가 상기 리던던시 데이터를 사용하여 리페어 되어야 하는지 여부를 나타내는 컬럼 리페어 신호를 생성하는 리페어 제어부 및 상기 컬럼 리페어 신호를 래치하는 제3 래치회로를 포함할 수 있다.
상기 리페어부는, 상기 컬럼 리페어 신호에 기초하여 상기 노말 데이터 및 상기 리던던시 데이터 중에서 선택된 데이터를 상기 리페어 데이터로서 출력하는 컬럼 리페어 멀티플렉서부 및 상기 리페어 데이터를 래치하는 래치회로를 포함할 수 있다.
일 실시예에서, 상기 파이프라인부는 프리패치 방식으로 동작하여 상기 컬럼 어드레스를 시작 어드레스로 하는 연속된 A개의 컬럼 어드레스들에 대응하는 A(A는 2 이상의 정수)개의 데이터들을 동시에 독출하여 래치할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이는 각각이 노말 메모리 셀들 및 리던던시 메모리 셀들을 구비하는 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하고, 상기 컬럼 어드레스는 제1 컬럼 어드레스 및 제2 컬럼 어드레스를 포함하고, 상기 파이프라인 스트림은 서로 동일한 구성을 갖고 인터리빙 방식으로 동작하는 제1 파이프라인 스트림 및 제2 파이프라인 스트림을 포함하고, 상기 제1 파이프라인 스트림은 상기 제1 컬럼 어드레스에 기초하여 상기 제1 메모리 뱅크로부터 데이터를 로딩하여 리페어한 후 래치하는 제1 독출 동작을 수행하고, 상기 제2 파이프라인 스트림은 상기 제2 컬럼 어드레스에 기초하여 상기 제2 메모리 뱅크로부터 데이터를 로딩하여 리페어한 후 래치하는 제2 독출 동작을 수행할 수 있다.
상기 제1 파이프라인 스트림은 프리패치 방식으로 동작하여 상기 제1 컬럼 어드레스를 시작 어드레스로 하는 연속된 A개의 컬럼 어드레스들에 대응하는 A개의 데이터들을 동시에 독출하여 래치하고, 상기 제2 파이프라인 스트림은 프리패치 방식으로 동작하여 상기 제2 컬럼 어드레스를 시작 어드레스로 하는 연속된 A개의 컬럼 어드레스들에 대응하는 A개의 데이터들을 동시에 독출하여 래치할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템은, 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치를 제어한다. 상기 비휘발성 메모리 장치는 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이 및 컬럼 어드레스 디코딩 동작, 상기 메모리 셀 어레이로부터 데이터 로딩 동작 및 상기 로딩된 데이터를 리페어하여 출력하는 동작을 파이프라인 방식으로 수행하는 파이프라인부를 포함한다.
본 발명의 실시예들에 따르면 비휘발성 메모리 장치는 메모리 셀 어레이로부터 데이터롤 독출하고 독출된 데이터를 리페어 하는 동작을 파이프라인 방식으로 수행함으로써 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명에 따른 비휘발성 메모리 장치를 나타내는 개념도이다.
도 2는 도 1의 비휘발성 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타내는 블록도이다.
도 3은 도 1의 비휘발성 메모리 장치에 포함된 파이프라인부의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 6은 도 5의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 9는 도 8의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11은 도 10의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 12는 도 11의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 14는 도 13의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 17은 도 16의 비휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 따른 비휘발성 메모리 장치를 나타내는 개념도이다.
도 1을 참조하면, 비휘발성 메모리 장치(1000)는 메모리 셀 어레이(MEMORY CELL ARRAY)(100) 및 파이프라인부(PIPELINE UNIT)(200)를 포함한다.
메모리 셀 어레이(100)는 노말(normal) 메모리 셀들 및 리던던시(redundancy) 메모리 셀들(도 2 참조)을 포함한다. 상기 노말 메모리 셀들 및 상기 리던던시 메모리 셀들은 워드 라인들(도 2 참조) 및 비트 라인들(도 2 참조)에 연결된다. 메모리 셀 어레이(100)는 열 방향으로 신장되는 복수의 노말 컬럼(column)(즉, 스트링(string))들 및 복수의 리던던시 컬럼들을 포함할 수 있다. 상기 복수의 노말 컬럼들 각각은 비트 라인과 접지 사이에 직렬로 배치된 노말 메모리 셀들을 포함하고, 상기 복수의 리던던시 컬럼들 각각은 비트 라인과 접지 사이에 직렬로 배치된 리던던시 메모리 셀들을 포함할 수 있다. 상기 노말 메모리 셀들 및 상기 리던던시 메모리 셀들은 동일한 메모리 셀들로 구성될 수 있다.
파이프라인부(200)는 컬럼 어드레스를 디코딩하는 동작, 메모리 셀 어레이(100)로부터 데이터를 로딩하는 동작 및 상기 로딩된 데이터를 리페어(repair)하여 출력하는 동작을 파이프라인 방식으로 수행한다. 즉, 파이프라인부(200)는 메모리 셀 어레이(100)에 포함된 상기 복수의 노말 컬럼들 중에서 독출하고자 하는 노말 컬럼을 나타내는 컬럼 어드레스(YADDR(s))를 수신하여 디코딩하고, 메모리 셀 어레이(100)로부터 상기 디코딩된 컬럼 어드레스(YADDR(s))에 대응되는 데이터를 로딩하고, 상기 로딩된 데이터의 오류를 리페어하여 리페어 데이터(RPD(s))로서 출력하며, 이 때 상기 독출 과정은 파이프라인 방식으로 수행된다. 여기서 컬럼 어드레스(YADDR(s))는 하나 또는 복수개일 수 있고, 리페어 데이터((RPD(s))는 하나 또는 복수개일 수 있다.
도 2는 도 1의 비휘발성 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 복수의 노말 컬럼들(101) 및 복수의 리던던시 컬럼들(109)을 포함한다.
복수의 노말 컬럼들(101) 및 복수의 리던던시 컬럼들(109) 각각은 스트링 선택 트랜지스터(103), 접지 선택 트랜지스터(105) 및 복수의 메모리 셀들(107)을 포함할 수 있다. 스트링 선택 트랜지스터(103)는 각각의 비트 라인(BL1,..., BLM and BLR1,..., BLRK)에 연결되고, 접지 선택 트랜지스터(105)는 공통 소스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터(103)와 접지 선택 트랜지스터(105) 사이에는 복수의 메모리 셀들(107)이 직렬로 연결될 수 있다. 동일한 행에 배열된 메모리 셀들(107)의 제어 게이트들은 대응되는 워드 라인(WL1,..., WLN)에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터들(103)은 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터들(105)은 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어될 수 있다. 메모리 셀들(107)은 대응하는 워드 라인(WL1,..., WLN)을 통해 인가되는 전압에 의해서 제어될 수 있다.
도 3은 도 1의 비휘발성 메모리 장치에 포함된 파이프라인부의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 파이프라인부(200)는 어드레스부(ADDRESS UNIT)(300), 로딩부(LOADING UNIT)(400) 및 리페어부(REPAIR UNIT)(500)를 구비하는 파이프라인 스트림(PIPELINE STREAM)을 포함한다.
어드레스부(300)는 컬럼 어드레스(YADDR(s))에 응답하여 컬럼 선택 신호(CSS)를 생성하여 래치한다(본 명세서에서 '래치한다'는 래치하고 래치한 데이터를 출력한다는 의미로 사용됨). 로딩부(400)는 도 2에 도시된 비트 라인들(BL1,..., BLM 및 BLR1,..., BLRK)을 통하여 메모리 셀 어레이(100)와 연결된다. 로딩부(400)는 어드레스부(300)로부터 수신되는 컬럼 선택 신호(CSS)에 응답하여 메모리 셀 어레이(100)로부터 데이터를 로딩하여 래치한다. 리페어부(500)는 로딩부(400)로부터 수신되는 상기 로딩된 데이터(ND(s) 및 RD(s))를 리페어하여 리페어 데이터(RPD(s))를 래치한다. 어드레스부(300), 로딩부(400) 및 리페어부(500)는 상기 순서로 상기 파이프라인 스트림을 구성함으로써 상기 파이프라인 스트림은 파이프라인 방식으로 동작한다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(2000)는 메모리 셀 어레이(100), 파이프라인부(200a), 어드레스 버퍼(ADDRESS BUFFER)(600) 및 로우 디코더(ROW DECODER)(700)를 포함한다. 파이프라인부(200a)는 어드레스부(300a), 로딩부(400a) 및 리페어부(500a)를 포함한다.
어드레스 버퍼(600)는 메모리 셀 어레이(100)에 포함된 메모리 셀들에 액세스(access)하기 위한 어드레스(ADDR)를 수신하여 액세스되는 메모리 셀이 연결된 워드 라인을 선택하기 위한 로우 어드레스(XADDR)를 생성하여 로우 디코더(700)에 제공하고 상기 액세스되는 메모리 셀이 연결된 비트 라인을 선택하기 위한 컬럼 어드레스(YADDR)를 생성하여 파이프라인부(200a)에 제공한다.
로우 디코더(700)는 도 2에 도시된 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL1,..., WLN)을 통하여 메모리 셀 어레이(100)와 연결된다. 로우 디코더(700)는 어드레스 버퍼(600)로부터 상기 로우 어드레스(XADDR)를 수신하여 복수의 워드 라인들(WL1,..., WLN) 중에서 하나의 워드 라인을 선택한다.
어드레스부(300a)는 어드레스 버퍼(600)로부터 컬럼 어드레스(YADDR)를 수신하여 복수의 비트 라인들(BL1,..., BLM) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하기 위한 노말 컬럼 선택 신호(NCSS)를 생성하여 래치한다. 또한, 어드레스부(300a)는 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 비트 라인들(BLR1,..., BLRK) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하기 위한 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치한다. 한편, 어드레스부(300a)는 컬럼 어드레스(YADDR)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 것으로 미리 정의된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치할 수 있다. 예를 들면, 컬럼 어드레스(YADDR)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 0의 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치할 수 있다. 실시예에 따라서, 어드레스부(300a)는 컬럼 어드레스(YADDR)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 별도의 신호를 생성하여 래치할 수도 있다.
로딩부(400a)는 어드레스부(300a)로부터 수신되는 노말 컬럼 선택 신호(NCSS)에 응답하여 복수의 비트 라인들(BL1,..., BLM) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 노말 데이터(ND)로서 래치한다. 또한, 로딩부(400a)는 어드레스부(300a)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 복수의 비트 라인들(BLR1,..., BLRK) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 리던던시 데이터(RD)로서 래치한다. 어드레스부(300a)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)가 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 후술하는 바와 같이, 로딩부(400a)가 출력하는 리던던시 데이터(RD)는 노말 데이터(ND)를 리페어하는데 사용되지 않으므로, 로딩부(400a)는 복수의 비트 라인들(BLR1,..., BLRK) 중에서 어떠한 비트 라인도 선택하지 않고 리던던시 데이터(RD)로서 가비지(garbage) 데이터를 래치할 수 있다.
한편, 로딩부(400a)는 어드레스부(300a)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 리던던시 데이터(RD)를 사용하여 노말 데이터(ND)를 리페어하기 위한 컬럼 리페어 신호(CRS)를 생성하여 래치한다.
리페어부(500a)는 로딩부(400a)로부터 컬럼 리페어 신호(CRS), 노말 데이터(ND) 및 리던던시 데이터(RD)를 수신하고, 컬럼 리페어 신호(CRS)에 기초하여 노말 데이터(ND)를 리던던시 데이터(RD)를 사용하여 리페어하여 리페어 데이터(RPD)를 생성하고 리페어 데이터(RPD)를 래치한다.
도 5는 도 4의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 5에는 도 4의 비휘발성 메모리 장치(2000)의 파이프라인부(200a)에 포함된 어드레스부(300a), 로딩부(400a) 및 리페어부(500a)가 상세히 도시되어 있다.
메모리 셀 어레이(100), 어드레스 버퍼(600) 및 로우 디코더(700)는 도 4와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
도 5를 참조하면, 어드레스부(300a)는 노말 컬럼 디코더(NCD)(310), 제1 래치회로(320), 리페어 탐지부(RD)(330) 및 제2 래치회로(340)를 포함한다.
노말 컬럼 디코더(310)는 어드레스 버퍼(600)로부터 컬럼 어드레스(YADDR)를 수신하여 메모리 셀 어레이(100)에 포함된 복수의 노말 컬럼들(101) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)을 선택하기 위한 노말 컬럼 선택 신호(NCSS)를 생성한다.
제1 래치회로(320)는 노말 컬럼 디코더(310)로부터 노말 컬럼 선택 신호(NCSS)를 수신하여 래치한다.
리페어 탐지부(330)는 어드레스 버퍼(600)로부터 수신된 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 리던던시 컬럼들(109) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)을 선택하기 위한 리던던시 컬럼 선택 신호(RCSS)를 생성한다.
리페어 탐지부(330)는 복수의 퓨즈(fuse)들을 포함하고, 결함이 있는 노말 컬럼의 어드레스들을 퓨즈 컷팅(cutting)을 통해 리페어 컬럼 어드레스들로서 저장할 수 있다. 리페어 탐지부(330)는 어드레스 버퍼(600)로부터 수신된 컬럼 어드레스(YADDR)와 내부적으로 저장하고 있는 상기 리페어 컬럼 어드레스들을 비교하여 상기 리페어 컬럼 어드레스들 중에서 컬럼 어드레스(YADDR)와 일치하는 리페어 컬럼 어드레스가 존재하는지 여부를 판단함으로써 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼에 대응되는지 여부를 결정할 수 있다. 리페어 탐지부(330)는 컬럼 어드레스(YADDR)와 일치하는 리페어 컬럼 어드레스에 따라 상이하게 미리 결정된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성할 수 있다. 후술하는 바와 같이, 리페어 컬럼 어드레스에 따라 상이하게 미리 결정된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)는 로딩부(400a)에 포함된 리던던시 컬럼 선택부(430)가 리던던시 메모리 셀들로부터 제공되는 데이터들 중에서 독출할 데이터를 선택하는데 사용될 수 있다. 한편, 컬럼 어드레스(YADDR)와 일치하는 리페어 컬럼 어드레스가 존재하지 않는 경우, 컬럼 어드레스(YADDR)는 결함이 없는 노말 컬럼에 대응됨을 나타내는 것으로 미리 정의된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성할 수 있다. 실시예에 따라서, 리페어 탐지부(330)는 컬럼 어드레스(YADDR)와 일치하는 리페어 컬럼 어드레스가 존재하지 않는 경우, 컬럼 어드레스(YADDR)는 결함이 없는 노말 컬럼에 대응됨을 나타내는 별도의 신호를 생성할 수도 있다.
제2 래치회로(340)는 리던던시 컬럼 디코더(330)로부터 리던던시 컬럼 선택 신호(RCSS)를 수신하여 래치한다.
로딩부(400a)는 노말 컬럼 선택부(410), 제3 래치회로(420), 리던던시 컬럼 선택부(430), 제4 래치회로(440), 리페어 제어부(RC)(450) 및 제5 래치회로(460)를 포함한다.
노말 컬럼 선택부(410)는 비트 라인들(BL1,..., BLM)을 통하여 메모리 셀 어레이(100)의 노말 메모리 셀들과 연결된다. 노말 컬럼 선택부(410)는 제1 래치회로(320)로부터 수신되는 노말 컬럼 선택 신호(NCSS)에 응답하여 복수의 비트 라인들(BL1,..., BLM)을 통해 제공되는 데이터들 중에서 선택된 데이터를 로딩하여 노말 데이터(ND)로서 제공한다.
노말 컬럼 선택부(410)는 노말 페이지 버퍼 블록(NPBB), 노말 컬럼 선택 회로(NCSC) 및 노말 센스 앰프 회로(NSAC)를 포함할 수 있다.
노말 페이지 버퍼 블록(NPBB)은 복수의 비트 라인들(BL1,..., BLM)과 노말 컬럼 선택 회로(NCSC) 사이에 연결된 복수의 페이지 버퍼들을 포함한다. 상기 복수의 페이지 버퍼들 각각은 복수의 워드 라인들(WL1-WLN) 중에서 로우 디코더(700)에 의해 선택된 워드 라인에 연결된 노말 메모리 셀들에 저장된 데이터를 각각 로딩한다.
노말 컬럼 선택 회로(NCSC)는 제1 래치회로(320)로부터 노말 컬럼 선택 신호(NCSS)를 수신하고 노말 컬럼 선택 신호(NCSS)에 기초하여 상기 복수의 페이지 버퍼들 중에서 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력한다. 상기 미리 정해진 개수는 비휘발성 메모리 장치의 데이터라인의 비트수에 따라 상이하게 결졍될 수 있다. 예를 들면, 비휘발성 메모리 장치가 8비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 8일 수 있고, 비휘발성 메모리 장치가 16비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 16일 수 있다.
노말 센스 앰프 회로(NSAC)는 노말 컬럼 선택 회로(NCSC)로부터 출력되는 데이터를 증폭하여 제3 래치회로(420)에 노말 데이터(ND)로서 제공한다.
제3 래치회로(420)는 노말 컬럼 선택부(410)로부터 노말 데이터(ND)를 수신하여 래치한다.
리던던시 컬럼 선택부(430)는 비트 라인들(BLR1,..., BLRK)을 통하여 메모리 셀 어레이(100)의 리던던시 메모리 셀들과 연결된다. 리던던시 컬럼 선택부(430)는 제2 래치회로(340)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 복수의 비트 라인들(BLR1,..., BLRK)을 통해 제공되는 데이터들 중에서 선택된 데이터를 로딩하여 리던던시 데이터(RD)로서 제공한다.
리던던시 컬럼 선택부(430)는 리던던시 페이지 버퍼 블록(RPBB), 리던던시 컬럼 선택 회로(RCSC) 및 리던던시 센스 앰프 회로(RSAC)를 포함할 수 있다.
리던던시 페이지 버퍼 블록(RPBB)은 복수의 비트 라인들(BLR1,..., BLRK)과 리던던시 컬럼 선택 회로(RCSC) 사이에 연결된 복수의 페이지 버퍼들을 포함한다. 상기 복수의 페이지 버퍼들 각각은 복수의 워드 라인들(WL1-WLN) 중에서 로우 디코더(700)에 의해 선택된 워드 라인에 연결된 노말 메모리 셀들에 저장된 데이터를 각각 로딩한다.
리던던시 컬럼 선택 회로(RCSC)는 제2 래치회로(340)로부터 리던던시 컬럼 선택 신호(RCSS)를 수신하고 상기 리던던시 컬럼 선택 신호(RCSS)에 기초하여 상기 복수의 페이지 버퍼들 중에서 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력한다. 상기 미리 정해진 개수는 비휘발성 메모리 장치의 데이터라인의 비트수에 따라 상이하게 결졍될 수 있다. 예를 들면, 비휘발성 메모리 장치가 8비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 8일 수 있고, 비휘발성 메모리 장치가 16비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 16일 수 있다.
제2 래치회로(340)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)는 결함이 있는 노말 컬럼의 어드레스를 나타내는 리페어 컬럼 어드레스에 따라 상이하게 미리 결정된 값을 가지며, 상기 미리 결정된 값은 리던던시 컬럼 선택 회로(RCSC)에 물리적으로 코딩되어 있을 수 있다. 따라서 리던던시 컬럼 선택 회로(RCSC)는 리던던시 컬럼 선택 신호(RCSS)에 기초하여 상기 복수의 페이지 버퍼들 중에서 상기 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력할 수 있다.
한편, 제2 래치회로(340)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)가 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 후술하는 바와 같이, 리던던시 컬럼 선택 회로(RCSC)가 출력하는 데이터는 노말 데이터(ND)를 리페어하는데 사용되지 않으므로, 리던던시 컬럼 선택 회로(RCSC)는 어떠한 페이지 버퍼도 선택하지 않고 가비지(garbage) 데이터를 출력할 수 있다.
리던던시 센스 앰프 회로(RSAC)는 리던던시 컬럼 선택 회로(RCSC)로부터 출력되는 데이터 증폭하여 제4 래치회로(440)에 리던던시 데이터(RD)로서 제공한다.
제4 래치회로(440)는 리던던시 컬럼 선택부(430)로부터 리던던시 데이터(RD)를 수신하여 래치한다.
리페어 제어부(450)는 제2 래치회로(340)로부터 수신된 리던던시 컬럼 선택 신호(RCSS)에 응답하여 노말 데이터(ND)가 리던던시 데이터(RD)를 사용하여 리페어 되어야 하는지 여부를 나타내는 컬럼 리페어 신호(CRS)를 생성한다. 예를 들면, 리페어 제어부(450)는 리던던시 컬럼 선택 신호(RCSS)가 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 제1 값을 갖는 컬럼 리페어 신호(CRS)를 생성하고, 리던던시 컬럼 선택 신호(RCSS)가 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 있음을 나타내는 경우에는, 제2 값을 갖는 컬럼 리페어 신호(CRS)를 생성할 수 있다.
제5 래치회로(460)는 리페어 제어부(450)로부터 컬럼 리페어 신호(CRS)를 수신하여 래치한다.
리페어부(500a)는 컬럼 리페어 멀티플렉서부(510) 및 제6 래치회로(520)를 포함한다.
컬럼 리페어 멀티플렉서부(510)는 제3 래치회로(420)로부터 노말 데이터(ND)를 수신하고, 제4 래치회로(440)로부터 리던던시 데이터(RD)를 수신하고, 제5 래치회로(460)로부터 컬럼 리페어 신호(CRS)를 수신한다. 컬럼 리페어 멀티플렉서부(510)는 컬럼 리페어 신호(CRS)에 기초하여 노말 데이터(ND) 및 리던던시 데이터(RD) 중에서 선택된 데이터를 리페어 데이터(RPD)로서 출력한다. 즉, 컬럼 리페어 멀티플렉서부(510)는 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없는 경우에는 노말 데이터(ND)를 출력하고, 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 있는 경우에는 노말 데이터(ND)를 리던던시 데이터(RD)로 리페어하기 위해 리던던시 데이터(RD)를 출력한다. 예를 들면, 컬럼 리페어 멀티플렉서부(510)는 노말 데이터(ND)를 제1 입력 데이터로 수신하고, 리던던시 데이터(RD)를 제2 입력 데이터로 수신하고, 컬럼 리페어 신호(CRS)를 제어 신호로 수신하는 멀티플렉서(multiplexer)를 포함할 수 있다. 상기 멀티플렉서는 컬럼 리페어 신호(CRS)가 상기 제1 값을 갖는 경우에는 노말 데이터(ND)를 출력하고, 컬럼 리페어 신호(CRS)가 상기 제2 값을 갖는 경우에는 리던던시 데이터(RD)를 출력할 수 있다.
제6 래치회로(520)는 컬럼 리페어 멀티플렉서부(510)로부터 리페어 데이터(RPD)를 수신하여 래치한다.
도 6은 도 5의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 6에서, 클록 신호(CLK)는 도 5의 제1 래치회로(320), 제2 래치회로(340), 제3 래치회로(420), 제4 래치회로(440), 제5 래치회로(460) 및 제6 래치회로(520)에 공통으로 입력되는 클록 신호를 나타낸다. 제1 파이프라인 단계(PIPELINE STAGE 1)는 어드레스부(300a)가 동작하는 구간을 나타내고, 제2 파이프라인 단계(PIPELINE STAGE 2)는 로딩부(400a)가 동작하는 구간을 나타내고, 제3 파이프라인 단계(PIPELINE STAGE 3)은 리페어부(500a)가 동작하는 구간을 나타낸다.
도 6을 참조하면, 제1 파이프라인 단계, 제2 파이프라인 단계 및 제3 파이프라인 단계는 매 클록마다 동시에 동작한다. 즉, 어드레스부(300a)는 매 클록 사이클마다 어드레스 버퍼(600)로부터 컬럼 어드레스(YADDR)를 수신하여 노말 컬럼 선택 신호(NCSS) 및 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치한다. 로딩부(400a)는 매 클록 사이클마다 어드레스부(300a)로부터 수신되는 노말 컬럼 선택 신호(NCSS)에 응답하여 노말 데이터(ND)를 생성하여 래치하고, 어드레스부(300a)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 리던던시 데이터(RD)를 생성하여 래치하고, 어드레스부(300a)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 컬럼 리페어 신호(CRS)를 생성하여 래치한다. 리페어부(500a)는 매 클록 사이클마다 로딩부(400a)로부터 수신되는 컬럼 리페어 신호(CRS), 노말 데이터(ND) 및 리던던시 데이터(RD)에 기초하여 리페어 데이터(RPD)를 생성하여 래치한다.
따라서 리페어부(500a)는 메모리 셀 어레이(100)로부터 독출되어 리페어 완료된 리페어 데이터(RPD)를 매 클록 사이클마다 출력할 수 있다. 도 6에 도시된 바와 같이, 리페어부(500a)는 첫 번째 클록 사이클 이후에 첫 번째 데이터(DATA1)를 출력하고, 두 번째 클록 사이클 이후에 두 번째 데이터(DATA2)를 출력하고, 세 번째 클록 사이클 이후에 세 번째 데이터(DATA3)를 출력한다.
도 4 내지 6을 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(2000)는 어드레스부(300a), 로딩부(400a) 및 리페어부(500a)를 포함하는 파이프라인부(200a)를 포함하고 파이프라인부(200a)는 파이프라인 방식으로 동작함으로써, 매 클록 사이클마다 리페어 데이터(RPD)를 출력할 수 있어 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 비휘발성 메모리 장치(3000)는 메모리 셀 어레이(100), 파이프라인부(200b), 어드레스 버퍼(ADDRESS BUFFER)(600), 로우 디코더(ROW DECODER)(700) 및 출력 버퍼(OUTPUT BUFFER)(800b)를 포함한다. 메모리 셀 어레이(100), 어드레스 버퍼(600) 및 로우 디코더(700)는 도 4와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
파이프라인부(200b)는 프리패치(prefetch) 방식으로 동작하여 상기 컬럼 어드레스를 시작 어드레스로 하는 연속된 A(A는 2 이상의 정수)개의 컬럼 어드레스들에 대응하는 A개의 데이터들을 동시에 독출하여 래치한다.
도 7은 A가 2인 경우의 파이프라인부(200b)를 도시하고 있다. 이하 A가 2인 경우에 대해 파이프라인부(200b)를 설명한다. 그러나 파이프라인부(200b)는 A가 2인 경우에 한정되지 않으며, 실시예에 따라서 A는 2이상의 정수가 될 수 있다.
파이프라인부(200b)는 어드레스부(300b), 로딩부(400b) 및 리페어부(500b)를 포함한다.
어드레스부(300b)는 어드레스 버퍼(600)로부터 컬럼 어드레스(YADDR)를 수신하여 컬럼 어드레스(YADDR)를 시작 어드레스로 하는 연속된 두개의 컬럼 어드레스들을 생성하고, 상기 연속된 두개의 컬럼 어드레스들 각각에 응답하여 복수의 비트 라인들(BL1,..., BLM) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하기 위한 두개의 노말 컬럼 선택 신호들(NCSS1, NCSS2)을 생성하여 래치한다. 또한, 어드레스부(300b)는 상기 연속된 두개의 컬럼 어드레스들 각각이 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 상기 연속된 두개의 컬럼 어드레스들 중에서 어느 하나가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 비트 라인들(BLR1,..., BLRK) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하기 위한 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치한다. 한편, 어드레스부(300b)는 상기 연속된 두개의 컬럼 어드레스들 모두가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 상기 연속된 두개의 컬럼 어드레스들에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 것으로 미리 정의된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치할 수 있다. 예를 들면, 상기 연속된 두개의 컬럼 어드레스들 모두가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 0의 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치할 수 있다. 실시예에 따라서, 어드레스부(300b)는 상기 연속된 두개의 컬럼 어드레스들 모두가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 상기 연속된 두개의 컬럼 어드레스들에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 별도의 신호를 생성하여 래치할 수도 있다.
로딩부(400b)는 어드레스부(300b)로부터 수신되는 두개의 노말 컬럼 선택 신호들(NCSS1, NCSS2) 각각에 응답하여 복수의 비트 라인들(BL1,..., BLM) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 두개의 노말 데이터들(ND1,ND2)로서 래치한다. 또한, 로딩부(400b)는 어드레스부(300b)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 복수의 비트 라인들(BLR1,..., BLRK) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 리던던시 데이터(RD)로서 래치한다. 어드레스부(300b)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)가 상기 연속된 두개의 컬럼 어드레스들에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 후술하는 바와 같이, 로딩부(400b)가 출력하는 리던던시 데이터(RD)는 노말 데이터들(ND1, ND2)을 리페어하는데 사용되지 않으므로, 로딩부(400b)는 복수의 비트 라인들(BLR1,..., BLRK) 중에서 어떠한 비트 라인도 선택하지 않고 리던던시 데이터(RD)로서 가비지(garbage) 데이터를 래치할 수 있다.
한편, 로딩부(400b)는 어드레스부(300b)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 리던던시 데이터(RD)를 사용하여 노말 데이터들(ND1, ND2)를 리페어하기 위한 컬럼 리페어 신호(CRS)를 생성하여 래치한다.
리페어부(500b)는 로딩부(400b)로부터 컬럼 리페어 신호(CRS), 노말 데이터들(ND1, ND2) 및 리던던시 데이터(RD)를 수신하고, 컬럼 리페어 신호(CRS)에 기초하여 노말 데이터들(ND1, ND2)를 리던던시 데이터(RD)를 사용하여 리페어하여 두개의 리페어 데이터들(RPD1, RPD2)을 생성하고 리페어 데이터들(RPD1, RPD2)을 래치한다.
출력 버퍼(800b)는 리페어부(500b)로부터 리페어 데이터들(RPD1, RPD2)을 수신하여 리페어 데이터들(RPD1, RPD2)을 순차적으로 출력한다.
도 8은 도 7의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 8에는 도 7의 비휘발성 메모리 장치(3000)의 파이프라인부(200b)에 포함된 어드레스부(300b), 로딩부(400b) 및 리페어부(500b)가 상세히 도시되어 있다.
메모리 셀 어레이(100), 어드레스 버퍼(600) 및 로우 디코더(700)는 도 4와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
도 8을 참조하면, 어드레스부(300b)는 노말 컬럼 디코더(NCD)(311), 제1 래치회로(321), 리페어 탐지부(RD)(331) 및 제2 래치회로(341)를 포함한다.
노말 컬럼 디코더(311)는 어드레스 버퍼(600)로부터 컬럼 어드레스(YADDR)를 수신하여 컬럼 어드레스(YADDR)를 시작 어드레스로 하는 연속된 두개의 컬럼 어드레스들을 생성하고, 상기 연속된 두개의 컬럼 어드레스들 각각에 응답하여 메모리 셀 어레이(100)에 포함된 복수의 노말 컬럼들(101) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)을 선택하기 위한 두개의 노말 컬럼 선택 신호들(NCSS1, NCSS2)을 생성한다.
제1 래치회로(321)는 노말 컬럼 디코더(311)로부터 노말 컬럼 선택 신호들(NCSS1, NCSS2)을 수신하여 래치한다.
리페어 탐지부(331)는 어드레스 버퍼(600)로부터 수신된 컬럼 어드레스(YADDR)를 시작 어드레스로 하는 연속된 두개의 컬럼 어드레스들 각각이 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 상기 연속된 두개의 컬럼 어드레스들 중에서 어느 하나가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 비트 라인들(BLR1,..., BLRK) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하기 위한 리던던시 컬럼 선택 신호(RCSS)를 생성한다.
리페어 탐지부(331)는 복수의 퓨즈(fuse)들을 포함하고, 결함이 있는 노말 컬럼의 어드레스들을 퓨즈 컷팅을 통해 리페어 컬럼 어드레스들로서 저장할 수 있다. 리페어 탐지부(331)는 상기 연속된 두개의 컬럼 어드레스들 각각과 내부적으로 저장하고 있는 상기 리페어 컬럼 어드레스들을 비교하여 상기 리페어 컬럼 어드레스들 중에서 상기 연속된 두개의 컬럼 어드레스들 각각과 일치하는 리페어 컬럼 어드레스가 존재하는지 여부를 판단함으로써 상기 연속된 두개의 컬럼 어드레스들 각각이 결함이 있는 노말 컬럼에 대응되는지 여부를 결정할 수 있다. 리페어 탐지부(331)는 상기 연속된 두개의 컬럼 어드레스들과 일치하는 리페어 컬럼 어드레스에 따라 상이하게 미리 결정된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성할 수 있다. 후술하는 바와 같이, 리페어 컬럼 어드레스에 따라 상이하게 미리 결정된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)는 로딩부(400b)에 포함된 리던던시 컬럼 선택부(431)가 리던던시 메모리 셀들로부터 제공되는 데이터들 중에서 독출할 데이터를 선택하는데 사용될 수 있다. 한편, 상기 연속된 두개의 컬럼 어드레스들 각각과 일치하는 리페어 컬럼 어드레스가 존재하지 않는 경우, 상기 연속된 두개의 컬럼 어드레스들 각각은 결함이 없는 노말 컬럼에 대응됨을 나타내는 것으로 미리 정의된 값을 갖는 리던던시 컬럼 선택 신호(RCSS)를 생성할 수 있다. 실시예에 따라서, 리페어 탐지부(331)는 상기 연속된 두개의 컬럼 어드레스들 각각과 일치하는 리페어 컬럼 어드레스가 존재하지 않는 경우, 상기 연속된 두개의 컬럼 어드레스들 각각은 결함이 없는 노말 컬럼에 대응됨을 나타내는 별도의 신호를 생성할 수도 있다.
제2 래치회로(341)는 리던던시 컬럼 디코더(331)로부터 리던던시 컬럼 선택 신호(RCSS)를 수신하여 래치한다.
로딩부(400b)는 노말 컬럼 선택부들(411, 413), 제3 래치회로들(421, 423), 리던던시 컬럼 선택부(431), 제4 래치회로(441), 리페어 제어부(RC)(451) 및 제5 래치회로(461)를 포함한다.
노말 컬럼 선택부들(411, 413) 각각은 비트 라인들(BL1,..., BLM)을 통하여 메모리 셀 어레이(100)의 노말 메모리 셀들과 연결된다. 노말 컬럼 선택부(411)는 제1 래치회로(321)로부터 수신되는 노말 컬럼 선택 신호(NCSS1)에 응답하여 복수의 비트 라인들(BL1,..., BLM)을 통해 제공되는 데이터들 중에서 선택된 데이터를 로딩하여 노말 데이터(ND1)로서 제공한다. 노말 컬럼 선택부(413)는 제1 래치회로(321)로부터 수신되는 노말 컬럼 선택 신호(NCSS2)에 응답하여 복수의 비트 라인들(BL1,..., BLM)을 통해 제공되는 데이터들 중에서 선택된 데이터를 로딩하여 노말 데이터(ND2)로서 제공한다.
노말 컬럼 선택부들(411, 413) 각각은 노말 페이지 버퍼 블록(NPBB), 노말 컬럼 선택 회로(NCSC) 및 노말 센스 앰프 회로(NSAC)를 포함할 수 있다.
노말 컬럼 선택부들(411, 413)에 포함되는 노말 페이지 버퍼 블록(NPBB)들 각각은 복수의 비트 라인들(BL1,..., BLM)과 노말 컬럼 선택 회로(NCSC) 사이에 연결된 복수의 페이지 버퍼들을 포함한다. 상기 복수의 페이지 버퍼들 각각은 복수의 워드 라인들(WL1-WLN) 중에서 로우 디코더(700)에 의해 선택된 워드 라인에 연결된 노말 메모리 셀들에 저장된 데이터를 각각 로딩한다. 도 8에는 노말 컬럼 선택부들(411, 413)은 각각의 노말 페이지 버퍼 블록(NPBB)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 노말 컬럼 선택부들(411, 413)은 하나의 노말 페이지 버퍼 블록(NPBB)을 공유할 수도 있다.
노말 컬럼 선택부(411)에 포함되는 노말 컬럼 선택 회로(NCSC)는 제1 래치회로(321)로부터 노말 컬럼 선택 신호(NCSS1)를 수신하고 노말 컬럼 선택 신호(NCSS1)에 기초하여 상기 복수의 페이지 버퍼들 중에서 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력한다. 노말 컬럼 선택부(413)에 포함되는 노말 컬럼 선택 회로(NCSC)는 제1 래치회로(321)로부터 노말 컬럼 선택 신호(NCSS2)를 수신하고 노말 컬럼 선택 신호(NCSS2)에 기초하여 상기 복수의 페이지 버퍼들 중에서 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력한다. 상기 미리 정해진 개수는 비휘발성 메모리 장치의 데이터라인의 비트수에 따라 상이하게 결졍될 수 있다. 예를 들면, 비휘발성 메모리 장치가 8비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 8일 수 있고, 비휘발성 메모리 장치가 16비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 16일 수 있다.
노말 컬럼 선택부(411)에 포함되는 노말 센스 앰프 회로(NSAC)는 대응되는 노말 컬럼 선택 회로(NCSC)로부터 출력되는 데이터를 증폭하여 제3 래치회로(421)에 노말 데이터(ND1)로서 제공하고, 노말 컬럼 선택부(413)에 포함되는 노말 센스 앰프 회로(NSAC)는 대응되는 노말 컬럼 선택 회로(NCSC)로부터 출력되는 데이터를 증폭하여 제3 래치회로(423)에 노말 데이터(ND2)로서 제공한다.
제3 래치회로(421)는 노말 컬럼 선택부(411)로부터 노말 데이터(ND1)를 수신하여 래치하고, 제3 래치회로(423)는 노말 컬럼 선택부(413)로부터 노말 데이터(ND2)를 수신하여 래치한다.
리던던시 컬럼 선택부(431)는 비트 라인들(BLR1,..., BLRK)을 통하여 메모리 셀 어레이(100)의 리던던시 메모리 셀들과 연결된다. 리던던시 컬럼 선택부(431)는 제2 래치회로(341)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 복수의 비트 라인들(BLR1,..., BLRK)을 통해 제공되는 데이터들 중에서 선택된 데이터를 로딩하여 리던던시 데이터(RD)로서 제공한다.
리던던시 컬럼 선택부(431)는 리던던시 페이지 버퍼 블록(RPBB), 리던던시 컬럼 선택 회로(RCSC) 및 리던던시 센스 앰프 회로(RSAC)를 포함할 수 있다.
리던던시 페이지 버퍼 블록(RPBB)은 복수의 비트 라인들(BLR1,..., BLRK)과 리던던시 컬럼 선택 회로(RCSC) 사이에 연결된 복수의 페이지 버퍼들을 포함한다. 상기 복수의 페이지 버퍼들 각각은 복수의 워드 라인들(WL1-WLN) 중에서 로우 디코더(700)에 의해 선택된 워드 라인에 연결된 노말 메모리 셀들에 저장된 데이터를 각각 로딩한다.
리던던시 컬럼 선택 회로(RCSC)는 제2 래치회로(341)로부터 리던던시 컬럼 선택 신호(RCSS)를 수신하고 상기 리던던시 컬럼 선택 신호(RCSS)에 기초하여 상기 복수의 페이지 버퍼들 중에서 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력한다. 상기 미리 정해진 개수는 비휘발성 메모리 장치의 데이터라인의 비트수에 따라 상이하게 결졍될 수 있다. 예를 들면, 비휘발성 메모리 장치가 8비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 8일 수 있고, 비휘발성 메모리 장치가 16비트의 데이터를 입출력하는 경우 상기 미리 정해진 개수는 16일 수 있다.
제2 래치회로(341)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)는 결함이 있는 노말 컬럼의 어드레스를 나타내는 리페어 컬럼 어드레스에 따라 상이하게 미리 결정된 값을 가지며, 상기 미리 결정된 값은 리던던시 컬럼 선택 회로(RCSC)에 물리적으로 코딩되어 있을 수 있다. 따라서 리던던시 컬럼 선택 회로(RCSC)는 리던던시 컬럼 선택 신호(RCSS)에 기초하여 상기 복수의 페이지 버퍼들 중에서 상기 미리 정해진 개수의 페이지 버퍼를 선택하고 상기 선택된 페이지 버퍼에 로딩된 데이터를 출력할 수 있다.
한편, 제2 래치회로(341)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)가 상기 연속된 두개의 컬럼 어드레스들 각각에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 후술하는 바와 같이, 리던던시 컬럼 선택 회로(RCSC)가 출력하는 데이터는 노말 데이터(ND)를 리페어하는데 사용되지 않으므로, 리던던시 컬럼 선택 회로(RCSC)는 어떠한 페이지 버퍼도 선택하지 않고 가비지(garbage) 데이터를 출력할 수 있다.
리던던시 센스 앰프 회로(RSAC)는 리던던시 컬럼 선택 회로(RCSC)로부터 출력되는 데이터 증폭하여 제4 래치회로(441)에 리던던시 데이터(RD)로서 제공한다.
제4 래치회로(441)는 리던던시 컬럼 선택부(431)로부터 리던던시 데이터(RD)를 수신하여 래치한다.
리페어 제어부(451)는 제2 래치회로(341)로부터 수신된 리던던시 컬럼 선택 신호(RCSS)에 응답하여 노말 데이터들(ND1, ND2)이 리던던시 데이터(RD)를 사용하여 리페어 되어야 하는지 여부를 나타내는 컬럼 리페어 신호(CRS)를 생성한다. 예를 들면, 리페어 제어부(451)는 리던던시 컬럼 선택 신호(RCSS)가 상기 연속된 두개의 컬럼 어드레스들 각각에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 제1 값을 갖는 컬럼 리페어 신호(CRS)를 생성하고, 상기 연속된 두개의 컬럼 어드레스들 중에서 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 있음을 나타내는 경우에는, 제2 값을 갖는 컬럼 리페어 신호(CRS)를 생성하고, 상기 연속된 두개의 컬럼 어드레스들 중에서 컬럼 어드레스(YADDR) 다음으로 연속하는 어드레스에 대응되는 노말 컬럼(101)에 결함이 있음을 나타내는 경우에는, 제3 값을 갖는 컬럼 리페어 신호(CRS)를 생성할 수 있다.
제5 래치회로(461)는 리페어 제어부(451)로부터 컬럼 리페어 신호(CRS)를 수신하여 래치한다.
리페어부(500b)는 컬럼 리페어 멀티플렉서부(511) 및 제6 래치회로들(521, 523)을 포함한다.
컬럼 리페어 멀티플렉서부(511)는 제3 래치회로(421)로부터 노말 데이터(ND1)를 수신하고, 제3 래치회로(423)로부터 노말 데이터(ND2)를 수신하고, 제4 래치회로(441)로부터 리던던시 데이터(RD)를 수신하고, 제5 래치회로(461)로부터 컬럼 리페어 신호(CRS)를 수신한다. 컬럼 리페어 멀티플렉서부(511)는 컬럼 리페어 신호(CRS)에 기초하여 노말 데이터들(ND1, ND2) 및 리던던시 데이터(RD) 중에서 선택된 두개의 데이터를 리페어 데이터들(RPD1, RPD2)로서 출력한다. 즉, 컬럼 리페어 멀티플렉서부(511)는 상기 연속된 두개의 컬럼 어드레스들 각각에 대응되는 노말 컬럼(101)에 결함이 없는 경우에는 노말 데이터(ND1)를 리페어 데이터(RPD1)로 출력하고 노말 데이터(ND2)를 리페어 데이터(RPD2)로 출력하고, 상기 연속된 두개의 컬럼 어드레스들 중에서 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 있는 경우에는 노말 데이터(ND1)를 리던던시 데이터(RD)로 리페어하기 위해 리던던시 데이터(RD)를 리페어 데이터(RPD1)로 출력하고 노말 데이터(ND2)를 리페어 데이터(RPD2)로 출력하고, 상기 연속된 두개의 컬럼 어드레스들 중에서 컬럼 어드레스(YADDR) 다음으로 연속하는 어드레스에 대응되는 노말 컬럼(101)에 결함이 있는 경우에는, 노말 데이터(ND2)를 리던던시 데이터(RD)로 리페어하기 위해 노말 데이터(ND1)를 리페어 데이터(RPD1)로 출력하고 리던던시 데이터(RD)를 리페어 데이터(RPD2)로 출력한다. 예를 들면, 컬럼 리페어 멀티플렉서부(511)는 노말 데이터(ND1)를 제1 입력 데이터로 수신하고, 노말 데이터(ND2)를 제2 입력 데이터로 수신하고, 리던던시 데이터(RD)를 제3 입력 데이터로 수신하고, 컬럼 리페어 신호(CRS)를 제어 신호로 수신하는 멀티플렉서(multiplexer)를 포함할 수 있다. 상기 멀티플렉서는 컬럼 리페어 신호(CRS)가 상기 제1 값을 갖는 경우에는 노말 데이터(ND1)를 리페어 데이터(RPD1)로서 출력하고 노말 데이터(ND2)를 리페어 데이터(RPD2)로서 출력하고, 컬럼 리페어 신호(CRS)가 상기 제2 값을 갖는 경우에는 리던던시 데이터(RD)를 리페어 데이터(RPD1)로서 출력하고 노말 데이터(ND2)를 리페어 데이터(RPD2)로서 출력하며, 컬럼 리페어 신호(CRS)가 상기 제3 값을 갖는 경우에는 노말 데이터(ND1)를 리페어 데이터(RPD1)로서 출력하고 리던던시 데이터(RD)를 리페어 데이터(RPD2)로서 출력할 수 있다.
제6 래치회로(521)는 컬럼 리페어 멀티플렉서부(511)로부터 리페어 데이터(RPD1)를 수신하여 래치하고, 제6 래치회로(523)는 컬럼 리페어 멀티플렉서부(511)로부터 리페어 데이터(RPD2)를 수신하여 래치한다.
출력 버퍼(800b)는 리페어부(500b)에 포함된 제6 래치회로들(521, 523)로부터 각각 리페어 데이터들(RPD1, RPD2)을 수신하여 리페어 데이터들(RPD1, RPD2)을 순차적으로 출력한다.
도 9는 도 8의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 9에서, 클록 신호(CLK)는 도 8의 제1 래치회로(321), 제2 래치회로(341), 제3 래치회로들(421, 423), 제4 래치회로(441), 제5 래치회로(461) 및 제6 래치회로들(521, 523)에 공통으로 입력되는 클록 신호를 나타낸다. 제1 파이프라인 단계(PIPELINE STAGE 1)는 어드레스부(300b)가 동작하는 구간을 나타내고, 제2 파이프라인 단계(PIPELINE STAGE 2)는 로딩부(400b)가 동작하는 구간을 나타내고, 제3 파이프라인 단계(PIPELINE STAGE 3)은 리페어부(500b)가 동작하는 구간을 나타낸다.
도 9를 참조하면, 제1 파이프라인 단계, 제2 파이프라인 단계 및 제3 파이프라인 단계는 매 클록마다 동시에 동작한다. 즉, 어드레스부(300b)는 매 클록 사이클마다 어드레스 버퍼(600)로부터 컬럼 어드레스(YADDR)를 수신하여 노말 컬럼 선택 신호들(NCSS1, NCSS2) 및 리던던시 컬럼 선택 신호(RCSS)를 생성하여 래치한다. 로딩부(400b)는 매 클록 사이클마다 어드레스부(300b)로부터 수신되는 노말 컬럼 선택 신호들(NCSS1, NCSS2)에 응답하여 노말 데이터들(ND1, ND2)을 생성하여 래치하고, 어드레스부(300b)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 리던던시 데이터(RD)를 생성하여 래치하고, 어드레스부(300b)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 응답하여 컬럼 리페어 신호(CRS)를 생성하여 래치한다. 리페어부(500b)는 매 클록 사이클마다 로딩부(400b)로부터 수신되는 컬럼 리페어 신호(CRS), 노말 데이터들(ND1, ND2) 및 리던던시 데이터(RD)에 기초하여 리페어 데이터들(RPD1, RPD2)을 생성하여 래치한다.
따라서 리페어부(500b)는 메모리 셀 어레이(100)로부터 독출되어 리페어 완료된 리페어 데이터들(RPD1, RPD2)을 매 클록 사이클마다 출력할 수 있다. 도 6에 도시된 바와 같이, 리페어부(500b)는 첫 번째 클록 사이클 이후에 두개의 데이터들(DATA1, DATA2)을 출력하고, 두 번째 클록 사이클 이후에 두개의 데이터들(DATA3, DATA4)을 출력하고, 세 번째 클록 사이클 이후에 두개의 데이터들(DATA5, DATA6)을 출력한다.
도 7 내지 9를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(3000)는 어드레스부(300b), 로딩부(400b) 및 리페어부(500b)를 포함하는 파이프라인부(200b)를 포함하고 파이프라인부(200b)는 파이프라인 방식 및 프리패치 방식으로 동작함으로써, 매 클록 사이클마다 복수개의 리페어 데이터들(RPD1, RPD2)을 출력할 수 있어 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 비휘발성 메모리 장치(4000)는 메모리 셀 어레이(100c), 파이프라인부(200c), 어드레스 버퍼(600c) 및 로우 디코더(700)를 포함한다.
도 10에 도시된 비휘발성 메모리 장치(4000)는 파이프라인 방식 및 인터리빙(interleaving) 방식으로 동작한다. 인터리빙 방식이란 일반적으로 수행중인 프로그램은 한번 사용되었던 메모리 영역에 근접한 메모리 영역에 다시 액세스하고자 하는 공간적 근접성(spatial locality)을 가지므로, 메모리 셀들을 복수의 메모리 뱅크들로 나누고 인접한 어드레스들을 서로 다른 메모리 뱅크에 할당시켜 연속적인 어드레스에 대해 메모리에 액세스하는 경우 연속적인 어드레스에 대해 서로 다른 메모리 뱅크로 연결되도록 하고 복수의 메모리 뱅크들의 동작을 중첩시킴으로써 중앙처리장치(central processing unit, CPU)와 메모리 간의 대역폭(bandwidth)을 증가시키는 방법을 말한다.
도 10은 두개의 메모리 뱅크들이 파이프라인 방식 및 인터리빙 방식으로 동작하는 비휘발성 메모리 장치를 도시하고 있다. 이하 두개의 메모리 뱅크들이 파이프라인 방식 및 인터리빙 방식으로 동작하는 비휘발성 메모리 장치에 대해 설명한다. 그러나 실시예에 따라서 본 발명에 따른 비휘발성 메모리 장치는 세개 이상의 메모리 뱅크들이 파이프라인 방식 및 인터리빙 방식으로 동작할 수도 있다.
메모리 셀 어레이(100c)는 제1 메모리 뱅크(110) 및 제2 메모리 뱅크(120)를 포함한다. 제1 메모리 뱅크(110) 및 제2 메모리 뱅크(120)는 각각 노말 메모리 셀들을 포함하는 복수의 노말 컬럼들(101) 및 리던던시 메모리 셀들을 포함하는 복수의 리던던시 컬럼들(109)을 포함한다.
파이프라인부(200c)는 인터리빙 방식으로 동작하여 제1 메모리 뱅크(110)로부터 데이터를 로딩하여 리페어한 후 래치하는 제1 독출 동작 및 제2 메모리 뱅크(120)로부터 데이터를 로딩하여 리페어한 후 래치하는 제2 독출 동작을 설정된 시간 간격을 두고 교대로 수행한다.
어드레스 버퍼(600c)는 메모리 셀 어레이(100c)에 포함된 메모리 셀들에 액세스하기 위한 어드레스(ADDR)를 수신하여 제1 메모리 뱅크(110)에 액세스하기 위한 제1 어드레스 및 제2 메모리 뱅크(120)에 액세스하기 위한 제2 어드레스를 생성한다. 상기 제1 어드레스 및 상기 제2 어드레스는 어드레스(ADDR)를 시작 어드레스로 하는 연속된 어드레스일 수 있다. 어드레스 버퍼(600c)는 상기 제1 어드레스 및 상기 제2 어드레스에 응답하여 제1 메모리 뱅크(110)에서 액세스되는 메모리 셀 및 제2 메모리 뱅크(120)에서 액세스되는 메모리 셀이 공통으로 연결된 워드 라인을 선택하기 위한 로우 어드레스(XADDR)를 생성하여 로우 디코더(700)에 제공하고, 상기 제1 어드레스에 응답하여 제1 메모리 뱅크(110)에서 액세스되는 메모리 셀이 연결된 비트 라인을 선택하기 위한 제1 컬럼 어드레스(YADDR1) 및 상기 제2 어드레스에 응답하여 제2 메모리 뱅크(120)에서 액세스되는 메모리 셀이 연결된 비트 라인을 선택하기 위한 제2 컬럼 어드레스(YADDR2)를 생성하여 파이프라인부(200c)에 제공한다.
로우 디코더(700)는 도 4와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
파이프라인부(200c)는 어드레스부(300c), 로딩부(400c) 및 리페어부(500c)를 포함한다.
어드레스부(300c)는 어드레스 버퍼(600c)로부터 제1 컬럼 어드레스(YADDR1) 및 제2 컬럼 어드레스(YADDR2)를 수신한다. 어드레스부(300c)는 제1 컬럼 어드레스(YADDR1)에 응답하여 제1 메모리 뱅크(110)에 포함된 복수의 노말 컬럼들(101) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)을 선택하기 위한 제1 노말 컬럼 선택 신호(NCSS1)를 생성하여 래치하고, 제2 컬럼 어드레스(YADDR2)에 응답하여 제2 메모리 뱅크(120)에 포함된 복수의 노말 컬럼들(101) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)을 선택하기 위한 제2 노말 컬럼 선택 신호(NCSS2)를 생성하여 래치한다. 또한, 어드레스부(300c)는 제1 컬럼 어드레스(YADDR1)가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 제1 컬럼 어드레스(YADDR1)가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 리던던시 컬럼들(109) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)을 선택하기 위한 제1 리던던시 컬럼 선택 신호(RCSS1)를 생성하여 래치하고, 제2 컬럼 어드레스(YADDR2)가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 제2 컬럼 어드레스(YADDR2)가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 리던던시 컬럼들(109) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)을 선택하기 위한 제2 리던던시 컬럼 선택 신호(RCSS2)를 생성하여 래치한다. 한편, 어드레스부(300c)는 제1 컬럼 어드레스(YADDR1)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 제1 컬럼 어드레스(YADDR1)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 것으로 미리 정의된 값을 갖는 제1 리던던시 컬럼 선택 신호(RCSS1)를 생성하여 래치할 수 있고, 제2 컬럼 어드레스(YADDR2)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 제2 컬럼 어드레스(YADDR2)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 것으로 미리 정의된 값을 갖는 제2 리던던시 컬럼 선택 신호(RCSS2)를 생성하여 래치할 수 있다. 예를 들면, 제1 컬럼 어드레스(YADDR1)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 0의 값을 갖는 제1 리던던시 컬럼 선택 신호(RCSS1)를 생성하여 래치할 수 있고, 제2 컬럼 어드레스(YADDR2)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 0의 값을 갖는 제2 리던던시 컬럼 선택 신호(RCSS2)를 생성하여 래치할 수 있다. 실시예에 따라서, 어드레스부(300c)는 제1 컬럼 어드레스(YADDR1)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 제1 컬럼 어드레스(YADDR1)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 별도의 신호를 생성하여 래치할 수도 있고, 제2 컬럼 어드레스(YADDR2)가 결함이 없는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 제2 컬럼 어드레스(YADDR2)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 별도의 신호를 생성하여 래치할 수도 있다.
로딩부(400c)는 어드레스부(300c)로부터 수신되는 제1 노말 컬럼 선택 신호(NCSS1)에 응답하여 제1 메모리 뱅크(110)에 포함되는 복수의 비트 라인들 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제1 노말 데이터(ND1)로서 래치하고, 어드레스부(300c)로부터 수신되는 제2 노말 컬럼 선택 신호(NCSS2)에 응답하여 제2 메모리 뱅크(120)에 포함되는 복수의 비트 라인들 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제2 노말 데이터(ND2)로서 래치한다. 또한, 로딩부(400c)는 어드레스부(300c)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1)에 응답하여 제1 메모리 뱅크(110)에 포함되는 복수의 비트 라인들 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제1 리던던시 데이터(RD1)로서 래치하고, 어드레스부(300c)로부터 수신되는 제2 리던던시 컬럼 선택 신호(RCSS2)에 응답하여 제2 메모리 뱅크(120)에 포함되는 복수의 비트 라인들 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제2 리던던시 데이터(RD2)로서 래치한다. 어드레스부(300c)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1) 또는 제2 리던던시 컬럼 선택 신호(RCSS2)가 컬럼 어드레스(YADDR)에 대응되는 노말 컬럼(101)에 결함이 없음을 나타내는 경우에는, 로딩부(400c)는 리던던시 컬럼(109)이 연결된 복수의 비트 라인들 중에서 어떠한 비트 라인도 선택하지 않고 제1 리던던시 데이터(RD1) 또는 제2 리던던시 데이터(RD2)로서 가비지(garbage) 데이터를 래치할 수 있다.
한편, 로딩부(400c)는 어드레스부(300c)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1)에 응답하여 제1 리던던시 데이터(RD1)를 사용하여 제1 노말 데이터(ND1)를 리페어하기 위한 제1 컬럼 리페어 신호(CRS1)를 생성하여 래치하고, 어드레스부(300c)로부터 수신되는 제2 리던던시 컬럼 선택 신호(RCSS2)에 응답하여 제2 리던던시 데이터(RD2)를 사용하여 제2 노말 데이터(ND2)를 리페어하기 위한 제2 컬럼 리페어 신호(CRS2)를 생성하여 래치한다.
리페어부(500c)는 로딩부(400c)로부터 제1 컬럼 리페어 신호(CRS1), 제1 노말 데이터(ND1), 제1 리던던시 데이터(RD1), 제2 컬럼 리페어 신호(CRS2), 제2 노말 데이터(ND2) 및 제2 리던던시 데이터(RD2)를 수신하고, 제1 컬럼 리페어 신호(CRS1)에 기초하여 제1 노말 데이터(ND1)를 제1 리던던시 데이터(RD1)를 사용하여 리페어하여 제1 리페어 데이터(RPD1)를 생성하고 제1 리페어 데이터(RPD1)를 래치하고, 제2 컬럼 리페어 신호(CRS2)에 기초하여 제2 노말 데이터(ND2)를 제2 리던던시 데이터(RD2)를 사용하여 리페어하여 제2 리페어 데이터(RPD2)를 생성하고 제2 리페어 데이터(RPD2)를 래치한다.
도 11은 도 10의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11에는 도 10의 비휘발성 메모리 장치(4000)의 파이프라인부(200c)에 포함된 어드레스부(300c), 로딩부(400c) 및 리페어부(500c)가 상세히 도시되어 있다.
메모리 셀 어레이(100c), 어드레스 버퍼(600c)에 대해서는 도 10과 관련하여 상세히 설명하였고, 로우 디코더(700)는 도 4와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
도 11을 참조하면, 어드레스부(300c)는 제1 어드레스부(301) 및 제2 어드레스부(302)를 포함하고, 로딩부(400c)는 제1 로딩부(401) 및 제2 로딩부(402)를 포함하고, 리페어부(500c)는 제1 리페어부(501) 및 제2 리페어부(502)를 포함한다.
제1 어드레스부(301)는 어드레스 버퍼(600c)로부터 제1 컬럼 어드레스(YADDR1)를 수신하여 제1 노말 컬럼 선택 신호(NCSS1) 및 제1 리던던시 컬럼 선택 신호(RCSS1)를 생성하여 래치한다. 제1 로딩부(401)는 제1 어드레스부(301)로부터 수신되는 제1 노말 컬럼 선택 신호(NCSS1)에 응답하여 제1 노말 데이터(ND1)를 생성하여 래치하고, 제1 어드레스부(301)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1)에 응답하여 제1 리던던시 데이터(RD1)를 생성하여 래치하고, 제1 어드레스부(301)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1)에 응답하여 제1 컬럼 리페어 신호(CRS1)를 생성하여 래치한다. 제1 리페어부(501)는 제1 로딩부(401)로부터 수신되는 제1 컬럼 리페어 신호(CRS1), 제1 노말 데이터(ND1) 및 제1 리던던시 데이터(RD1)에 기초하여 제1 리페어 데이터(RPD1)를 생성하여 래치한다.
제2 어드레스부(302)는 어드레스 버퍼(600c)로부터 제2 컬럼 어드레스(YADDR2)를 수신하여 제2 노말 컬럼 선택 신호(NCSS2) 및 제2 리던던시 컬럼 선택 신호(RCSS2)를 생성하여 래치한다. 제2 로딩부(402)는 제2 어드레스부(302)로부터 수신되는 제2 노말 컬럼 선택 신호(NCSS2)에 응답하여 제2 노말 데이터(ND2)를 생성하여 래치하고, 제2 어드레스부(302)로부터 수신되는 제2 리던던시 컬럼 선택 신호(RCSS2)에 응답하여 제2 리던던시 데이터(RD2)를 생성하여 래치하고, 제2 어드레스부(302)로부터 수신되는 제2 리던던시 컬럼 선택 신호(RCSS2)에 응답하여 제2 컬럼 리페어 신호(CRS2)를 생성하여 래치한다. 제2 리페어부(502)는 제2 로딩부(402)로부터 수신되는 제2 컬럼 리페어 신호(CRS2), 제2 노말 데이터(ND2) 및 제2 리던던시 데이터(RD2)에 기초하여 제2 리페어 데이터(RPD2)를 생성하여 래치한다.
제1 어드레스부(301) 및 제2 어드레스부(302)는 도 5의 어드레스부(300a)와 구성 및 동작이 동일하고, 제1 로딩부(401) 및 제2 로딩부(402)는 도 5의 로딩부(400a)와 구성 및 동작이 동일하고, 제1 리페어부(501) 및 제2 리페어부(502)는 도 5의 리페어부(500a)와 구성 및 동작이 동일하다. 어드레스부(300a), 로딩부(400a) 및 리페어부(500a)의 구성 및 동작에 대해서는 도 5와 관련하여 상세히 설명하였으므로, 여기서는 제1 어드레스부(301), 제2 어드레스부(302), 제1 로딩부(401), 제2 로딩부(402), 제1 리페어부(501) 및 제2 리페어부(502)의 개별적인 구성 및 동작에 대한 상세한 설명은 생략한다.
제1 어드레스부(301), 제1 로딩부(401) 및 제1 리페어부(501)는 제1 파이프라인 스트림을 형성하고, 제2 어드레스부(302), 제2 로딩부(402) 및 제2 리페어부(502)는 제2 파이프라인 스트림을 형성한다. 따라서 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 동일한 구성을 갖는다. 상기 제1 파이프라인 스트림은 제1 컬럼 어드레스(YADDR1)에 기초하여 제1 메모리 뱅크(110)로부터 데이터를 로딩하여 리페어한 후 래치하는 상기 제1 독출 동작을 파이프라인 방식으로 수행하고, 상기 제2 파이프라인 스트림은 제2 컬럼 어드레스(YADDR2)에 기초하여 제2 메모리 뱅크(120)로부터 데이터를 로딩하여 리페어한 후 래치하는 상기 제2 독출 동작을 파이프라인 방식으로 수행한다. 또한, 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 상기 설정된 시간 간격을 두고 교대로 동작함으로써 파이프라인부(200c)는 파이프라인 방식 및 인터리빙 방식으로 동작한다.
도 12는 도 11의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12에서, 제1 클록 신호(CLK1)는 도 11의 제1 어드레스부(301), 제1 로딩부(401) 및 제1 리페어부(501)에 포함되는 래치회로들에 공통으로 입력되는 클록 신호를 나타내고, 제2 클록 신호(CLK2)는 도 11의 제2 어드레스부(302), 제2 로딩부(402) 및 제2 리페어부(502)에 포함되는 래치회로들에 공통으로 입력되는 클록 신호를 나타낸다. 제1 파이프라인 단계(PIPELINE STAGE 1)는 제1 어드레스부(301)가 동작하는 구간을 나타내고, 제2 파이프라인 단계(PIPELINE STAGE 2)는 제1 로딩부(401)가 동작하는 구간을 나타내고, 제3 파이프라인 단계(PIPELINE STAGE 3)은 제1 리페어부(501)가 동작하는 구간을 나타내고, 제4 파이프라인 단계(PIPELINE STAGE 4)는 제2 어드레스부(302)가 동작하는 구간을 나타내고, 제5 파이프라인 단계(PIPELINE STAGE 5)는 제2 로딩부(402)가 동작하는 구간을 나타내고, 제6 파이프라인 단계(PIPELINE STAGE 6)은 제2 리페어부(502)가 동작하는 구간을 나타낸다.
도 12를 참조하면, 제1 파이프라인 단계, 제2 파이프라인 단계 및 제3 파이프라인 단계는 제1 클록 신호(CLK1)의 매 사이클마다 동시에 동작함으로써 상기 제1 파이프라인 스트림은 파이프라인 방식으로 동작하고, 제4 파이프라인 단계, 제5 파이프라인 단계 및 제6 파이프라인 단계는 제2 클록 신호(CLK2)의 매 사이클마다 동시에 동작함으로써 상기 제2 파이프라인 스트림은 파이프라인 방식으로 동작한다. 또한, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 동일한 주파수를 갖고 서로 180도의 위상차를 가지므로, 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 주기의 절반에 해당하는 시간 간격을 두고 교대로 동작함으로써 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 제1 메모리 뱅크(110)의 독출 동작 및 제2 메모리 뱅크(120)의 독출 동작을 인터리빙 방식으로 수행한다.
따라서 제1 리페어부(501)는 제1 메모리 뱅크(110)로부터 독출되어 리페어 완료된 제1 리페어 데이터(RPD1)를 제1 클록 신호(CLK1)의 매 사이클마다 출력할 수 있고, 제2 리페어부(502)는 제2 메모리 뱅크(120)로부터 독출되어 리페어 완료된 제2 리페어 데이터(RPD2)를 제2 클록 신호(CLK2)의 매 사이클마다 출력할 수 있으므로, 비휘발성 메모리 장치(4000)는 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 한주기에 해당하는 시간동안 두개의 데이터를 출력할 수 있다. 도 12에 도시된 바와 같이, 제1 리페어부(501)는 제1 클록 신호(CLK1)의 첫 번째 클록 사이클 이후, 두 번째 클록 사이클 이후 및 세 번째 클록 사이클 이후에 각각 데이터들(DATA1, DATA3, DATA5)을 출력하고, 제2 리페어부(502)는 제2 클록 신호(CLK2)의 첫 번째 클록 사이클 이후, 두 번째 클록 사이클 이후 및 세 번째 클록 사이클 이후에 각각 데이터들(DATA2, DATA4, DATA6)을 출력한다.
도 10 내지 12를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(4000)는 제1 어드레스부(301), 제1 로딩부(401) 및 제1 리페어부(501)를 구비하고 파이프라인 방식으로 동작하는 상기 제1 파이프라인 스트림 및 제2 어드레스부(302), 제2 로딩부(402) 및 제2 리페어부(502)를 구비하고 파이프라인 방식으로 동작하는 상기 제2 파이프라인 스트림을 포함하는 파이프라인부(200c)를 포함한다. 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 설정된 시간 간격을 두고 교대로 동작함으로써 파이프라인부(200c)는 인터리빙 방식으로 동작하므로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(4000)는 매 주기마다 두개의 데이터를 출력할 수 있어 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 13을 참조하면, 비휘발성 메모리 장치(5000)는 메모리 셀 어레이(100c), 파이프라인부(200d), 어드레스 버퍼(600c), 로우 디코더(700) 및 출력 버퍼(800d)를 포함한다. 메모리 셀 어레이(100c) 및 어드레스 버퍼(600c)는 도 10과 관련하여 상세히 설명하였고, 로우 디코더(700)는 도 4와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
파이프라인부(200d)는 어드레스부(300d), 로딩부(400d) 및 리페어부(500d)를 포함한다.
도 11의 어드레스부(300c), 로딩부(400c) 및 리페어부(500c)와 동일하게, 어드레스부(300d)는 제1 어드레스부(303) 및 제2 어드레스부(304)를 포함하고, 로딩부(400d)는 제1 로딩부(403) 및 제2 로딩부(404)를 포함하고, 리페어부(500d)는 제1 리페어부(503) 및 제2 리페어부(504)를 포함한다. 도 11의 어드레스부(300c), 로딩부(400c) 및 리페어부(500c)와 도 13의 어드레스부(300d), 로딩부(400d) 및 리페어부(500d)와의 차이점은 도 11의 제1 어드레스부(301) 및 제2 어드레스부(302)는 도 5의 어드레스부(300a)와 구성 및 동작이 동일하고, 제1 로딩부(401) 및 제2 로딩부(402)는 도 5의 로딩부(400a)와 구성 및 동작이 동일하고, 제1 리페어부(501) 및 제2 리페어부(502)는 도 5의 리페어부(500a)와 구성 및 동작이 동일한데 반해, 도 13의 제1 어드레스부(303) 및 제2 어드레스부(3040)는 도 8의 어드레스부(300b)와 구성 및 동작이 동일하고, 제1 로딩부(403) 및 제2 로딩부(404)는 도 8의 로딩부(400b)와 구성 및 동작이 동일하고, 제1 리페어부(503) 및 제2 리페어부(504)는 도 8의 리페어부(500b)와 구성 및 동작이 동일하다는 것이다.
따라서 도 13에 도시된 비휘발성 메모리 장치(5000)는 파이프라인 방식, 프리패치 방식 및 인터리빙 방식으로 동작한다.
제1 어드레스부(303)는 어드레스 버퍼(600c)로부터 제1 컬럼 어드레스(YADDR1)를 수신하고, 제2 어드레스부(304)는 어드레스 버퍼(600c)로부터 제2 컬럼 어드레스(YADDR2)를 수신한다. 제1 어드레스부(303)는 제1 컬럼 어드레스(YADDR1)를 시작 어드레스로 하는 연속된 두개의 어드레스에 대해 제1 메모리 뱅크(110)에 포함된 복수의 노말 컬럼들(101) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)을 선택하기 위한 제1 노말 컬럼 선택 신호(NCSS1-1) 및 제2 노말 컬럼 선택 신호(NCSS1-2)를 생성하여 래치하고, 제2 어드레스부(304)는 제2 컬럼 어드레스(YADDR2)를 시작 어드레스로 하는 연속된 두개의 어드레스에 대해 제2 메모리 뱅크(120)에 포함된 복수의 노말 컬럼들(101) 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)을 선택하기 위한 제3 노말 컬럼 선택 신호(NCSS2-1) 및 제4 노말 컬럼 선택 신호(NCSS2-2)를 생성하여 래치한다. 또한, 제1 어드레스부(303)는 제1 컬럼 어드레스(YADDR1)를 시작 어드레스로 하는 연속된 두개의 어드레스가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 제1 컬럼 어드레스(YADDR1)를 시작 어드레스로 하는 연속된 두개의 어드레스중 어느 하나가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 리던던시 컬럼들(109) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)을 선택하기 위한 제1 리던던시 컬럼 선택 신호(RCSS1)를 생성하여 래치하고, 제2 어드레스부(304)는 제2 컬럼 어드레스(YADDR2)를 시작 어드레스로 하는 연속된 두개의 어드레스가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 판단하여 제2 컬럼 어드레스(YADDR2)를 시작 어드레스로 하는 연속된 두개의 어드레스중 어느 하나가 결함이 있는 노말 컬럼(101)에 대응되는 것으로 판단되는 경우, 복수의 리던던시 컬럼들(109) 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)을 선택하기 위한 제2 리던던시 컬럼 선택 신호(RCSS2)를 생성하여 래치한다.
제1 로딩부(403)는 제1 어드레스부(303)로부터 수신되는 제1 노말 컬럼 선택 신호(NCSS1-1) 및 제2 노말 컬럼 선택 신호(NCSS1-2)에 각각 응답하여 제1 메모리 뱅크(110)에 포함되는 복수의 비트 라인들 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제1 노말 데이터(ND1-1) 및 제2 노말 데이터(ND1-2)로서 래치하고, 제2 로딩부(404)는 제2 어드레스부(304)로부터 수신되는 제3 노말 컬럼 선택 신호(NCSS2-1) 및 제4 노말 컬럼 선택 신호(NCSS2-2)에 각각 응답하여 제2 메모리 뱅크(120)에 포함되는 복수의 비트 라인들 중에서 액세스되는 노말 메모리 셀을 포함하는 노말 컬럼(101)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제3 노말 데이터(ND2-1) 및 제4 노말 데이터(ND2-2)로서 래치한다. 또한, 제1 로딩부(403)는 제1 어드레스부(303)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1)에 응답하여 제1 메모리 뱅크(110)에 포함되는 복수의 비트 라인들 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제1 리던던시 데이터(RD1)로서 래치하고, 제2 로딩부(404)는 제2 어드레스부(304)로부터 수신되는 제2 리던던시 컬럼 선택 신호(RCSS2)에 응답하여 제2 메모리 뱅크(120)에 포함되는 복수의 비트 라인들 중에서 상기 결함이 있는 노말 컬럼(101)에 대응되는 리던던시 컬럼(109)이 연결된 비트 라인을 선택하고 상기 선택된 비트 라인을 통해 제공되는 데이터를 로딩하여 제2 리던던시 데이터(RD2)로서 래치한다.
한편, 제1 로딩부(403)는 제1 어드레스부(303)로부터 수신되는 제1 리던던시 컬럼 선택 신호(RCSS1)에 응답하여 제1 리던던시 데이터(RD1)를 사용하여 제1 노말 데이터(ND1-1) 또는 제2 노말 데이터(ND1-2)를 리페어하기 위한 제1 컬럼 리페어 신호(CRS1)를 생성하여 래치하고, 제2 로딩부(404)는 제2 어드레스부(304)로부터 수신되는 제2 리던던시 컬럼 선택 신호(RCSS2)에 응답하여 제2 리던던시 데이터(RD2)를 사용하여 제3 노말 데이터(ND2-1) 또는 제4 노말 데이터(ND2-2)를 리페어하기 위한 제2 컬럼 리페어 신호(CRS2)를 생성하여 래치한다.
제1 리페어부(503)는 제1 로딩부(403)로부터 제1 컬럼 리페어 신호(CRS1), 제1 노말 데이터(ND1-1), 제2 노말 데이터(ND1-2) 및 제1 리던던시 데이터(RD1)를 수신하고, 제1 컬럼 리페어 신호(CRS1)에 기초하여 제1 노말 데이터(ND1-1) 또는 제2 노말 데이터(ND1-2)를 제1 리던던시 데이터(RD1)를 사용하여 리페어하여 제1 리페어 데이터(RPD1) 및 제2 리페어 데이터(RPD2)를 생성하여 래치하고, 제2 리페어부(504)는 제2 로딩부(404)로부터 제2 컬럼 리페어 신호(CRS2), 제3 노말 데이터(ND2-1), 제4 노말 데이터(ND2-2) 및 제2 리던던시 데이터(RD2)를 수신하고, 제2 컬럼 리페어 신호(CRS2)에 기초하여 제3 노말 데이터(ND2-1) 또는 제4 노말 데이터(ND2-2)를 제2 리던던시 데이터(RD2)를 사용하여 리페어하여 제3 리페어 데이터(RPD3) 및 제4 리페어 데이터(RPD4)를 생성하여 래치한다.
출력 버퍼(800d)는 제1 출력 버퍼(803) 및 제2 출력 버퍼(804)를 포함한다. 제1 출력 버퍼(803)는 제1 리페어부(503)로부터 제1 리페어 데이터(RPD1) 및 제2 리페어 데이터(RPD2)를 수신하여 제1 리페어 데이터(RPD1) 및 제2 리페어 데이터(RPD2)를 순차적으로 출력하고, 제2 출력 버퍼(804)는 제2 리페어부(504)로부터 제3 리페어 데이터(RPD3) 및 제4 리페어 데이터(RPD4)를 수신하여 제3 리페어 데이터(RPD3) 및 제4 리페어 데이터(RPD4)를 순차적으로 출력한다.
상기 설명한 바와 같이, 제1 어드레스부(303), 제1 로딩부(403) 및 제1 리페어부(503)는 제1 파이프라인 스트림을 형성하고, 제2 어드레스부(304), 제2 로딩부(404) 및 제2 리페어부(504)는 제2 파이프라인 스트림을 형성한다. 상기 제1 파이프라인 스트림은 제1 컬럼 어드레스(YADDR1)에 기초하여 제1 메모리 뱅크(110)로부터 두개의 데이터를 로딩하여 리페어한 후 제1 리페어 데이터(RPD1) 및 제2 리페어 데이터(RPD2)를 래치하는 제1 독출 동작을 파이프라인 방식 및 프리패치 방식으로 수행하고, 상기 제2 파이프라인 스트림은 제2 컬럼 어드레스(YADDR2)에 기초하여 제2 메모리 뱅크(120)로부터 두개의 데이터를 로딩하여 리페어한 후 제3 리페어 데이터(RPD3) 및 제4 리페어 데이터(RPD4)를 래치하는 제2 독출 동작을 파이프라인 방식 및 프리패치 방식으로 수행한다. 또한, 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 설정된 시간 간격을 두고 교대로 동작하므로 파이프라인부(200d)는 파이프라인 방식, 프리패치 방식 및 인터리빙 방식으로 동작한다.
도 14는 도 13의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14에서, 제1 클록 신호(CLK1)는 도 13의 제1 어드레스부(303), 제1 로딩부(403) 및 제1 리페어부(503)에 포함되는 래치회로들에 공통으로 입력되는 클록 신호를 나타내고, 제2 클록 신호(CLK2)는 도 13의 제2 어드레스부(304), 제2 로딩부(404) 및 제2 리페어부(504)에 포함되는 래치회로들에 공통으로 입력되는 클록 신호를 나타낸다. 제1 파이프라인 단계(PIPELINE STAGE 1)는 제1 어드레스부(303)가 동작하는 구간을 나타내고, 제2 파이프라인 단계(PIPELINE STAGE 2)는 제1 로딩부(403)가 동작하는 구간을 나타내고, 제3 파이프라인 단계(PIPELINE STAGE 3)는 제1 리페어부(503)가 동작하는 구간을 나타내고, 제4 파이프라인 단계(PIPELINE STAGE 4)는 제2 어드레스부(304)가 동작하는 구간을 나타내고, 제5 파이프라인 단계(PIPELINE STAGE 5)는 제2 로딩부(404)가 동작하는 구간을 나타내고, 제6 파이프라인 단계(PIPELINE STAGE 6)은 제2 리페어부(504)가 동작하는 구간을 나타낸다.
도 12를 참조하면, 제1 파이프라인 단계, 제2 파이프라인 단계 및 제3 파이프라인 단계는 제1 클록 신호(CLK1)의 매 사이클마다 동시에 동작하여 두개의 데이터를 출력함으로써 상기 제1 파이프라인 스트림은 파이프라인 방식 및 프리패치 방식으로 동작하고, 제4 파이프라인 단계, 제5 파이프라인 단계 및 제6 파이프라인 단계는 제2 클록 신호(CLK2)의 매 사이클마다 동시에 동작여 두개의 데이터를 출력함으로써 상기 제2 파이프라인 스트림은 파이프라인 방식 및 프리패치 방식으로 동작한다. 또한, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 동일한 주파수를 갖고 서로 180도의 위상차를 가지므로, 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 주기의 절반에 해당하는 시간 간격을 두고 교대로 동작함으로써 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 제1 메모리 뱅크(110)의 독출 동작 및 제2 메모리 뱅크(120)의 독출 동작을 인터리빙 방식으로 수행한다.
따라서 제1 리페어부(503)는 제1 메모리 뱅크(110)로부터 독출되어 리페어 완료된 제1 리페어 데이터(RPD1) 및 제2 리페어 데이터(RPD2)를 제1 클록 신호(CLK1)의 매 사이클마다 출력할 수 있고, 제2 리페어부(504)는 제2 메모리 뱅크(120)로부터 독출되어 리페어 완료된 제3 리페어 데이터(RPD3) 및 제4 리페어 데이터(RPD4)를 제2 클록 신호(CLK2)의 매 사이클마다 출력할 수 있으므로, 비휘발성 메모리 장치(5000)는 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 한주기에 해당하는 시간동안 네개의 데이터를 출력할 수 있다. 도 14에 도시된 바와 같이, 제1 리페어부(503)는 제1 클록 신호(CLK1)의 첫 번째 클록 사이클 이후에 두개의 데이터들(DATA1, DATA2)을 출력하고 두 번째 클록 사이클 이후에 두개의 데이터들(DATA5, DATA6)을 출력하고 세 번째 클록 사이클 이후에 두개의 데이터들(DATA9, DATA10)을 출력한다. 제2 리페어부(504)는 제2 클록 신호(CLK2)의 첫 번째 클록 사이클 이후에 두개의 데이터들(DATA3, DATA4)을 출력하고 두 번째 클록 사이클 이후에 두개의 데이터들(DATA7, DATA8)을 출력하고 세 번째 클록 사이클 이후에 두개의 데이터들(DATA11, DATA12)을 출력한다.
도 13 내지 14를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(5000)는 제1 어드레스부(303), 제1 로딩부(403) 및 제1 리페어부(503)를 구비하고 파이프라인 방식 및 프리패치 방식으로 동작하는 상기 제1 파이프라인 스트림 및 제2 어드레스부(304), 제2 로딩부(404) 및 제2 리페어부(504)를 구비하고 파이프라인 방식 및 프리패치 방식으로 동작하는 상기 제2 파이프라인 스트림을 포함하는 파이프라인부(200d)를 포함한다. 상기 제1 파이프라인 스트림 및 상기 제2 파이프라인 스트림은 설정된 시간 간격을 두고 교대로 동작함으로써 파이프라인부(200d)는 인터리빙 방식으로 동작하므로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(5000)는 매 주기마다 네개의 데이터를 출력할 수 있어 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 15를 참조하면, 도 15에 도시된 비휘발성 메모리 장치(6000)는 도 5에 도시된 비휘발성 메모리 장치(2000)에서 기입 동작에 필요한 입력 버퍼(INPUT BUFFER)(910), 래치회로(920) 및 컬럼 리페어 디멀티플렉서부(CRDM)(930)를 더 포함한다. 입력 버퍼(910), 래치회로(920) 및 컬럼 리페어 디멀티플렉서부(930)를 제외한 나머지 구성요소들은 도 5와 관련하여 상세히 설명하였으므로 여기서는 상세한 설명은 생략한다.
비휘발성 메모리 장치(6000)는 기입 동작시에 입력 데이터(IDATA) 및 메모리 셀 어레이(100)에 포함된 메모리 셀들 중에서 데이터가 기입될 메모리 셀의 위치를 나타내는 어드레스(ADDR)를 동시에 수신한다. 어드레스(ADDR)는 어드레스 버퍼(600)로 입력되고 입력 데이터(IDATA)는 입력 버퍼(910)로 입력된다.
도 5 및 도 6과 관련하여 설명한 바와 같이, 클록 신호(CLK)의 제1 클록 사이클 동안 어드레스 버퍼(600)는 어드레스(ADDR)에 기초하여 컬럼 어드레스(YADDR)를 생성하고, 노말 컬럼 디코더(310) 및 리페어 디코더(330)는 각각 컬럼 어드레스(YADDR)에 기초하여 노말 컬럼 선택 신호(NCSS) 및 리던던시 컬럼 선택 신호(RCSS)를 각각 생성하고 제1 래치회로(320) 및 제2 래치회로(340)는 각각 노말 컬럼 선택 신호(NCSS) 및 리던던시 컬럼 선택 신호(RCSS)를 래치한다. 상기 클록 신호(CLK)의 제1 클록 사이클 동안 입력 버퍼(910)는 입력 데이터(IDATA)를 수신하여 래치회로(920)에 제공하고 래치회로(920)는 입력 버퍼(910)로부터 입력 데이터(IDATA)를 수신하여 래치한다.
클록 신호(CLK)의 제2 클록 사이클 동안 리페어 제어부(450)는 제2 래치회로(340)로부터 수신된 리던던시 컬럼 선택 신호(RCSS)에 응답하여 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼(101)에 대응되는지 여부를 나타내는 컬럼 리페어 신호(CRS)를 생성하여 컬럼 리페어 디멀티플렉서부(930)에 제어 신호로서 제공한다. 상기 클록 신호(CLK)의 제2 클록 사이클 동안 래치회로(920)는 입력 데이터(IDATA)를 컬럼 리페어 디멀티플렉서부(930)에 제공한다. 컬럼 리페어 디멀티플렉서부(930)는 컬럼 리페어 신호(CRS)에 기초하여 입력 데이터(IDATA)를 노말 컬럼 선택부(410) 또는 리던던시 컬럼 선택부(430) 중의 하나로 선택적으로 제공한다. 즉, 컬럼 리페어 신호(CRS)가 컬럼 어드레스(YADDR)가 결함이 없는 노말 컬럼(101)에 대응됨을 나타내는 경우에는 입력 데이터(IDATA)를 노말 컬럼(109)에 저장하기 위해 컬럼 리페어 디멀티플렉서부(930)는 입력 데이터(IDATA)를 노말 컬럼 선택부(410)로 제공하고, 컬럼 리페어 신호(CRS)가 컬럼 어드레스(YADDR)가 결함이 있는 노말 컬럼(101)에 대응됨을 나타내는 경우에는 입력 데이터(IDATA)를 리던던시 컬럼(109)에 저장하기 위해 컬럼 리페어 디멀티플렉서부(930)는 입력 데이터(IDATA)를 리던던시 컬럼 선택부(430)로 제공한다. 노말 컬럼 선택부(410)는 메모리 셀 어레이(100)에 포함되는 복수의 노말 컬럼들(101) 중에서 제1 래치회로(320)로부터 수신되는 노말 컬럼 선택 신호(NCSS)에 기초하여 선택된 컬럼의 메모리 셀에 컬럼 리페어 디멀티플렉서부(930)로부터 수신되는 입력 데이터(IDATA)를 기입한다. 리던던시 컬럼 선택부(430)는 메모리 셀 어레이(100)에 포함되는 복수의 리던던시 컬럼들(109) 중에서 제2 래치회로(340)로부터 수신되는 리던던시 컬럼 선택 신호(RCSS)에 기초하여 선택된 컬럼의 메모리 셀에 컬럼 리페어 디멀티플렉서부(930)로부터 수신되는 입력 데이터(IDATA)를 기입한다.
상기 설명한 방식으로 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(6000)는 기입 동작을 파이프라인 방식으로 수행할 수 있다.
도 15를 참조하여 파이프라인 방식으로 수행되는 비휘발성 메모리 장치(2000)의 기입 동작에 대해 설명하였으나, 도 15의 입력 버퍼(910), 래치회로(920) 및 컬럼 리페어 디멀티플렉서부(930)와 유사한 구성은 도 8의 비휘발성 메모리 장치(3000), 도 11의 비휘발성 메모리 장치(4000) 및 도 13의 비휘발성 메모리 장치(5000)에도 적용되어 기입 동작이 파이프라인 방식으로 수행될 수도 있다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 비휘발성 메모리 시스템(7000)은 비휘발성 메모리 장치(7100) 및 메모리 컨트롤러(7200)를 포함한다.
비휘발성 메모리 장치(7100)는 메모리 셀 어레이(7110) 및 파이프라인부부(7120)를 포함한다. 메모리 셀 어레이(7110)는 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함할 수 있다. 파이프라인부(7120)는 컬럼 어드레스를 디코딩하는 동작, 메모리 셀 어레이(7110)로부터 데이터를 로딩하는 동작 및 상기 로딩된 데이터를 리페어하여 출력하는 동작을 파이프라인 방식으로 수행할 수 있다.
비휘발성 메모리 장치(7100)는 도 4 및 도 5의 비휘발성 메모리 장치(2000), 도 7 및 도 8의 비휘발성 메모리 장치(3000), 도 10 및 도 11의 비휘발성 메모리 장치(4000), 도 13의 비휘발성 메모리 장치(5000) 및 도 15의 비휘발성 메모리 장치(6000) 중의 어느 하나로 구성될 수도 있다.
메모리 컨트롤러(7200)는 비휘발성 메모리 장치(7100)를 제어한다. 메모리 컨트롤러(7200)는 외부의 호스트와 비휘발성 메모리 장치(7100) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(7200)는 중앙 처리 장치(CPU)(7210), 버퍼 메모리(RAM)(7220), 호스트 인터페이스(HOST I/F)(7230) 및 메모리 인터페이스(MEMORY I/F)(7240)를 포함할 수 있다. 중앙 처리 장치(7210)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 호스트 인터페이스(7230)는 상기 호스트와 연결되고, 메모리 인터페이스(7240)는 비휘발성 메모리 장치(7100)와 연결된다. 중앙 처리 장치(7210)는 호스트 인터페이스(7230)를 통하여 상기 호스트와 통신할 수 있다. 또한, 중앙 처리 장치(7210)는 메모리 인터페이스(7240)를 통하여 비휘발성 메모리 장치(7100)를 제어할 수 있다.
실시예에 따라, 메모리 컨트롤러(7200)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(ECC block)을 더 포함할 수 있다. 버퍼 메모리(7220)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 버퍼 메모리(7220)는 중앙 처리 장치(7210)의 동작 메모리일 수 있다.
비휘발성 메모리 시스템(7000)은 메모리 카드 또는 솔리드 스테이트 드라이브(solid state drive/disk, SSD)일 수 있다. 메모리 컨트롤러(7200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
비휘발성 메모리 장치(7100) 및/또는 메모리 컨트롤러(7200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들어, 플래시 메모리 장치(7100) 및/또는 메모리 컨트롤러(7200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 실시예에 따라, 멀티 레벨 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있다.
도 17은 도 16의 비휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(8000)은 프로세서(8100), 메모리 장치(8200), 사용자 인터페이스(8300) 및 비휘발성 메모리 시스템(7000)을 포함한다.
프로세서(8100)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(8100)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(8100)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 메모리 장치(8200)에 연결될 수 있다. 예를 들어, 메모리 장치(8200)는 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 정적 랜덤 액세스 메모리(static random access memory, SRAM), 또는 이피롬(erasable programmable read-only memory, EPROM), 이이피롬(electrically erasable programmable read-only memory, EEPROM), 및 플래시 메모리 장치를 포함하는 모든 형태의 플래시 메모리일 수 있다. 또한, 프로세서(8100)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(8100)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(8300)를 제어할 수 있다. 비휘발성 메모리 장치(7000)에는 사용자 인터페이스(8300)를 통해 제공되거나, 프로세서(8100)에 의해 처리된 멀티 비트 데이터가 메모리 컨트롤러(7200)를 통해 저장될 수 있다. 컴퓨팅 시스템(8000)은 동작 전압을 공급하기 위한 전원(8400)을 더 포함할 수 있다. 또한, 컴퓨팅 시스템(8000)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 컴퓨팅 시스템(8000)은 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등일 수 있다.
이와 같이 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 시스템은 메모리 셀 어레이로부터 데이터롤 독출하고 독출된 데이터를 리페어 하는 동작을 파이프라인 방식으로 수행함으로써 비휘발성 메모리 장치 및 비휘발성 메모리 시스템의 동작 속도를 향상시킬 수 있다.
본 발명은 임의의 데이터 저장 장치 및 컴퓨팅 시스템에 유용하게 이용될 수 있다. 또한, 본 발명은 메모리 카드, 솔리드 스테이트 드라이브, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
    클록 신호의 매 사이클마다 컬럼 어드레스를 수신하고, 상기 컬럼 어드레스에 응답하여 컬럼 선택 신호를 생성하여 래치하는 어드레스부;
    상기 클록 신호의 매 사이클마다 상기 어드레스부로부터 수신되는 상기 컬럼 선택 신호에 응답하여 상기 메모리 셀 어레이로부터 데이터를 로딩하여 래치하는 로딩부; 및
    상기 클록 신호의 매 사이클마다 상기 로딩부로부터 수신되는 상기 데이터를 리페어하여 리페어 데이터를 생성하여 래치하는 리페어부를 포함하고,
    상기 어드레스부가 상기 클록 신호의 제1 사이클 동안 제1 컬럼 어드레스를 수신하는 경우, 상기 리페어부는 상기 클록 신호의 상기 제1 사이클로부터 세 개의 사이클 이후에 상응하는 상기 클록 신호의 제2 사이클 동안 상기 제1 컬럼 어드레스에 상응하는 제1 리페어 데이터를 출력하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 어드레스부, 상기 로딩부, 및 상기 리페어부를 포함하는 파이프라인 스트림은 파이프라인 방식으로 동작하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 어드레스부는 상기 컬럼 어드레스에 응답하여 노말 컬럼 선택 신호 및 리던던시 컬럼 선택 신호를 생성하여 래치하고,
    상기 로딩부는 상기 노말 컬럼 선택 신호에 응답하여 상기 노말 메모리 셀들로부터 데이터를 로딩하여 노말 데이터로서 래치하고, 상기 리던던시 컬럼 선택 신호에 응답하여 상기 리던던시 메모리 셀들로부터 데이터를 로딩하여 리던던시 데이터로서 래치하고, 상기 리던던시 컬럼 선택 신호에 응답하여 상기 노말 데이터를 리페어하기 위한 컬럼 리페어 신호를 생성하여 래치하고,
    상기 리페어부는 상기 컬럼 리페어 신호에 기초하여 상기 노말 데이터를 상기 리던던시 데이터를 사용하여 리페어하여 리페어 데이터를 생성하여 래치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3 항에 있어서, 상기 어드레스부는,
    상기 컬럼 어드레스에 응답하여 독출되는 노말 메모리 셀을 포함하는 컬럼을 선택하기 위한 상기 노말 컬럼 선택 신호를 생성하는 노말 컬럼 디코더;
    상기 노말 컬럼 선택 신호를 래치하는 제1 래치회로;
    상기 컬럼 어드레스가 결함이 있는 컬럼을 나타내는 경우 상기 결함이 있는 컬럼에 대응되는 상기 리던던시 메모리 셀들을 포함하는 컬럼을 선택하기 위한 상기 리던던시 컬럼 선택 신호를 생성하는 리페어 탐지부; 및
    상기 리던던시 컬럼 선택 신호를 래치하는 제2 래치회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제3 항에 있어서, 상기 로딩부는,
    상기 노말 컬럼 선택 신호에 응답하여 상기 노말 메모리 셀들로부터 로딩되는 데이터들 중에서 선택된 데이터를 상기 노말 데이터로 제공하는 노말 컬럼 선택부;
    상기 노말 데이터를 래치하는 제1 래치회로;
    상기 리던던시 컬럼 선택 신호에 응답하여 상기 리던던시 메모리 셀들로부터 로딩되는 데이터들 중에서 선택된 데이터를 상기 리던던시 데이터로 제공하는 리던던시 컬럼 선택부;
    상기 리던던시 데이터를 래치하는 제2 래치회로;
    상기 리던던시 컬럼 선택 신호에 응답하여 상기 노말 데이터가 상기 리던던시 데이터를 사용하여 리페어 되어야 하는지 여부를 나타내는 컬럼 리페어 신호를 생성하는 리페어 제어부; 및
    상기 컬럼 리페어 신호를 래치하는 제3 래치회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제3 항에 있어서, 상기 리페어부는,
    상기 컬럼 리페어 신호에 기초하여 상기 노말 데이터 및 상기 리던던시 데이터 중에서 선택된 데이터를 상기 리페어 데이터로서 출력하는 컬럼 리페어 멀티플렉서부; 및
    상기 리페어 데이터를 래치하는 래치회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제2 항에 있어서, 상기 파이프라인 스트림은 프리패치 방식으로 동작하여 상기 컬럼 어드레스를 시작 어드레스로 하는 연속된 A개의 컬럼 어드레스들에 대응하는 A(A는 2 이상의 정수)개의 데이터들을 동시에 독출하여 래치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제2 항에 있어서,
    상기 메모리 셀 어레이는 각각이 노말 메모리 셀들 및 리던던시 메모리 셀들을 구비하는 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하고,
    상기 컬럼 어드레스는 제1 컬럼 어드레스 및 제2 컬럼 어드레스를 포함하고,
    상기 파이프라인 스트림은 서로 동일한 구성을 갖고 인터리빙 방식으로 동작하는 제1 파이프라인 스트림 및 제2 파이프라인 스트림을 포함하고,
    상기 제1 파이프라인 스트림은 상기 제1 컬럼 어드레스에 기초하여 상기 제1 메모리 뱅크로부터 데이터를 로딩하여 리페어한 후 래치하는 제1 독출 동작을 수행하고, 상기 제2 파이프라인 스트림은 상기 제2 컬럼 어드레스에 기초하여 상기 제2 메모리 뱅크로부터 데이터를 로딩하여 리페어한 후 래치하는 제2 독출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8 항에 있어서, 상기 제1 파이프라인 스트림은 프리패치 방식으로 동작하여 상기 제1 컬럼 어드레스를 시작 어드레스로 하는 연속된 A개의 컬럼 어드레스들에 대응하는 A개의 데이터들을 동시에 독출하여 래치하고,
    상기 제2 파이프라인 스트림은 프리패치 방식으로 동작하여 상기 제2 컬럼 어드레스를 시작 어드레스로 하는 연속된 A개의 컬럼 어드레스들에 대응하는 A개의 데이터들을 동시에 독출하여 래치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 비휘발성 메모리 장치는,
    노말 메모리 셀들 및 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
    클록 신호의 매 사이클마다 컬럼 어드레스를 수신하고, 상기 컬럼 어드레스에 응답하여 컬럼 선택 신호를 생성하여 래치하는 어드레스부;
    상기 클록 신호의 매 사이클마다 상기 어드레스부로부터 수신되는 상기 컬럼 선택 신호에 응답하여 상기 메모리 셀 어레이로부터 데이터를 로딩하여 래치하는 로딩부; 및
    상기 클록 신호의 매 사이클마다 상기 로딩부로부터 수신되는 상기 데이터를 리페어하여 리페어 데이터를 생성하여 래치하는 리페어부를 포함하고,
    상기 어드레스부가 상기 클록 신호의 제1 사이클 동안 제1 컬럼 어드레스를 수신하는 경우, 상기 리페어부는 상기 클록 신호의 상기 제1 사이클로부터 세 개의 사이클 이후에 상응하는 상기 클록 신호의 제2 사이클 동안 상기 제1 컬럼 어드레스에 상응하는 제1 리페어 데이터를 출력하는 비휘발성 메모리 시스템.
  11. 제1 항에 있어서, 상기 클록 신호의 동일한 사이클 동안 상기 어드레스부, 상기 로딩부, 및 상기 리페어부는 각각 서로 다른 컬럼 어드레스에 기초하여 동작하는 비휘발성 메모리 장치.
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