KR101862609B1 - Liquid crystal display device - Google Patents

Liquid crystal display device Download PDF

Info

Publication number
KR101862609B1
KR101862609B1 KR1020110125521A KR20110125521A KR101862609B1 KR 101862609 B1 KR101862609 B1 KR 101862609B1 KR 1020110125521 A KR1020110125521 A KR 1020110125521A KR 20110125521 A KR20110125521 A KR 20110125521A KR 101862609 B1 KR101862609 B1 KR 101862609B1
Authority
KR
South Korea
Prior art keywords
node
terminal connected
line
common
static electricity
Prior art date
Application number
KR1020110125521A
Other languages
Korean (ko)
Other versions
KR20130059506A (en
Inventor
윤진한
정대식
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110125521A priority Critical patent/KR101862609B1/en
Publication of KR20130059506A publication Critical patent/KR20130059506A/en
Application granted granted Critical
Publication of KR101862609B1 publication Critical patent/KR101862609B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/22—Antistatic materials or arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 고전압의 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로를 포함하여 제품 신뢰성을 높일 수 있는 액정 표시장치에 관한 것으로, 게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 제 1 노드에 접속된 제 1 스위칭 소자와; 게이트 단자와 소스 단자가 공통라인에 공통으로 접속되고 드레인 단자가 상기 제 1 노드에 접속된 제 2 스위칭 소자와; 게이트 단자와 소스 단자가 상기 제 1 노드에 공통으로 접속되고 드레인 단자가 제 2 노드에 접속된 제 3 및 제 4 스위칭 소자와; 게이트 단자가 상기 제 1 노드에 접속되고 소스 단자가 상기 공통라인에 접속되며 드레인 단자가 신호라인에 접속된 제 5 및 제 6 스위칭 자와; 게이트 단자가 상기 제 2 노드에 접속되고 소스 단자가 상기 공통라인에 접속되며 드레인 단자가 상기 신호라인에 접속된 제 7 스위칭 소자를 포함하여 구성된 정전기 방지회로를 포함하고; 상기 공통라인은 공통전압이 인가되는 라인이며, 상기 신호라인은 화소를 정의하는 다수의 게이트 라인과 다수의 데이터 라인 중 어느 한 라인인 것을 특징으로 한다.The present invention relates to a liquid crystal display device including a static electricity prevention circuit capable of discharging a static electricity at a high voltage more rapidly, thereby enhancing the reliability of a product. The present invention relates to a liquid crystal display device in which a gate terminal and a source terminal are commonly connected to a signal line, A first switching element connected to the node; A second switching element in which a gate terminal and a source terminal are commonly connected to a common line and a drain terminal is connected to the first node; Third and fourth switching elements having a gate terminal and a source terminal connected in common to the first node and a drain terminal connected to the second node; Fifth and sixth switching elements having a gate terminal connected to the first node, a source terminal connected to the common line, and a drain terminal connected to the signal line; And a seventh switching element having a gate terminal connected to the second node, a source terminal connected to the common line, and a drain terminal connected to the signal line; Wherein the common line is a line to which a common voltage is applied, and the signal line is any one of a plurality of gate lines and a plurality of data lines defining a pixel.

Description

액정 표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 고전압의 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로를 포함하여 제품 신뢰성을 높일 수 있는 액정 표시장치에 관한 것이다.The present invention relates to a liquid crystal display device including an anti-static circuit capable of discharging static electricity at a high voltage more rapidly, thereby enhancing product reliability.

일반적인 액정 표시장치는 액정패널 내부에 구성되는 화소로의 정전기(Electrostatic Discharge; ESD) 유입을 방지하기 위해 영상이 표시되지 않는 비표시 영역에 정전기 방지회로를 구비한다.A general liquid crystal display device includes an electrostatic discharge prevention circuit in a non-display area where no image is displayed in order to prevent static discharge (ESD) from flowing into a pixel formed inside the liquid crystal panel.

도 1은 일반적인 정전기 방지회로를 도시한 구성도이다.1 is a block diagram showing a general static electricity prevention circuit.

도 1에 도시된 정전기 방지회로는 스캔신호 또는 데이터 전압이 인가되는 신호라인과 공통전압이 인가되는 공통라인 사이에 구비된 제 1 내지 제 3 스위칭 소자(T1~T3)를 포함한다. 구체적으로, 제 1 스위칭 소자(T1)는 게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 기준 노드(N)에 접속된다. 제 2 스위칭 소자(T2)는 게이트 단자와 소스 단자가 공통라인에 공통으로 접속되고 드레인 단자가 기준 노드(N)에 접속된다. 제 3 스위칭 소자(T3)는 게이트 단자가 기준 노드(N)에 접속되고 소스 단자가 공통라인에 접속되며 드레인 단자가 신호라인에 접속된다.The electrostatic discharge protection circuit shown in FIG. 1 includes first to third switching elements T1 to T3 provided between a signal line to which a scan signal or a data voltage is applied and a common line to which a common voltage is applied. Specifically, in the first switching device T1, the gate terminal and the source terminal are commonly connected to the signal line, and the drain terminal is connected to the reference node N. In the second switching element T2, the gate terminal and the source terminal are commonly connected to the common line, and the drain terminal is connected to the reference node N. [ The third switching element T3 has the gate terminal connected to the reference node N, the source terminal connected to the common line, and the drain terminal connected to the signal line.

이와 같은, 정전기 방지회로는 신호라인으로 유입된 정전기를 공통라인으로 방전시키거나, 공통라인으로 유입된 정전기를 신호라인으로 방전시켜 외부로부터 유입된 고전압의 정전기를 분산시킨다.The static electricity prevention circuit discharges the static electricity flowing into the signal line to the common line or discharges the static electricity flowing into the common line to the signal line to disperse the static electricity of the high voltage introduced from the outside.

한편, 최근의 액정 표시장치는 고해상도, 대형화 추세에 있어, 화소와 화소를 구동하는 스위칭 소자의 크기는 계속해서 작아지고 있다. 이와 같이, 화소를 구동하는 스위칭 소자가 작아지면 정전기에 취약해져, 고전압의 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로가 요구되는 실정이다.On the other hand, in recent liquid crystal display devices are in the trend of high resolution and large size, the sizes of switching elements for driving pixels and pixels are continuously decreasing. As such, when the switching element for driving a pixel becomes small, an electrostatic discharge circuit that is susceptible to static electricity and capable of discharging a static electricity at a high voltage more quickly is required.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 고전압의 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로를 포함하여 제품 신뢰성을 높일 수 있는 액정 표시장치를 제공하는데 그 목적이 있다.An object of the present invention is to provide a liquid crystal display device including an anti-static circuit capable of discharging static electricity at a high voltage faster, thereby enhancing product reliability.

상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 액정 표시장치는 액정패널과; 상기 액정패널의 비표시 영역에 배치되어 외부 정전기가 표시 영역으로 유입되는 것을 방지하기 위한 정전기 방지회로를 포함하고; 상기 정전기 방지회로는 게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 제 1 노드에 접속된 제 1 스위칭 소자와; 게이트 단자와 소스 단자가 공통라인에 공통으로 접속되고 드레인 단자가 상기 제 1 노드에 접속된 제 2 스위칭 소자와; 게이트 단자와 소스 단자가 상기 제 1 노드에 공통으로 접속되고 드레인 단자가 제 2 노드에 접속된 제 3 및 제 4 스위칭 소자와; 게이트 단자가 상기 제 1 노드에 접속되고 소스 단자가 상기 공통라인에 접속되며 드레인 단자가 신호라인에 접속된 제 5 및 제 6 스위칭 소자와; 게이트 단자가 상기 제 2 노드에 접속되고 소스 단자가 상기 공통라인에 접속되며 드레인 단자가 상기 신호라인에 접속된 제 7 스위칭 소자를 포함하여 구성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display comprising: a liquid crystal panel; And an anti-static circuit disposed in a non-display area of the liquid crystal panel to prevent external static electricity from entering the display area; Wherein the static electricity prevention circuit comprises: a first switching element having a gate terminal and a source terminal connected in common to a signal line and a drain terminal connected to the first node; A second switching element in which a gate terminal and a source terminal are commonly connected to a common line and a drain terminal is connected to the first node; Third and fourth switching elements having a gate terminal and a source terminal connected in common to the first node and a drain terminal connected to the second node; Fifth and sixth switching elements having a gate terminal connected to the first node, a source terminal connected to the common line, and a drain terminal connected to the signal line; And a seventh switching element having a gate terminal connected to the second node, a source terminal connected to the common line, and a drain terminal connected to the signal line.

상기 공통라인은 공통전압이 인가되는 라인이며, 상기 신호라인은 화소를 정의하는 다수의 게이트 라인과 다수의 데이터 라인 중 어느 한 라인인 것을 특징으로 한다.Wherein the common line is a line to which a common voltage is applied, and the signal line is any one of a plurality of gate lines and a plurality of data lines defining a pixel.

상기 제 5 내지 제 7 스위칭 소자의 크기와 문턱전압은 서로 다르게 설계되는 것을 특징으로 한다.The size of the fifth to seventh switching elements and the threshold voltage are designed to be different from each other.

상기 제 7 스위칭 소자의 크기와 문턱전압은 상기 제 6 스위칭 소자의 크기와 문턱전압보다 크고, 상기 제 6 스위칭 소자의 크기와 문턱전압은 상기 제 5 스위칭 소자의 크기와 문턱전압보다 큰 것을 특징으로 한다.Wherein a size and a threshold voltage of the seventh switching device are greater than a size and a threshold voltage of the sixth switching device and a magnitude and a threshold voltage of the sixth switching device are greater than a magnitude and a threshold voltage of the fifth switching device, do.

본 발명에 따른 정전기 방지회로는 신호라인과 공통라인 사이에 전류패스를 형성하는 제 5 내지 제 7 TFT를 구비하되, 제 5 내지 제 7 TFT를 단계적으로 턴-온 시키는데 큰 특징이 있다. 이러한 정전기 방지회로는 정전기의 유입시 보다 많은 전류를 보다 빠르게 방전시킬 수 있어, 고전압의 정전기로 인한 부품 손상을 줄이고 제품 신뢰성을 높일 수 있다.The electrostatic discharge protection circuit according to the present invention is characterized in that the fifth to seventh TFTs forming a current path between a signal line and a common line, and the fifth to seventh TFTs are turned on in a stepwise manner. This antistatic circuit can discharge more current more quickly when static electricity is introduced, reducing component damage due to high voltage static electricity and increasing product reliability.

도 1은 일반적인 정전기 방지회로를 도시한 구성도이다.
도 2는 본 발명의 실시 예에 따른 액정 표시장치의 구성도이다.
도 3은 도 2에 도시된 액정패널(2)의 하부 유리기판(10)의 구성도이다.
도 4는 도 3에 도시된 정전기 방지회로의 구성도이다.
도 5는 본 발명의 효과를 설명하기 위한 시뮬레이션이다.1 is a block diagram showing a general static electricity prevention circuit.
2 is a configuration diagram of a liquid crystal display device according to an embodiment of the present invention.
Fig. 3 is a configuration diagram of the lower glass substrate 10 of the liquid crystal panel 2 shown in Fig.
4 is a configuration diagram of the electrostatic discharge prevention circuit shown in FIG.
5 is a simulation for explaining the effect of the present invention.

이하, 본 발명의 실시 예에 따른 액정 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, a liquid crystal display according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 액정 표시장치의 구성도이다.2 is a configuration diagram of a liquid crystal display device according to an embodiment of the present invention.

도 2에 도시된 액정 표시장치는 액정패널(2)과, 게이트 구동부(4)와, 데이터 구동부(6)와, 타이밍 제어부(8)를 포함한다.2 includes a liquid crystal panel 2, a gate driver 4, a data driver 6, and a timing controller 8.

액정패널(2)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정패널(2)은 데이터 전압에 따라 영상을 표시하는 화소 어레이를 포함한다. 화소 어레이는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차구조에 의해 매트릭스 형태로 배치되는 액정셀(ClC)들을 포함한다.The liquid crystal panel 2 includes an upper glass substrate and a lower glass substrate opposed to each other with a liquid crystal layer interposed therebetween. The liquid crystal panel 2 includes a pixel array for displaying an image in accordance with a data voltage. The pixel array includes liquid crystal cells ClC arranged in a matrix form by an intersection structure of a plurality of gate lines GL and a plurality of data lines DL.

액정셀(Clc)들은 화소영역(P)에 구비된 박막 트랜지스터(Thin Film Transistor; 이하, TFT)를 통해 화소전극에 공급된 데이터 전압과 공통전극에 공급된 공통전압의 전압차에 의해 발생되는 전계에 따라 액정을 구동하고, 스토리지 커패시터(Cst)에 의해 데이터 전압을 일정기간 동안 유지하여 화상을 표시한다.The liquid crystal cells Clc are formed by applying a voltage between the data voltage supplied to the pixel electrode through a thin film transistor (TFT) provided in the pixel region P and the common voltage supplied to the common electrode, And the data voltage is maintained for a predetermined period by the storage capacitor Cst to display an image.

액정패널(2)의 상부 유리기판 상에는 블랙 매트릭스, 컬러 필터 및 공통전극이 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식일 경우 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식일 경우 화소전극과 함께 하부 유리기판 상에 형성된다. 본 발명의 액정패널(2)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.On the upper glass substrate of the liquid crystal panel 2, a black matrix, a color filter, and a common electrode are formed. The common electrode is formed on an upper glass substrate when a vertical electric field driving method such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode is employed. The common electrode is horizontally arranged in the IPS (In Plane Switching) mode and the FFS (Fringe Field Switching) And is formed on the lower glass substrate together with the pixel electrode in the case of the electric field driving method. The liquid crystal panel 2 of the present invention can be implemented in any liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode.

게이트 구동부(4)는 타이밍 제어부(8)로부터 제공된 게이트 제어신호(GCS)를 이용하여 다수의 게이트 라인(GL)에 스캔신호를 순차적으로 공급한다. 여기서, 스캔신호는 화소영역(P)에 구비된 TFT를 턴-온 시키는 게이트 온 전압(VGH)과, TFT를 턴-오프 시키는 게이트 오프 전압(VGL) 중 하나의 값을 갖는 펄스 신호이다.The gate driver 4 sequentially supplies the scan signals to the plurality of gate lines GL using the gate control signal GCS provided from the timing controller 8. [ Here, the scan signal is a pulse signal having one of a gate-on voltage (VGH) for turning on a TFT provided in the pixel region (P) and a gate-off voltage (VGL) for turning off the TFT.

데이터 구동부(6)는 타이밍 제어부(8)로부터 제공된 데이터 제어신호(DCS)에 따라 타이밍 제어부(8)로부터 입력되는 영상 데이터(RGB)를 기준감마전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 순차적으로 공급한다.The data driver 6 converts the image data RGB input from the timing controller 8 into a data voltage using the reference gamma voltage in accordance with the data control signal DCS supplied from the timing controller 8, And sequentially supplies the voltages to the plurality of data lines DL.

타이밍 제어부(8)는 게이트 구동부(4), 및 데이터 구동부(6)의 구동타이밍을 제어한다. 이를 위해, 타이밍 제어부(8)는 외부로부터 입력되는 동기신호 즉, 수평 동기신호(HSync), 수직 동기신호(VSync), 도트 클럭(DCLK), 데이터 인에이블 신호(DE)를 이용하여 다수의 게이트 제어신호(GCS) 및 다수의 데이터 제어신호(DCS)를 생성하여 출력한다. 여기서, 다수의 게이트 제어신호(GCS)는 서로 다른 위상차를 갖는 다수의 클럭펄스와 게이트 구동부(4)의 구동 시작을 지시하는 게이트 스타트 펄스(GSP; Gate Start Pulse) 등을 포함한다. 그리고 다수의 데이터 제어신호(DCS)는 데이터 구동부(6)의 출력기간을 제어하는 소스 출력 인에이블(SOE; Source Output Enable), 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(SSP; Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(SSC; Source Shift Clock), 데이터의 전압 극성을 제어하는 극성제어신호(POL) 등을 포함한다.The timing controller 8 controls the driving timings of the gate driver 4 and the data driver 6. To this end, the timing controller 8 uses a synchronous signal input from the outside, that is, a plurality of gates (not shown) using a horizontal synchronous signal HSync, a vertical synchronous signal VSync, a dot clock DCLK, and a data enable signal DE. And generates and outputs a control signal GCS and a plurality of data control signals DCS. Here, the plurality of gate control signals GCS include a plurality of clock pulses having different phase differences and a gate start pulse (GST) for instructing start of driving of the gate driver 4. [ The plurality of data control signals DCS includes a source output enable (SOE) for controlling the output period of the data driver 6, a source start pulse (SSP) for instructing the start of data sampling, A source shift clock (SSC) for controlling sampling timing of data, a polarity control signal POL for controlling voltage polarity of data, and the like.

특히, 실시 예는 외부 정전기의 유입을 방지기 위해 비표시 영역에 형성되되, 고전압의 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로(20)를 포함한다. 이하, 실시 예에 따른 정전기 방지회로(20)를 구체적으로 설명한다.In particular, the embodiment includes an anti-static circuit 20 formed in the non-display area to prevent the introduction of external static electricity, and capable of discharging high-voltage static electricity more quickly. Hereinafter, the antistatic circuit 20 according to the embodiment will be described in detail.

도 3은 도 2에 도시된 액정패널(2)의 하부 유리기판(10)의 구성도이다. 참고로, 도 3은 수직 전계 구동방식에 따른 액정패널(2)인데, 이는 설명의 편의를 위한 하나의 예일 뿐, 본 발명은 이에 국한되지 않는다.Fig. 3 is a configuration diagram of the lower glass substrate 10 of the liquid crystal panel 2 shown in Fig. For reference, FIG. 3 shows a liquid crystal panel 2 according to a vertical electric field driving method, which is only one example for convenience of explanation, but the present invention is not limited to this.

도 3에 도시된 하부 유리기판(10)은 영상을 표시하는 표시영역(AA)과, 영상이 표시되지 않는 비표시영역(NA)으로 정의된다.The lower glass substrate 10 shown in Fig. 3 is defined as a display area AA for displaying an image and a non-display area NA for displaying no image.

표시영역(AA)은 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차로 화소영역을 정의한다.The display area AA defines pixel areas at the intersection of a plurality of gate lines GL and a plurality of data lines DL.

비표시영역(NA)은 스캔신호를 인가받기 위해 다수의 게이트 라인(GL)으로부터 연장된 다수의 게이트 패드(12)와, 데이터 전압을 인가받기 위해 다수의 데이터 라인(DL)으로부터 연장된 다수의 데이터 패드(14)가 배치된다. 또한, 비표시영역(NA)에는 표시영역(AA)의 둘레를 따라 공통라인(L2)이 배치된다. 공통라인(L2)의 적어도 한 모서리 영역에는 은(Ag) 도트(16)가 형성되는데, 은 도트(16)는 상부 유리기판에 배치된 공통전극과 하부 유리기판에 배치된 공통라인(L2)을 전기적으로 연결한다.The non-display area NA includes a plurality of gate pads 12 extending from a plurality of gate lines GL for receiving a scan signal and a plurality of gate electrodes 12 extending from a plurality of data lines DL for receiving a data voltage. A data pad 14 is disposed. A common line L2 is arranged along the periphery of the display area AA in the non-display area NA. The silver dot 16 is formed on at least one corner area of the common line L2. The silver dot 16 includes a common electrode arranged on the upper glass substrate and a common line L2 arranged on the lower glass substrate Connect electrically.

실시 예에 따른 정전기 방지회로(20)는 비표시 영역(NA)에 형성되되, 공통라인(L2)과 각 게이트 라인(GL)의 사이에 배치되며, 공통라인(L2)과 각 데이터 라인(DL)의 사이에 배치된다. 이하, 설명의 편의를 위해 게이트 라인(GL)과 데이터 라인(DL)을 신호라인(L1)으로 정의한다. 따라서, 정전기 방지회로(20)는 신호라인(L1)과 공통라인(L2) 사이에 배치된다.The antistatic circuit 20 according to the embodiment is formed in the non-display area NA and is disposed between the common line L2 and each gate line GL and has a common line L2 and each data line DL . Hereinafter, the gate line GL and the data line DL are defined as a signal line L1 for convenience of explanation. Thus, the anti-static circuit 20 is disposed between the signal line L1 and the common line L2.

도 4는 도 3에 도시된 정전기 방지회로(20)의 구성도이다.Fig. 4 is a configuration diagram of the antistatic circuit 20 shown in Fig.

도 4에 도시된 정전기 방지회로(20)는 신호라인(L1)과 공통라인(L2) 사이에 배치된 제 1 내지 제 7 TFT(T1~T7)를 포함한다.The antistatic circuit 20 shown in Fig. 4 includes first to seventh TFTs T1 to T7 arranged between the signal line L1 and the common line L2.

제 1 TFT(T1)는 게이트 단자와 소스 단자가 신호라인(L1)에 공통으로 접속되고 드레인 단자가 제 1 노드(N1)에 접속된다.The gate terminal and the source terminal of the first TFT (T1) are connected in common to the signal line (L1), and the drain terminal is connected to the first node (N1).

제 2 TFT(T2)는 게이트 단자와 소스 단자가 공통라인(L2)에 공통으로 접속되고 드레인 단자가 제 1 노드(N1)에 접속된다.The gate terminal and the source terminal of the second TFT T2 are connected in common to the common line L2, and the drain terminal is connected to the first node N1.

제 3 TFT(T3)는 게이트 단자와 소스 단자가 제 1 노드(N1)에 공통으로 접속되고 드레인 단자가 제 2 노드(N2)에 접속된다.The gate terminal and the source terminal of the third TFT T3 are connected in common to the first node N1 and the drain terminal is connected to the second node N2.

제 4 TFT(T4)는 게이트 단자와 소스 단자가 제 1 노드(N1)에 공통으로 접속되고 드레인 단자가 제 2 노드(N2)에 접속된다.The gate terminal and the source terminal of the fourth TFT T4 are connected in common to the first node N1 and the drain terminal is connected to the second node N2.

제 5 TFT(T5)는 게이트 단자가 제 1 노드(N1)에 접속되고 소스 단자가 공통라인(L2)에 접속되며 드레인 단자가 신호라인(L1)에 접속된다.The fifth TFT T5 has a gate terminal connected to the first node N1, a source terminal connected to the common line L2, and a drain terminal connected to the signal line L1.

제 6 TFT(T6)는 게이트 단자가 제 1 노드(N1)에 접속되고 소스 단자가 공통라인(L2)에 접속되며 드레인 단자가 신호라인(L1)에 접속된다.The sixth TFT T6 has a gate terminal connected to the first node N1, a source terminal connected to the common line L2, and a drain terminal connected to the signal line L1.

제 7 TFT(T7)는 게이트 단자가 제 2 노드(N2)에 접속되고 소스 단자가 공통라인(L2)에 접속되며 드레인 단자가 신호라인(L1)에 접속된다.The seventh TFT T7 has a gate terminal connected to the second node N2, a source terminal connected to the common line L2, and a drain terminal connected to the signal line L1.

제 1 내지 제 7 TFT(T1~T7)는 정전기에 의해 턴-온 될 수 있도록 매우 높은 문턱 전압을 갖도록 설계된다. The first to seventh TFTs T1 to T7 are designed to have a very high threshold voltage so that they can be turned on by static electricity.

상기와 같은 정전기 방지회로(20)는 제 1 및 제 2 TFT(T1, T2)의 게이트 단자가 소정의 저항값을 갖도록 하고, 그 저항값을 조절함으로써 정전기의 전압레벨에 따른 동작전압을 조절할 수 있다.The static electricity prevention circuit 20 may control the operation voltage according to the voltage level of the static electricity by adjusting the resistance value of the gate terminal of the first and second TFTs T1 and T2 to have a predetermined resistance value have.

이와 같은 정전기 방지회로(20)는 다음과 같이 구동된다.Such an anti-static circuit 20 is driven as follows.

만약, 외부로부터 신호라인(L1)에 정전기가 유입되면, 정전기는 제 1 TFT(T1)를 턴-온시킴과 동시에 제 1 TFT(T1)를 통해 제 1 노드(N1)에 공급된다. 제 1 노드(N1)에 정전기가 공급되면 제 3 내지 제 6 TFT(T3~T6)가 턴-온 된다. 그러면, 제 5 및 제 6 TFT(T5, T6)는 신호라인(L1)과 공통라인(L2) 사이에 전류패스를 형성하여 신호라인(L1)에 유입된 정전기를 공통라인(L2)으로 방전시킨다. 한편, 제 1 노드(N1)에 공급된 정전기는 턴-온된 제 3 및 제 4 TFT(T3, T4)를 통해 제 2 노드(N2)에 공급된다. 제 2 노드(N2)에 공급된 정전기는 제 7 TFT(T7)를 턴-온시키고, 제 7 TFT(T7)는 신호라인(L1)과 공통라인(L2) 사이에 전류패스를 형성하여 신호라인(L1)에 유입된 정전기를 공통라인(L2)으로 방전시킨다.If static electricity flows from the outside into the signal line L 1, the static electricity is supplied to the first node N 1 through the first TFT T 1 while turning on the first TFT T 1. When the first node N1 is supplied with static electricity, the third to sixth TFTs T3 to T6 are turned on. The fifth and sixth TFTs T5 and T6 form a current path between the signal line L1 and the common line L2 to discharge the static electricity flowing into the signal line L1 to the common line L2 . On the other hand, the static electricity supplied to the first node N1 is supplied to the second node N2 through the third and fourth TFTs T3 and T4 turned on. The static electricity supplied to the second node N2 turns on the seventh TFT T7 and the seventh TFT T7 forms a current path between the signal line L1 and the common line L2, And discharges static electricity into the common line L2.

이와 마찬가지로, 외부로부터 공통라인(L2)에 정전기가 유입되면, 정전기는 제 2 TFT(T2)를 턴-온시킴과 동시에 제 2 TFT(T2)를 통해 제 1 노드(N1)에 공급된다. 제 1 노드(N1)에 정전기가 공급되면 제 3 내지 제 6 TFT(T3~T6)가 턴-온 된다. 그러면, 제 5 및 제 6 TFT(T5, T6)는 신호라인(L1)과 공통라인(L2) 사이에 전류패스를 형성하여 신호라인(L1)에 유입된 정전기를 공통라인(L2)으로 방전시킨다. 한편, 제 1 노드(N1)에 공급된 정전기는 턴-온된 제 3 및 제 4 TFT(T3, T4)를 통해 제 2 노드(N2)에 공급된다. 제 2 노드(N2)에 공급된 정전기는 제 7 TFT(T7)를 턴-온시키고, 제 7 TFT(T7)는 신호라인(L1)과 공통라인(L2) 사이에 전류패스를 형성하여 공통라인(L2)에 유입된 정전기를 신호라인(L1)으로 방전시킨다.Likewise, when static electricity flows from the outside into the common line L2, the static electricity is supplied to the first node N1 through the second TFT T2 while turning on the second TFT T2. When the first node N1 is supplied with static electricity, the third to sixth TFTs T3 to T6 are turned on. The fifth and sixth TFTs T5 and T6 form a current path between the signal line L1 and the common line L2 to discharge the static electricity flowing into the signal line L1 to the common line L2 . On the other hand, the static electricity supplied to the first node N1 is supplied to the second node N2 through the third and fourth TFTs T3 and T4 turned on. The electrostatic supplied to the second node N2 turns on the seventh TFT T7 and the seventh TFT T7 forms a current path between the signal line L1 and the common line L2 to form a common line And discharges static electricity into the signal line L1.

한편, 단계적으로 턴-온 되어 신호라인(L1)과 공통라인(L2) 사이에 전류패스를 형성하는 제 5 내지 제 7 TFT(T5~T7)는 그 크기와 문턱전압이 다르게 설계될 수 있다. 만약, TFT의 크기 및 문턱전압이 제 5 TFT(T5), 제 6 TFT(T6), 제 7 TFT(T7)순으로 커지게 설계된다면 실시 예에 따른 정전기 방지회로(20)는 다음과 같이 동작한다. 즉, 정전기 방지회로(20)는 상대적으로 낮은 전압레벨의 정전기의 유입시 제 5 내지 제 7 TFT(T5~T7) 중에서 제 5 TFT(T5)만 턴-온 되어 정전기를 방전시키고, 상대적으로 중간 전압레벨의 정전기의 유입시 제 5 내지 제 7 TFT(T5~T7) 중에서 제 5 및 제 6 TFT(T5, T6)만 턴-온 되어 정전기를 방전시키고, 상대적으로 높은 전압레벨의 정전기의 유입시 제 5 내지 제 7 TFT(T5~T7) 모두가 턴-온 되어 정전기를 방전시킨다.On the other hand, the fifth to seventh TFTs T5 to T7 that are turned on stepwise and form a current path between the signal line L1 and the common line L2 may be designed to have different sizes and threshold voltages. If the size and the threshold voltage of the TFT are designed to increase in the order of the fifth TFT T5, the sixth TFT T6 and the seventh TFT T7, the antistatic circuit 20 according to the embodiment operates as follows do. That is, the static electricity prevention circuit 20 turns on only the fifth TFT T5 among the fifth to seventh TFTs T5 to T7 when static electricity of a relatively low voltage level is input, discharges the static electricity, Only the fifth and sixth TFTs T5 and T6 among the fifth to seventh TFTs T5 to T7 are turned on to discharge the static electricity while the static electricity of the relatively high voltage level is applied All the fifth to seventh TFTs T5 to T7 are turned on to discharge static electricity.

이와 같이, 실시 예에 따른 정전기 방지회로(20)는 신호라인(L1)과 공통라인(L2) 사이에 전류패스를 형성하는 제 5 내지 제 7 TFT(T5~T7)를 구비하되, 제 5 내지 제 7 TFT(T5~T7)를 단계적으로 턴-온 시키는데 큰 특징이 있다. 이러한 정전기 방지회로(20)는 정전기의 유입시 보다 많은 전류를 보다 빠르게 방전시킬 수 있어, 고전압의 정전기로 인한 부품 손상을 줄이고 제품 신뢰성을 높일 수 있다.As described above, the antistatic circuit 20 according to the embodiment has the fifth to seventh TFTs T5 to T7 that form a current path between the signal line L1 and the common line L2, The seventh TFTs T5 to T7 are turned on in a stepwise manner. Such an antistatic circuit 20 can discharge more current more quickly than when static electricity flows, thereby reducing component damage due to high voltage static electricity and enhancing product reliability.

도 5는 본 발명의 효과를 설명하기 위한 시뮬레이션이다. 구체적으로, 도 5는 정전기가 발생된 경우 종래와 본 발명에 따른 정전기 방지회로를 통해 흐르는 전류량을 측정한 그래프이다.5 is a simulation for explaining the effect of the present invention. 5 is a graph illustrating an amount of current flowing through the static electricity prevention circuit according to the present invention when static electricity is generated.

도 5를 참조하면, 정전기가 유입된 초기에 종래의 정전기 방지회로보다 본 발명의 정전기 방지회로가 2배 이상으로 많은 전류를 흐르게 할 수 있는 것을 알 수 있다. 즉, 실험 결과 본 발명의 정전기 방지회로는 정전기가 유입된 초기에 보다 많은 전류를 흐르게 할 수 있어, 고전압의 정전기가 발생되더라도 이를 빠르게 방전시킬 수 있음을 알 수 있었다.Referring to FIG. 5, it can be seen that the static electricity prevention circuit of the present invention can flow twice as much current as the conventional static electricity prevention circuit at the initial stage of the static electricity. That is, as a result of the experiment, it can be seen that the static electricity prevention circuit of the present invention can cause more current to flow at the initial stage of the introduction of static electricity, so that even if a high voltage static electricity is generated, it can be discharged quickly.

한편, 상기에서는 정전기 방지회로(20)가 신호라인(L1)과 공통라인(L2) 사이에 배치된 것으로 설명하고, 신호라인(L1)이 게이트 라인(GL) 또는 데이터 라인(DL)이 될 수 있다고 설명하였으나, 정전기 방지회로(20)는 정전기로부터 내부 회로를 보호하기 위해서라면 어디에도 구비될 수 있다. 예를 들어, 정전기 방지회로(20)는 게이트 라인(GL) 또는 데이터 라인(DL)과 플로팅 라인(미도시) 사이에 구비될 수 있다. 플로팅 라인은 정전기를 방전시키기 위해 비표시영역(NA)에서 폐회로로 구성된 라인이다. 또한, 정전기 방지회로는 게이트 라인(GL) 또는 데이터 라인(DL)과 접지단(GND)과 접속된 접지라인(미도시) 사이에 구비될 수 있다. 또한, 정전기 방지회로는 게이트 패드(12)에 스캔신호를 인가하는 게이트 PCB(미도시)나, 데이터 패드(14)에 데이터 전압을 인가하는 데이터 PCB(미도시) 상에 배치될 수도 있다.It is assumed that the static electricity prevention circuit 20 is disposed between the signal line L1 and the common line L2 and the signal line L1 may be the gate line GL or the data line DL The antistatic circuit 20 may be provided anywhere to protect the internal circuit from static electricity. For example, the anti-static circuit 20 may be provided between the gate line GL or the data line DL and the floating line (not shown). The floating line is a line formed from a non-display area NA to a closed circuit for discharging static electricity. In addition, the anti-static circuit may be provided between the gate line GL or the data line DL and the ground line (not shown) connected to the ground terminal GND. The anti-static circuit may also be disposed on a gate PCB (not shown) that applies a scan signal to the gate pad 12 or a data PCB (not shown) that applies a data voltage to the data pad 14.

즉, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.That is, the present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes may be made without departing from the technical spirit of the present invention. Will be apparent to those of ordinary skill in the art.

L1: 신호라인 L2: 공통라인I
20: 정전기 방지회로L1: signal line L2: common line I
20: Antistatic circuit

Claims (4)

액정패널과;
상기 액정패널의 비표시 영역에 배치되어 외부 정전기가 표시 영역으로 유입되는 것을 방지하기 위한 정전기 방지회로를 포함하고; 상기 정전기 방지회로는
게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 제 1 노드에 접속된 제 1 스위칭 소자와;
게이트 단자와 소스 단자가 공통라인에 공통으로 접속되고 드레인 단자가 상기 제 1 노드에 접속된 제 2 스위칭 소자와;
게이트 단자와 소스 단자가 상기 제 1 노드에 공통으로 접속되고 드레인 단자가 제 2 노드에 접속된 제 3 및 제 4 스위칭 소자와;
게이트 단자가 상기 제 1 노드에 접속되고 소스 단자가 상기 공통라인에 접속되며 드레인 단자가 신호라인에 접속된 제 5 및 제 6 스위칭 소자와;
게이트 단자가 상기 제 2 노드에 접속되고 소스 단자가 상기 공통라인에 접속되며 드레인 단자가 상기 신호라인에 접속된 제 7 스위칭 소자를 포함하고,
상기 제 5 내지 제 7 스위칭 소자의 크기와 문턱전압은 서로 다르게 구성된 것을 특징으로 하는 액정 표시장치.A liquid crystal panel;
And an anti-static circuit disposed in a non-display area of the liquid crystal panel to prevent external static electricity from entering the display area; The anti-static circuit
A first switching element having a gate terminal and a source terminal connected in common to a signal line and a drain terminal connected to the first node;
A second switching element in which a gate terminal and a source terminal are commonly connected to a common line and a drain terminal is connected to the first node;
Third and fourth switching elements having a gate terminal and a source terminal connected in common to the first node and a drain terminal connected to the second node;
Fifth and sixth switching elements having a gate terminal connected to the first node, a source terminal connected to the common line, and a drain terminal connected to the signal line;
A seventh switching element having a gate terminal connected to the second node, a source terminal connected to the common line, and a drain terminal connected to the signal line,
Wherein the fifth through seventh switching elements have different sizes and threshold voltages. 제 1 항에 있어서,
상기 공통라인은 공통전압이 인가되는 라인이며,
상기 신호라인은 화소를 정의하는 다수의 게이트 라인과 다수의 데이터 라인 중 어느 한 라인인 것을 특징으로 하는 액정 표시장치.The method according to claim 1,
The common line is a line to which a common voltage is applied,
Wherein the signal line is one of a plurality of gate lines and a plurality of data lines defining a pixel. 삭제delete 제 1 항에 있어서,
상기 제 7 스위칭 소자의 크기와 문턱전압은 상기 제 6 스위칭 소자의 크기와 문턱전압보다 크고,
상기 제 6 스위칭 소자의 크기와 문턱전압은 상기 제 5 스위칭 소자의 크기와 문턱전압보다 큰 것을 특징으로 하는 액정 표시장치.The method according to claim 1,
The size and the threshold voltage of the seventh switching device are larger than the size and the threshold voltage of the sixth switching device,
Wherein a size and a threshold voltage of the sixth switching device are greater than a size and a threshold voltage of the fifth switching device.
KR1020110125521A 2011-11-29 2011-11-29 Liquid crystal display device KR101862609B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110125521A KR101862609B1 (en) 2011-11-29 2011-11-29 Liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110125521A KR101862609B1 (en) 2011-11-29 2011-11-29 Liquid crystal display device

Publications (2)

Publication Number Publication Date
KR20130059506A KR20130059506A (en) 2013-06-07
KR101862609B1 true KR101862609B1 (en) 2018-06-01

Family

ID=48858307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110125521A KR101862609B1 (en) 2011-11-29 2011-11-29 Liquid crystal display device

Country Status (1)

Country Link
KR (1) KR101862609B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316558B1 (en) * 2014-12-29 2021-10-25 엘지디스플레이 주식회사 Display device having electrostatic protection circuit
KR102397866B1 (en) * 2015-12-28 2022-05-12 엘지디스플레이 주식회사 Electostatic discharge circuit and display device having the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7957110B2 (en) * 2005-01-25 2011-06-07 Hannstar Display Corporation Display apparatus current discharging method
KR20070071705A (en) * 2005-12-30 2007-07-04 엘지.필립스 엘시디 주식회사 Liquid crystal display device
KR100924222B1 (en) * 2006-06-29 2009-11-02 엘지디스플레이 주식회사 Electrostatic discharge circuit and liquid crystal display device having the same
KR20080060529A (en) * 2006-12-27 2008-07-02 엘지디스플레이 주식회사 Flat panel with a function of preventing a static electicity

Also Published As

Publication number Publication date
KR20130059506A (en) 2013-06-07

Similar Documents

Publication Publication Date Title
US10102793B2 (en) Built-in gate driver and display device using the same
KR101668595B1 (en) Display device and driving method thereof
US9910329B2 (en) Liquid crystal display device for cancelling out ripples generated the common electrode
KR20110077211A (en) Display device and method for controlling gate pulse
KR20130107912A (en) Level shifter for liquid crystal display
US10884556B2 (en) Gate driving integrated circuit for a touch display and operating method thereof
KR102489512B1 (en) Liquid crystal display device having common voltage compensatiing circuit
US8786584B2 (en) Liquid crystal display device having output transistor having large capacitor component
KR20170087119A (en) Clock generation circuit having over-current protecting function, method of operating the same and display device
US20190213968A1 (en) Array substrate, method for driving the same, and display apparatus
KR101980749B1 (en) Display device
KR102039410B1 (en) Liquid crystal display device and method for driving the same
KR101948895B1 (en) Liquid crystal display device
KR102182954B1 (en) Electrostatic Discharge Circuit And Liquid Crystal Display Device Comprising The Same
KR101862609B1 (en) Liquid crystal display device
JP2009003207A (en) Display device and driving circuit for the same
KR20170077681A (en) Electostatic discharge circuit and display device having the same
US8665408B2 (en) Liquid crystal display device
KR101773193B1 (en) Active Matrix Display
KR102283377B1 (en) Display device and gate driving circuit thereof
KR101839333B1 (en) Liquid crystal display device
KR101920757B1 (en) Liquid crystal display device
KR101177573B1 (en) Gate driver and liquid crystal display device having the same
US20130321367A1 (en) Display device
KR102148488B1 (en) Power Supply Circuit of Display Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant