KR20070071705A - Liquid crystal display device - Google Patents

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김휘
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엘지.필립스 엘시디 주식회사
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Abstract

An LCD(Liquid Crystal Display) is provided to protect pixel regions in a display area of an LCD panel from external static electricity, by forming antistatic circuits in a non-display area of the LCD panel. An LCD is divided into a display area(C) and a non-display area(D). A plurality of pixel regions are arranged in a matrix type within the display area. A plurality of gate lines(GL) and data lines(DL) define the pixel regions. First antistatic circuits(123a) are respectively connected between a first common voltage supply line(VL1) and the gate lines. Second antistatic circuits(123b) are respectively connected between a second common voltage supply line(VL2) and the data lines. A plurality of third antistatic circuits(133) are disposed in the non-display area to protect the first antistatic circuits and the second antistatic circuits.

Description

액정표시장치{Liquid crystal display device}Liquid crystal display device

도 1은 종래의 액정패널을 상세히 나타낸 도면.1 is a view showing a conventional liquid crystal panel in detail.

도 2는 도 1의 액정패널의 내부를 개략적으로 나타낸 도면.FIG. 2 is a view schematically illustrating the inside of the liquid crystal panel of FIG. 1. FIG.

도 3은 도 2의 정전기 방지회로를 상세히 나타낸 도면.3 is a view showing in detail the antistatic circuit of FIG.

도 4는 본 발명에 따른 액정패널을 포함한 액정표시장치를 나타낸 도면.4 is a view showing a liquid crystal display including a liquid crystal panel according to the present invention.

도 5a는 도 4의 제 1 정전기 방지회로를 상세히 나타낸 도면.FIG. 5A is a detailed view of the first antistatic circuit of FIG. 4. FIG.

도 5b는 도 4의 제 3 정전기 방지회로를 상세히 나타낸 도면.FIG. 5B is a detailed view of the third antistatic circuit of FIG. 4.

<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

102:액정패널 110:공통라인102: liquid crystal panel 110: common line

116:드라이버 IC 120:그라운드 라인116: driver IC 120: ground line

123a:제 1 정전기 방지회로 123b:제 2 정전기 방지회로123a: first antistatic circuit 123b: second antistatic circuit

130:씰재 133:제 3 정전기 방지회로130: sealing material 133: third antistatic circuit

본 발명은 액정표시장치에 관한 것으로, 특히 정전기로부터 소자를 보호할 수 있는 외부 정전기 방지회로부를 구비한 액정표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device having an external antistatic circuit portion capable of protecting an element from static electricity.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Device), VFD(Vacuum Fluorescent Display)등 여러가지 평판표시장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다. As the information society develops, the demand for display devices is increasing in various forms, and in recent years, the liquid crystal display device (LCD), plasma display panel (PDP), electro luminescent device (ELD), and vacuum fluorescent (VFD) Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.

그 중에, 현재 화질이 우수하고, 경량, 박형, 저소비 전력의 장점을 갖는 LCD(이하, '액정표시장치'라 함)가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 용도 이외에도 텔레비전 모니터 등으로 다양하게 개발되고 있다. Among them, LCDs (hereinafter referred to as 'liquid crystal displays'), which have excellent image quality, light weight, thinness, and low power consumption, are most commonly used. Is being developed.

이러한 액정표시장치는 영상을 표시하는 액정패널과 상기 액정패널을 구동하는 구동부로 구성되어 있다. The liquid crystal display device is composed of a liquid crystal panel for displaying an image and a driving unit for driving the liquid crystal panel.

도 1은 종래 액정표시장치의 액정패널을 상세히 나타낸 도면이다.1 is a view showing in detail a liquid crystal panel of a conventional liquid crystal display device.

도 1에 도시된 바와 같이, 종래의 액정패널(2)은 블랙매트릭스(6)와 서브 컬러필터(R, G, B)(8)를 포함한 컬러필터(7)와, 상기 컬러필터(7) 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)상에 형성된 화소전극(17)과 박막트랜지스터(T)를 포함한 어레이 배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 상기 하부기판(22) 사이에는 액정(14)이 충진되어 있다.As shown in FIG. 1, the conventional liquid crystal panel 2 includes a color filter 7 including a black matrix 6 and sub color filters R, G, and B 8, and the color filter 7. An upper substrate 5 having a transparent common electrode 18 formed thereon, and a lower substrate 22 having an array wiring including a pixel electrode 17 formed on the pixel region P and a thin film transistor T. The liquid crystal 14 is filled between the upper substrate 5 and the lower substrate 22.

도 2는 도 1의 액정패널의 내부를 개략적으로 나타낸 도면이다.FIG. 2 is a view schematically illustrating the inside of the liquid crystal panel of FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 상기 액정패널(2)은 소정의 화상이 표시되는 표시영역(A)과 화상이 표시되지 않은 비표시영역(B)으로 구분된다. As shown in FIGS. 1 and 2, the liquid crystal panel 2 is divided into a display area A in which a predetermined image is displayed and a non-display area B in which no image is displayed.

상기 표시영역(A)에는 화소영역을 정의하는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)이 배열되고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)와 전기적으로 연결된 화소전극(미도시)이 형성되어 있다.A plurality of gate lines GL and a plurality of data lines DL defining a pixel area are arranged in the display area A, and a thin film transistor TFT, which is a switching element, and the thin film transistor TFT are arranged at an intersection thereof. A pixel electrode (not shown) electrically connected to the second electrode is formed.

상기 비표시영역(B)에는 상기 복수의 게이트라인(GL)으로 스캔신호를 공급하고 상기 복수의 데이터라인(DL)으로 데이터 신호를 공급하는 드라이버 IC(16)가 구비된다. 또한, 상기 드라이버 IC(16)와 상기 복수의 게이트라인(GL) 및 데이터라인(DL)을 연결하는 연결라인등이 상기 비표시영역(B) 상에 배열된다. The non-display area B includes a driver IC 16 that supplies a scan signal to the plurality of gate lines GL and a data signal to the plurality of data lines DL. In addition, a connection line connecting the driver IC 16 to the plurality of gate lines GL and the data lines DL is arranged on the non-display area B. FIG.

상기 표시영역(A)에는 상기 복수의 게이트라인(GL)과 데이터라인(DL)을 보호하기 위해서 정전기 방지회로(23)가 형성되어있다. 즉, 상기 표시영역(A)에는 제 1 및 제 2 공통전압 공급라인(VL1, VL2)이 형성되는데, 상기 제 1 및 제 2 공통전압 공급라인(VL1, VL2)은 상기 복수의 게이트라인(GL)과 데이터라인(DL)을 보호하는 정전기 방지회로(23)와 전기적으로 연결된다. 상기 제 1 및 제 2 공통전압 공급라인(VL1, VL2)은 상기 상부기판(5) 상에 형성된 공통전극(18)과 전기적으로 연결되어 있다. An antistatic circuit 23 is formed in the display area A to protect the gate lines GL and the data lines DL. That is, first and second common voltage supply lines VL1 and VL2 are formed in the display area A, and the first and second common voltage supply lines VL1 and VL2 are formed in the plurality of gate lines GL. ) And the antistatic circuit 23 that protects the data line DL. The first and second common voltage supply lines VL1 and VL2 are electrically connected to the common electrode 18 formed on the upper substrate 5.

상기 제 1 공통전압 공급라인(VL1)은 상기 복수의 게이트라인(GL)과 정전기 방지회로(23)를 통해 연결되고 상기 제 2 공통전압 공급라인(VL2)은 상기 복수의 데이터라인(DL)과 상기 정전기 방지회로(23)를 통해 연결된다. 상기 정전기 방지회로(23)는 상기 표시영역(A) 내부에 위치하며 상기 복수의 게이트라인(GL)과 상기 복수의 데이터라인(DL)과 전기적으로 연결된다. The first common voltage supply line VL1 is connected to the plurality of gate lines GL through an antistatic circuit 23, and the second common voltage supply line VL2 is connected to the plurality of data lines DL. It is connected through the antistatic circuit 23. The antistatic circuit 23 is positioned in the display area A and electrically connected to the plurality of gate lines GL and the plurality of data lines DL.

이로인해, 상기 표시영역(A)에 배열된 상기 복수의 게이트라인(GL)과 데이터 라인(DL)으로 정의되는 화소영역은 상기 정전기 방지회로(23)에 의해 외부에서 발생하는 정전기로부터 보호된다. Thus, the pixel area defined by the plurality of gate lines GL and data lines DL arranged in the display area A is protected from static electricity generated from the outside by the antistatic circuit 23.

도 3은 도 2의 정전기 방지회로를 상세히 나타낸 도면이다.3 is a view showing in detail the antistatic circuit of FIG.

도 2 및 도 3에 도시된 바와 같이, 상기 정전기 방지회로(23)는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)로 구성되고 상기 제 1 트랜지스터(TR1)의 드레인 단자는 공통전압 공급라인(VL)과 연결되고 상기 제 1 트랜지스터(TR1)의 소스 단자는 제 2 트랜지스터(TR2)의 드레인 단자와 연결된다. 또한, 상기 제 2 트랜지스터(TR2)의 소스 단자는 게이트라인(GL) 또는 데이터라인(DL)과 연결된다. 2 and 3, the antistatic circuit 23 includes first to third transistors TR1 to TR3, and the drain terminal of the first transistor TR1 is a common voltage supply line VL. ) And a source terminal of the first transistor TR1 is connected to a drain terminal of the second transistor TR2. In addition, the source terminal of the second transistor TR2 is connected to the gate line GL or the data line DL.

상기 제 1 트랜지스터(TR1)의 게이트 단자는 제 3 트랜지스터(TR3)의 드레인 단자와 연결되고 상기 제 2 트랜지스터(TR2)의 게이트 단자는 제 3 트랜지스터(TR3)의 소스 단자와 연결된다. 상기 제 3 트랜지스터(TR3)의 게이트 단자는 제 1 노드(nd1)와 연결된다. 상기 제 1 노드(nd1)는 상기 제 1 트랜지스터(TR1)의 소스 단자와 상기 제 2 트랜지스터(TR2)의 드레인 단자가 연결되는 부분을 의미한다. The gate terminal of the first transistor TR1 is connected to the drain terminal of the third transistor TR3 and the gate terminal of the second transistor TR2 is connected to the source terminal of the third transistor TR3. The gate terminal of the third transistor TR3 is connected to the first node nd1. The first node nd1 means a portion where the source terminal of the first transistor TR1 and the drain terminal of the second transistor TR2 are connected.

이와 같은 구성을 갖는 액정패널(2)을 제조하는 과정에서 외부로부터 정전기가 상기 액정패널(2)로 유입되는 경우가 발생하게 된다. 이러한 고압의 정전기에 의해 상기 액정패널(2)에 형성된 복수의 게이트라인(14)과 데이터라인(16) 및 박막트랜지스터(13, TFT) 등이 파괴될 수 있으므로, 그 방지수단이 필요하다. 상기 정전기 방지회로가(23)가 그 방지수단이 되어 상기 표시영역(A)을 보호하게 된다. In the process of manufacturing the liquid crystal panel 2 having such a configuration, static electricity may be introduced into the liquid crystal panel 2 from the outside. Since the plurality of gate lines 14, the data lines 16, the thin film transistors 13, and the TFTs formed on the liquid crystal panel 2 may be destroyed by such high-pressure static electricity, prevention means are necessary. The antistatic circuit 23 serves as a protection means to protect the display area A. FIG.

상기 정전기 방지회로(23)는 상기 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)로 이루어지는데, 상기 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)들은 소자 특성상 버틸 수 있는 한계전압이 존재하게된다. 외부로부터 상기 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)가 버틸 수 있는 고압의 정전기가 상기 상부기판(5)으로 공급되면 상기 정전기는 상기 공통전극(18)을 통해 상기 공통전압 공급라인(VL)으로 공급된다. 상기 공통전압 공급라인(VL)으로 상기 고압의 정전기가 공급되면 상기 정전기 방지회로(23)의 제 1 트랜지스터(TR1)의 드레인 단자로 상기 고압의 정전기가 공급되어 상기 제 2 트랜지스터(TR2)의 드레인 단자로 공급된다. The antistatic circuit 23 includes the first to third transistors TR1 to TR3, and the first to third transistors TR1 to TR3 have a limit voltage that can withstand the device characteristics. When a high voltage static electricity that the first to third transistors TR1 to TR3 can withstand from the outside is supplied to the upper substrate 5, the static electricity is supplied to the common voltage supply line VL through the common electrode 18. Is supplied. When the high voltage static electricity is supplied to the common voltage supply line VL, the high voltage static electricity is supplied to the drain terminal of the first transistor TR1 of the antistatic circuit 23 to drain the second transistor TR2. It is supplied to the terminal.

상기 제 2 트랜지스터(TR2)의 드레인 단자로 공급된 고압의 정전기는 상기 게이트라인(GL) 또는 데이터라인(DL)으로 공급되고 결국 상기 상부기판(5)과 상기 하부기판(22)은 동일한 전압이 공급되어 서로 등전위를 이루게 된다. The high voltage static electricity supplied to the drain terminal of the second transistor TR2 is supplied to the gate line GL or the data line DL, so that the upper substrate 5 and the lower substrate 22 have the same voltage. They are supplied and equipotential to each other.

상기 상부기판(5)과 상기 하부기판(22)이 서로 등전위가 되어 상기 표시영역(A)에 배열된 복수의 게이트라인(GL)과 복수의 데이터라인(DL)의 피해는 최소화된다. Since the upper substrate 5 and the lower substrate 22 are equipotential to each other, damage of the plurality of gate lines GL and the plurality of data lines DL arranged in the display area A is minimized.

한편, 상기 액정패널(2)로 상기 정전기 방지회로(23)의 한계점 보다 더 높은 고압의 정전기가 유입되면 상기 정전기 방지회로(23)를 구성하는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 손상을 입게 된다. 상기 정전기 방지회로(23)가 손상을 입게 되면 상기 정전기 방지회로(23)와 연결된 복수의 게이트라인(GL) 및 데이터라인(DL)이 손상을 입게 된다. 상기 복수의 게이트라인(GL) 및 데이터라인(DL)이 손상을 입게되면 상기 표시영역(A) 상에는 어떠한 화상이 표시되지 않게 된다.On the other hand, when a high voltage static electricity higher than a threshold of the antistatic circuit 23 flows into the liquid crystal panel 2, the first to third transistors TR1 to TR3 constituting the antistatic circuit 23 are damaged. Will wear. When the antistatic circuit 23 is damaged, a plurality of gate lines GL and data lines DL connected to the antistatic circuit 23 are damaged. When the plurality of gate lines GL and the data lines DL are damaged, no image is displayed on the display area A. FIG.

즉, 상기 액정패널(2) 상에 배열된 복수의 게이트라인(GL)과 데이터라인(DL)이 외부로부터 유입된 고압의 정전기에 의해 손상을 입어 구동이 되지 않게 되므 로, 어떠한 화상도 표시되지 않는 문제가 발생한다. That is, since a plurality of gate lines GL and data lines DL arranged on the liquid crystal panel 2 are damaged by the high-pressure static electricity introduced from the outside and are not driven, no image is displayed. Does not cause problems.

본 발명은 외부에서 유입된 정전기로부터 액정패널의 표시영역 상에 정의된 화소영역의 피해를 최소화 시키기 위해 상기 액정패널의 비표시영역 상에 별도의 정전기 방지회로를 구비한 액정표시장치를 제공함에 그 목적이 있다. The present invention provides a liquid crystal display device having a separate antistatic circuit on a non-display area of the liquid crystal panel in order to minimize the damage of the pixel area defined on the display area of the liquid crystal panel from static electricity introduced from the outside. There is a purpose.

상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 표시 영역과 비표시 영역으로 구분되고, 상기 표시영역에는 매트릭스 형태로 배열된 복수의 화소영역으로 이루어진 액정표시장치에 있어서, 상기 각 화소영역을 정의하는 복수의 게이트라인 및 복수의 데이터라인과, 상기 게이트라인과 상기 제 1 공통전압 공급라인 사이에 연결된 복수의 제 1 정전기 방지회로와, 상기 데이터라인과 상기 제 2 공통전압 공급라인 사이에 연결된 복수의 제 2 정전기 방지회로 및 상기 제 1 및 제 2 정전기 방지회로를 보호하기 위해 상기 비표시영역에 배치된 복수의 제 3 정전기 방지회로를 포함한다. In the liquid crystal display device according to the present invention for achieving the above object is divided into a display area and a non-display area, the display area comprising a plurality of pixel areas arranged in a matrix form, each pixel area A plurality of gate lines and a plurality of data lines to be defined, a plurality of first antistatic circuits connected between the gate lines and the first common voltage supply line, and connected between the data lines and the second common voltage supply line And a plurality of third antistatic circuits disposed in the non-display area to protect the plurality of second antistatic circuits and the first and second antistatic circuits.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention.

도 4는 본 발명에 따른 액정패널을 포함한 액정표시장치를 나타낸 도면이다.4 is a view showing a liquid crystal display including a liquid crystal panel according to the present invention.

도 4에 도시된 바와 같이, 본 발명에 따른 액정표시장치는 화소영역을 정의하는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)이 배열되어 소정의 화상을 표시하는 표시영역(C)과 상기 화상이 표시되지 않는 비표시영역(D)으로 구분된 액정패널(102)과, 상기 복수의 게이트라인(GL)과 상기 복수의 데이터라인(DL)을 구동 하는 드라이버 IC(116)를 포함한다.As shown in FIG. 4, in the liquid crystal display according to the present invention, a plurality of gate lines GL and a plurality of data lines DL, which define pixel regions, are arranged to display a predetermined image. And a liquid crystal panel 102 divided into a non-display area D in which the image is not displayed, and a driver IC 116 driving the plurality of gate lines GL and the plurality of data lines DL. do.

상기 액정패널(102)은 제 1 및 제 2 기판(미도시)과, 상기 제 1 및 제 2 기판 사이에 주입된 액정으로 이루어져 있다. 상기 제 1 및 제 2 기판은 씰재(130)를 통해 합착된다. 상기 씰재(130)는 상기 액정패널(102)의 비표시영역(D)상에 위치하게 되어 상기 제 1 및 제 2 기판을 합착하는 역할을 하게 된다. The liquid crystal panel 102 includes first and second substrates (not shown) and liquid crystals injected between the first and second substrates. The first and second substrates are bonded through the seal member 130. The seal member 130 is positioned on the non-display area D of the liquid crystal panel 102 to serve to bond the first and second substrates together.

상기 표시영역(C)상에는 복수의 화소영역을 정의하는 복수의 게이트라인(GL)과 데이터라인(DL)이 배열되어 있고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)와 상기 박막트랜지스터(TFT)와 전기적으로 연결된 화소전극(미도시)이 형성된다. A plurality of gate lines GL and data lines DL defining a plurality of pixel areas are arranged on the display area C, and a thin film transistor TFT, which is a switching element, and the thin film transistor TFT are arranged at an intersection thereof. A pixel electrode (not shown) electrically connected to the second electrode is formed.

상기 화소전극은 상기 복수의 게이트라인(GL)과 소정 부분 오버랩 되어 스토리지 캐패시터(Cst)를 형성하게 된다. 상기 복수의 게이트라인(GL)은 상기 박막트랜지스터(TFT)의 게이트 단자와 전기적으로 연결된다. 따라서, 상기 복수의 게이트라인(GL)으로 스캔신호 즉, 게이트 하이 전압(VGH)이 공급되면 상기 박막트랜지스터(TFT)의 게이트 단자로 상기 게이트 하이 전압(VGH)이 공급된다. The pixel electrode partially overlaps the plurality of gate lines GL to form a storage capacitor Cst. The plurality of gate lines GL is electrically connected to gate terminals of the thin film transistor TFT. Therefore, when the scan signal, that is, the gate high voltage VGH is supplied to the plurality of gate lines GL, the gate high voltage VGH is supplied to the gate terminal of the thin film transistor TFT.

상기 박막트랜지스터(TFT)는 턴-온(turn-on)된다. 또한, 상기 박막트랜지스터(TFT)의 소스 단자는 상기 복수의 데이터라인(DL)과 전기적으로 연결된다. 상기 게이트 단자로 게이트 하이 전압(VGH)이 공급되면 동시에 상기 복수의 데이터라인(DL)으로부터 데이터 신호가 상기 박막트랜지스터(TFT)의 소스 단자로 공급된다. The thin film transistor TFT is turned on. In addition, a source terminal of the thin film transistor TFT is electrically connected to the plurality of data lines DL. When a gate high voltage VGH is supplied to the gate terminal, a data signal is simultaneously supplied from the plurality of data lines DL to a source terminal of the thin film transistor TFT.

상기 박막트랜지스터(TFT)의 소스 단자로 상기 데이터 신호가 공급되면 상기 박막트랜지스터(TFT)의 드레인 단자를 통해 상기 화소전극으로 상기 데이터 신호가 공급된다. 이어 상기 복수의 게이트라인(GL)으로 게이트 로우 전압(VGL)이 공급되면 상기 박막트랜지스터(TFT)는 턴-오프(turn-off)되고 상기 화소전극으로 공급된 데이터 신호는 상기 스토리지 캐패시터(Cst)에서 충전된다. When the data signal is supplied to the source terminal of the thin film transistor TFT, the data signal is supplied to the pixel electrode through the drain terminal of the thin film transistor TFT. Subsequently, when the gate low voltage VGL is supplied to the plurality of gate lines GL, the thin film transistor TFT is turned off and the data signal supplied to the pixel electrode is stored in the storage capacitor Cst. Is charged at

상기 스토리지 캐패시터(Cst)에 충전된 데이터 신호는 다음 프레임까지 유지된다. 상기 액정패널(102)을 구성하는 기판 중 제 2 기판상에 형성된 공통전극(미도시)에는 기준전압인 공통전압(Vcom)이 공급된다. 상기 공통전극으로 공급된 공통전압(Vcom)과 상기 스토리지 캐패시터(Cst) 상에 충전된 데이터 신호의 전위차로 인해 상기 제 1 및 제 2 기판 사이에 주입된 액정은 구동된다. The data signal charged in the storage capacitor Cst is maintained until the next frame. The common voltage Vcom, which is a reference voltage, is supplied to a common electrode (not shown) formed on the second substrate among the substrates constituting the liquid crystal panel 102. The liquid crystal injected between the first and second substrates is driven by the potential difference between the common voltage Vcom supplied to the common electrode and the data signal charged on the storage capacitor Cst.

상기 드라이버 IC(116)는 도시되지 않은 타이밍 컨트롤러로부터 공급된 게이트 제어신호에 따라 상기 복수의 게이트라인(GL)으로 상기 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 공급한다. 또한, 상기 드라이버 IC(16)는 상기 타이밍 컨트롤러로부터 공급된 데이터 제어신호에 따라 상기 복수의 데이터라인(DL)으로 데이터 신호를 공급하게 된다. The driver IC 116 supplies the gate high voltage VGH and the gate low voltage VGL to the plurality of gate lines GL according to a gate control signal supplied from a timing controller (not shown). In addition, the driver IC 16 supplies a data signal to the plurality of data lines DL according to a data control signal supplied from the timing controller.

상기 드라이버 IC(116)는 상기 액정패널(102)의 비표시영역(D) 상에 실장되면 그 면적을 최소화 하기 위해 상기 드라이버 IC(116)가 상기 복수의 게이트라인(GL)과 복수의 데이터라인(DL)을 동시에 구동한다.When the driver IC 116 is mounted on the non-display area D of the liquid crystal panel 102, the driver IC 116 may include the plurality of gate lines GL and a plurality of data lines to minimize the area thereof. Drive DL simultaneously.

한편, 상기 표시영역(C) 상에는 상기 복수의 게이트라인(GL)과 복수의 데이터라인(DL)과 별도로 상기 공통전극으로 상기 공통전압(Vcom)을 공급하기 위한 제 1 및 제 2 공통전압 공급라인(VL1, VL2)이 배열된다. 상기 제 1 및 제 2 공통전압 공급라인(VL1, VL2)으로 상기 공통전압(Vcom)이 공급되면 도시되지 않은 은 도트로 상기 공통전압(Vcom)이 공급된다. Meanwhile, first and second common voltage supply lines for supplying the common voltage Vcom to the common electrode separately from the plurality of gate lines GL and the plurality of data lines DL on the display area C. (VL1, VL2) are arranged. When the common voltage Vcom is supplied to the first and second common voltage supply lines VL1 and VL2, the common voltage Vcom is supplied to a silver dot (not shown).

상기 제 1 및 제 2 공통전압 공급라인(VL1, VL2)은 상기 은 도트와 전기적으로 연결되기 때문에 상기 제 1 및 제 2 공통전압 공급라인(VL1, VL2)으로 공통전압(Vcom)이 공급되면 상기 은 도트에도 동시에 상기 공통전압(Vcom)이 공급된다. 또한, 상기 은 도트는 상기 제 2 기판 상에 형성된 공통전극과 전기적으로 연결되어 있어 상기 은 도트로 공급된 공통전압(Vcom)은 상기 공통전극으로 공급된다.Since the first and second common voltage supply lines VL1 and VL2 are electrically connected to the silver dots, when the common voltage Vcom is supplied to the first and second common voltage supply lines VL1 and VL2. The common voltage Vcom is also supplied to the silver dot at the same time. In addition, the silver dot is electrically connected to the common electrode formed on the second substrate, so that the common voltage Vcom supplied to the silver dot is supplied to the common electrode.

상기 제 1 공통전압 공급라인(VL1)은 상기 복수의 데이터라인(DL)과 평행하게 형성되며 상기 제 2 공통전압 공급라인(VL2)은 상기 복수의 게이트라인(GL)과 평행하게 형성된다. 상기 제 1 공통전압 공급라인(VL1)은 상기 복수의 데이터라인(DL)과 동일 공정을 통해 형성되며 상기 제 2 공통전압 공급라인(VL2)은 상기 복수의 게이트라인(GL)과 동일 공정을 통해 형성된다. The first common voltage supply line VL1 is formed in parallel with the plurality of data lines DL, and the second common voltage supply line VL2 is formed in parallel with the plurality of gate lines GL. The first common voltage supply line VL1 is formed through the same process as the plurality of data lines DL, and the second common voltage supply line VL2 is formed through the same process as the plurality of gate lines GL. Is formed.

상기 제 1 공통전압 공급라인(VL1)과 상기 복수의 게이트라인(GL) 사이에는 제 1 정전기 방지회로(123a)가 형성되어 있고 또한, 상기 제 2 공통전압 공급라인(VL2)과 상기 복수의 데이터라인(DL) 사이에는 상기 제 2 정전기 방지회로(123b)가 형성되어 있다. A first antistatic circuit 123a is formed between the first common voltage supply line VL1 and the plurality of gate lines GL, and the second common voltage supply line VL2 and the plurality of data are formed. The second antistatic circuit 123b is formed between the lines DL.

상기 제 1 정전기 방지회로(123)는 상기 표시영역(C) 상에 배열되어 복수의 화소영역을 정의하는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)을 외부에서 유입된 고압의 정전기로부터 파괴되는 것을 방지하는 역할을 한다. The first antistatic circuit 123 may be arranged on the display area C to form a plurality of gate lines GL and a plurality of data lines DL, which define a plurality of pixel areas, from outside. Prevents destruction from

한편, 상기 액정패널(102)의 비표시영역(D) 상에 그라운드 라인(120)과 공통라인(110)이 형성되는데, 상기 그라운드 라인(120)에는 도시되지 않은 그라운드 패 드로부터 그라운드 전압(GND)이 공급되고 상기 공통라인(110)에는 상기 공통전압(Vcom)이 공급된다.Meanwhile, a ground line 120 and a common line 110 are formed on the non-display area D of the liquid crystal panel 102, and the ground voltage GND is formed on the ground line 120 from a ground pad (not shown). ) Is supplied and the common voltage Vcom is supplied to the common line 110.

상기 그라운드 라인(120)과 상기 공통라인(110) 사이에는 제 3 정전기 방지회로(133)가 형성된다. 상기 제 3 정전기 방지회로(133)는 상기 제 1 및 제 2 정전기 방지회로(123a, 123b)와 동일하다.A third antistatic circuit 133 is formed between the ground line 120 and the common line 110. The third antistatic circuit 133 is the same as the first and second antistatic circuits 123a and 123b.

상기 그라운드 라인(120)과 상기 공통라인(110) 및 제 3 정전기 방지회로(133)는 상기 액정패널(102)의 비표시영역(D) 상에 상기 씰재(130)와 오버랩되지 않도록 위치된다. 상기 제 3 정전기 방지회로(133)는 상기 비표시영역(D) 상에 위치하며 상기 표시영역(C)을 보호하는 역할을 한다. The ground line 120, the common line 110, and the third antistatic circuit 133 are positioned on the non-display area D of the liquid crystal panel 102 so as not to overlap with the seal member 130. The third antistatic circuit 133 is positioned on the non-display area D and serves to protect the display area C. FIG.

도 5a는 도 4의 제 1 정전기 방지회로를 상세히 나타낸 도면이다.5A is a diagram illustrating in detail the first antistatic circuit of FIG. 4.

도 4 및 도 5a에 도시된 바와 같이, 상기 제 1 정전기 방지회로(123a)는 3개의 트랜지스터(TR1 ~ TR3)로 이루어져 있다. 상기 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 서로 종속적으로 연결되어 있다. 상기 제 1 트랜지스터(TR1)의 드레인 단자는 상기 제 2 공통전압 공급라인(VL2)과 연결되어 있고 상기 제 1 트랜지스터(TR1)의 소스 단자는 제 2 트랜지스터(TR2)의 드레인 단자와 연결된다.As shown in FIGS. 4 and 5A, the first antistatic circuit 123a includes three transistors TR1 to TR3. The first to third transistors TR1 to TR3 are dependently connected to each other. The drain terminal of the first transistor TR1 is connected to the second common voltage supply line VL2, and the source terminal of the first transistor TR1 is connected to the drain terminal of the second transistor TR2.

또한, 상기 제 2 트랜지스터(TR2)의 소스 단자는 상기 데이터라인(DL)과 연결되고 상기 제 1 트랜지스터(TR1)의 게이트 단자는 상기 제 3 트랜지스터(TR3)의 드레인 단자와 연결되고 상기 제 2 트랜지스터(TR2)의 게이트 단자는 상기 제 3 트랜지스터(TR3)의 소스 단자와 연결된다. 상기 제 3 트랜지스터(TR3)의 게이트 단자는 상기 제 1 트랜지스터(TR1)의 소스 단자와 상기 제 2 트랜지스터(TR2)의 드레인 단자가 서로 연결된 제 1 노드(nd1)에 연결된다. In addition, a source terminal of the second transistor TR2 is connected to the data line DL, a gate terminal of the first transistor TR1 is connected to a drain terminal of the third transistor TR3, and the second transistor is connected to the data line DL. The gate terminal of TR2 is connected to the source terminal of the third transistor TR3. The gate terminal of the third transistor TR3 is connected to a first node nd1 having a source terminal of the first transistor TR1 and a drain terminal of the second transistor TR2 connected to each other.

이때, 상기 제 1 트랜지스터(TR1)의 드레인 단자는 상기 제 1 공통전압 공급라인(VL1)과 연결될 수 있고 상기 제 2 트랜지스터(TR2)의 소스 단자는 상기 게이트라인(GL)과 연결되어 상기 제 1 정전기 방지회로(123a)를 구성할 수 있다. In this case, the drain terminal of the first transistor TR1 may be connected to the first common voltage supply line VL1, and the source terminal of the second transistor TR2 may be connected to the gate line GL to form the first terminal. An antistatic circuit 123a may be configured.

상기 제 1 정전기 방지회로(123a)는 위에서 언급한 바와 같이, 상기 표시영역(C) 상에 위치하여 상기 게이트라인(GL)과 상기 제 1 공통전압 공급라인(VL1) 사이 또는 상기 데이터라인(DL)과 상기 제 2 공통전압 공급라인(VL2) 사이에 형성된다.As described above, the first antistatic circuit 123a is disposed on the display area C and is disposed between the gate line GL and the first common voltage supply line VL1 or the data line DL. ) And the second common voltage supply line VL2.

상기 제 1 정전기 방지회로(123a)는 외부에서 유입된 고압의 정전기로부터 상기 복수의 화소영역을 정의하는 복수의 게이트라인(GL)과 데이터라인(DL)을 보호하는 역할을 하게 된다. 상기 제 1 정전기 방지회로(123a)는 위에서 언급한 바와 같이, 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)로 구성되며 상기 각각의 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 소자 특성에 따른 한계점을 갖고 있다. The first antistatic circuit 123a protects the plurality of gate lines GL and the data lines DL, which define the plurality of pixel regions, from the high voltage static electricity introduced from the outside. As mentioned above, the first antistatic circuit 123a includes first to third transistors TR1 to TR3, and each of the first to third transistors TR1 to TR3 has a threshold point according to device characteristics. Have

즉, 상기 제 1 정전기 방지회로(123a)를 구성하는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 외부에서 유입된 고압의 정전기로부터 소자가 파괴되지 않고 버틸 수 있는 한계점을 갖고 있다. 만약, 상기 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)가 버틸 수 있는 한계점 이상의 고압의 정전기가 외부로부터 유입되면 상기 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 파괴된다. That is, the first to third transistors TR1 to TR3 constituting the first antistatic circuit 123a have a limit point that the element can withstand without being destroyed by the high voltage static electricity introduced from the outside. If the high-voltage static electricity of a threshold higher than that of the first to third transistors TR1 to TR3 flows from the outside, the first to third transistors TR1 to TR3 are destroyed.

상기 제 1 정전기 방지회로(123a)가 파괴되면 상기 복수의 게이트라인(GL)과 복수의 데이터라인(DL)은 구동되지 않는다. 상기 복수의 게이트라인(GL)과 상기 복 수의 데이터라인(DL)은 상기 제 1 정전기 방지회로(123a)와 전기적으로 연결되어 있기 때문에, 상기 제 1 정전기 방지회로(123a)가 고압의 정전기로부터 파괴되면 상기 복수의 게이트라인(GL) 및 데이터라인(DL) 또한 파괴되어 제대로 동작을 하지 않게된다. When the first antistatic circuit 123a is destroyed, the gate lines GL and the data lines DL are not driven. Since the plurality of gate lines GL and the plurality of data lines DL are electrically connected to the first antistatic circuit 123a, the first antistatic circuit 123a may be discharged from high voltage static electricity. When destroyed, the plurality of gate lines GL and data lines DL are also destroyed to prevent proper operation.

이를 방지하기 위해, 상기 비표시영역(D) 상에 상기 표시영역(C)을 외부에서 유입된 고압의 정전기로부터 보호하는 제 3 정전기 방지회로(133)를 형성한다. In order to prevent this, a third antistatic circuit 133 is formed on the non-display area D to protect the display area C from the high voltage static electricity flowing from the outside.

도 5b는 도 4의 제 3 정전기 방지회로를 상세히 나타낸 도면이다. FIG. 5B is a detailed view of the third antistatic circuit of FIG. 4.

도 4 및 도 5b에 도시된 바와 같이, 상기 제 3 정전기 방지회로(133)는 상기 제 1 정전기 방지회로(123a)와 동일하게 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)로 구성된다. 상기 제 3 정전기 방지회로(133)는 상기 비표시영역(D) 상에 형성되며 정확히 그라운드 라인(120)과 공통라인(110) 사이에 형성된다. As shown in FIGS. 4 and 5B, the third antistatic circuit 133 includes first to third transistors TR1 to TR3 in the same manner as the first antistatic circuit 123a. The third antistatic circuit 133 is formed on the non-display area D and is exactly formed between the ground line 120 and the common line 110.

상기 그라운드 라인(120)에는 그라운드 전압(GND)이 공급되고 상기 공통라인(110)에는 공통전압(Vcom)이 공급된다. The ground voltage GND is supplied to the ground line 120, and the common voltage Vcom is supplied to the common line 110.

상기 제 3 정전기 방지회로(133)를 구성하는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 서로 종속적으로 연결되어 있다. 상기 제 1 트랜지스터(TR1)의 드레인 단자는 상기 공통라인(110)과 연결되고 상기 제 1 트랜지스터(TR1)의 소스 단자는 상기 제 2 트랜지스터(TR2)의 드레인 단자와 연결된다. 상기 제 2 트랜지스터(TR2)의 소스 단자는 상기 그라운드 라인(120)과 연결되고 상기 제 1 트랜지스터(TR1)의 게이트 단자는 상기 제 3 트랜지스터(TR3)의 드레인 단자와 연결되고 상기 제 2 트랜지스터(TR2)의 게이트 단자는 상기 제 3 트랜지스터(TR3)의 소스 단자와 연결된다.The first to third transistors TR1 to TR3 constituting the third antistatic circuit 133 are dependently connected to each other. The drain terminal of the first transistor TR1 is connected to the common line 110, and the source terminal of the first transistor TR1 is connected to the drain terminal of the second transistor TR2. The source terminal of the second transistor TR2 is connected to the ground line 120, the gate terminal of the first transistor TR1 is connected to the drain terminal of the third transistor TR3, and the second transistor TR2. ) Is connected to the source terminal of the third transistor TR3.

상기 제 3 트랜지스터(TR3)의 게이트 단자는 상기 제 1 트랜지스터(TR1)의 소스 단자와 상기 제 2 트랜지스터(TR2)의 드레인 단자가 연결된 제 1 노드(nd1) 사이에 연결된다. The gate terminal of the third transistor TR3 is connected between the source terminal of the first transistor TR1 and the first node nd1 to which the drain terminal of the second transistor TR2 is connected.

외부에서 고압의 정전기가 유입되기 전 상기 제 3 정전기 방지회로(133) 사이에는 그라운드 라인(120)을 통해 그라운드 전압(GND)이 공급되고 상기 공통라인(110)을 통해 공통전압(Vcom)이 공급된다. 즉, 상기 제 3 정전기 방지회로(133)의 제 1 트랜지스터(TR1)의 드레인 단자와 제 2 트랜지스터(TR2)의 소스 단자에는 서로 상이한 전압이 공급된다. Before the high-voltage static electricity flows from the outside, the ground voltage GND is supplied through the ground line 120 and the common voltage Vcom is supplied through the common line 110 between the third antistatic circuits 133. do. That is, different voltages are supplied to the drain terminal of the first transistor TR1 and the source terminal of the second transistor TR2 of the third antistatic circuit 133.

외부에서 고압의 정전기가 유입되면 상기 비표시영역(D) 상에 형성된 제 3 정전기 방지회로(133)가 상기 정전기가 상기 표시영역(C)으로 유입되는 것을 차단하는 역할을 하게 된다. 또한, 상기 제 3 정전기 방지회로(133)의 제 1 트랜지스터(TR1)의 드레인 단자와 상기 제 2 트랜지스터(TR2)의 소스 단자에는 서로 동일한 전압이 공급된다. 즉, 외부에서 유입된 고압의 정전기가 상기 공통라인(110)으로 공급되고 상기 공통라인(110)과 연결된 상기 제 1 트랜지스터(TR1)의 드레인 단자로 상기 정전기가 공급된다. When high voltage static electricity flows from the outside, the third static electricity prevention circuit 133 formed on the non-display area D serves to block the static electricity from entering the display area C. In addition, the same voltage is supplied to the drain terminal of the first transistor TR1 and the source terminal of the second transistor TR2 of the third antistatic circuit 133. That is, the high voltage static electricity introduced from the outside is supplied to the common line 110 and the static electricity is supplied to the drain terminal of the first transistor TR1 connected to the common line 110.

상기 제 1 트랜지스터(TR1)의 드레인 단자를 통해 상기 제 2 트랜지스터(TR2)의 소스 단자로 공급되어 상기 제 2 트랜지스터(TR2)의 소스 단자와 연결된 그라운드 라인(120)으로 상기 정전기가 공급된다. 결국, 상기 공통라인(110)과 상기 그라운드 라인(120)은 서로 등전위가 되어 상기 외부에서 유입된 정전기로부터 상기 비표시영역(D) 및 표시영역(C)을 보호할 수 있게된다. The static electricity is supplied to the ground line 120 that is supplied to the source terminal of the second transistor TR2 through the drain terminal of the first transistor TR1 and is connected to the source terminal of the second transistor TR2. As a result, the common line 110 and the ground line 120 become equal to each other to protect the non-display area D and the display area C from static electricity introduced from the outside.

한편, 외부에서 유입된 고압의 정전기가 상기 제 3 정전기 방지회로(133)를 구성하는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)의 한계점 이상이면 상기 제 3 정전기 방지회로(133)는 상기 정전기로 인해 손상을 입게되지만 상기 표시영역(C) 상의 제 1 및 제 2 정전기 방지회로(123a, 123b)의 손상은 최소화된다. On the other hand, if the high-voltage static electricity introduced from the outside is greater than or equal to the threshold of the first to third transistors TR1 to TR3 constituting the third static electricity protection circuit 133, the third static electricity protection circuit 133 is the static electricity. However, damage to the first and second antistatic circuits 123a and 123b on the display area C is minimized.

즉, 외부에서 유입된 고압의 정전기로 인해 상기 비표시영역(D) 상에 형성된 제 3 정전기 방지회로(133)는 손상을 입게 되더라도 상기 표시영역(C) 상에 형성된 제 1 및 제 2 정전기 방지회로(123a, 123b)의 손상은 최소화되어 상기 제 1 및 제 2 정전기 방지회로(123a, 123b)와 연결된 복수의 게이트라인(GL)과 데이터라인(DL)은 정상적으로 구동하게 된다. That is, even if the third antistatic circuit 133 formed on the non-display area D is damaged by the high-pressure static electricity introduced from the outside, the first and second antistatic protection formed on the display area C are prevented. Damage to the circuits 123a and 123b is minimized so that the gate lines GL and the data lines DL connected to the first and second antistatic circuits 123a and 123b are normally driven.

이로인해, 상기 표시영역(C) 상에 복수의 화소영역을 정의하는 복수의 게이트라인(GL)과 데이터라인(DL)은 외부로부터 유입된 정전기에 의한 피해를 최소화 하여 구동을 정상적으로 할 수 있게 된다. 따라서 상기 표시영역(C) 상에 소정의 화상이 표시될 수 있게 된다. As a result, the plurality of gate lines GL and the data lines DL defining the plurality of pixel areas on the display area C may be operated normally by minimizing damage caused by static electricity introduced from the outside. . Therefore, a predetermined image can be displayed on the display area C. FIG.

상기 비표시영역(D) 상에 위치한 제 3 정전기 방지회로(133)는 상기 표시영역(C) 상에 위치하는 제 1 및 제 2 정전기 방지회로(123a, 123b)가 외부에서 유입된 고압의 정전기에 의해 파괴되는 것을 보호하는 역할을 하여 상기 표시영역(C) 상에 배열된 복수의 게이트라인(GL)과 데이터라인(DL)이 정상적으로 구동되도록 한다. The third antistatic circuit 133 disposed on the non-display area D has a high-pressure static electricity introduced from the outside by the first and second antistatic circuits 123a and 123b positioned on the display area C. The gate line GL and the data line DL arranged on the display area C are normally driven by protecting the chip from being destroyed by the chip.

위에서 언급한 바와 같이, 본 발명에 따른 액정표시장치는 표시영역 상에 형성되어 복수의 게이트라인과 데이터라인을 보호하는 제 1 및 제 2 정전기 방지회로 외에 비표시영역 상에 상기 제 1 및 제 2 정전기 방지회로를 보호하는 역할을 하는 제 3 정전기 방지회로를 별도로 구비함으로써, 외부에서 유입된 고압의 정전기로부터 상기 표시영역을 보호하며 상기 복수의 게이트라인과 데이터라인이 정상적으로 구동될 수 있도록 한다. As mentioned above, the liquid crystal display according to the present invention is formed on the display area, and in addition to the first and second antistatic circuits protecting the plurality of gate lines and the data lines, the first and second liquid crystal displays are provided on the non-display area. By separately providing a third antistatic circuit that protects the antistatic circuit, the display area is protected from high voltage static electricity introduced from the outside, and the plurality of gate lines and data lines can be normally driven.

이상에서 살펴본 바와 같이, 본 발명에 따른 액정표시장치는 표시영역에는 제 1 및 제 2 정전기 방지회로를 구비하고 비표시영역에는 제 3 정전기 방지회로를 구비하여 외부에서 유입된 정전기로부터 상기 제 1 및 제 2 정전기 방지회로는 복수의 화소영역을 정의하는 복수의 게이트라인과 복수의 데이터라인을 보호하고 상기 제 3 정전기 방지회로는 상기 제 1 및 제 2 정전기 방지회로를 보호함으로써, 상기 복수의 게이트라인과 데이터라인을 정상적으로 구동될 수 있도록 한다. As described above, the liquid crystal display according to the present invention includes first and second antistatic circuits in the display area and a third antistatic circuit in the non-display area, thereby preventing the first and second static electricity from external static electricity. The second antistatic circuit protects the plurality of gate lines and the plurality of data lines that define the plurality of pixel regions, and the third antistatic circuit protects the first and second antistatic circuits, thereby protecting the plurality of gate lines. And the data line can be driven normally.

Claims (3)

표시 영역과 비표시 영역으로 구분되고, 상기 표시영역에는 매트릭스 형태로 배열된 복수의 화소영역으로 이루어진 액정표시장치에 있어서,In the liquid crystal display device which is divided into a display area and a non-display area, the display area comprising a plurality of pixel areas arranged in a matrix form 상기 각 화소영역을 정의하는 복수의 게이트라인 및 복수의 데이터라인;A plurality of gate lines and a plurality of data lines defining each pixel area; 상기 게이트라인과 상기 제 1 공통전압 공급라인 사이에 연결된 복수의 제 1 정전기 방지회로;A plurality of first antistatic circuits connected between the gate line and the first common voltage supply line; 상기 데이터라인과 상기 제 2 공통전압 공급라인 사이에 연결된 복수의 제 2 정전기 방지회로; 및A plurality of second antistatic circuits connected between the data line and the second common voltage supply line; And 상기 제 1 및 제 2 정전기 방지회로를 보호하기 위해 상기 비표시영역에 배치된 복수의 제 3 정전기 방지회로를 포함하는 것을 특징으로 하는 액정표시장치.And a plurality of third antistatic circuits disposed in the non-display area to protect the first and second antistatic circuits. 제 1항에 있어서,The method of claim 1, 상기 제 3 정전기 방지회로는 상기 제 1 기판 상에 형성된 그라운드 라인과 공통라인 사이에 형성되는 것을 특징으로 하는 액정표시장치.And the third antistatic circuit is formed between the ground line and the common line formed on the first substrate. 제 3항에 있어서,The method of claim 3, wherein 상기 그라운드 라인은 그라운드 전압이 공급되고 상기 공통라인에는 공통전압이 공급되는 것을 특징으로 하는 액정표시장치.And a ground voltage is supplied to the ground line, and a common voltage is supplied to the common line.
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