KR101980749B1 - Display device - Google Patents

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Abstract

본 발명은 외부로부터 유입된 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로를 포함하는 표시장치에 관한 것으로, 정전기 방지 회로에서 제 1 및 제 2 스위칭 소자의 게이트 단자는 신호라인에 공통 접속되고 제 1 및 제 2 스위칭 소자의 소스 단자 및 드레인 단자는 신호라인과 공통라인 사이에 직렬 접속되고, 제 3 및 제 4 스위칭 소자의 게이트 단자는 공통라인에 공통 접속되고 제 3 및 제 4 스위칭 소자의 소스 단자 및 드레인 단자는 공통라인과 신호라인 사이에 직렬 접속되며, 제 1 및 제 3 스위칭 소자의 소스 단자 및 드레인 단자는 신호라인과 상기 공통라인 사이에 직렬 접속되고, 제 2 및 제 4 스위칭 소자의 소스 단자 및 드레인 단자는 공통라인과 신호라인 사이에 직렬 접속된다. The present invention relates to a display device including an anti-static circuit capable of discharging static electricity from an external source more quickly, wherein the gate terminals of the first and second switching elements in the anti-static circuit are commonly connected to signal lines, And the source terminal and the drain terminal of the second switching element are connected in series between the signal line and the common line, the gate terminals of the third and fourth switching elements are commonly connected to the common line, And the drain terminal are connected in series between the common line and the signal line, the source terminal and the drain terminal of the first and third switching elements are connected in series between the signal line and the common line, and the source and the drain terminal of the second and fourth switching elements The terminal and the drain terminal are connected in series between the common line and the signal line.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 외부로부터 유입된 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로를 포함하는 표시장치에 관한 것이다.The present invention relates to a display device including an anti-static circuit capable of discharging static electricity from the outside more quickly.

일반적인 액정 표시장치는 액정패널 내부에 구성되는 화소로의 정전기(Electrostatic Discharge; ESD) 유입을 방지하기 위해 영상이 표시되지 않는 비표시 영역에 정전기 방지회로를 구비한다.A general liquid crystal display device includes an electrostatic discharge prevention circuit in a non-display area where no image is displayed in order to prevent static discharge (ESD) from flowing into a pixel formed inside the liquid crystal panel.

도 1은 일반적인 정전기 방지회로를 도시한 구성도이다.1 is a block diagram showing a general static electricity prevention circuit.

도 1에 도시된 정전기 방지회로는 스캔신호 또는 데이터 전압이 인가되는 신호라인과 공통전압이 인가되는 공통라인 사이에 구비된 제 1 내지 제 3 스위칭 소자(T1~T3)를 포함한다. 구체적으로, 제 1 스위칭 소자(T1)는 게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 기준 노드(N)에 접속된다. 제 2 스위칭 소자(T2)는 게이트 단자와 소스 단자가 공통라인에 공통으로 접속되고 드레인 단자가 기준 노드(N)에 접속된다. 제 3 스위칭 소자(T3)는 게이트 단자가 기준 노드(N)에 접속되고 소스 단자가 공통라인에 접속되며 드레인 단자가 신호라인에 접속된다.The electrostatic discharge protection circuit shown in FIG. 1 includes first to third switching elements T1 to T3 provided between a signal line to which a scan signal or a data voltage is applied and a common line to which a common voltage is applied. Specifically, in the first switching device T1, the gate terminal and the source terminal are commonly connected to the signal line, and the drain terminal is connected to the reference node N. In the second switching element T2, the gate terminal and the source terminal are commonly connected to the common line, and the drain terminal is connected to the reference node N. [ The third switching element T3 has the gate terminal connected to the reference node N, the source terminal connected to the common line, and the drain terminal connected to the signal line.

이와 같은, 정전기 방지회로는 신호라인으로 유입된 정전기를 공통라인으로 방전시키거나, 공통라인으로 유입된 정전기를 신호라인으로 방전시켜 외부로부터 유입된 고전압의 정전기를 분산시킨다.The static electricity prevention circuit discharges the static electricity flowing into the signal line to the common line or discharges the static electricity flowing into the common line to the signal line to disperse the static electricity of the high voltage introduced from the outside.

한편, 최근의 액정 표시장치는 고해상도, 대형화 추세여서 화소와 화소를 구동하는 스위칭 소자의 크기는 점차 작게 설계되고 있다. 이와 같이, 화소를 구동하는 스위칭 소자의 크기가 작아지면, 스위칭 소자는 그 만큼 정전기적 충격에 더 취약해지는 문제점이 있다. 따라서, 점점 작아지는 화소 내부의 스위칭 소자를 보호하기 위해, 외부로부터 유입된 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로가 요구된다.On the other hand, in recent liquid crystal display devices, the size of switching elements for driving pixels and pixels has been designed to be small with a high resolution and a large size trend. As described above, when the size of the switching element driving the pixel becomes small, the switching element becomes more vulnerable to the electrostatic shock. Therefore, in order to protect the switching element inside the pixel, which is getting smaller, an anti-static circuit capable of discharging the static electricity from the outside more quickly is required.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 외부로부터 유입된 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로를 포함하는 표시장치를 제공하는데 그 목적이 있다.It is an object of the present invention to provide a display device including an anti-static circuit capable of discharging static electricity from the outside more quickly.

상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 표시장치는 게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 기준 노드에 접속된 제 1 스위칭 소자와; 게이트 단자가 신호라인에 접속되고 소스 단자가 기준 노드에 접속되며 드레인 단자가 공통라인에 접속된 제 2 스위칭 소자와; 게이트 단자와 소스 단자가 공통라인에 공통으로 접속되고 드레인 단자가 기준 노드에 접속된 제 3 스위칭 소자와; 게이트 단자가 공통라인에 접속되고 소스 단자가 기준 노드에 접속되며 드레인 단자가 신호라인에 접속된 정전기 방지회로를 포함한다.
제 1 및 제 2 스위칭 소자의 게이트 단자는 신호라인에 공통 접속되고 제 1 및 제 2 스위칭 소자의 소스 단자 및 드레인 단자는 신호라인과 공통라인 사이에 직렬 접속되고, 제 3 및 제 4 스위칭 소자의 게이트 단자는 공통라인에 공통 접속되고 제 3 및 제 4 스위칭 소자의 소스 단자 및 드레인 단자는 공통라인과 신호라인 사이에 직렬 접속되며, 제 1 및 제 3 스위칭 소자의 소스 단자 및 드레인 단자는 신호라인과 상기 공통라인 사이에 직렬 접속되고, 제 2 및 제 4 스위칭 소자의 소스 단자 및 드레인 단자는 공통라인과 신호라인 사이에 직렬 접속된다.
신호라인은 화소를 정의하는 다수의 게이트 라인과 다수의 데이터 라인 중 어느 한 라인이다. 공통라인은 공통전압이 인가되거나, 플로팅 라인이거나, 접지 라인일 수 있다. .
표시장치는 표시패널과 접속된 인쇄회로기판과, 인쇄회로기판에 속하는 각 신호라인과 공통라인 사이에 접속되고 정전기 방지회로와 동일 구성을 갖는 제2 정전기 방지회로를 더 포함할 수 있다.According to an aspect of the present invention, there is provided a display device including: a first switching device having a gate terminal and a source terminal connected in common to a signal line and a drain terminal connected to a reference node; A second switching element having a gate terminal connected to the signal line, a source terminal connected to the reference node, and a drain terminal connected to the common line; A third switching element having a gate terminal and a source terminal connected in common to a common line and a drain terminal connected to a reference node; And an antistatic circuit in which the gate terminal is connected to the common line, the source terminal is connected to the reference node, and the drain terminal is connected to the signal line.
The gate terminals of the first and second switching elements are commonly connected to the signal line and the source terminal and the drain terminal of the first and second switching elements are connected in series between the signal line and the common line, The source terminal and the drain terminal of the third and fourth switching elements are connected in series between the common line and the signal line, and the source terminal and the drain terminal of the first and third switching elements are connected to the signal line And the source terminal and the drain terminal of the second and fourth switching elements are serially connected between the common line and the signal line.
The signal line is any one of a plurality of gate lines and a plurality of data lines defining a pixel. The common line may be a common voltage, a floating line, or a ground line. .
The display device may further include a printed circuit board connected to the display panel, and a second electrostatic discharge protection circuit connected between each signal line belonging to the printed circuit board and the common line and having the same configuration as the antistatic circuit.

본 발명의 정전기 방지회로는 정전기의 유입시 신호라인과 공통라인 간의 전류패스를 형성하는 한 쌍의 TFT를 동시에 턴-온 시킴으로써, 보다 빠르게 고전압의 정전기를 방전시킬 수 있다.The static electricity prevention circuit of the present invention can quickly discharge a high voltage static electricity by simultaneously turning on a pair of TFTs forming a current path between a signal line and a common line when static electricity flows.

도 1은 일반적인 정전기 방지회로를 도시한 구성도이다.
도 2는 본 발명의 실시 예에 따른 액정 표시장치의 구성도이다.
도 3은 도 2에 도시된 액정패널(2)의 하부 유리기판(10)의 구성도이다.
도 4는 도 3에 도시된 정전기 방지회로의 구성도이다.
도 5는 본 발명의 효과를 설명하기 위한 시뮬레이션이다.1 is a block diagram showing a general static electricity prevention circuit.
2 is a configuration diagram of a liquid crystal display device according to an embodiment of the present invention.
Fig. 3 is a configuration diagram of the lower glass substrate 10 of the liquid crystal panel 2 shown in Fig.
4 is a configuration diagram of the electrostatic discharge prevention circuit shown in FIG.
5 is a simulation for explaining the effect of the present invention.

이하, 본 발명의 실시 예에 따른 액정 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, a liquid crystal display according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 액정 표시장치의 구성도이다.2 is a configuration diagram of a liquid crystal display device according to an embodiment of the present invention.

도 2에 도시된 액정 표시장치는 액정패널(2)과, 게이트 구동부(4)와, 데이터 구동부(6)와, 타이밍 제어부(8)를 포함한다.2 includes a liquid crystal panel 2, a gate driver 4, a data driver 6, and a timing controller 8.

액정패널(2)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정패널(2)은 데이터 전압에 따라 영상을 표시하는 화소 어레이를 포함한다. 화소 어레이는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차구조에 의해 매트릭스 형태로 배치되는 액정셀(ClC)들을 포함한다.The liquid crystal panel 2 includes an upper glass substrate and a lower glass substrate opposed to each other with a liquid crystal layer interposed therebetween. The liquid crystal panel 2 includes a pixel array for displaying an image in accordance with a data voltage. The pixel array includes liquid crystal cells ClC arranged in a matrix form by an intersection structure of a plurality of gate lines GL and a plurality of data lines DL.

액정셀(Clc)들은 화소영역(P)에 구비된 박막 트랜지스터(Thin Film Transistor; 이하, TFT)를 통해 화소전극에 공급된 데이터 전압과 공통전극에 공급된 공통전압의 전압차에 의해 발생되는 전계에 따라 액정을 구동하고, 스토리지 커패시터(Cst)에 의해 데이터 전압을 일정기간 동안 유지하여 화상을 표시한다.The liquid crystal cells Clc are formed by applying a voltage between the data voltage supplied to the pixel electrode through a thin film transistor (TFT) provided in the pixel region P and the common voltage supplied to the common electrode, And the data voltage is maintained for a predetermined period by the storage capacitor Cst to display an image.

액정패널(2)의 상부 유리기판 상에는 블랙 매트릭스, 컬러 필터 및 공통전극이 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식일 경우 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식일 경우 화소전극과 함께 하부 유리기판 상에 형성된다. 본 발명의 액정패널(2)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.On the upper glass substrate of the liquid crystal panel 2, a black matrix, a color filter, and a common electrode are formed. The common electrode is formed on an upper glass substrate when a vertical electric field driving method such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode is employed. The common electrode is horizontally arranged in the IPS (In Plane Switching) mode and the FFS (Fringe Field Switching) And is formed on the lower glass substrate together with the pixel electrode in the case of the electric field driving method. The liquid crystal panel 2 of the present invention can be implemented in any liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode.

게이트 구동부(4)는 타이밍 제어부(8)로부터 제공된 게이트 제어신호(GCS)를 이용하여 다수의 게이트 라인(GL)에 스캔신호를 순차적으로 공급한다. 여기서, 스캔신호는 화소영역(P)에 구비된 TFT를 턴-온 시키는 게이트 온 전압(VGH)과, TFT를 턴-오프 시키는 게이트 오프 전압(VGL) 중 하나의 값을 갖는 펄스 신호이다.The gate driver 4 sequentially supplies the scan signals to the plurality of gate lines GL using the gate control signal GCS provided from the timing controller 8. [ Here, the scan signal is a pulse signal having one of a gate-on voltage (VGH) for turning on a TFT provided in the pixel region (P) and a gate-off voltage (VGL) for turning off the TFT.

데이터 구동부(6)는 타이밍 제어부(8)로부터 제공된 데이터 제어신호(DCS)에 따라 타이밍 제어부(8)로부터 입력되는 영상 데이터(RGB)를 기준감마전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 순차적으로 공급한다.The data driver 6 converts the image data RGB input from the timing controller 8 into a data voltage using the reference gamma voltage in accordance with the data control signal DCS supplied from the timing controller 8, And sequentially supplies the voltages to the plurality of data lines DL.

타이밍 제어부(8)는 게이트 구동부(4), 및 데이터 구동부(6)의 구동타이밍을 제어한다. 이를 위해, 타이밍 제어부(8)는 외부로부터 입력되는 동기신호 즉, 수평 동기신호(HSync), 수직 동기신호(VSync), 도트 클럭(DCLK), 데이터 인에이블 신호(DE)를 이용하여 다수의 게이트 제어신호(GCS) 및 다수의 데이터 제어신호(DCS)를 생성하여 출력한다. 여기서, 다수의 게이트 제어신호(GCS)는 서로 다른 위상차를 갖는 다수의 클럭펄스와 게이트 구동부(4)의 구동 시작을 지시하는 게이트 스타트 펄스(GSP; Gate Start Pulse) 등을 포함한다. 그리고 다수의 데이터 제어신호(DCS)는 데이터 구동부(6)의 출력기간을 제어하는 소스 출력 인에이블(SOE; Source Output Enable), 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(SSP; Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(SSC; Source Shift Clock), 데이터의 전압 극성을 제어하는 극성제어신호(POL) 등을 포함한다.The timing controller 8 controls the driving timings of the gate driver 4 and the data driver 6. To this end, the timing controller 8 uses a synchronous signal input from the outside, that is, a plurality of gates (not shown) using a horizontal synchronous signal HSync, a vertical synchronous signal VSync, a dot clock DCLK, and a data enable signal DE. And generates and outputs a control signal GCS and a plurality of data control signals DCS. Here, the plurality of gate control signals GCS include a plurality of clock pulses having different phase differences and a gate start pulse (GST) for instructing start of driving of the gate driver 4. [ The plurality of data control signals DCS includes a source output enable (SOE) for controlling the output period of the data driver 6, a source start pulse (SSP) for instructing the start of data sampling, A source shift clock (SSC) for controlling sampling timing of data, a polarity control signal POL for controlling voltage polarity of data, and the like.

특히, 실시 예는 외부 정전기의 유입을 방지기 위해 비표시 영역에 형성되되, 유입된 정전기를 보다 빠르게 방전시킬 수 있는 정전기 방지회로(20)를 포함한다. 이하, 실시 예에 따른 정전기 방지회로(20)를 구체적으로 설명한다.In particular, the embodiment includes an antistatic circuit 20 formed in a non-display area to prevent the introduction of external static electricity, and capable of discharging the static electricity introduced more quickly. Hereinafter, the antistatic circuit 20 according to the embodiment will be described in detail.

도 3은 도 2에 도시된 액정패널(2)의 하부 유리기판(10)의 구성도이다. 참고로, 도 3은 수직 전계 구동방식에 따른 액정패널(2)인데, 이는 설명의 편의를 위한 하나의 예일 뿐, 본 발명은 이에 국한되지 않는다.Fig. 3 is a configuration diagram of the lower glass substrate 10 of the liquid crystal panel 2 shown in Fig. For reference, FIG. 3 shows a liquid crystal panel 2 according to a vertical electric field driving method, which is only one example for convenience of explanation, but the present invention is not limited to this.

도 3에 도시된 하부 유리기판(10)은 영상을 표시하는 표시영역(AA)과, 영상이 표시되지 않는 비표시영역(NA)으로 정의된다.The lower glass substrate 10 shown in Fig. 3 is defined as a display area AA for displaying an image and a non-display area NA for displaying no image.

표시영역(AA)은 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차로 화소영역을 정의한다.The display area AA defines pixel areas at the intersection of a plurality of gate lines GL and a plurality of data lines DL.

비표시영역(NA)은 스캔신호를 인가받기 위해 다수의 게이트 라인(GL)으로부터 연장된 다수의 게이트 패드(12)와, 데이터 전압을 인가받기 위해 다수의 데이터 라인(DL)으로부터 연장된 다수의 데이터 패드(14)가 배치된다. 또한, 비표시영역(NA)에는 표시영역(AA)의 둘레를 따라 공통라인(L2)이 배치된다. 공통라인(L2)의 적어도 한 모서리 영역에는 은(Ag) 도트(16)가 형성되는데, 은 도트(16)는 상부 유리기판에 배치된 공통전극과 하부 유리기판에 배치된 공통라인(L2)을 전기적으로 연결한다.The non-display area NA includes a plurality of gate pads 12 extending from a plurality of gate lines GL for receiving a scan signal and a plurality of gate electrodes 12 extending from a plurality of data lines DL for receiving a data voltage. A data pad 14 is disposed. A common line L2 is arranged along the periphery of the display area AA in the non-display area NA. The silver dot 16 is formed on at least one corner area of the common line L2. The silver dot 16 includes a common electrode arranged on the upper glass substrate and a common line L2 arranged on the lower glass substrate Connect electrically.

실시 예에 따른 정전기 방지회로(20)는 비표시 영역(NA)에 형성되되, 공통라인(L2)과 각 게이트 라인(GL)의 사이에 배치되며, 공통라인(L2)과 각 데이터 라인(DL)의 사이에 배치된다. 이하, 설명의 편의를 위해 게이트 라인(GL)과 데이터 라인(DL)을 신호라인(L1)으로 정의한다. 따라서, 정전기 방지회로(20)는 신호라인(L1)과 공통라인(L2) 사이에 배치된다.The antistatic circuit 20 according to the embodiment is formed in the non-display area NA and is disposed between the common line L2 and each gate line GL and has a common line L2 and each data line DL . Hereinafter, the gate line GL and the data line DL are defined as a signal line L1 for convenience of explanation. Thus, the anti-static circuit 20 is disposed between the signal line L1 and the common line L2.

도 4는 도 3에 도시된 정전기 방지회로(20)의 구성도이다.Fig. 4 is a configuration diagram of the antistatic circuit 20 shown in Fig.

도 4에 도시된 정전기 방지회로(20)는 신호라인(L1)과 공통라인(L2) 사이에 배치된 제 1 내지 제 4 TFT(T1~T4)를 포함한다.The antistatic circuit 20 shown in Fig. 4 includes first to fourth TFTs T1 to T4 disposed between a signal line L1 and a common line L2.

제 1 TFT(T1)는 게이트 단자와 소스 단자가 신호라인(L1)에 공통으로 접속되고 드레인 단자가 기준 노드(N)에 접속된다.The gate terminal and the source terminal of the first TFT (T1) are connected in common to the signal line (L1), and the drain terminal is connected to the reference node (N).

제 2 TFT(T2)는 게이트 단자가 신호라인(L1)에 접속되고 소스 단자가 기준 노드(N)에 접속되며 드레인 단자가 공통라인(L2)에 접속된다.The second TFT T2 has a gate terminal connected to the signal line L1, a source terminal connected to the reference node N, and a drain terminal connected to the common line L2.

제 3 TFT(T3)는 게이트 단자와 소스 단자가 공통라인(L2)에 공통으로 접속되고 드레인 단자가 기준 노드(N)에 접속된다.The gate terminal and the source terminal of the third TFT T3 are connected in common to the common line L2 and the drain terminal is connected to the reference node N. [

제 4 TFT(T4)는 게이트 단자가 공통라인(L2)에 접속되고 소스 단자가 기준 노드(N)에 접속되며 드레인 단자가 신호라인(L1)에 접속된다.The fourth TFT T4 has a gate terminal connected to the common line L2, a source terminal connected to the reference node N, and a drain terminal connected to the signal line L1.

제 1 내지 제 4 TFT(T1~T4)는 정전기에 의해 턴-온 될 수 있도록 매우 높은 문턱 전압을 갖도록 설계된다.The first to fourth TFTs T1 to T4 are designed to have a very high threshold voltage so that they can be turned on by static electricity.

이와 같은 정전기 방지회로(20)는 다음과 같이 구동된다.Such an anti-static circuit 20 is driven as follows.

만약, 외부로부터 신호라인(L1)에 정전기가 유입되면, 정전기는 제 1 및 제 2 TFT(T1, T2)를 턴-온시킴과 동시에 제 1 TFT(T1)를 통해 기준 노드(N)에 공급된다. 한편, 턴-온 된 제 2 TFT(T2)는 기준 노드(N)와 공통라인(L2) 사이에 전류패스를 형성하며, 기준 노드(N)에 공급된 정전기는 제 2 TFT(T2)를 통해 공통라인(L2)으로 방전된다.If static electricity flows from the outside into the signal line L1, the static electricity is supplied to the reference node N through the first TFT T1 while turning on the first and second TFTs T1 and T2 do. On the other hand, the turned-on second TFT T2 forms a current path between the reference node N and the common line L2, and the static electricity supplied to the reference node N flows through the second TFT T2 And discharged to the common line L2.

이와 마찬가지로, 외부로부터 공통라인(L2)에 정전기가 유입되면, 정전기는 제 3 및 제 3 TFT(T3, T4)를 턴-온시킴과 동시에 제 3 TFT(T3)를 통해 기준 노드(N)에 공급된다. 한편, 턴-온 된 제 4 TFT(T4)는 기준 노드(N)와 신호라인(L1) 사이에 전류패스를 형성하며, 기준 노드(N)에 공급된 정전기는 제 4 TFT(T4)를 통해 신호라인(L1)으로 방전된다.Likewise, when static electricity flows from the outside into the common line L2, the static electricity turns on the third and third TFTs T3 and T4 and turns on the reference node N through the third TFT T3 . On the other hand, the turned-on fourth TFT T4 forms a current path between the reference node N and the signal line L1, and the static electricity supplied to the reference node N is passed through the fourth TFT T4 And is discharged to the signal line L1.

이와 같이, 실시 예에 따른 정전기 방지회로(20)는 신호라인(L1)에 유입된 정전기를 공통라인(L2)으로 방전시키는 제 1 및 제 2 TFT(T1, T2)와, 공통라인(L2)에 유입된 정전기를 신호라인(L1)으로 방전시키는 제 3 및 제 4 TFT(T3, T4)를 구비한다. 그리고 신호라인(L1)에 정전기의 유입시 제 1 및 제 2 TFT(T1, T2)를 동시에 턴-온 시키고, 공통라인(L2)에 정전기의 유입시 제 3 및 제 4 TFT(T3, T4)를 동시에 턴-온 시켜 신호라인(L1)과 공통라인(L2) 사이의 전류패스를 빠르게 형성한다. 이러한 정전기 방지회로는 외부로부터 유입된 정전기를 보다 빠르게 방전시킬 수 있어 제품 신뢰성을 높일 수 있다.The static electricity prevention circuit 20 according to the embodiment includes the first and second TFTs T1 and T2 for discharging the static electricity flowing into the signal line L1 to the common line L2, And third and fourth TFTs T3 and T4 for discharging the static electricity flowing into the signal line L1. The first and second TFTs T1 and T2 are turned on at the same time when the static electricity is applied to the signal line L1 and the third and fourth TFTs T3 and T4 are turned on when the static electricity is applied to the common line L2. So as to rapidly form a current path between the signal line L1 and the common line L2. Such an anti-static circuit can discharge the static electricity introduced from the outside more quickly, thereby enhancing the product reliability.

도 5는 본 발명의 효과를 설명하기 위한 시뮬레이션이다. 구체적으로, 도 5는 정전기가 유입된 시점부터 시간이 경과함에 따라 종래와 본 발명에 따른 정전기 방지회로를 통해 흐르는 전류량을 측정한 그래프이다.5 is a simulation for explaining the effect of the present invention. 5 is a graph illustrating the amount of current flowing through the static electricity prevention circuit according to the present invention as time elapses from the time when the static electricity flows.

도 5를 참조하면, 종래의 정전기 방지회로는 정전기가 유입되고서 정전기 방지회로가 동작하는데 약 5 ns의 시간이 소요되고, 본 발명의 정전기 방지회로는 정전기가 유입되고서 정전기 방지회로가 동작하는데 약 2.7 ns의 시간이 소요되는 것을 알 수 있다. 즉, 실험결과 본 발명의 정전기 방지회로는 정전기의 유입되고서 동작하는데 걸리는 시간이 종래의 정전기 방지회로보다 40% 이상 단축된 것을 알 수 있었다.Referring to FIG. 5, in the conventional antistatic circuit, about 5 ns is required for the antistatic circuit to operate due to the introduction of static electricity. In the antistatic circuit of the present invention, the static electricity is inputted and the antistatic circuit is operated It takes about 2.7 ns. In other words, it has been found that the time required for the static electricity prevention circuit of the present invention to enter and operate the static electricity is shorter than that of the conventional static electricity prevention circuit by 40% or more.

이와 같이, 본 발명의 정전기 방지회로는 정전기의 유입시 신호라인(L1)과 공통라인(L2) 간의 전류패스를 형성하는 한 쌍의 TFT를 동시에 턴-온 시킴으로써, 보다 빠르게 고전압의 정전기를 방전시킬 수 있다.As described above, the static electricity prevention circuit of the present invention turns on a pair of TFTs forming a current path between the signal line L1 and the common line L2 at the same time when the static electricity flows, thereby discharging the static electricity of the high voltage more rapidly .

한편, 상기에서는 정전기 방지회로(20)가 신호라인(L1)과 공통라인(L2) 사이에 배치된 것으로 설명하고, 신호라인(L1)이 게이트 라인(GL) 또는 데이터 라인(DL)이 될 수 있다고 설명하였으나, 정전기 방지회로(20)는 정전기로부터 내부 회로를 보호하기 위해서라면 어디에도 구비될 수 있다. 예를 들어, 정전기 방지회로(20)는 게이트 라인(GL) 또는 데이터 라인(DL)과 플로팅 라인(미도시) 사이에 구비될 수 있다. 플로팅 라인은 정전기를 방전시키기 위해 비표시영역(NA)에서 폐회로로 구성된 라인이다. 또한, 정전기 방지회로는 게이트 라인(GL) 또는 데이터 라인(DL)과 접지단(GND)과 접속된 접지라인(미도시) 사이에 구비될 수 있다. 또한, 정전기 방지회로는 게이트 패드(12)에 스캔신호를 인가하는 게이트 PCB(미도시)나, 데이터 패드(14)에 데이터 전압을 인가하는 데이터 PCB(미도시) 상에 배치될 수도 있다.It is assumed that the static electricity prevention circuit 20 is disposed between the signal line L1 and the common line L2 and the signal line L1 may be the gate line GL or the data line DL The antistatic circuit 20 may be provided anywhere to protect the internal circuit from static electricity. For example, the anti-static circuit 20 may be provided between the gate line GL or the data line DL and the floating line (not shown). The floating line is a line formed from a non-display area NA to a closed circuit for discharging static electricity. In addition, the anti-static circuit may be provided between the gate line GL or the data line DL and the ground line (not shown) connected to the ground terminal GND. The anti-static circuit may also be disposed on a gate PCB (not shown) that applies a scan signal to the gate pad 12 or a data PCB (not shown) that applies a data voltage to the data pad 14.

즉, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.That is, the present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes may be made without departing from the technical spirit of the present invention. Will be apparent to those of ordinary skill in the art.

L1: 신호라인 L2: 공통라인
20: 정전기 방지회로L1: signal line L2: common line
20: Antistatic circuit

Claims (4)

표시패널과;
상기 표시패널의 비표시 영역에 배치되어 외부 정전기가 표시 영역으로 유입되는 것을 방지하기 위한 정전기 방지회로를 포함하고; 상기 정전기 방지회로는
게이트 단자와 소스 단자가 신호라인에 공통으로 접속되고 드레인 단자가 기준 노드에 접속된 제 1 스위칭 소자와;
게이트 단자가 상기 신호라인에 접속되고 소스 단자가 상기 기준 노드에 접속되며 드레인 단자가 공통라인에 접속된 제 2 스위칭 소자와;
게이트 단자와 소스 단자가 상기 공통라인에 공통으로 접속되고 드레인 단자가 기준 노드에 접속된 제 3 스위칭 소자와;
게이트 단자가 상기 공통라인에 접속되고 소스 단자가 상기 기준 노드에 접속되며 드레인 단자가 상기 신호라인에 접속된 제 4 스위칭 소자를 포함하고,
상기 제 1 및 제 2 스위칭 소자의 게이트 단자는 상기 신호라인에 공통 접속되고 상기 제 1 및 제 2 스위칭 소자의 소스 단자 및 드레인 단자는 상기 신호라인과 상기 공통라인 사이에 직렬 접속되고,
상기 제 3 및 제 4 스위칭 소자의 게이트 단자는 상기 공통라인에 공통 접속되고 상기 제 3 및 제 4 스위칭 소자의 소스 단자 및 드레인 단자는 상기 공통라인과 상기 신호라인 사이에 직렬 접속되며,
상기 제 1 및 제 3 스위칭 소자의 소스 단자 및 드레인 단자는 상기 신호라인과 상기 공통라인 사이에 직렬 접속되고,
상기 제 2 및 제 4 스위칭 소자의 소스 단자 및 드레인 단자는 상기 공통라인과 상기 신호라인 사이에 직렬 접속된 표시장치.A display panel;
And an antistatic circuit arranged in a non-display area of the display panel to prevent external static electricity from entering the display area; The anti-static circuit
A first switching element having a gate terminal and a source terminal connected in common to a signal line and a drain terminal connected to a reference node;
A second switching element having a gate terminal connected to the signal line, a source terminal connected to the reference node, and a drain terminal connected to the common line;
A third switching element having a gate terminal and a source terminal connected in common to the common line and a drain terminal connected to the reference node;
A fourth switching element having a gate terminal connected to the common line, a source terminal connected to the reference node, and a drain terminal connected to the signal line,
Gate terminals of the first and second switching elements are commonly connected to the signal line and source and drain terminals of the first and second switching elements are connected in series between the signal line and the common line,
Gate terminals of the third and fourth switching elements are connected in common to the common line and source terminals and drain terminals of the third and fourth switching elements are connected in series between the common line and the signal line,
Source and drain terminals of the first and third switching elements are connected in series between the signal line and the common line,
And a source terminal and a drain terminal of the second and fourth switching elements are connected in series between the common line and the signal line. 제 1 항에 있어서,
상기 신호라인은 화소를 정의하는 다수의 게이트 라인과 다수의 데이터 라인 중 어느 한 라인이고,
상기 공통라인은 공통전압이 인가되거나, 플로팅 라인이거나, 접지 라인인 표시장치.The method according to claim 1,
Wherein the signal line is any one of a plurality of gate lines and a plurality of data lines defining a pixel,
Wherein the common line is a common line, a floating line, or a ground line. 제 1 항에 있어서,
상기 제 1 및 제 2 스위칭 소자는 상기 신호라인에 유입된 정전기에 따라 턴-온 되어 상기 신호라인에 유입된 정전기를 상기 공통라인으로 방전시키며;
상기 제 3 및 제 4 스위칭 소자는 상기 공통라인에 유입된 정전기에 따라 턴-온 되어 상기 공통라인에 유입된 정전기를 상기 신호라인으로 방전시키는 표시장치. The method according to claim 1,
The first and second switching elements are turned on according to the static electricity introduced into the signal line to discharge static electricity into the signal line to the common line;
And the third and fourth switching elements are turned on according to the static electricity flowing into the common line to discharge the static electricity flowing into the common line to the signal line. 제 1 항에 있어서,
상기 표시패널과 접속된 인쇄회로기판과,
상기 인쇄회로기판에 속하는 각 신호라인과 공통라인 사이에 접속되고 상기 정전기 방지회로와 동일 구성을 갖는 제2 정전기 방지회로를 더 포함하는 표시장치.The method according to claim 1,
A printed circuit board connected to the display panel,
Further comprising a second electrostatic discharge protection circuit connected between each signal line belonging to said printed circuit board and a common line and having the same configuration as said electrostatic discharge protection circuit.
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